JP6537757B2 - 信号伝送装置 - Google Patents

Description

この発明は、伝送路を介して、信号を伝送する信号伝送装置に関するものである。

ケーブル又はプリント基板配線などの損失性の伝送路を用いて、デジタル信号を伝送する信号伝送装置では、損失性の伝送路の影響で、デジタル信号の通信品質が劣化することがある。損失性の伝送路の影響は、デジタル信号の周波数が高くなる程、顕著になる。
デジタル信号の通信品質の劣化として、信号伝送装置の受信端において、デジタル信号の振幅が減少する特性劣化のほか、信号伝送装置の受信端において、デジタル信号の波形が歪む特性劣化などが挙げられる。
デジタル信号の振幅が減少する特性劣化、あるいは、デジタル信号の波形が歪む特性劣化が生じている場合、信号伝送装置の受信側では、デジタル信号の信号レベルが、Ｈ（Ｈｉｇｈ）レベルであるのか、Ｌ（Ｌｏｗ）レベルであるのかの判別が困難になることがある。
デジタル信号の信号レベルが、Ｈレベルであるのか、Ｌレベルであるのかの判別が行えなければ、信号伝送装置の受信側では、送信側から送信されたデジタル信号を再生することができない。

伝送路において、デジタル信号の通信品質の劣化を招く要因として、伝送路の表皮効果及び誘電損失が挙げられる。
伝送路の表皮効果及び誘電損失は、伝送路によって伝送されるデジタル信号の周波数に依存する損失量を有している。伝送路の表皮効果及び誘電損失は、デジタル信号の波形を歪ませるとともに、時間軸誤差であるジッタの増加を招くため、通信品質の劣化要因となる。
表皮効果は、周波数が比較的高い交流電流が導体である伝送路を流れるとき、導体の表面で電流密度が高くなり、導体の内部ほど、電流密度が低くなる現象である。
また、誘電損失は、誘電体に交流電場を加えたとき、誘電体の中で、電気エネルギーが熱エネルギーとして失われる現象である。
時間軸誤差であるジッタは、通信信号であるデジタル信号のビット列に依存するため、データ依存ジッタ（ＤＤＪ：Ｄａｔａ Ｄｅｐｅｎｄｅｎｔ Ｊｉｔｔｅｒ）と称される。

以下の特許文献１には、データ依存ジッタを抑制するために、イコライザ（ｅｑｕａｌｉｚｅｒ）を受信部に配置している信号伝送装置が開示されている。
イコライザは、伝送路によって伝送されるデジタル信号の周波数特性を最適化するために、フィルタ回路などを用いて、デジタル信号の周波数特性を調整する補償回路である。
イコライザは、伝送路損失の周波数特性に対して、逆特性の波形補償処理をデジタル信号に施すことで、データ依存ジッタを抑制する。

特表平９−５０７９７８公報

従来の信号伝送装置は以上のように構成されているので、伝送路損失の周波数特性に対して、正確な逆特性が得られなければ、逆特性の波形補償処理をデジタル信号に施しても、データ依存ジッタを抑制することができない。このため、イコライザを用いても、データ依存ジッタを抑制することができないことがあるという課題があった。

この発明は上記のような課題を解決するためになされたもので、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる信号伝送装置を得ることを目的とする。

この発明に係る信号伝送装置は、入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号を出力し、デジタル信号の立ち下がりエッジに同期して、極性が第１のパルス信号の極性と異なる第２のパルス信号を出力するパルス生成回路と、パルス生成回路から出力された第１のパルス信号及び第２のパルス信号のそれぞれを伝送路に出力するバッファ回路と、伝送路によって伝送された第１のパルス信号及び第２のパルス信号のそれぞれを受信する受信部とを設け、制御回路が、受信部により受信された第１のパルス信号と第２のパルス信号とが干渉していれば、干渉が解消されるように、パルス生成回路から出力される第１のパルス信号のパルス幅及び第２のパルス信号のパルス幅のそれぞれを調整するようにしたものである。

この発明によれば、入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号を出力し、デジタル信号の立ち下がりエッジに同期して、極性が第１のパルス信号の極性と異なる第２のパルス信号を出力するパルス生成回路を設け、制御回路が、受信部により受信された第１のパルス信号と第２のパルス信号とが干渉していれば、干渉が解消されるように、パルス生成回路から出力される第１のパルス信号のパルス幅及び第２のパルス信号のパルス幅のそれぞれを調整するように構成したので、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果がある。

この発明の実施の形態１による信号伝送装置を示す構成図である。 この発明の実施の形態１による信号伝送装置の遅延回路４ｃを示す構成図である。 図１の信号伝送装置により送受信されるデジタル信号の波形を示す説明図である。 第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの波形の変化を示す説明図である。 デジタル信号Ｅにおける第１のパルス信号ｔｐとデジタル信号Ｆにおける第１のパルス信号ｔｐとを示す説明図である。 制御回路１１による遅延時間（ＴＡ）の調整処理を示すフローチャートである。 この発明の実施の形態２による信号伝送装置の遅延回路４ｃを示す構成図である。 この発明の実施の形態３による信号伝送装置を示す構成図である。 この発明の実施の形態３による信号伝送装置のパルス生成回路３１を示す構成図である。 この発明の実施の形態４による信号伝送装置のパルス生成回路３１を示す構成図である。 この発明の実施の形態５による信号伝送装置を示す構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。

実施の形態１．
図１は、この発明の実施の形態１による信号伝送装置を示す構成図である。
図１において、送信部１は、デジタル信号生成器２、増幅回路３、パルス生成回路４及びバッファ回路５を備えており、通信信号であるデジタル信号を損失性伝送路６に出力する。
デジタル信号生成器２は、デジタル信号を生成し、生成したデジタル信号を増幅回路３に出力する回路である。
増幅回路３は、デジタル信号生成器２から出力されたデジタル信号を増幅し、増幅後のデジタル信号Ａをパルス生成回路４に出力する回路である。

パルス生成回路４は、分岐回路４ａ、反転回路４ｂ、遅延回路４ｃ及び合成回路４ｄを備えている。
パルス生成回路４は、増幅回路３から出力されたデジタル信号Ａの立ち上がりエッジに同期して第１のパルス信号ｔｐを出力し、デジタル信号Ａの立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎを出力する回路である。
この実施の形態１では、第１のパルス信号ｔｐは、パルス幅ＴＡの正極パルス信号であり、第２のパルス信号ｔｎは、パルス幅ＴＡの負極パルス信号である。
第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡは、後述する遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）と一致する。

分岐回路４ａは、増幅回路３から出力されたデジタル信号Ａを２つに分岐し、分岐後のデジタル信号として、第１のデジタル信号Ｂと第２のデジタル信号Ｂ’を出力する回路である。
反転回路４ｂは、例えば極性反転素子で実現され、分岐回路４ａから出力された第２のデジタル信号Ｂ’の極性を反転し、極性反転後の第２のデジタル信号Ｃを遅延回路４ｃに出力する。
遅延回路４ｃは、反転回路４ｂから出力された極性反転後の第２のデジタル信号Ｃを遅延し、遅延後の第２のデジタル信号Ｄを合成回路４ｄに出力する回路である。
合成回路４ｄは、分岐回路４ａから出力された第１のデジタル信号Ｂと遅延回路４ｃから出力された第２のデジタル信号Ｄとを合成し、合成後のデジタル信号Ｅを、第１のパルス信号ｔｐ及び第２のパルス信号ｔｎとして、バッファ回路５に出力する回路である。

バッファ回路５は、パルス生成回路４の合成回路４ｄから出力された合成後のデジタル信号Ｅを損失性伝送路６に出力する回路である。
損失性伝送路６は、例えば、メタル線などの損失性の伝送路であり、バッファ回路５から出力された合成後のデジタル信号Ｅを伝送する。
損失性伝送路６は、損失性の伝送路であるため、損失性伝送路６によって伝送されるデジタル信号Ｅは、伝送路損失を受ける。このため、受信部７の受信端では、デジタル信号Ｅがデジタル信号Ｆに変化している。
図１では、通信信号であるデジタル信号Ｅが差動信号で伝送されている例を示しているが、デジタル信号Ｅが差動信号で伝送されるものに限るものではなく、例えば、シングルエンド信号で伝送されるものであってもよい。

受信部７は、比較回路８及び受信器９を備えており、損失性伝送路６によって伝送されたデジタル信号Ｆを受信する。
比較回路８は、損失性伝送路６によって伝送されたデジタル信号Ｆを受信し、デジタル信号Ｆの信号レベルと、事前に設定されたヒステリシス閾値Ｖ_ＴＨとを比較するとともに、デジタル信号Ｆの信号レベルと、事前に設定されたヒステリシス閾値Ｖ_ＴＬとを比較する。ヒステリシス閾値Ｖ_ＴＬは、ヒステリシス閾値Ｖ_ＴＨよりも小さい閾値である。
また、比較回路８は、デジタル信号Ｆの信号レベルがヒステリシス閾値Ｖ_ＴＨよりも大きくなると、デジタル信号Ｆの信号レベルがヒステリシス閾値Ｖ_ＴＬ以上の間、デジタル信号Ｇとして、正極電圧Ｖ_Ｈの出力を継続する。
比較回路８は、デジタル信号Ｆの信号レベルがヒステリシス閾値Ｖ_ＴＬよりも小さくなると、デジタル信号Ｆの信号レベルがヒステリシス閾値Ｖ_ＴＨ以下の間、デジタル信号Ｇとして、正極電圧Ｖ_Ｈよりも小さい負極電圧Ｖ_Ｌの出力を継続する。
受信器９は、比較回路８から出力された正極電圧Ｖ_Ｈ及び負極電圧Ｖ_Ｌに従ってデジタル信号生成器２により生成されたデジタル信号を再生し、再生したデジタル信号をデジタル信号Ｈとして出力する。

信号レベル測定部１０は、損失性伝送路６によって伝送されたデジタル信号Ｆの信号レベルＶｉｎを測定する回路である。
制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することで、第１のパルス信号ｔｐのパルス幅及び第２のパルス信号ｔｎのパルス幅のそれぞれを調整する回路である。

図２は、この発明の実施の形態１による信号伝送装置の遅延回路４ｃを示す構成図である。
図２において、遅延回路４ｃの入力端子１２ａは、反転回路４ｂと接続されている。
遅延回路４ｃの出力端子１２ｂは、合成回路４ｄと接続されている。
信号遅延部１３−ｎ（ｎ＝１，２，・・・，Ｎ）は、反転回路４ｂから出力された極性反転後の第２のデジタル信号Ｃを遅延する回路である。
セレクタ回路１４は、Ｎ個の信号遅延部１３−ｎのうち、制御回路１１から出力された制御信号が示す個数の信号遅延部１３−ｎを入力端子１２ａと出力端子１２ｂとの間に直列に接続させる回路である。

次に動作について説明する。
図３は、図１の信号伝送装置により送受信されるデジタル信号の波形を示す説明図である。
まず、送信部１のデジタル信号生成器２は、デジタル信号を生成し、生成したデジタル信号を増幅回路３に出力する。
デジタル信号生成器２により生成されるデジタル信号は、複数のパルス信号から構成されている信号であり、各々のパルス信号のパルス幅はＴである。
送信部１の増幅回路３は、デジタル信号生成器２から出力されたデジタル信号を増幅し、増幅後のデジタル信号Ａをパルス生成回路４に出力する。

送信部１のパルス生成回路４は、増幅回路３からデジタル信号Ａを受けると、図３に示すように、デジタル信号Ａの立ち上がりエッジに同期して、パルス幅ＴＡの正極パルス信号である第１のパルス信号ｔｐをバッファ回路５に出力する。
また、パルス生成回路４は、図３に示すように、デジタル信号Ａの立ち下がりエッジに同期して、パルス幅ＴＡの負極パルス信号である第２のパルス信号ｔｎをバッファ回路５に出力する。
以下、パルス生成回路４によるパルス信号の生成処理を具体的に説明する。

パルス生成回路４の分岐回路４ａは、増幅回路３からデジタル信号Ａを受けると、デジタル信号Ａを２つに分岐し、２分岐した一方のデジタル信号として、第１のデジタル信号Ｂを合成回路４ｄに出力する。
また、分岐回路４ａは、２分岐した他方のデジタル信号として、第２のデジタル信号Ｂ’を反転回路４ｂに出力する。

パルス生成回路４の反転回路４ｂは、分岐回路４ａから第２のデジタル信号Ｂ’を受けると、第２のデジタル信号Ｂ’の極性を反転し、極性反転後の第２のデジタル信号Ｃを遅延回路４ｃに出力する。
パルス生成回路４の遅延回路４ｃは、反転回路４ｂから極性反転後の第２のデジタル信号Ｃを受けると、極性反転後の第２のデジタル信号Ｃを遅延し、遅延後の第２のデジタル信号Ｄを合成回路４ｄに出力する。
遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）は、後述する制御回路１１によって調整される。
このため、第２のデジタル信号Ｄは、図３に示すように、第１のデジタル信号Ｂよりも遅延時間（ＴＡ）だけ遅れている。

パルス生成回路４の合成回路４ｄは、分岐回路４ａから出力された第１のデジタル信号Ｂと、遅延回路４ｃから出力された第２のデジタル信号Ｄとを合成し、図３に示すように、合成後のデジタル信号Ｅをバッファ回路５に出力する。
ここで、第１のデジタル信号Ｂの極性と、第２のデジタル信号Ｄの極性とが同じ極性であれば、合成回路４ｄによって第１のデジタル信号Ｂと第２のデジタル信号Ｄとの加算が行われる。
一方、第１のデジタル信号Ｂの極性と、第２のデジタル信号Ｄの極性とが異なる極性であれば、合成回路４ｄによって第１のデジタル信号Ｂと第２のデジタル信号Ｄとの減算が行われる。

このため、図３の例では、第１のデジタル信号Ｂの立ち上がりの開始点から、第２のデジタル信号Ｄの立ち下がりの終了点に至るまでの間、合成回路４ｄから出力される合成後のデジタル信号Ｅとして、第１のパルス信号ｔｐが出力される。
また、第１のデジタル信号Ｂの立ち下がりの開始点から、第２のデジタル信号Ｄの立ち上がりの終了点に至るまでの間、合成回路４ｄから出力される合成後のデジタル信号Ｅとして、第２のパルス信号ｔｎが出力される。
なお、第１のデジタル信号Ｂ及び第２のデジタル信号Ｄにおける信号レベルの変化は、瞬時に行われる。しかし、実際には、信号レベルの切り換わりが完了するまでに若干の時間を要するため、図３では、第１のデジタル信号Ｂ及び第２のデジタル信号Ｄを構成するパルス信号の波形が台形状になっている。
このため、第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの波形についても台形状になっている。

送信部１のバッファ回路５は、パルス生成回路４の合成回路４ｄから合成後のデジタル信号Ｅを受けると、合成後のデジタル信号Ｅを損失性伝送路６に出力する。
損失性伝送路６は、バッファ回路５から出力された合成後のデジタル信号Ｅを受信部７まで伝送する。
損失性伝送路６は、損失性の伝送路であるため、損失性伝送路６によって伝送されるデジタル信号Ｅは、伝送路損失を受ける。このため、受信部７の受信端では、デジタル信号Ｅがデジタル信号Ｆに変化している。
デジタル信号Ｆにおける第１のパルス信号ｔｐ及び第２のパルス信号ｔｎは、図３に示すように、デジタル信号Ｅにおける第１のパルス信号ｔｐ及び第２のパルス信号ｔｎと比べて、振幅が減少し、かつ、パルス幅が広がっている。

受信部７の比較回路８は、損失性伝送路６によって伝送されたデジタル信号Ｆを受信すると、デジタル信号Ｆの信号レベルと、ヒステリシス閾値Ｖ_ＴＨとを比較するとともに、デジタル信号Ｆの信号レベルと、ヒステリシス閾値Ｖ_ＴＬとを比較する。
比較回路８は、デジタル信号Ｆの信号レベルがヒステリシス閾値Ｖ_ＴＨよりも大きくなると、図３に示すように、デジタル信号Ｆの信号レベルがヒステリシス閾値Ｖ_ＴＬ以上の間、デジタル信号Ｇとして、正極電圧Ｖ_Ｈの出力を継続する。
比較回路８は、デジタル信号Ｆの信号レベルがヒステリシス閾値Ｖ_ＴＬよりも小さくなると、図３に示すように、デジタル信号Ｆの信号レベルがヒステリシス閾値Ｖ_ＴＨ以下の間、デジタル信号Ｇとして、負極電圧Ｖ_Ｌの出力を継続する。

受信器９は、比較回路８から出力された正極電圧Ｖ_Ｈ及び負極電圧Ｖ_Ｌに従ってデジタル信号Ｈを再生し、再生したデジタル信号Ｈを出力する。
受信器９により再生されるデジタル信号Ｈは、デジタル信号生成器２により生成されたデジタル信号に相当する信号である。

信号レベル測定部１０は、損失性伝送路６によって伝送されたデジタル信号Ｆの信号レベルＶｉｎを測定し、測定したデジタル信号Ｆの信号レベルＶｉｎを制御回路１１に出力する。
制御回路１１は、上述したように、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することで、第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。
遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡの台形部分が無く、かつ、損失性伝送路６によってデジタル信号Ｅが伝送損失を受けていなければ、制御回路１１によって、以下の式（１）を満足するように設定されていればよい。
ＴＡ≦Ｔ （１）
デジタル信号Ｃの遅延時間（ＴＡ）が、デジタル信号Ａを構成しているパルス信号のパルス幅Ｔ以下であれば、図３に示すように、デジタル信号Ａを構成している１つのパルス信号から、第１のパルス信号ｔｐと第２のパルス信号ｔｎとを生成することができる。

しかしながら、損失性伝送路６によってデジタル信号Ｅが伝送損失を受けることで、第１のパルス信号ｔｐのパルス幅及び第２のパルス信号ｔｎのパルス幅が広がると、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉してしまうことがある。
第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉している状況は、第１のパルス信号ｔｐと第２のパルス信号ｔｎとの間に、時間的な間隔がないために、第１のパルス信号ｔｐの立ち下りが完了する前に、第２のパルス信号ｔｎの立ち下がりが現れている状況である。
第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉が生じる状況では、第１のパルス信号ｔｐが完全に立ち下がる前に第２のパルス信号ｔｎが現れるため、第２のパルス信号ｔｎの信号レベルの最小値がヒステリシス閾値Ｖ_ＴＬよりも小さくならなくなることがある。

そこで、制御回路１１は、損失性伝送路６によるデジタル信号Ｅの伝送損失が大きく、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉する状況下では、信号レベル測定部１０から出力されたデジタル信号Ｆの信号レベルＶｉｎに基づいて、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）が小さくなるように、遅延時間（ＴＡ）を調整する。
以下、制御回路１１の処理内容を具体的に説明する。
図４は、第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの波形の変化を示す説明図である。

最初に、制御回路１１による第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉判定処理について説明する。
制御回路１１により調整される遅延時間がＴＡであれば、図４に示すように、バッファ回路５から出力されたデジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅及び第２のパルス信号ｔｎのパルス幅は、それぞれＴＡとなる。
図４の例では、損失性伝送路６によって、デジタル信号Ｅが伝送路損失を受けることで、損失性伝送路６によって伝送されたデジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅及び第２のパルス信号ｔｎのパルス幅が、立ち上がり（または立ち下がり）の開始から立ち下がり（または立ち上がり）の完了までの幅であるとすると、それぞれＴＢとなっている。
このとき、デジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅ＴＢ及び第２のパルス信号ｔｎのパルス幅ＴＢは、以下の式（２）に示すように、パルス幅ＴＡよりも広がっている。
ＴＢ＞ＴＡ （２）

パルス幅ＴＢがパルス幅ＴＡよりも広いことを考慮すると、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないための条件は、以下の式（３）を満足することである。
ＴＢ≦Ｔ （３）
図４の例では、式（３）を満足しているため、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとは干渉していない。
ＴＢ＞Ｔであれば、式（３）を満足しておらず、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとは干渉する。

信号レベル測定部１０は、損失性伝送路６によって伝送されたデジタル信号Ｆの信号レベルＶｉｎを測定する。
制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
以下の式（４）に示すように、パルス幅ＴＡに対するパルス幅ＴＢの比がＫであるとき、制御回路１１が、以下の式（５）が成立するように、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することができれば、第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を解消することができる。
Ｋ＝ＴＢ／ＴＡ （４）
ＴＡ×Ｋ＜Ｔ （５）

しかしながら、デジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅ＴＢを正確に測定することは困難であるため、信号レベル測定部１０は、デジタル信号Ｆの信号レベルＶｉｎに基づいて、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
ここで、図５は、デジタル信号Ｅにおける第１のパルス信号ｔｐとデジタル信号Ｆにおける第１のパルス信号ｔｐとを示す説明図である。
図５の例では、デジタル信号Ｆにおける第１のパルス信号ｔｐは、伝送損失の影響で、パルス幅ＴＢがデジタル信号Ａのパルス幅Ｔよりも広がっており、式（３）を満足しなくなっている。したがって、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉している。
第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉している場合、第１のパルス信号ｔｐのパルス幅ＴＢがデジタル信号Ａのパルス幅Ｔよりも広がっているため、デジタル信号Ａの立ち下がり時刻ｔ_ｒにおいて、デジタル信号Ｆの信号レベルＶｉｎが０になっておらず、第１の閾値Ｖ_ＴＨ ^＋よりも高くなっている。

そこで、制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎのうち、デジタル信号Ａの立ち下がり時刻ｔ_ｒの信号レベルＶｉｎと第１の閾値Ｖ_ＴＨ ^＋とを比較するとともに、デジタル信号Ａの立ち下がり時刻ｔ_ｒの信号レベルＶｉｎと第２の閾値Ｖ_ＴＨ ⁻とを比較する。
デジタル信号Ａの立ち下がり時刻ｔ_ｒでは、第２のパルス信号ｔｎの立ち下がりが始まるため、厳密には、制御回路１１は、デジタル信号Ａの立ち下がり時刻ｔ_ｒよりも少しだけ早い時刻に測定された信号レベルＶｉｎと第１の閾値Ｖ_ＴＨ ^＋及び第２の閾値Ｖ_ＴＨ ⁻とを比較する。デジタル信号Ａの立ち下がり時刻ｔ_ｒよりも少しだけ早い時刻としては、例えば、（ｔ_ｒ−Ｔ×０．０１）などの時刻が挙げられる。

制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎが、第１の閾値Ｖ_ＴＨ ^＋よりも低く、かつ、第２の閾値Ｖ_ＴＨ ⁻よりも高ければ、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していないと判定する。
制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎが第１の閾値Ｖ_ＴＨ ^＋以上である場合、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定する。
信号レベル測定部１０により測定された信号レベルＶｉｎが第２の閾値Ｖ_ＴＨ ⁻以下である場合、第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉の有無は定かでないが、第２のパルス信号ｔｎの立ち下がり時刻が、本来の立ち下がり時刻よりも早くなっている可能性がある。このため、制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎが第２の閾値Ｖ_ＴＨ ⁻以下である場合、便宜上、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定する。

次に、制御回路１１による遅延時間（ＴＡ）の調整処理を説明する。
制御回路１１は、遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３−ｎの個数ｍを切り替えながら、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
制御回路１１は、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しない条件の下で、入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３−ｎの個数ｍが最も多くなる個数ｍ_ＭＡＸを特定し、特定した個数ｍ_ＭＡＸを示す制御信号をセレクタ回路１４に出力する。
セレクタ回路１４は、制御回路１１から個数ｍ_ＭＡＸを示す制御信号を受けると、制御信号から遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３−ｎの個数ｍ_ＭＡＸを把握し、ｍ_ＭＡＸ個の信号遅延部１３−ｎを入力端子１２ａと出力端子１２ｂとの間に直列に接続させる。

第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しない条件の下で、入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３−ｎの個数ｍを出来る限り多くしている理由は、以下の通りである。
第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していない場合でも、伝送損失の影響で、第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの振幅が減少している。このため、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡが狭いと、デジタル信号Ｆにおける第１のパルス信号ｔｐが十分に立ち上がらない状況と、デジタル信号Ｆにおける第２のパルス信号ｔｎが十分に立ち下がらない状況とが起こり易くなる。
その結果、デジタル信号Ｆにおける第１のパルス信号ｔｐの信号レベルの最大値Ｖ_Ｔ１がヒステリシス閾値Ｖ_ＴＨよりも大きくならず、また、デジタル信号Ｆにおける第２のパルス信号ｔｎの信号レベルの最小値Ｖ_Ｔ２がヒステリシス閾値Ｖ_ＴＬよりも小さくならない状況の発生が起こり易くなる。
そのため、干渉しない条件の下で、出来る限り、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを広げるため、入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３−ｎの個数ｍを出来る限り多くしている。

以下、図６を参照しながら、制御回路１１による遅延時間（ＴＡ）の調整処理を更に具体的に説明する。
図６は、制御回路１１による遅延時間（ＴＡ）の調整処理を示すフローチャートである。
まず、制御回路１１は、遅延回路４ｃが備えているＮ個の信号遅延部１３−ｎ（ｎ＝１，２，・・・，Ｎ）の全てを遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させるため、接続個数を示す変数であるＸにＮを代入する。即ち、制御回路１１は、Ｘ＝Ｎとする（図６のステップＳＴ１）。
そして、制御回路１１は、接続個数Ｘを示す制御信号をセレクタ回路１４に出力する。
セレクタ回路１４は、制御回路１１から制御信号を受けると、制御信号から遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３−ｎの個数Ｘを把握し、Ｘ個の信号遅延部１３−ｎを入力端子１２ａと出力端子１２ｂとの間に直列に接続させる。

制御回路１１は、デジタル信号Ａの立ち下がり時刻ｔ_ｒよりも少しだけ早い時刻おいて、信号レベル測定部１０により測定された信号レベルＶｉｎと第１の閾値Ｖ_ＴＨ ^＋を比較し（図６のステップＳＴ２）、信号レベルＶｉｎが第１の閾値Ｖ_ＴＨ ^＋以上であれば（図６のステップＳＴ２：ＮＯの場合）、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定する。
制御回路１１は、信号レベルＶｉｎが第１の閾値Ｖ_ＴＨ ^＋よりも低ければ（図６のステップＳＴ２：ＹＥＳの場合）、信号レベル測定部１０により測定された信号レベルＶｉｎと第２の閾値Ｖ_ＴＨ ⁻を比較する（図６のステップＳＴ３）
制御回路１１は、信号レベルＶｉｎが第２の閾値Ｖ_ＴＨ ⁻以下であれば（図６のステップＳＴ３：ＮＯの場合）、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定する。
制御回路１１は、信号レベルＶｉｎが第２の閾値Ｖ_ＴＨ ⁻よりも高ければ（図６のステップＳＴ３：ＹＥＳの場合）、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していないと判定する。

制御回路１１は、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していないと判定すると、遅延時間（ＴＡ）の調整処理を終了する。
制御回路１１は、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定すると、遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させている信号遅延部１３−ｎの個数Ｘを１つ減らすため、接続個数を示すＸから１を減じる。即ち、制御回路１１は、Ｘ＝Ｘ−１とする（図６のステップＳＴ４）。
制御回路１１は、接続個数を示すＸから１を減じた結果、Ｘ＝１となっているか否かを判定する（図６のステップＳＴ５）。
制御回路１１は、Ｘ＝１となっていれば（図６のステップＳＴ５：ＹＥＳの場合）、遅延時間（ＴＡ）の調整処理を終了する。
制御回路１１は、Ｘ＝１となっていなければ（図６のステップＳＴ５：ＮＯの場合）、ステップＳＴ２の処理に戻り、遅延時間（ＴＡ）の調整処理を継続する。

制御回路１１によって、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないように、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）が調整されると、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの時間的な間隔が確保される。
この結果、デジタル信号Ｆにおける第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの振幅が大きくなる。
これにより、以下の式（６）に示すように、デジタル信号Ｆにおける第１のパルス信号ｔｐの信号レベルの最大値Ｖ_Ｔ１がヒステリシス閾値Ｖ_ＴＨよりも大きくなり、かつ、以下の式（７）に示すように、第２のパルス信号ｔｎの信号レベルの最小値Ｖ_Ｔ２がヒステリシス閾値Ｖ_ＴＬよりも小さくなることが期待される。
Ｖ_Ｔ１＞Ｖ_ＴＨ （６）
Ｖ_Ｔ２＜Ｖ_ＴＬ （７）

以上で明らかなように、この実施の形態１によれば、入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号ｔｐを出力し、デジタル信号の立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎを出力するパルス生成回路４を設け、制御回路１１が、受信部７により受信された第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していれば、干渉が解消されるように、パルス生成回路４から出力される第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整するように構成したので、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果を奏する。

即ち、この実施の形態１によれば、制御回路１１が、パルス生成回路４から出力される第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整することができるので、受信部７により受信されたデジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの間に、時間的な間隔を設けることができる。このため、損失性伝送路６によってデジタル信号Ｅが伝送損失を受けて、デジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅ＴＢ及び第２のパルス信号ｔｎのパルス幅ＴＢが広がっても、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を防ぐことができる。これにより、データ依存ジッタを抑制して、通信品質の劣化を抑えることができる。

この実施の形態１では、制御回路１１が、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整する例を示しているが、これに限るものではない。
例えば、ユーザが、手動で制御回路１１を操作することで、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整するようにしてもよい。

実施の形態２．
上記実施の形態１では、遅延回路４ｃが、Ｎ個の信号遅延部１３−ｎ（ｎ＝１，２，・・・，Ｎ）を備えている例を示している。
この実施の形態２では、遅延回路４ｃが、Ｎ個の信号遅延部１３−ｎの代わりに、互いに遅延時間Ｔｇ_ｎが異なるＮ個の遅延線路２１−ｎ（ｎ＝１，２，・・・，Ｎ）を備えている例を説明する。

図７は、この発明の実施の形態２による信号伝送装置の遅延回路４ｃを示す構成図である。図７において、図２と同一符号は同一または相当部分を示すので説明を省略する。
遅延線路２１−ｎ（ｎ＝１，２，・・・，Ｎ）は、互いに遅延時間Ｔｇ_ｎが異なる線路である。
セレクタ回路２２は、遅延回路４ｃの入力端子１２ａとＮ個の遅延線路２１−ｎの入力側との間に配置されており、制御回路１１から出力された制御信号が示す遅延線路２１−ｎを、入力端子１２ａと電気的に接続する回路である。
セレクタ回路２３は、Ｎ個の遅延線路２１−ｎの出力側と遅延回路４ｃの出力端子１２ｂとの間に配置されており、制御回路１１から出力された制御信号が示す遅延線路２１−ｎを、出力端子１２ｂと電気的に接続する回路である。

次に動作について説明する。
遅延回路４ｃ及び制御回路１１以外は、上記実施の形態１と同様であるため、ここでは、遅延回路４ｃ及び制御回路１１についてのみ説明する。
遅延回路４ｃは、互いに遅延時間Ｔｇ_ｎが異なるＮ個の遅延線路２１−ｎ（ｎ＝１，２，・・・，Ｎ）を備えている。例えば、Ｎ個の遅延線路２１−ｎの遅延時間Ｔｇ_ｎは、以下の式（８）の通りである。
Ｔｇ_１＜Ｔｇ_２＜・・・＜Ｔｇ_Ｎ （８）

制御回路１１は、上記実施の形態１と同様に、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないように、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整する。
ただし、この実施の形態２では、制御回路１１は、上記実施の形態１のように、入力端子１２ａと出力端子１２ｂとの間に１つ以上の信号遅延部１３−ｎを直列に接続させるのではなく、入力端子１２ａと出力端子１２ｂとの間に接続させる１つの遅延線路２１−ｎを決定する処理を実施する。

以下、制御回路１１による１つの遅延線路２１−ｎの決定処理を具体的に説明する。
制御回路１１は、Ｎ個の遅延線路２１−ｎの遅延時間Ｔｇ_ｎの中から、未だ選択していない１つの遅延線路２１−ｎを選択する。遅延線路２１−ｎの選択は、大きな遅延時間Ｔｇ_ｎを有する遅延線路２１−ｎから順番に選択する（処理Ｓ１）。
制御回路１１は、選択した１つの遅延線路２１−ｎを示す制御信号を遅延回路４ｃのセレクタ回路２２，２３に出力する（処理Ｓ２）。
遅延回路４ｃのセレクタ回路２２は、制御回路１１から制御信号を受けると、Ｎ個の遅延線路２１−ｎの中から、制御信号が示す遅延線路２１−ｎを選択し、選択した遅延線路２１−ｎを入力端子１２ａと電気的に接続する。
遅延回路４ｃのセレクタ回路２３は、制御回路１１から制御信号を受けると、Ｎ個の遅延線路２１−ｎの中から、制御信号が示す遅延線路２１−ｎを選択し、選択した遅延線路２１−ｎを出力端子１２ｂと電気的に接続する。

制御回路１１は、選択した遅延線路２１−ｎの接続が完了すると、上記実施の形態１と同様に、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する（処理Ｓ３）。
制御回路１１は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していなければ、遅延時間（ＴＡ）の調整処理を終了する。
制御回路１１は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していれば、干渉がなくなるまで、上記の（処理Ｓ１）〜（処理Ｓ３）を繰り返し実施する。

この実施の形態２の場合も、上記実施の形態１と同様に、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果が得られる。
上記実施の形態１では、第２のデジタル信号Ｃが遅延回路４ｃを通過する際、入力端子１２ａから出力端子１２ｂに至る経路の信号の分岐点で第２のデジタル信号Ｃの反射が生じ、第２のデジタル信号Ｃの反射が、通信品質に影響を与えることがある。信号の分岐点としては、例えば、信号遅延部１３−１と信号遅延部１３−２及びセレクタ回路１４との間の接続点のほか、信号遅延部１３−２と信号遅延部１３−３及びセレクタ回路１４との間の接続点などがある。
通信品質の影響は、第２のデジタル信号Ｃの伝送速度が高速になるほど顕著になる。また、通信品質の影響は、第２のデジタル信号Ｃの遅延時間（ＴＡ）を長くするために、入力端子１２ａと出力端子１２ｂとの間に直列に接続する信号遅延部１３−ｎの個数を増やすほど顕著になる。
この実施の形態２では、１つの遅延線路２１−ｎによって第２のデジタル信号Ｃを遅延するものであり、入力端子１２ａと出力端子１２ｂとの間に第２のデジタル信号Ｃの分岐点がない。このため、上記実施の形態１のような第２のデジタル信号Ｃの反射による通信品質の影響を受けない。

実施の形態３．
上記実施の形態１では、パルス生成回路４が、分岐回路４ａ、反転回路４ｂ、遅延回路４ｃ及び合成回路４ｄを備えている例を示している。
この実施の形態３では、パルス生成回路３１が、可変容量素子４３と可変抵抗素子４４とを備えている例を説明する。

図８は、この発明の実施の形態３による信号伝送装置を示す構成図である。図８において、図１と同一符号は同一または相当部分を示している。
図９は、この発明の実施の形態３による信号伝送装置のパルス生成回路３１を示す構成図である。
図８及び図９において、パルス生成回路３１は、可変容量素子４３と可変抵抗素子４４とを備えている。
パルス生成回路３１は、増幅回路３から出力されたデジタル信号Ａの立ち上がりエッジに同期して第１のパルス信号ｔｐを出力し、デジタル信号Ａの立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎを出力する回路である。
この実施の形態３でも、上記実施の形態１と同様に、第１のパルス信号ｔｐは、パルス幅ＴＡの正極パルス信号であり、第２のパルス信号ｔｎは、パルス幅ＴＡの負極パルス信号である。

制御回路３２は、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路３１における可変容量素子４３の容量値及び可変抵抗素子４４の抵抗値のそれぞれを制御することで、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する回路である。

パルス生成回路３１の入力端子４１は、増幅回路３の出力端と接続されている。
パルス生成回路３１の出力端子４２は、バッファ回路５の入力端と接続されている。
可変容量素子４３は、例えば可変コンデンサで実現される。
可変容量素子４３は、一端が入力端子４１と接続され、他端が出力端子４２と接続されている。
ここでは、可変容量素子４３が可変コンデンサで実現される例を示しているが、これに限るものではなく、例えば、可変容量素子４３が、互いに近接している２線以上の伝送線路による容量結合であってもよい。
可変抵抗素子４４は、一端が可変容量素子４３の他端及び出力端子４２と接続され、他端が入出力端子４５及び入出力端子４６と接続されている。
入出力端子４５及び入出力端子４６は、例えば、グランドなどの基準電位とそれぞれ接続されている。

次に動作について説明する。
パルス生成回路３１及び制御回路３２以外は、上記実施の形態１と同様であるため、ここでは、パルス生成回路３１及び制御回路３２についてのみ説明する。
可変容量素子４３及び可変抵抗素子４４を備えるパルス生成回路３１は、入力端子４１からデジタル信号Ａが入力されると、原理的に、デジタル信号Ａの微分信号を出力端子４２に出力する微分回路として作用する。
そのため、パルス生成回路３１は、増幅回路３から増幅後のデジタル信号Ａを受けると、上記実施の形態１のパルス生成回路４と同様に、デジタル信号Ａの立ち上がりエッジに同期して第１のパルス信号ｔｐをバッファ回路５に出力する。
また、パルス生成回路３１は、上記実施の形態１のパルス生成回路４と同様に、デジタル信号Ａの立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎをバッファ回路５に出力する。

制御回路３２は、上記実施の形態１の制御回路１１と同様に、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
制御回路３２は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないように、パルス生成回路３１における可変容量素子４３の容量値及び可変抵抗素子４４の抵抗値のそれぞれを制御することで、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。

具体的には、制御回路３２は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを狭める場合、例えば、可変容量素子４３の容量値が小さくなり、かつ、可変抵抗素子４４の抵抗値が小さくなるように制御する。
制御回路３２は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを広げる場合、例えば、可変容量素子４３の容量値が大きくなり、かつ、可変抵抗素子４４の抵抗値が大きくなるように制御する。

以上で明らかなように、この実施の形態３でも、上記実施の形態１と同様に、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果が得られる。
この実施の形態３によれば、パルス生成回路３１が、可変容量素子４３と可変抵抗素子４４を備えているだけである。このため、パルス生成回路３１は、上記実施の形態１のパルス生成回路４のように、Ｎ個の信号遅延部１３−ｎを備える遅延回路４ｃを備えている必要がない。また、パルス生成回路３１は、分岐回路４ａ、反転回路４ｂ及び合成回路４ｄについても備えている必要がない。
このため、この実施の形態３におけるパルス生成回路３１の回路規模と、上記実施の形態１におけるパルス生成回路４の回路規模とを比較すると、明らかに、この実施の形態３におけるパルス生成回路３１の回路規模の方が小さくなる。したがって、この実施の形態３によれば、上記実施の形態１よりも回路規模を小さくできる効果が得られる。

実施の形態４．
上記実施の形態３では、パルス生成回路３１が、可変容量素子４３と可変抵抗素子４４とを備えている例を示している。
この実施の形態４では、パルス生成回路３１が、可変容量素子５１と増幅回路５２と可変抵抗素子５３とを備えている例を説明する。

図１０は、この発明の実施の形態４による信号伝送装置のパルス生成回路３１を示す構成図である。図１０において、図９と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態４における信号伝送装置の構成は、図８に示した上記実施の形態３における信号伝送装置の構成と同じである。

可変容量素子５１は、例えば可変コンデンサで実現される。
可変容量素子５１は、一端が入力端子４１と接続されている。
ここでは、可変容量素子５１が可変コンデンサで実現される例を示しているが、これに限るものではなく、例えば、可変容量素子５１が、互いに近接している２線以上の伝送線路による容量結合であってもよい。
増幅回路５２は、入力端が可変容量素子５１の他端と接続され、出力端が出力端子４２と接続されている。
可変抵抗素子５３は、一端が増幅回路５２の入力端と接続され、他端が増幅回路５２の出力端及び出力端子４２と接続されている。
この実施の形態４では、制御回路３２は、パルス生成回路３１における可変容量素子５１の容量値及び可変抵抗素子５３の抵抗値のそれぞれを制御することで、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。

次に動作について説明する。
パルス生成回路３１及び制御回路３２以外は、上記実施の形態１と同様であるため、ここでは、パルス生成回路３１及び制御回路３２についてのみ説明する。
可変容量素子５１、増幅回路５２及び可変抵抗素子５３を備えるパルス生成回路３１は、入力端子４１からデジタル信号Ａが入力されると、原理的に、デジタル信号Ａの微分信号を出力端子４２に出力する微分回路として作用する。
そのため、パルス生成回路３１は、増幅回路３から増幅後のデジタル信号Ａを受けると、上記実施の形態１のパルス生成回路４と同様に、デジタル信号Ａの立ち上がりエッジに同期して第１のパルス信号ｔｐをバッファ回路５に出力する。
また、パルス生成回路３１は、上記実施の形態１のパルス生成回路４と同様に、デジタル信号Ａの立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎをバッファ回路５に出力する。

制御回路３２は、上記実施の形態１の制御回路１１と同様に、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
制御回路３２は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないように、パルス生成回路３１における可変容量素子５１の容量値及び可変抵抗素子５３の抵抗値のそれぞれを制御することで、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。

具体的には、制御回路３２は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを狭める場合、例えば、可変容量素子５１の容量値が小さくなり、かつ、可変抵抗素子５３の抵抗値が小さくなるように制御する。
制御回路３２は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを広げる場合、例えば、可変容量素子５１の容量値が大きくなり、かつ、可変抵抗素子５３の抵抗値が大きくなるように制御する。

以上で明らかなように、この実施の形態４でも、上記実施の形態１と同様に、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果が得られる。
この実施の形態４によれば、パルス生成回路３１が、可変容量素子５１、増幅回路５２及び可変抵抗素子５３を備えているだけである。このため、パルス生成回路３１は、上記実施の形態１のパルス生成回路４のように、Ｎ個の信号遅延部１３−ｎを備える遅延回路４ｃを備えている必要がない。また、パルス生成回路３１は、分岐回路４ａ、反転回路４ｂ及び合成回路４ｄについても備えている必要がない。
このため、この実施の形態４におけるパルス生成回路３１の回路規模と、上記実施の形態１におけるパルス生成回路４の回路規模とを比較すると、明らかに、この実施の形態４におけるパルス生成回路３１の回路規模の方が小さくなる。したがって、この実施の形態４によれば、上記実施の形態１よりも回路規模を小さくできる効果が得られる。

実施の形態５．
上記実施の形態１では、デジタル信号生成器２から出力されるデジタル信号の伝送速度が一定である例を示している。
この実施の形態５では、デジタル信号生成器２から出力されるデジタル信号の伝送速度が調整される例を説明する。

図１１は、この発明の実施の形態５による信号伝送装置を示す構成図である。図１１において、図１と同一符号は同一または相当部分を示すので説明を省略する。
発振回路６１は、クロック信号を発振し、発振したクロック信号をデジタル信号生成器２に出力する回路である。
デジタル信号生成器２は、発振回路６１から出力されたクロック信号に同期して、デジタル信号を生成する。
発振回路６２は、受信器９から出力されたデジタル信号Ｈを一時的に保持するバッファ回路を備えている。
また、発振回路６２は、クロック信号を発振し、発振したクロック信号に従って受信器９から出力されたデジタル信号Ｈの伝送速度を調整し、伝送速度調整後のデジタル信号Ｉを出力する回路である。

制御回路６３は、上記実施の形態１の制御回路１１と同様に、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することで、第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する回路である。
制御回路６３は、上記実施の形態１の制御回路１１と異なり、発振回路６１により発振されるクロック信号の周波数を調整することで、デジタル信号生成器２から出力されるデジタル信号の伝送速度を調整する。
また、制御回路６３は、発振回路６２により発振されるクロック信号の周波数を調整することで、発振回路６２から出力されるデジタル信号Ｉの伝送速度を調整する。
図１１は、発振回路６１，６２及び制御回路６３が、図１の信号伝送装置に適用される例を示しているが、発振回路６１，６２及び制御回路６３が、図８の信号伝送装置に適用されるものであってもよい。

次に動作について説明する。
発振回路６１，６２及び制御回路６３以外は、上記実施の形態１と同様であるため、ここでは、発振回路６１，６２及び制御回路６３についてのみ説明する。
損失性伝送路６における損失の周波数特性が劣悪である場合、損失性伝送路６によるデジタル信号Ｅの伝送損失が極めて大きくなる。
このため、デジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅ＴＢ及び第２のパルス信号ｔｎのパルス幅ＴＢが、デジタル信号Ａを構成しているパルス信号のパルス幅Ｔよりも広くなり、式（３）を満足しなくなることがある。

制御回路６３は、上記実施の形態１の制御回路１１と同様に、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することで、第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。
しかし、損失性伝送路６によるデジタル信号Ｅの伝送損失が極めて大きい場合、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整するだけでは、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を抑えられないことがある。

そこで、制御回路６３は、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整するだけでは、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を抑えられない場合、発振回路６１により発振されるクロック信号の周波数を調整する。
具体的には、制御回路６３は、上記実施の形態１の制御回路１１と同様に、遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３−ｎの個数Ｘの切り替えを行う。
制御回路６３は、信号遅延部１３−ｎの個数Ｘの切り替えを行っても、第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を抑えられない場合、発振回路６１により発振されるクロック信号の周波数が下がるように、発振回路６１を制御する。

発振回路６１により発振されるクロック信号の周波数を下げることで、デジタル信号生成器２から出力されるデジタル信号の伝送速度が低下する。
デジタル信号生成器２から出力されるデジタル信号の伝送速度が低下することで、デジタル信号の周波数が下がるため、損失性伝送路６によるデジタル信号Ｅの伝送損失が小さくなる。その結果、式（３）が満足するようになると、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉が抑えられる。
制御回路６３は、発振回路６１により発振されるクロック信号の周波数が下げるように、発振回路６１を制御したとき、発振回路６２により発振されるクロック信号の周波数についても下がるように、発振回路６２を制御してもよい。しかし、発振回路６１から出力されるデジタル信号Ｉの伝送速度は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉とは無関係であるため、発振回路６２により発振されるクロック信号の周波数と異なるように、発振回路６２により発振されるクロック信号の周波数を制御するようにしてもよい。

制御回路６３は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していない場合、発振回路６１により発振されるクロック信号の周波数を調整しない。
ただし、制御回路６３は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しない範囲で、例えば、発振回路６１により発振されるクロック信号の周波数が高まるように、発振回路６１を制御するようにしてもよい。
発振回路６１により発振されるクロック信号の周波数が高くなることで、デジタル信号生成器２から出力されるデジタル信号の伝送速度が上昇する。

以上で明らかなように、この実施の形態５によれば、制御回路６３が、パルス生成回路４に入力されるデジタル信号の伝送速度を調整するように構成したので、損失性伝送路６における損失の周波数特性が劣悪である場合でも、データ依存ジッタを抑制することができる効果を奏する。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

この発明は、伝送路を介して、信号を伝送する信号伝送装置に適している。

１ 送信部、２ デジタル信号生成器、３ 増幅回路、４ パルス生成回路、４ａ 分岐回路、４ｂ 反転回路、４ｃ 遅延回路、４ｄ 合成回路、５ バッファ回路、６ 損失性伝送路（伝送路）、７ 受信部、８ 比較回路、９ 受信器、１０ 信号レベル測定部、１１ 制御回路、１２ａ 入力端子、１２ｂ 出力端子、１３−ｎ 信号遅延部、１４ セレクタ回路、２１−ｎ 遅延線路、２２，２３ セレクタ回路、３１ パルス生成回路、３２ 制御回路、４１ 入力端子、４２ 出力端子、４３ 可変容量素子、４４ 可変抵抗素子、４５，４６ 入出力端子、５１ 可変容量素子、５２ 増幅回路、５３ 可変抵抗素子、６１，６２ 発振回路、６３ 制御回路。

Claims (9)

1. 入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号を出力し、前記デジタル信号の立ち下がりエッジに同期して、極性が前記第１のパルス信号の極性と異なる第２のパルス信号を出力するパルス生成回路と、
   前記パルス生成回路から出力された第１のパルス信号及び第２のパルス信号のそれぞれを前記伝送路に出力するバッファ回路と、
   前記伝送路によって伝送された第１のパルス信号及び第２のパルス信号のそれぞれを受信する受信部と、
   前記受信部により受信された第１のパルス信号と第２のパルス信号とが干渉していれば、前記干渉が解消されるように、前記パルス生成回路から出力される第１のパルス信号のパルス幅及び第２のパルス信号のパルス幅のそれぞれを調整する制御回路と
   を備えた信号伝送装置。
2. 前記伝送路によって伝送された信号の信号レベルを測定する信号レベル測定部を備えており、
   前記制御回路は、前記信号レベル測定部により測定された信号レベルに基づいて、前記受信部により受信された第１のパルス信号と第２のパルス信号とが干渉しているか否かを判定することを特徴とする請求項１記載の信号伝送装置。
3. 前記パルス生成回路は、
   前記デジタル信号を分岐し、分岐後のデジタル信号として、第１のデジタル信号と第２のデジタル信号を出力する分岐回路と、
   前記分岐回路から出力された第２のデジタル信号の極性を反転する反転回路と、
   前記反転回路により極性が反転された第２のデジタル信号を遅延する遅延回路と、
   前記分岐回路から出力された第１のデジタル信号と前記遅延回路により遅延された第２のデジタル信号とを合成し、合成後のデジタル信号を前記第１のパルス信号及び前記第２のパルス信号として前記バッファ回路に出力する合成回路とを備えていることを特徴とする請求項１記載の信号伝送装置。
4. 前記制御回路は、前記遅延回路による第２のデジタル信号の遅延時間を調整することで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項３記載の信号伝送装置。
5. 前記遅延回路は、前記反転回路により極性が反転された第２のデジタル信号を遅延する複数の信号遅延部を備えており、
   前記制御回路は、前記複数の信号遅延部のうち、前記遅延回路の入力端子と出力端子との間に直列に接続させる信号遅延部の数を調整することで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項３記載の信号伝送装置。
6. 前記遅延回路は、互いに遅延時間が異なる複数の遅延線路を備えており、
   前記制御回路は、前記複数の遅延線路の中から、いずれか１つの遅延線路を選択し、選択した遅延線路を前記遅延回路の入力端子と出力端子との間に接続させることで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項３記載の信号伝送装置。
7. 前記パルス生成回路は、
   一端が前記パルス生成回路の入力端子と接続され、他端が前記パルス生成回路の出力端子と接続されている可変容量素子と、
   一端が前記可変容量素子の他端と接続され、他端が基準電位と接続されている可変抵抗素子とを備えており、
   前記制御回路は、前記可変容量素子の容量値及び前記可変抵抗素子の抵抗値のそれぞれを制御することで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項１記載の信号伝送装置。
8. 前記パルス生成回路は、
   一端が前記パルス生成回路の入力端子と接続されている可変容量素子と、
   入力端が前記可変容量素子の他端と接続され、出力端が前記パルス生成回路の出力端子と接続されている増幅回路と、
   一端が前記増幅回路の入力端と接続され、他端が前記増幅回路の出力端と接続されている可変抵抗素子とを備えており、
   前記制御回路は、前記可変容量素子の容量値及び前記可変抵抗素子の抵抗値のそれぞれを制御することで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項１記載の信号伝送装置。
9. 前記制御回路は、前記パルス生成回路に入力されるデジタル信号の伝送速度を調整することを特徴とする請求項１記載の信号伝送装置。

Images