WO2018167825A1 - 信号伝送装置 - Google Patents

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WO2018167825A1
WO2018167825A1 PCT/JP2017/009991 JP2017009991W WO2018167825A1 WO 2018167825 A1 WO2018167825 A1 WO 2018167825A1 JP 2017009991 W JP2017009991 W JP 2017009991W WO 2018167825 A1 WO2018167825 A1 WO 2018167825A1
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WO
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signal
pulse
circuit
digital signal
delay
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PCT/JP2017/009991
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English (en)
French (fr)
Inventor
洋 板倉
慶洋 明星
山田　浩利
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/493—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by transition coding, i.e. the time-position or direction of a transition being encoded before transmission

Definitions

  • the present invention relates to a signal transmission device that transmits a signal via a transmission line.
  • the communication quality of the digital signal may deteriorate due to the influence of the lossy transmission path.
  • the influence of the lossy transmission line becomes more prominent as the frequency of the digital signal increases.
  • Examples of the deterioration of the communication quality of the digital signal include characteristic deterioration in which the amplitude of the digital signal decreases at the reception end of the signal transmission apparatus, and characteristic deterioration in which the waveform of the digital signal is distorted at the reception end of the signal transmission apparatus.
  • factors that cause deterioration in communication quality of digital signals include the skin effect and dielectric loss of the transmission line.
  • the skin effect and dielectric loss of the transmission line have a loss amount that depends on the frequency of the digital signal transmitted through the transmission line.
  • the skin effect and dielectric loss of the transmission path distorts the waveform of the digital signal and causes an increase in jitter, which is a time axis error, which causes deterioration in communication quality.
  • the skin effect is a phenomenon in which when an alternating current having a relatively high frequency flows through a transmission line that is a conductor, the current density increases on the surface of the conductor, and the current density decreases toward the inside of the conductor.
  • dielectric loss is a phenomenon in which electrical energy is lost as thermal energy in a dielectric when an alternating electric field is applied to the dielectric.
  • Jitter which is a time axis error, depends on a bit string of a digital signal that is a communication signal, and is therefore referred to as data dependent jitter (DDJ).
  • Patent Document 1 discloses a signal transmission device in which an equalizer is arranged in a receiving unit in order to suppress data-dependent jitter.
  • the equalizer is a compensation circuit that adjusts the frequency characteristics of the digital signal using a filter circuit or the like in order to optimize the frequency characteristics of the digital signal transmitted through the transmission path.
  • the equalizer suppresses data-dependent jitter by subjecting the digital signal to waveform compensation processing having a reverse characteristic with respect to the frequency characteristic of the transmission line loss.
  • the conventional signal transmission apparatus is configured as described above, if accurate inverse characteristics are not obtained with respect to the frequency characteristics of the transmission line loss, even if waveform compensation processing of inverse characteristics is performed on the digital signal, Data dependent jitter cannot be suppressed. For this reason, even if an equalizer was used, there existed a subject that data dependence jitter could not be suppressed.
  • the present invention has been made in order to solve the above-described problems, and is a signal that can suppress data-dependent jitter without performing waveform compensation processing with inverse characteristics on the frequency characteristics of transmission line loss.
  • An object is to obtain a transmission apparatus.
  • the signal transmission device outputs the first pulse signal in synchronization with the rising edge of the input digital signal, and the polarity of the first pulse signal is synchronized with the falling edge of the digital signal.
  • a pulse generation circuit that outputs a second pulse signal different from the above, a buffer circuit that outputs each of the first pulse signal and the second pulse signal output from the pulse generation circuit to the transmission path, and the transmission path.
  • a receiving unit that receives each of the first pulse signal and the second pulse signal, and the control circuit is configured to interfere with the first pulse signal and the second pulse signal received by the receiving unit. For example, the pulse width of the first pulse signal and the pulse width of the second pulse signal output from the pulse generation circuit are adjusted so that interference is eliminated. That.
  • the first pulse signal is output in synchronization with the rising edge of the input digital signal, and the polarity is different from that of the first pulse signal in synchronization with the falling edge of the digital signal. If a pulse generation circuit that outputs a pulse signal of 2 is provided and the control circuit interferes with the first pulse signal and the second pulse signal received by the receiving unit, the interference is eliminated. Since each of the pulse width of the first pulse signal and the pulse width of the second pulse signal output from the pulse generation circuit is adjusted, the waveform compensation of the reverse characteristic with respect to the frequency characteristic of the transmission line loss There is an effect that the data dependent jitter can be suppressed without performing the processing.
  • FIG. 4 is an explanatory diagram showing a first pulse signal tp in the digital signal E and a first pulse signal tp in the digital signal F.
  • TA delay time
  • Embodiment 4 is a flowchart showing a delay time (TA) adjustment process by a control circuit 11; It is a block diagram which shows the delay circuit 4c of the signal transmission apparatus by Embodiment 2 of this invention. It is a block diagram which shows the signal transmission apparatus by Embodiment 3 of this invention. It is a block diagram which shows the pulse generation circuit 31 of the signal transmission apparatus by Embodiment 3 of this invention. It is a block diagram which shows the pulse generation circuit 31 of the signal transmission apparatus by Embodiment 4 of this invention. It is a block diagram which shows the signal transmission apparatus by Embodiment 5 of this invention.
  • TA delay time
  • FIG. 1 is a block diagram showing a signal transmission apparatus according to Embodiment 1 of the present invention.
  • the transmission unit 1 includes a digital signal generator 2, an amplifier circuit 3, a pulse generation circuit 4, and a buffer circuit 5, and outputs a digital signal that is a communication signal to a lossy transmission path 6.
  • the digital signal generator 2 is a circuit that generates a digital signal and outputs the generated digital signal to the amplifier circuit 3.
  • the amplification circuit 3 is a circuit that amplifies the digital signal output from the digital signal generator 2 and outputs the amplified digital signal A to the pulse generation circuit 4.
  • the pulse generation circuit 4 includes a branch circuit 4a, an inversion circuit 4b, a delay circuit 4c, and a synthesis circuit 4d.
  • the pulse generation circuit 4 outputs the first pulse signal tp in synchronization with the rising edge of the digital signal A output from the amplification circuit 3, and the polarity is the first in synchronization with the falling edge of the digital signal A.
  • This is a circuit for outputting a second pulse signal tn having a polarity different from that of the pulse signal tp.
  • the first pulse signal tp is a positive pulse signal having a pulse width TA
  • the second pulse signal tn is a negative pulse signal having a pulse width TA.
  • the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn coincide with the delay time (TA) of the second digital signal C by the delay circuit 4c described later.
  • the branch circuit 4a is a circuit that branches the digital signal A output from the amplifier circuit 3 into two and outputs the first digital signal B and the second digital signal B ′ as the branched digital signals.
  • the inverting circuit 4b is realized by, for example, a polarity inverting element, inverts the polarity of the second digital signal B ′ output from the branch circuit 4a, and outputs the second digital signal C after polarity inversion to the delay circuit 4c.
  • the delay circuit 4c is a circuit that delays the second digital signal C after polarity inversion outputted from the inverting circuit 4b, and outputs the delayed second digital signal D to the synthesis circuit 4d.
  • the combining circuit 4d combines the first digital signal B output from the branch circuit 4a and the second digital signal D output from the delay circuit 4c, and the combined digital signal E is used as the first pulse signal. It is a circuit that outputs to the buffer circuit 5 as tp and the second pulse signal tn.
  • the buffer circuit 5 is a circuit that outputs the combined digital signal E output from the combining circuit 4 d of the pulse generation circuit 4 to the lossy transmission path 6.
  • the lossy transmission line 6 is a lossy transmission line such as a metal wire, for example, and transmits the combined digital signal E output from the buffer circuit 5. Since the lossy transmission line 6 is a lossy transmission line, the digital signal E transmitted through the lossy transmission line 6 receives a transmission line loss. For this reason, the digital signal E changes to a digital signal F at the receiving end of the receiving unit 7.
  • FIG. 1 shows an example in which the digital signal E that is a communication signal is transmitted as a differential signal, the digital signal E is not limited to that transmitted as a differential signal. May be transmitted.
  • the receiving unit 7 includes a comparison circuit 8 and a receiver 9 and receives the digital signal F transmitted through the lossy transmission path 6.
  • the comparison circuit 8 receives the digital signal F transmitted through the lossy transmission path 6, compares the signal level of the digital signal F with a preset hysteresis threshold V TH, and also compares the signal level of the digital signal F And a preset hysteresis threshold V TL .
  • the hysteresis threshold V TL is a threshold smaller than the hysteresis threshold V TH .
  • the comparison circuit 8 outputs the positive voltage V H as the digital signal G while the signal level of the digital signal F is equal to or higher than the hysteresis threshold V TL. continue.
  • the comparison circuit 8 outputs a negative voltage smaller than the positive voltage V H as the digital signal G while the signal level of the digital signal F is equal to or lower than the hysteresis threshold V TH.
  • the receiver 9 reproduces the digital signal generated by the digital signal generator 2 according to the positive voltage V H and the negative voltage VL output from the comparison circuit 8, and outputs the reproduced digital signal as the digital signal H.
  • the signal level measuring unit 10 is a circuit that measures the signal level Vin of the digital signal F transmitted through the lossy transmission path 6.
  • the control circuit 11 adjusts the delay time (TA) of the second digital signal C by the delay circuit 4 c of the pulse generation circuit 4 based on the signal level Vin measured by the signal level measurement unit 10, thereby This is a circuit for adjusting the pulse width of the first pulse signal tp and the pulse width of the second pulse signal tn.
  • FIG. 2 is a configuration diagram showing a delay circuit 4c of the signal transmission device according to the first embodiment of the present invention.
  • the input terminal 12a of the delay circuit 4c is connected to the inverting circuit 4b.
  • the output terminal 12b of the delay circuit 4c is connected to the synthesis circuit 4d.
  • the selector circuit 14 connects, in series between the input terminal 12a and the output terminal 12b, the number of signal delay units 13-n indicated by the control signal output from the control circuit 11 among the N signal delay units 13-n. It is a circuit to be connected.
  • FIG. 3 is an explanatory diagram showing waveforms of digital signals transmitted and received by the signal transmission apparatus of FIG.
  • the digital signal generator 2 of the transmission unit 1 generates a digital signal and outputs the generated digital signal to the amplifier circuit 3.
  • the digital signal generated by the digital signal generator 2 is a signal composed of a plurality of pulse signals, and the pulse width of each pulse signal is T.
  • the amplification circuit 3 of the transmission unit 1 amplifies the digital signal output from the digital signal generator 2 and outputs the amplified digital signal A to the pulse generation circuit 4.
  • the pulse generation circuit 4 of the transmission unit 1 When receiving the digital signal A from the amplifier circuit 3, the pulse generation circuit 4 of the transmission unit 1 is a first pulse signal having a pulse width TA in synchronization with the rising edge of the digital signal A as shown in FIG.
  • the pulse signal tp is output to the buffer circuit 5.
  • the pulse generation circuit 4 outputs a second pulse signal tn, which is a negative pulse signal having a pulse width TA, to the buffer circuit 5 in synchronization with the falling edge of the digital signal A.
  • a second pulse signal tn which is a negative pulse signal having a pulse width TA
  • the branch circuit 4a of the pulse generation circuit 4 When the branch circuit 4a of the pulse generation circuit 4 receives the digital signal A from the amplifier circuit 3, the branch circuit 4a branches the digital signal A into two, and the first digital signal B as one of the two branched digital signals is combined into the combining circuit 4d. Output to. Further, the branch circuit 4a outputs the second digital signal B ′ to the inversion circuit 4b as the other digital signal branched in two.
  • the inverting circuit 4b of the pulse generating circuit 4 When receiving the second digital signal B ′ from the branch circuit 4a, the inverting circuit 4b of the pulse generating circuit 4 inverts the polarity of the second digital signal B ′ and delays the second digital signal C after the polarity inversion. Output to the circuit 4c.
  • the delay circuit 4c of the pulse generation circuit 4 receives the second digital signal C after the polarity inversion from the inversion circuit 4b, the delay circuit 4c delays the second digital signal C after the polarity inversion, and the second digital signal after the delay. D is output to the synthesis circuit 4d.
  • the delay time (TA) of the second digital signal C by the delay circuit 4c is adjusted by the control circuit 11 described later. Therefore, the second digital signal D is delayed by a delay time (TA) from the first digital signal B as shown in FIG.
  • the synthesis circuit 4d of the pulse generation circuit 4 synthesizes the first digital signal B output from the branch circuit 4a and the second digital signal D output from the delay circuit 4c, as shown in FIG.
  • the combined digital signal E is output to the buffer circuit 5.
  • the synthesis circuit 4d adds the first digital signal B and the second digital signal D. Done.
  • the synthesizing circuit 4d subtracts the first digital signal B and the second digital signal D. Is called.
  • the synthesized signal output from the combining circuit 4 d is output.
  • the first pulse signal tp is output as the digital signal E.
  • the second digital signal E after the synthesis is output from the synthesis circuit 4d from the start point of the fall of the first digital signal B to the end point of the rise of the second digital signal D.
  • Pulse signal tn is output. Note that changes in signal levels in the first digital signal B and the second digital signal D are instantaneous. However, in practice, since it takes some time until the switching of the signal level is completed, in FIG. 3, the waveforms of the pulse signals constituting the first digital signal B and the second digital signal D are trapezoidal. It has become. For this reason, the waveforms of the first pulse signal tp and the second pulse signal tn are also trapezoidal.
  • the buffer circuit 5 of the transmission unit 1 When receiving the combined digital signal E from the combining circuit 4 d of the pulse generation circuit 4, the buffer circuit 5 of the transmission unit 1 outputs the combined digital signal E to the lossy transmission path 6.
  • the lossy transmission line 6 transmits the combined digital signal E output from the buffer circuit 5 to the receiving unit 7. Since the lossy transmission line 6 is a lossy transmission line, the digital signal E transmitted through the lossy transmission line 6 receives a transmission line loss. For this reason, the digital signal E changes to a digital signal F at the receiving end of the receiving unit 7.
  • the first pulse signal tp and the second pulse signal tn in the digital signal F have smaller amplitudes than the first pulse signal tp and the second pulse signal tn in the digital signal E. However, the pulse width is widened.
  • the comparison circuit 8 compares the signal level of the digital signal F with the hysteresis threshold V TH , and compares the signal level of the digital signal F with the signal level of the digital signal F.
  • the hysteresis threshold value V TL is compared.
  • the comparison circuit 8 When the signal level of the digital signal F becomes higher than the hysteresis threshold V TH , the comparison circuit 8 generates a positive voltage as the digital signal G while the signal level of the digital signal F is equal to or higher than the hysteresis threshold V TL as shown in FIG. Continue to output VH .
  • the comparison circuit 8 When the signal level of the digital signal F becomes lower than the hysteresis threshold V TL , the comparison circuit 8 generates a negative voltage as the digital signal G while the signal level of the digital signal F is equal to or less than the hysteresis threshold V TH as shown in FIG. Continue to output VL .
  • the receiver 9 reproduces the digital signal H according to the positive voltage V H and the negative voltage V L output from the comparison circuit 8 and outputs the reproduced digital signal H.
  • the digital signal H reproduced by the receiver 9 is a signal corresponding to the digital signal generated by the digital signal generator 2.
  • the signal level measuring unit 10 measures the signal level Vin of the digital signal F transmitted through the lossy transmission path 6 and outputs the measured signal level Vin of the digital signal F to the control circuit 11.
  • the control circuit 11 adjusts the delay time (TA) of the second digital signal C by the delay circuit 4c of the pulse generation circuit 4 to thereby adjust the pulse width TA and the second of the first pulse signal tp.
  • TA delay time
  • the delay time (TA) of the second digital signal C by the delay circuit 4c has no trapezoidal portion of the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the digital signal E, and If the digital signal E is not subjected to transmission loss by the lossy transmission line 6, it may be set by the control circuit 11 so as to satisfy the following expression (1).
  • the first pulse signal tp and the second pulse signal tn can be generated.
  • the pulse width of the first pulse signal tp and the pulse width of the second pulse signal tn are widened due to the transmission loss of the digital signal E through the lossy transmission path 6, the first pulse in the digital signal F is increased.
  • the signal tp and the second pulse signal tn may interfere with each other.
  • the situation in which the first pulse signal tp and the second pulse signal tn interfere with each other is because there is no time interval between the first pulse signal tp and the second pulse signal tn. This is a situation in which the fall of the second pulse signal tn appears before the fall of the first pulse signal tp is completed.
  • the second pulse signal tn appears before the first pulse signal tp completely falls, and thus the second pulse signal tn.
  • the minimum value of the signal level may not be smaller than the hysteresis threshold V TL .
  • the control circuit 11 outputs the signal from the signal level measurement unit 10 under a situation where the transmission loss of the digital signal E through the lossy transmission line 6 is large and the first pulse signal tp and the second pulse signal tn interfere with each other. Based on the signal level Vin of the digital signal F, the delay time (TA) is adjusted so that the delay time (TA) of the second digital signal C by the delay circuit 4c becomes small.
  • FIG. 4 is an explanatory diagram showing changes in the waveforms of the first pulse signal tp and the second pulse signal tn.
  • the delay time adjusted by the control circuit 11 is TA
  • the pulse width of the first pulse signal tp and the second pulse signal tn in the digital signal E output from the buffer circuit 5 are shown in FIG.
  • Each pulse width is TA.
  • the digital signal E is subjected to transmission line loss by the lossy transmission line 6, so that the pulse width of the first pulse signal tp in the digital signal F transmitted by the lossy transmission line 6 and the second If the pulse width of the pulse signal tn is the width from the start of the rise (or fall) to the completion of the fall (or rise), each is TB.
  • the pulse width TB of the first pulse signal tp and the pulse width TB of the second pulse signal tn in the digital signal F are wider than the pulse width TA as shown in the following equation (2).
  • the condition for preventing the first pulse signal tp and the second pulse signal tn in the digital signal F from interfering with each other satisfies the following expression (3). That is. TB ⁇ T (3)
  • Expression (3) since Expression (3) is satisfied, the first pulse signal tp and the second pulse signal tn in the digital signal F do not interfere with each other. If TB> T, the expression (3) is not satisfied, and the first pulse signal tp and the second pulse signal tn in the digital signal F interfere with each other.
  • the signal level measuring unit 10 measures the signal level Vin of the digital signal F transmitted through the lossy transmission path 6.
  • the control circuit 11 determines whether or not the first pulse signal tp and the second pulse signal tn in the digital signal F interfere with each other based on the signal level Vin measured by the signal level measuring unit 10. As shown in the following equation (4), when the ratio of the pulse width TB to the pulse width TA is K, the control circuit 11 causes the second delay circuit 4c to execute the second equation so that the following equation (5) is satisfied. If the delay time (TA) of the digital signal C can be adjusted, interference between the first pulse signal tp and the second pulse signal tn can be eliminated.
  • K TB / TA (4) TA ⁇ K ⁇ T (5)
  • the signal level measuring unit 10 determines the digital signal F based on the signal level Vin of the digital signal F. It is determined whether or not the first pulse signal tp and the second pulse signal tn interfere with each other.
  • FIG. 5 is an explanatory diagram showing the first pulse signal tp in the digital signal E and the first pulse signal tp in the digital signal F.
  • the first pulse signal tp in the digital signal F has a pulse width TB wider than the pulse width T of the digital signal A due to the effect of transmission loss, and does not satisfy Expression (3). Yes.
  • the first pulse signal tp and the second pulse signal tn in the digital signal F interfere with each other.
  • the pulse width TB of the first pulse signal tp is wider than the pulse width T of the digital signal A.
  • the signal level Vin of the digital signal F is not 0, and is higher than the first threshold value V TH + .
  • the control circuit 11 of the signal level Vin measured by the signal level measurement unit 10 together with comparing the threshold V TH + and the fall time t r signal level Vin and the first digital signal A, a digital fall time t r signal level Vin and the second threshold value V TH of the signal a - comparing the.
  • the control circuit 11 measuring the slightly earlier time than the fall time t r of the digital signal A signal level Vin and the first threshold value V TH + and the second threshold value V TH - comparing the.
  • the slightly earlier time than the fall time t r of the digital signal A for example, time such as (t r -T ⁇ 0.01).
  • the control circuit 11 If the signal level Vin measured by the signal level measuring unit 10 is lower than the first threshold value V TH + and higher than the second threshold value V TH ⁇ , the control circuit 11 first pulse signal tp And the second pulse signal tn are determined not to interfere with each other. When the signal level Vin measured by the signal level measuring unit 10 is equal to or higher than the first threshold value V TH + , the control circuit 11 indicates that the first pulse signal tp interferes with the second pulse signal tn. judge.
  • the control circuit 11 determines that the first pulse signal tp and the second pulse signal tn are for convenience. It is determined that there is interference.
  • the control circuit 11 switches the number m of the signal delay units 13-n to be connected in series between the input terminal 12a and the output terminal 12b of the delay circuit 4c while changing the first pulse signal tp and the second pulse in the digital signal F. It is determined whether or not there is interference with the pulse signal tn.
  • the control circuit 11 sets the number of signal delay units 13-n connected in series between the input terminal 12a and the output terminal 12b under the condition that the first pulse signal tp and the second pulse signal tn do not interfere with each other.
  • the number m MAX in which m is the largest is specified, and a control signal indicating the specified number m MAX is output to the selector circuit 14.
  • the selector circuit 14 When the selector circuit 14 receives a control signal indicating the number m MAX from the control circuit 11, the number of signal delay units 13-n connected in series between the input terminal 12a and the output terminal 12b of the delay circuit 4c from the control signal. m MAX is grasped, and m MAX signal delay units 13-n are connected in series between the input terminal 12a and the output terminal 12b.
  • the number m of signal delay units 13-n connected in series between the input terminal 12a and the output terminal 12b is as large as possible.
  • the reason for this is as follows. Even when the first pulse signal tp and the second pulse signal tn do not interfere with each other, the amplitudes of the first pulse signal tp and the second pulse signal tn are reduced due to the transmission loss. For this reason, when the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the digital signal E are narrow, the first pulse signal tp in the digital signal F does not rise sufficiently.
  • the input terminal 12a and the output terminal 12b The number m of signal delay units 13-n connected in series therebetween is increased as much as possible.
  • FIG. 6 is a flowchart showing a delay time (TA) adjustment process by the control circuit 11.
  • the selector circuit 14 grasps the number X of signal delay units 13-n connected in series between the input terminal 12a and the output terminal 12b of the delay circuit 4c from the control signal, X signal delay units 13-n are connected in series between the input terminal 12a and the output terminal 12b.
  • Control circuit 11 in advance a time earlier slightly than the fall time t r of the digital signal A, and the compared signal level Vin and the first threshold value V TH + measured by the signal level measurement unit 10 (of FIG. 6 In step ST2), if the signal level Vin is equal to or higher than the first threshold value V TH + (step ST2 in FIG. 6: NO), the first pulse signal tp interferes with the second pulse signal tn. Is determined. If the signal level Vin is lower than the first threshold value V TH + (step ST2 in FIG. 6: YES), the control circuit 11 determines the signal level Vin measured by the signal level measurement unit 10 and the second threshold value V. TH - Compare (step ST3 in FIG.
  • step ST3 in FIG. 6 NO
  • the control circuit 11 interferes with the first pulse signal tp and the second pulse signal tn. It is determined that If the signal level Vin is higher than the second threshold value V TH ⁇ (step ST3: YES in FIG. 6), the control circuit 11 causes the first pulse signal tp and the second pulse signal tn to interfere with each other. Judge that there is no.
  • the control circuit 11 When determining that the first pulse signal tp and the second pulse signal tn do not interfere with each other, the control circuit 11 ends the delay time (TA) adjustment process.
  • the control circuit 11 determines that the first pulse signal tp and the second pulse signal tn interfere with each other, the signal connected in series between the input terminal 12a and the output terminal 12b of the delay circuit 4c.
  • the first pulse signal tp is output in synchronization with the rising edge of the input digital signal, and the polarity is synchronized with the falling edge of the digital signal.
  • the control circuit 11 adjusts each of the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn output from the pulse generation circuit 4. Therefore, a time interval can be provided between the first pulse signal tp and the second pulse signal tn in the digital signal F received by the receiving unit 7. For this reason, even if the digital signal E receives a transmission loss through the lossy transmission line 6 and the pulse width TB of the first pulse signal tp and the pulse width TB of the second pulse signal tn in the digital signal F are widened, Interference between the first pulse signal tp and the second pulse signal tn in the signal F can be prevented. Thereby, it is possible to suppress data-dependent jitter and suppress deterioration in communication quality.
  • the control circuit 11 calculates the delay time (TA) of the second digital signal C by the delay circuit 4c of the pulse generation circuit 4 based on the signal level Vin measured by the signal level measurement unit 10. Although an example of adjustment is shown, it is not limited to this. For example, the user may adjust the delay time (TA) of the second digital signal C by the delay circuit 4c of the pulse generation circuit 4 by manually operating the control circuit 11.
  • FIG. 7 is a block diagram showing a delay circuit 4c of the signal transmission device according to the second embodiment of the present invention.
  • Delay line 21-n 1,2, ⁇ , N
  • the selector circuit 22 is arranged between the input terminal 12a of the delay circuit 4c and the input side of the N delay lines 21-n.
  • the selector circuit 22 is connected to the delay line 21-n indicated by the control signal output from the control circuit 11. , A circuit electrically connected to the input terminal 12a.
  • the selector circuit 23 is disposed between the output side of the N number of delay lines 21-n and the output terminal 12b of the delay circuit 4c.
  • the selector circuit 23 is connected to the delay line 21-n indicated by the control signal output from the control circuit 11. , A circuit electrically connected to the output terminal 12b.
  • Tgn of the N delay lines 21- n is expressed by the following equation (8).
  • the control circuit 11 delays the second digital signal C by the delay circuit 4c so that the first pulse signal tp and the second pulse signal tn in the digital signal F do not interfere with each other. Adjust the time (TA).
  • the control circuit 11 connects one or more signal delay units 13-n in series between the input terminal 12a and the output terminal 12b as in the first embodiment. Instead, a process of determining one delay line 21-n to be connected between the input terminal 12a and the output terminal 12b is performed.
  • the control circuit 11 selects one delay line 21-n that has not yet been selected from among the delay times Tgn of the N delay lines 21-n. Selection of delay line 21-n is selected in order from the delay line 21-n having a large delay time Tg n (process S1).
  • the control circuit 11 outputs a control signal indicating the selected delay line 21-n to the selector circuits 22 and 23 of the delay circuit 4c (processing S2).
  • the selector circuit 22 of the delay circuit 4c selects the delay line 21-n indicated by the control signal from the N delay lines 21-n, and selects the selected delay line 21- n is electrically connected to the input terminal 12a.
  • the selector circuit 23 of the delay circuit 4c selects the delay line 21-n indicated by the control signal from the N delay lines 21-n, and selects the selected delay line 21- n is electrically connected to the output terminal 12b.
  • the control circuit 11 checks whether the first pulse signal tp and the second pulse signal tn in the digital signal F interfere with each other as in the first embodiment. It is determined whether or not (processing S3). If the first pulse signal tp and the second pulse signal tn in the digital signal F do not interfere with each other, the control circuit 11 ends the delay time (TA) adjustment process. If the first pulse signal tp and the second pulse signal tn in the digital signal F interfere with each other, the control circuit 11 repeatedly performs the above (Process S1) to (Process S3) until the interference is eliminated. .
  • the data dependent jitter can be suppressed without performing the waveform compensation process of the reverse characteristic with respect to the frequency characteristic of the transmission line loss. Is obtained.
  • the second digital signal C passes through the delay circuit 4c, the second digital signal C is reflected at the branch point of the signal from the input terminal 12a to the output terminal 12b.
  • the reflection of the digital signal C of 2 may affect the communication quality.
  • Signal branch points include, for example, connection points between the signal delay unit 13-1, the signal delay unit 13-2, and the selector circuit 14, as well as the signal delay unit 13-2, the signal delay unit 13-3, and the selector. There is a connection point between the circuit 14 and the like.
  • the influence of the communication quality becomes more significant as the transmission speed of the second digital signal C increases. Further, the influence of the communication quality is that the number of signal delay units 13-n connected in series between the input terminal 12a and the output terminal 12b in order to increase the delay time (TA) of the second digital signal C. The more you increase, the more noticeable.
  • the second digital signal C is delayed by one delay line 21-n, and there is no branch point of the second digital signal C between the input terminal 12a and the output terminal 12b. . Therefore, the communication quality is not affected by the reflection of the second digital signal C as in the first embodiment.
  • the pulse generation circuit 4 includes the branch circuit 4a, the inverting circuit 4b, the delay circuit 4c, and the synthesis circuit 4d.
  • the pulse generation circuit 31 includes a variable capacitance element 43 and a variable resistance element 44 will be described.
  • FIG. 8 is a block diagram showing a signal transmission apparatus according to Embodiment 3 of the present invention. 8, the same reference numerals as those in FIG. 1 denote the same or corresponding parts.
  • FIG. 9 is a block diagram showing a pulse generation circuit 31 of the signal transmission apparatus according to Embodiment 3 of the present invention. 8 and 9, the pulse generation circuit 31 includes a variable capacitance element 43 and a variable resistance element 44. The pulse generation circuit 31 outputs the first pulse signal tp in synchronization with the rising edge of the digital signal A output from the amplifier circuit 3, and the polarity is the first in synchronization with the falling edge of the digital signal A.
  • the first pulse signal tp is a positive pulse signal having a pulse width TA
  • the second pulse signal tn is a negative pulse signal having a pulse width TA. is there.
  • the control circuit 32 controls each of the capacitance value of the variable capacitance element 43 and the resistance value of the variable resistance element 44 in the pulse generation circuit 31 on the basis of the signal level Vin measured by the signal level measurement unit 10, thereby enabling digital control.
  • This is a circuit for adjusting each of the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the signal E.
  • the input terminal 41 of the pulse generation circuit 31 is connected to the output terminal of the amplifier circuit 3.
  • the output terminal 42 of the pulse generation circuit 31 is connected to the input terminal of the buffer circuit 5.
  • the variable capacitance element 43 is realized by a variable capacitor, for example.
  • the variable capacitance element 43 has one end connected to the input terminal 41 and the other end connected to the output terminal 42.
  • an example is shown in which the variable capacitance element 43 is realized by a variable capacitor.
  • the present invention is not limited to this.
  • the capacitive coupling is performed by two or more transmission lines in which the variable capacitance element 43 is close to each other. It may be.
  • variable resistance element 44 has one end connected to the other end of the variable capacitance element 43 and the output terminal 42, and the other end connected to the input / output terminal 45 and the input / output terminal 46.
  • the input / output terminal 45 and the input / output terminal 46 are connected to a reference potential such as a ground, for example.
  • the pulse generation circuit 31 including the variable capacitance element 43 and the variable resistance element 44 is, in principle, as a differentiation circuit that outputs a differential signal of the digital signal A to the output terminal 42 when the digital signal A is input from the input terminal 41.
  • the pulse generation circuit 31 receives the amplified digital signal A from the amplification circuit 3, the first pulse is synchronized with the rising edge of the digital signal A in the same manner as the pulse generation circuit 4 of the first embodiment.
  • the signal tp is output to the buffer circuit 5.
  • the pulse generation circuit 31 synchronizes with the falling edge of the digital signal A, and the second pulse has a polarity different from that of the first pulse signal tp.
  • the signal tn is output to the buffer circuit 5.
  • the control circuit 32 uses the first pulse signal tp and the second pulse signal in the digital signal F based on the signal level Vin measured by the signal level measurement unit 10. It is determined whether or not tn interferes.
  • the control circuit 32 sets the capacitance value of the variable capacitance element 43 and the resistance value of the variable resistance element 44 in the pulse generation circuit 31 so that the first pulse signal tp and the second pulse signal tn in the digital signal F do not interfere with each other. By controlling each, the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the digital signal E are adjusted.
  • the control circuit 32 narrows the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the digital signal E, for example, the capacitance value of the variable capacitance element 43 is small. And the resistance value of the variable resistance element 44 is controlled to be small.
  • the control circuit 32 increases the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the digital signal E, for example, the capacitance value of the variable capacitance element 43 increases and is variable. Control is performed so that the resistance value of the resistance element 44 increases.
  • the pulse generation circuit 31 only includes the variable capacitance element 43 and the variable resistance element 44. Therefore, the pulse generation circuit 31 does not need to include the delay circuit 4c including the N signal delay units 13-n, unlike the pulse generation circuit 4 according to the first embodiment. Further, the pulse generation circuit 31 does not need to include the branch circuit 4a, the inverting circuit 4b, and the synthesis circuit 4d.
  • the circuit scale of the pulse generation circuit 31 in the third embodiment is compared with the circuit scale of the pulse generation circuit 4 in the first embodiment, it is apparent that the pulse generation circuit 31 in the third embodiment has The circuit scale is smaller. Therefore, according to the third embodiment, an effect of reducing the circuit scale as compared with the first embodiment can be obtained.
  • Embodiment 4 FIG. In the third embodiment, an example in which the pulse generation circuit 31 includes the variable capacitance element 43 and the variable resistance element 44 is shown. In the fourth embodiment, an example in which the pulse generation circuit 31 includes a variable capacitance element 51, an amplifier circuit 52, and a variable resistance element 53 will be described.
  • FIG. 10 is a block diagram showing a pulse generation circuit 31 of a signal transmission device according to Embodiment 4 of the present invention.
  • the same reference numerals as those in FIG. The configuration of the signal transmission apparatus in the fourth embodiment is the same as the configuration of the signal transmission apparatus in the third embodiment shown in FIG.
  • the variable capacitance element 51 is realized by, for example, a variable capacitor. One end of the variable capacitance element 51 is connected to the input terminal 41.
  • the variable capacitance element 51 is realized by a variable capacitor.
  • the capacitive coupling is performed by two or more transmission lines in which the variable capacitance element 51 is close to each other. It may be.
  • the amplifier circuit 52 has an input end connected to the other end of the variable capacitance element 51 and an output end connected to the output terminal 42.
  • the variable resistance element 53 has one end connected to the input end of the amplifier circuit 52 and the other end connected to the output end of the amplifier circuit 52 and the output terminal 42.
  • control circuit 32 controls each of the capacitance value of the variable capacitance element 51 and the resistance value of the variable resistance element 53 in the pulse generation circuit 31, thereby the first pulse signal tp in the digital signal E. , And the pulse width TA of the second pulse signal tn are adjusted.
  • the pulse generation circuit 31 including the variable capacitance element 51, the amplifier circuit 52, and the variable resistance element 53 outputs the differential signal of the digital signal A to the output terminal 42 in principle. Acts as a differentiation circuit. Therefore, when the pulse generation circuit 31 receives the amplified digital signal A from the amplification circuit 3, the first pulse is synchronized with the rising edge of the digital signal A in the same manner as the pulse generation circuit 4 of the first embodiment.
  • the signal tp is output to the buffer circuit 5.
  • the pulse generation circuit 31 synchronizes with the falling edge of the digital signal A, and the second pulse has a polarity different from that of the first pulse signal tp.
  • the signal tn is output to the buffer circuit 5.
  • the control circuit 32 uses the first pulse signal tp and the second pulse signal in the digital signal F based on the signal level Vin measured by the signal level measurement unit 10. It is determined whether or not tn interferes.
  • the control circuit 32 sets the capacitance value of the variable capacitance element 51 and the resistance value of the variable resistance element 53 in the pulse generation circuit 31 so that the first pulse signal tp and the second pulse signal tn in the digital signal F do not interfere with each other. By controlling each, the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the digital signal E are adjusted.
  • the control circuit 32 narrows the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the digital signal E, for example, the capacitance value of the variable capacitance element 51 is small. And the resistance value of the variable resistance element 53 is controlled to be small.
  • the control circuit 32 increases the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn in the digital signal E, for example, the capacitance value of the variable capacitance element 51 is increased and variable. Control is performed so that the resistance value of the resistance element 53 is increased.
  • the pulse generation circuit 31 only includes the variable capacitance element 51, the amplification circuit 52, and the variable resistance element 53. Therefore, the pulse generation circuit 31 does not need to include the delay circuit 4c including the N signal delay units 13-n, unlike the pulse generation circuit 4 according to the first embodiment. Further, the pulse generation circuit 31 does not need to include the branch circuit 4a, the inverting circuit 4b, and the synthesis circuit 4d.
  • the circuit scale of the pulse generation circuit 31 in the fourth embodiment is compared with the circuit scale of the pulse generation circuit 4 in the first embodiment, it is apparent that the pulse generation circuit 31 in the fourth embodiment The circuit scale is smaller. Therefore, according to the fourth embodiment, an effect that the circuit scale can be made smaller than that of the first embodiment can be obtained.
  • Embodiment 5 FIG. In the first embodiment, an example in which the transmission speed of the digital signal output from the digital signal generator 2 is constant is shown. In the fifth embodiment, an example in which the transmission speed of a digital signal output from the digital signal generator 2 is adjusted will be described.
  • FIG. 11 is a block diagram showing a signal transmission apparatus according to Embodiment 5 of the present invention.
  • the oscillation circuit 61 is a circuit that oscillates a clock signal and outputs the oscillated clock signal to the digital signal generator 2.
  • the digital signal generator 2 generates a digital signal in synchronization with the clock signal output from the oscillation circuit 61.
  • the oscillation circuit 62 includes a buffer circuit that temporarily holds the digital signal H output from the receiver 9.
  • the oscillation circuit 62 is a circuit that oscillates a clock signal, adjusts the transmission speed of the digital signal H output from the receiver 9 in accordance with the oscillated clock signal, and outputs the digital signal I after adjusting the transmission speed.
  • the control circuit 63 uses the delay circuit 4c of the pulse generation circuit 4 to generate the second digital signal C based on the signal level Vin measured by the signal level measurement unit 10. This is a circuit for adjusting the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn by adjusting the delay time (TA).
  • the control circuit 63 adjusts the transmission speed of the digital signal output from the digital signal generator 2 by adjusting the frequency of the clock signal oscillated by the oscillation circuit 61. To do.
  • the control circuit 63 adjusts the transmission speed of the digital signal I output from the oscillation circuit 62 by adjusting the frequency of the clock signal oscillated by the oscillation circuit 62.
  • FIG. 11 shows an example in which the oscillation circuits 61 and 62 and the control circuit 63 are applied to the signal transmission device of FIG. 1, but the oscillation circuits 61 and 62 and the control circuit 63 are added to the signal transmission device of FIG. It may be applied.
  • the operation will be described.
  • the oscillation circuits 61 and 62 and the control circuit 63 are the same as those in the first embodiment, and only the oscillation circuits 61 and 62 and the control circuit 63 will be described here.
  • the loss frequency characteristic in the lossy transmission line 6 is inferior, the transmission loss of the digital signal E through the lossy transmission line 6 becomes extremely large.
  • the pulse width TB of the first pulse signal tp and the pulse width TB of the second pulse signal tn in the digital signal F are wider than the pulse width T of the pulse signal constituting the digital signal A. (3) may not be satisfied.
  • the control circuit 63 uses the delay circuit 4c of the pulse generation circuit 4 to generate the second digital signal C based on the signal level Vin measured by the signal level measurement unit 10.
  • the delay time (TA) By adjusting the delay time (TA), the pulse width TA of the first pulse signal tp and the pulse width TA of the second pulse signal tn are adjusted.
  • the delay time (TA) of the second digital signal C by the delay circuit 4c of the pulse generation circuit 4 in the digital signal F. Interference between the first pulse signal tp and the second pulse signal tn may not be suppressed.
  • the control circuit 63 can reduce the interference between the first pulse signal tp and the second pulse signal tn in the digital signal F only by adjusting the delay time (TA) of the second digital signal C by the delay circuit 4c. If it cannot be suppressed, the frequency of the clock signal oscillated by the oscillation circuit 61 is adjusted.
  • the control circuit 63 includes the number of signal delay units 13-n connected in series between the input terminal 12a and the output terminal 12b of the delay circuit 4c. Switch X.
  • the control circuit 63 oscillates by the oscillation circuit 61 if the interference between the first pulse signal tp and the second pulse signal tn cannot be suppressed even after switching the number X of the signal delay units 13-n.
  • the oscillation circuit 61 is controlled so that the frequency of the clock signal decreases.
  • the transmission speed of the digital signal output from the digital signal generator 2 is reduced. Since the transmission speed of the digital signal output from the digital signal generator 2 is lowered, the frequency of the digital signal is lowered, so that the transmission loss of the digital signal E through the lossy transmission path 6 is reduced. As a result, when Expression (3) is satisfied, interference between the first pulse signal tp and the second pulse signal tn in the digital signal F is suppressed.
  • the control circuit 63 controls the oscillation circuit 61 so that the frequency of the clock signal oscillated by the oscillation circuit 61 is lowered
  • the control circuit 63 controls the oscillation circuit 62 so that the frequency of the clock signal oscillated by the oscillation circuit 62 is also lowered. You may control.
  • the transmission speed of the digital signal I output from the oscillation circuit 61 is independent of the interference between the first pulse signal tp and the second pulse signal tn in the digital signal F, it is oscillated by the oscillation circuit 62.
  • the frequency of the clock signal oscillated by the oscillation circuit 62 may be controlled to be different from the frequency of the clock signal.
  • the control circuit 63 does not adjust the frequency of the clock signal oscillated by the oscillation circuit 61 when the first pulse signal tp and the second pulse signal tn in the digital signal F do not interfere with each other. However, the control circuit 63 oscillates so that, for example, the frequency of the clock signal oscillated by the oscillation circuit 61 increases within a range in which the first pulse signal tp and the second pulse signal tn in the digital signal F do not interfere with each other.
  • the circuit 61 may be controlled. As the frequency of the clock signal oscillated by the oscillation circuit 61 increases, the transmission speed of the digital signal output from the digital signal generator 2 increases.
  • the control circuit 63 is configured to adjust the transmission speed of the digital signal input to the pulse generation circuit 4, the loss in the lossy transmission line 6 is determined. Even when the frequency characteristics are poor, it is possible to suppress data-dependent jitter.
  • the present invention is suitable for a signal transmission device that transmits a signal via a transmission line.

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Abstract

入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号ｔｐを出力し、デジタル信号の立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎを出力するパルス生成回路（４）を設け、制御回路（１１）が、受信部（７）により受信された第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していれば、干渉が解消されるように、パルス生成回路（４）から出力される第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。

Description

信号伝送装置
　この発明は、伝送路を介して、信号を伝送する信号伝送装置に関するものである。
　ケーブル又はプリント基板配線などの損失性の伝送路を用いて、デジタル信号を伝送する信号伝送装置では、損失性の伝送路の影響で、デジタル信号の通信品質が劣化することがある。損失性の伝送路の影響は、デジタル信号の周波数が高くなる程、顕著になる。
　デジタル信号の通信品質の劣化として、信号伝送装置の受信端において、デジタル信号の振幅が減少する特性劣化のほか、信号伝送装置の受信端において、デジタル信号の波形が歪む特性劣化などが挙げられる。
　デジタル信号の振幅が減少する特性劣化、あるいは、デジタル信号の波形が歪む特性劣化が生じている場合、信号伝送装置の受信側では、デジタル信号の信号レベルが、Ｈ（Ｈｉｇｈ）レベルであるのか、Ｌ（Ｌｏｗ）レベルであるのかの判別が困難になることがある。
　デジタル信号の信号レベルが、Ｈレベルであるのか、Ｌレベルであるのかの判別が行えなければ、信号伝送装置の受信側では、送信側から送信されたデジタル信号を再生することができない。
　伝送路において、デジタル信号の通信品質の劣化を招く要因として、伝送路の表皮効果及び誘電損失が挙げられる。
　伝送路の表皮効果及び誘電損失は、伝送路によって伝送されるデジタル信号の周波数に依存する損失量を有している。伝送路の表皮効果及び誘電損失は、デジタル信号の波形を歪ませるとともに、時間軸誤差であるジッタの増加を招くため、通信品質の劣化要因となる。
　表皮効果は、周波数が比較的高い交流電流が導体である伝送路を流れるとき、導体の表面で電流密度が高くなり、導体の内部ほど、電流密度が低くなる現象である。
　また、誘電損失は、誘電体に交流電場を加えたとき、誘電体の中で、電気エネルギーが熱エネルギーとして失われる現象である。
　時間軸誤差であるジッタは、通信信号であるデジタル信号のビット列に依存するため、データ依存ジッタ（ＤＤＪ：Ｄａｔａ　Ｄｅｐｅｎｄｅｎｔ　Ｊｉｔｔｅｒ）と称される。
　以下の特許文献１には、データ依存ジッタを抑制するために、イコライザ（ｅｑｕａｌｉｚｅｒ）を受信部に配置している信号伝送装置が開示されている。
　イコライザは、伝送路によって伝送されるデジタル信号の周波数特性を最適化するために、フィルタ回路などを用いて、デジタル信号の周波数特性を調整する補償回路である。
　イコライザは、伝送路損失の周波数特性に対して、逆特性の波形補償処理をデジタル信号に施すことで、データ依存ジッタを抑制する。
特表平９－５０７９７８公報
　従来の信号伝送装置は以上のように構成されているので、伝送路損失の周波数特性に対して、正確な逆特性が得られなければ、逆特性の波形補償処理をデジタル信号に施しても、データ依存ジッタを抑制することができない。このため、イコライザを用いても、データ依存ジッタを抑制することができないことがあるという課題があった。
　この発明は上記のような課題を解決するためになされたもので、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる信号伝送装置を得ることを目的とする。
　この発明に係る信号伝送装置は、入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号を出力し、デジタル信号の立ち下がりエッジに同期して、極性が第１のパルス信号の極性と異なる第２のパルス信号を出力するパルス生成回路と、パルス生成回路から出力された第１のパルス信号及び第２のパルス信号のそれぞれを伝送路に出力するバッファ回路と、伝送路によって伝送された第１のパルス信号及び第２のパルス信号のそれぞれを受信する受信部とを設け、制御回路が、受信部により受信された第１のパルス信号と第２のパルス信号とが干渉していれば、干渉が解消されるように、パルス生成回路から出力される第１のパルス信号のパルス幅及び第２のパルス信号のパルス幅のそれぞれを調整するようにしたものである。
　この発明によれば、入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号を出力し、デジタル信号の立ち下がりエッジに同期して、極性が第１のパルス信号の極性と異なる第２のパルス信号を出力するパルス生成回路を設け、制御回路が、受信部により受信された第１のパルス信号と第２のパルス信号とが干渉していれば、干渉が解消されるように、パルス生成回路から出力される第１のパルス信号のパルス幅及び第２のパルス信号のパルス幅のそれぞれを調整するように構成したので、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果がある。
この発明の実施の形態１による信号伝送装置を示す構成図である。 この発明の実施の形態１による信号伝送装置の遅延回路４ｃを示す構成図である。 図１の信号伝送装置により送受信されるデジタル信号の波形を示す説明図である。 第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの波形の変化を示す説明図である。 デジタル信号Ｅにおける第１のパルス信号ｔｐとデジタル信号Ｆにおける第１のパルス信号ｔｐとを示す説明図である。 制御回路１１による遅延時間（ＴＡ）の調整処理を示すフローチャートである。 この発明の実施の形態２による信号伝送装置の遅延回路４ｃを示す構成図である。 この発明の実施の形態３による信号伝送装置を示す構成図である。 この発明の実施の形態３による信号伝送装置のパルス生成回路３１を示す構成図である。 この発明の実施の形態４による信号伝送装置のパルス生成回路３１を示す構成図である。 この発明の実施の形態５による信号伝送装置を示す構成図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、この発明の実施の形態１による信号伝送装置を示す構成図である。
　図１において、送信部１は、デジタル信号生成器２、増幅回路３、パルス生成回路４及びバッファ回路５を備えており、通信信号であるデジタル信号を損失性伝送路６に出力する。
　デジタル信号生成器２は、デジタル信号を生成し、生成したデジタル信号を増幅回路３に出力する回路である。
　増幅回路３は、デジタル信号生成器２から出力されたデジタル信号を増幅し、増幅後のデジタル信号Ａをパルス生成回路４に出力する回路である。
　パルス生成回路４は、分岐回路４ａ、反転回路４ｂ、遅延回路４ｃ及び合成回路４ｄを備えている。
　パルス生成回路４は、増幅回路３から出力されたデジタル信号Ａの立ち上がりエッジに同期して第１のパルス信号ｔｐを出力し、デジタル信号Ａの立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎを出力する回路である。
　この実施の形態１では、第１のパルス信号ｔｐは、パルス幅ＴＡの正極パルス信号であり、第２のパルス信号ｔｎは、パルス幅ＴＡの負極パルス信号である。
　第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡは、後述する遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）と一致する。
　分岐回路４ａは、増幅回路３から出力されたデジタル信号Ａを２つに分岐し、分岐後のデジタル信号として、第１のデジタル信号Ｂと第２のデジタル信号Ｂ’を出力する回路である。
　反転回路４ｂは、例えば極性反転素子で実現され、分岐回路４ａから出力された第２のデジタル信号Ｂ’の極性を反転し、極性反転後の第２のデジタル信号Ｃを遅延回路４ｃに出力する。
　遅延回路４ｃは、反転回路４ｂから出力された極性反転後の第２のデジタル信号Ｃを遅延し、遅延後の第２のデジタル信号Ｄを合成回路４ｄに出力する回路である。
　合成回路４ｄは、分岐回路４ａから出力された第１のデジタル信号Ｂと遅延回路４ｃから出力された第２のデジタル信号Ｄとを合成し、合成後のデジタル信号Ｅを、第１のパルス信号ｔｐ及び第２のパルス信号ｔｎとして、バッファ回路５に出力する回路である。
　バッファ回路５は、パルス生成回路４の合成回路４ｄから出力された合成後のデジタル信号Ｅを損失性伝送路６に出力する回路である。
　損失性伝送路６は、例えば、メタル線などの損失性の伝送路であり、バッファ回路５から出力された合成後のデジタル信号Ｅを伝送する。
　損失性伝送路６は、損失性の伝送路であるため、損失性伝送路６によって伝送されるデジタル信号Ｅは、伝送路損失を受ける。このため、受信部７の受信端では、デジタル信号Ｅがデジタル信号Ｆに変化している。
　図１では、通信信号であるデジタル信号Ｅが差動信号で伝送されている例を示しているが、デジタル信号Ｅが差動信号で伝送されるものに限るものではなく、例えば、シングルエンド信号で伝送されるものであってもよい。
　受信部７は、比較回路８及び受信器９を備えており、損失性伝送路６によって伝送されたデジタル信号Ｆを受信する。
　比較回路８は、損失性伝送路６によって伝送されたデジタル信号Ｆを受信し、デジタル信号Ｆの信号レベルと、事前に設定されたヒステリシス閾値ＶＴＨとを比較するとともに、デジタル信号Ｆの信号レベルと、事前に設定されたヒステリシス閾値ＶＴＬとを比較する。ヒステリシス閾値ＶＴＬは、ヒステリシス閾値ＶＴＨよりも小さい閾値である。
　また、比較回路８は、デジタル信号Ｆの信号レベルがヒステリシス閾値ＶＴＨよりも大きくなると、デジタル信号Ｆの信号レベルがヒステリシス閾値ＶＴＬ以上の間、デジタル信号Ｇとして、正極電圧ＶＨの出力を継続する。
　比較回路８は、デジタル信号Ｆの信号レベルがヒステリシス閾値ＶＴＬよりも小さくなると、デジタル信号Ｆの信号レベルがヒステリシス閾値ＶＴＨ以下の間、デジタル信号Ｇとして、正極電圧ＶＨよりも小さい負極電圧ＶＬの出力を継続する。
　受信器９は、比較回路８から出力された正極電圧ＶＨ及び負極電圧ＶＬに従ってデジタル信号生成器２により生成されたデジタル信号を再生し、再生したデジタル信号をデジタル信号Ｈとして出力する。
　信号レベル測定部１０は、損失性伝送路６によって伝送されたデジタル信号Ｆの信号レベルＶｉｎを測定する回路である。
　制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することで、第１のパルス信号ｔｐのパルス幅及び第２のパルス信号ｔｎのパルス幅のそれぞれを調整する回路である。
　図２は、この発明の実施の形態１による信号伝送装置の遅延回路４ｃを示す構成図である。
　図２において、遅延回路４ｃの入力端子１２ａは、反転回路４ｂと接続されている。
　遅延回路４ｃの出力端子１２ｂは、合成回路４ｄと接続されている。
　信号遅延部１３－ｎ（ｎ＝１，２，・・・，Ｎ）は、反転回路４ｂから出力された極性反転後の第２のデジタル信号Ｃを遅延する回路である。
　セレクタ回路１４は、Ｎ個の信号遅延部１３－ｎのうち、制御回路１１から出力された制御信号が示す個数の信号遅延部１３－ｎを入力端子１２ａと出力端子１２ｂとの間に直列に接続させる回路である。
　次に動作について説明する。
　図３は、図１の信号伝送装置により送受信されるデジタル信号の波形を示す説明図である。
　まず、送信部１のデジタル信号生成器２は、デジタル信号を生成し、生成したデジタル信号を増幅回路３に出力する。
　デジタル信号生成器２により生成されるデジタル信号は、複数のパルス信号から構成されている信号であり、各々のパルス信号のパルス幅はＴである。
　送信部１の増幅回路３は、デジタル信号生成器２から出力されたデジタル信号を増幅し、増幅後のデジタル信号Ａをパルス生成回路４に出力する。
　送信部１のパルス生成回路４は、増幅回路３からデジタル信号Ａを受けると、図３に示すように、デジタル信号Ａの立ち上がりエッジに同期して、パルス幅ＴＡの正極パルス信号である第１のパルス信号ｔｐをバッファ回路５に出力する。
　また、パルス生成回路４は、図３に示すように、デジタル信号Ａの立ち下がりエッジに同期して、パルス幅ＴＡの負極パルス信号である第２のパルス信号ｔｎをバッファ回路５に出力する。
　以下、パルス生成回路４によるパルス信号の生成処理を具体的に説明する。
　パルス生成回路４の分岐回路４ａは、増幅回路３からデジタル信号Ａを受けると、デジタル信号Ａを２つに分岐し、２分岐した一方のデジタル信号として、第１のデジタル信号Ｂを合成回路４ｄに出力する。
　また、分岐回路４ａは、２分岐した他方のデジタル信号として、第２のデジタル信号Ｂ’を反転回路４ｂに出力する。
　パルス生成回路４の反転回路４ｂは、分岐回路４ａから第２のデジタル信号Ｂ’を受けると、第２のデジタル信号Ｂ’の極性を反転し、極性反転後の第２のデジタル信号Ｃを遅延回路４ｃに出力する。
　パルス生成回路４の遅延回路４ｃは、反転回路４ｂから極性反転後の第２のデジタル信号Ｃを受けると、極性反転後の第２のデジタル信号Ｃを遅延し、遅延後の第２のデジタル信号Ｄを合成回路４ｄに出力する。
　遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）は、後述する制御回路１１によって調整される。
　このため、第２のデジタル信号Ｄは、図３に示すように、第１のデジタル信号Ｂよりも遅延時間（ＴＡ）だけ遅れている。
　パルス生成回路４の合成回路４ｄは、分岐回路４ａから出力された第１のデジタル信号Ｂと、遅延回路４ｃから出力された第２のデジタル信号Ｄとを合成し、図３に示すように、合成後のデジタル信号Ｅをバッファ回路５に出力する。
　ここで、第１のデジタル信号Ｂの極性と、第２のデジタル信号Ｄの極性とが同じ極性であれば、合成回路４ｄによって第１のデジタル信号Ｂと第２のデジタル信号Ｄとの加算が行われる。
　一方、第１のデジタル信号Ｂの極性と、第２のデジタル信号Ｄの極性とが異なる極性であれば、合成回路４ｄによって第１のデジタル信号Ｂと第２のデジタル信号Ｄとの減算が行われる。
　このため、図３の例では、第１のデジタル信号Ｂの立ち上がりの開始点から、第２のデジタル信号Ｄの立ち下がりの終了点に至るまでの間、合成回路４ｄから出力される合成後のデジタル信号Ｅとして、第１のパルス信号ｔｐが出力される。
　また、第１のデジタル信号Ｂの立ち下がりの開始点から、第２のデジタル信号Ｄの立ち上がりの終了点に至るまでの間、合成回路４ｄから出力される合成後のデジタル信号Ｅとして、第２のパルス信号ｔｎが出力される。
　なお、第１のデジタル信号Ｂ及び第２のデジタル信号Ｄにおける信号レベルの変化は、瞬時に行われる。しかし、実際には、信号レベルの切り換わりが完了するまでに若干の時間を要するため、図３では、第１のデジタル信号Ｂ及び第２のデジタル信号Ｄを構成するパルス信号の波形が台形状になっている。
　このため、第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの波形についても台形状になっている。
　送信部１のバッファ回路５は、パルス生成回路４の合成回路４ｄから合成後のデジタル信号Ｅを受けると、合成後のデジタル信号Ｅを損失性伝送路６に出力する。
　損失性伝送路６は、バッファ回路５から出力された合成後のデジタル信号Ｅを受信部７まで伝送する。
　損失性伝送路６は、損失性の伝送路であるため、損失性伝送路６によって伝送されるデジタル信号Ｅは、伝送路損失を受ける。このため、受信部７の受信端では、デジタル信号Ｅがデジタル信号Ｆに変化している。
　デジタル信号Ｆにおける第１のパルス信号ｔｐ及び第２のパルス信号ｔｎは、図３に示すように、デジタル信号Ｅにおける第１のパルス信号ｔｐ及び第２のパルス信号ｔｎと比べて、振幅が減少し、かつ、パルス幅が広がっている。
　受信部７の比較回路８は、損失性伝送路６によって伝送されたデジタル信号Ｆを受信すると、デジタル信号Ｆの信号レベルと、ヒステリシス閾値ＶＴＨとを比較するとともに、デジタル信号Ｆの信号レベルと、ヒステリシス閾値ＶＴＬとを比較する。
　比較回路８は、デジタル信号Ｆの信号レベルがヒステリシス閾値ＶＴＨよりも大きくなると、図３に示すように、デジタル信号Ｆの信号レベルがヒステリシス閾値ＶＴＬ以上の間、デジタル信号Ｇとして、正極電圧ＶＨの出力を継続する。
　比較回路８は、デジタル信号Ｆの信号レベルがヒステリシス閾値ＶＴＬよりも小さくなると、図３に示すように、デジタル信号Ｆの信号レベルがヒステリシス閾値ＶＴＨ以下の間、デジタル信号Ｇとして、負極電圧ＶＬの出力を継続する。
　受信器９は、比較回路８から出力された正極電圧ＶＨ及び負極電圧ＶＬに従ってデジタル信号Ｈを再生し、再生したデジタル信号Ｈを出力する。
　受信器９により再生されるデジタル信号Ｈは、デジタル信号生成器２により生成されたデジタル信号に相当する信号である。
　信号レベル測定部１０は、損失性伝送路６によって伝送されたデジタル信号Ｆの信号レベルＶｉｎを測定し、測定したデジタル信号Ｆの信号レベルＶｉｎを制御回路１１に出力する。
　制御回路１１は、上述したように、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することで、第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。
　遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡの台形部分が無く、かつ、損失性伝送路６によってデジタル信号Ｅが伝送損失を受けていなければ、制御回路１１によって、以下の式（１）を満足するように設定されていればよい。
ＴＡ≦Ｔ　　　　　　　　　　（１）
　デジタル信号Ｃの遅延時間（ＴＡ）が、デジタル信号Ａを構成しているパルス信号のパルス幅Ｔ以下であれば、図３に示すように、デジタル信号Ａを構成している１つのパルス信号から、第１のパルス信号ｔｐと第２のパルス信号ｔｎとを生成することができる。
　しかしながら、損失性伝送路６によってデジタル信号Ｅが伝送損失を受けることで、第１のパルス信号ｔｐのパルス幅及び第２のパルス信号ｔｎのパルス幅が広がると、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉してしまうことがある。
　第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉している状況は、第１のパルス信号ｔｐと第２のパルス信号ｔｎとの間に、時間的な間隔がないために、第１のパルス信号ｔｐの立ち下りが完了する前に、第２のパルス信号ｔｎの立ち下がりが現れている状況である。
　第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉が生じる状況では、第１のパルス信号ｔｐが完全に立ち下がる前に第２のパルス信号ｔｎが現れるため、第２のパルス信号ｔｎの信号レベルの最小値がヒステリシス閾値ＶＴＬよりも小さくならなくなることがある。
　そこで、制御回路１１は、損失性伝送路６によるデジタル信号Ｅの伝送損失が大きく、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉する状況下では、信号レベル測定部１０から出力されたデジタル信号Ｆの信号レベルＶｉｎに基づいて、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）が小さくなるように、遅延時間（ＴＡ）を調整する。
　以下、制御回路１１の処理内容を具体的に説明する。
　図４は、第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの波形の変化を示す説明図である。
　最初に、制御回路１１による第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉判定処理について説明する。
　制御回路１１により調整される遅延時間がＴＡであれば、図４に示すように、バッファ回路５から出力されたデジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅及び第２のパルス信号ｔｎのパルス幅は、それぞれＴＡとなる。
　図４の例では、損失性伝送路６によって、デジタル信号Ｅが伝送路損失を受けることで、損失性伝送路６によって伝送されたデジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅及び第２のパルス信号ｔｎのパルス幅が、立ち上がり（または立ち下がり）の開始から立ち下がり（または立ち上がり）の完了までの幅であるとすると、それぞれＴＢとなっている。
　このとき、デジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅ＴＢ及び第２のパルス信号ｔｎのパルス幅ＴＢは、以下の式（２）に示すように、パルス幅ＴＡよりも広がっている。
ＴＢ＞ＴＡ　　　　　　　　　　　（２）
　パルス幅ＴＢがパルス幅ＴＡよりも広いことを考慮すると、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないための条件は、以下の式（３）を満足することである。
ＴＢ≦Ｔ　　　　　　　　　　　　（３）
　図４の例では、式（３）を満足しているため、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとは干渉していない。
　ＴＢ＞Ｔであれば、式（３）を満足しておらず、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとは干渉する。
　信号レベル測定部１０は、損失性伝送路６によって伝送されたデジタル信号Ｆの信号レベルＶｉｎを測定する。
　制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
　以下の式（４）に示すように、パルス幅ＴＡに対するパルス幅ＴＢの比がＫであるとき、制御回路１１が、以下の式（５）が成立するように、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することができれば、第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を解消することができる。
Ｋ＝ＴＢ／ＴＡ　　　　　　　　　（４）
ＴＡ×Ｋ＜Ｔ　　　　　　　　　　（５）
　しかしながら、デジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅ＴＢを正確に測定することは困難であるため、信号レベル測定部１０は、デジタル信号Ｆの信号レベルＶｉｎに基づいて、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
　ここで、図５は、デジタル信号Ｅにおける第１のパルス信号ｔｐとデジタル信号Ｆにおける第１のパルス信号ｔｐとを示す説明図である。
　図５の例では、デジタル信号Ｆにおける第１のパルス信号ｔｐは、伝送損失の影響で、パルス幅ＴＢがデジタル信号Ａのパルス幅Ｔよりも広がっており、式（３）を満足しなくなっている。したがって、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉している。
　第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉している場合、第１のパルス信号ｔｐのパルス幅ＴＢがデジタル信号Ａのパルス幅Ｔよりも広がっているため、デジタル信号Ａの立ち下がり時刻ｔｒにおいて、デジタル信号Ｆの信号レベルＶｉｎが０になっておらず、第１の閾値ＶＴＨ ＋よりも高くなっている。
　そこで、制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎのうち、デジタル信号Ａの立ち下がり時刻ｔｒの信号レベルＶｉｎと第１の閾値ＶＴＨ ＋とを比較するとともに、デジタル信号Ａの立ち下がり時刻ｔｒの信号レベルＶｉｎと第２の閾値ＶＴＨ －とを比較する。
　デジタル信号Ａの立ち下がり時刻ｔｒでは、第２のパルス信号ｔｎの立ち下がりが始まるため、厳密には、制御回路１１は、デジタル信号Ａの立ち下がり時刻ｔｒよりも少しだけ早い時刻に測定された信号レベルＶｉｎと第１の閾値ＶＴＨ ＋及び第２の閾値ＶＴＨ －とを比較する。デジタル信号Ａの立ち下がり時刻ｔｒよりも少しだけ早い時刻としては、例えば、（ｔｒ－Ｔ×０．０１）などの時刻が挙げられる。
　制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎが、第１の閾値ＶＴＨ ＋よりも低く、かつ、第２の閾値ＶＴＨ －よりも高ければ、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していないと判定する。
　制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎが第１の閾値ＶＴＨ ＋以上である場合、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定する。
　信号レベル測定部１０により測定された信号レベルＶｉｎが第２の閾値ＶＴＨ －以下である場合、第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉の有無は定かでないが、第２のパルス信号ｔｎの立ち下がり時刻が、本来の立ち下がり時刻よりも早くなっている可能性がある。このため、制御回路１１は、信号レベル測定部１０により測定された信号レベルＶｉｎが第２の閾値ＶＴＨ －以下である場合、便宜上、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定する。
　次に、制御回路１１による遅延時間（ＴＡ）の調整処理を説明する。
　制御回路１１は、遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３－ｎの個数ｍを切り替えながら、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
　制御回路１１は、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しない条件の下で、入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３－ｎの個数ｍが最も多くなる個数ｍＭＡＸを特定し、特定した個数ｍＭＡＸを示す制御信号をセレクタ回路１４に出力する。
　セレクタ回路１４は、制御回路１１から個数ｍＭＡＸを示す制御信号を受けると、制御信号から遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３－ｎの個数ｍＭＡＸを把握し、ｍＭＡＸ個の信号遅延部１３－ｎを入力端子１２ａと出力端子１２ｂとの間に直列に接続させる。
　第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しない条件の下で、入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３－ｎの個数ｍを出来る限り多くしている理由は、以下の通りである。
　第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していない場合でも、伝送損失の影響で、第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの振幅が減少している。このため、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡが狭いと、デジタル信号Ｆにおける第１のパルス信号ｔｐが十分に立ち上がらない状況と、デジタル信号Ｆにおける第２のパルス信号ｔｎが十分に立ち下がらない状況とが起こり易くなる。
　その結果、デジタル信号Ｆにおける第１のパルス信号ｔｐの信号レベルの最大値ＶＴ１がヒステリシス閾値ＶＴＨよりも大きくならず、また、デジタル信号Ｆにおける第２のパルス信号ｔｎの信号レベルの最小値ＶＴ２がヒステリシス閾値ＶＴＬよりも小さくならない状況の発生が起こり易くなる。
　そのため、干渉しない条件の下で、出来る限り、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを広げるため、入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３－ｎの個数ｍを出来る限り多くしている。
　以下、図６を参照しながら、制御回路１１による遅延時間（ＴＡ）の調整処理を更に具体的に説明する。
　図６は、制御回路１１による遅延時間（ＴＡ）の調整処理を示すフローチャートである。
　まず、制御回路１１は、遅延回路４ｃが備えているＮ個の信号遅延部１３－ｎ（ｎ＝１，２，・・・，Ｎ）の全てを遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させるため、接続個数を示す変数であるＸにＮを代入する。即ち、制御回路１１は、Ｘ＝Ｎとする（図６のステップＳＴ１）。
　そして、制御回路１１は、接続個数Ｘを示す制御信号をセレクタ回路１４に出力する。
　セレクタ回路１４は、制御回路１１から制御信号を受けると、制御信号から遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３－ｎの個数Ｘを把握し、Ｘ個の信号遅延部１３－ｎを入力端子１２ａと出力端子１２ｂとの間に直列に接続させる。
　制御回路１１は、デジタル信号Ａの立ち下がり時刻ｔｒよりも少しだけ早い時刻おいて、信号レベル測定部１０により測定された信号レベルＶｉｎと第１の閾値ＶＴＨ ＋を比較し（図６のステップＳＴ２）、信号レベルＶｉｎが第１の閾値ＶＴＨ ＋以上であれば（図６のステップＳＴ２：ＮＯの場合）、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定する。
　制御回路１１は、信号レベルＶｉｎが第１の閾値ＶＴＨ ＋よりも低ければ（図６のステップＳＴ２：ＹＥＳの場合）、信号レベル測定部１０により測定された信号レベルＶｉｎと第２の閾値ＶＴＨ －を比較する（図６のステップＳＴ３）
　制御回路１１は、信号レベルＶｉｎが第２の閾値ＶＴＨ －以下であれば（図６のステップＳＴ３：ＮＯの場合）、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定する。
　制御回路１１は、信号レベルＶｉｎが第２の閾値ＶＴＨ －よりも高ければ（図６のステップＳＴ３：ＹＥＳの場合）、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していないと判定する。
　制御回路１１は、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していないと判定すると、遅延時間（ＴＡ）の調整処理を終了する。
　制御回路１１は、第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していると判定すると、遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させている信号遅延部１３－ｎの個数Ｘを１つ減らすため、接続個数を示すＸから１を減じる。即ち、制御回路１１は、Ｘ＝Ｘ－１とする（図６のステップＳＴ４）。
　制御回路１１は、接続個数を示すＸから１を減じた結果、Ｘ＝１となっているか否かを判定する（図６のステップＳＴ５）。
　制御回路１１は、Ｘ＝１となっていれば（図６のステップＳＴ５：ＹＥＳの場合）、遅延時間（ＴＡ）の調整処理を終了する。
　制御回路１１は、Ｘ＝１となっていなければ（図６のステップＳＴ５：ＮＯの場合）、ステップＳＴ２の処理に戻り、遅延時間（ＴＡ）の調整処理を継続する。
　制御回路１１によって、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないように、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）が調整されると、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの時間的な間隔が確保される。
　この結果、デジタル信号Ｆにおける第１のパルス信号ｔｐ及び第２のパルス信号ｔｎの振幅が大きくなる。
　これにより、以下の式（６）に示すように、デジタル信号Ｆにおける第１のパルス信号ｔｐの信号レベルの最大値ＶＴ１がヒステリシス閾値ＶＴＨよりも大きくなり、かつ、以下の式（７）に示すように、第２のパルス信号ｔｎの信号レベルの最小値ＶＴ２がヒステリシス閾値ＶＴＬよりも小さくなることが期待される。
ＶＴ１＞ＶＴＨ　　　　　　　　　　　　　　　　（６）
ＶＴ２＜ＶＴＬ　　　　　　　　　　　　　　　　（７）
　以上で明らかなように、この実施の形態１によれば、入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号ｔｐを出力し、デジタル信号の立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎを出力するパルス生成回路４を設け、制御回路１１が、受信部７により受信された第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していれば、干渉が解消されるように、パルス生成回路４から出力される第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整するように構成したので、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果を奏する。
　即ち、この実施の形態１によれば、制御回路１１が、パルス生成回路４から出力される第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整することができるので、受信部７により受信されたデジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの間に、時間的な間隔を設けることができる。このため、損失性伝送路６によってデジタル信号Ｅが伝送損失を受けて、デジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅ＴＢ及び第２のパルス信号ｔｎのパルス幅ＴＢが広がっても、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を防ぐことができる。これにより、データ依存ジッタを抑制して、通信品質の劣化を抑えることができる。
　この実施の形態１では、制御回路１１が、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整する例を示しているが、これに限るものではない。
　例えば、ユーザが、手動で制御回路１１を操作することで、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整するようにしてもよい。
実施の形態２．
　上記実施の形態１では、遅延回路４ｃが、Ｎ個の信号遅延部１３－ｎ（ｎ＝１，２，・・・，Ｎ）を備えている例を示している。
　この実施の形態２では、遅延回路４ｃが、Ｎ個の信号遅延部１３－ｎの代わりに、互いに遅延時間Ｔｇｎが異なるＮ個の遅延線路２１－ｎ（ｎ＝１，２，・・・，Ｎ）を備えている例を説明する。
　図７は、この発明の実施の形態２による信号伝送装置の遅延回路４ｃを示す構成図である。図７において、図２と同一符号は同一または相当部分を示すので説明を省略する。
　遅延線路２１－ｎ（ｎ＝１，２，・・・，Ｎ）は、互いに遅延時間Ｔｇｎが異なる線路である。
　セレクタ回路２２は、遅延回路４ｃの入力端子１２ａとＮ個の遅延線路２１－ｎの入力側との間に配置されており、制御回路１１から出力された制御信号が示す遅延線路２１－ｎを、入力端子１２ａと電気的に接続する回路である。
　セレクタ回路２３は、Ｎ個の遅延線路２１－ｎの出力側と遅延回路４ｃの出力端子１２ｂとの間に配置されており、制御回路１１から出力された制御信号が示す遅延線路２１－ｎを、出力端子１２ｂと電気的に接続する回路である。
　次に動作について説明する。
　遅延回路４ｃ及び制御回路１１以外は、上記実施の形態１と同様であるため、ここでは、遅延回路４ｃ及び制御回路１１についてのみ説明する。
　遅延回路４ｃは、互いに遅延時間Ｔｇｎが異なるＮ個の遅延線路２１－ｎ（ｎ＝１，２，・・・，Ｎ）を備えている。例えば、Ｎ個の遅延線路２１－ｎの遅延時間Ｔｇｎは、以下の式（８）の通りである。
Ｔｇ１＜Ｔｇ２＜・・・＜ＴｇＮ　　　　　　（８）
　制御回路１１は、上記実施の形態１と同様に、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないように、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整する。
　ただし、この実施の形態２では、制御回路１１は、上記実施の形態１のように、入力端子１２ａと出力端子１２ｂとの間に１つ以上の信号遅延部１３－ｎを直列に接続させるのではなく、入力端子１２ａと出力端子１２ｂとの間に接続させる１つの遅延線路２１－ｎを決定する処理を実施する。
　以下、制御回路１１による１つの遅延線路２１－ｎの決定処理を具体的に説明する。
　制御回路１１は、Ｎ個の遅延線路２１－ｎの遅延時間Ｔｇｎの中から、未だ選択していない１つの遅延線路２１－ｎを選択する。遅延線路２１－ｎの選択は、大きな遅延時間Ｔｇｎを有する遅延線路２１－ｎから順番に選択する（処理Ｓ１）。
　制御回路１１は、選択した１つの遅延線路２１－ｎを示す制御信号を遅延回路４ｃのセレクタ回路２２，２３に出力する（処理Ｓ２）。
　遅延回路４ｃのセレクタ回路２２は、制御回路１１から制御信号を受けると、Ｎ個の遅延線路２１－ｎの中から、制御信号が示す遅延線路２１－ｎを選択し、選択した遅延線路２１－ｎを入力端子１２ａと電気的に接続する。
　遅延回路４ｃのセレクタ回路２３は、制御回路１１から制御信号を受けると、Ｎ個の遅延線路２１－ｎの中から、制御信号が示す遅延線路２１－ｎを選択し、選択した遅延線路２１－ｎを出力端子１２ｂと電気的に接続する。
　制御回路１１は、選択した遅延線路２１－ｎの接続が完了すると、上記実施の形態１と同様に、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する（処理Ｓ３）。
　制御回路１１は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していなければ、遅延時間（ＴＡ）の調整処理を終了する。
　制御回路１１は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していれば、干渉がなくなるまで、上記の（処理Ｓ１）～（処理Ｓ３）を繰り返し実施する。
　この実施の形態２の場合も、上記実施の形態１と同様に、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果が得られる。
　上記実施の形態１では、第２のデジタル信号Ｃが遅延回路４ｃを通過する際、入力端子１２ａから出力端子１２ｂに至る経路の信号の分岐点で第２のデジタル信号Ｃの反射が生じ、第２のデジタル信号Ｃの反射が、通信品質に影響を与えることがある。信号の分岐点としては、例えば、信号遅延部１３－１と信号遅延部１３－２及びセレクタ回路１４との間の接続点のほか、信号遅延部１３－２と信号遅延部１３－３及びセレクタ回路１４との間の接続点などがある。
　通信品質の影響は、第２のデジタル信号Ｃの伝送速度が高速になるほど顕著になる。また、通信品質の影響は、第２のデジタル信号Ｃの遅延時間（ＴＡ）を長くするために、入力端子１２ａと出力端子１２ｂとの間に直列に接続する信号遅延部１３－ｎの個数を増やすほど顕著になる。
　この実施の形態２では、１つの遅延線路２１－ｎによって第２のデジタル信号Ｃを遅延するものであり、入力端子１２ａと出力端子１２ｂとの間に第２のデジタル信号Ｃの分岐点がない。このため、上記実施の形態１のような第２のデジタル信号Ｃの反射による通信品質の影響を受けない。
実施の形態３．
　上記実施の形態１では、パルス生成回路４が、分岐回路４ａ、反転回路４ｂ、遅延回路４ｃ及び合成回路４ｄを備えている例を示している。
　この実施の形態３では、パルス生成回路３１が、可変容量素子４３と可変抵抗素子４４とを備えている例を説明する。
　図８は、この発明の実施の形態３による信号伝送装置を示す構成図である。図８において、図１と同一符号は同一または相当部分を示している。
　図９は、この発明の実施の形態３による信号伝送装置のパルス生成回路３１を示す構成図である。
　図８及び図９において、パルス生成回路３１は、可変容量素子４３と可変抵抗素子４４とを備えている。
　パルス生成回路３１は、増幅回路３から出力されたデジタル信号Ａの立ち上がりエッジに同期して第１のパルス信号ｔｐを出力し、デジタル信号Ａの立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎを出力する回路である。
　この実施の形態３でも、上記実施の形態１と同様に、第１のパルス信号ｔｐは、パルス幅ＴＡの正極パルス信号であり、第２のパルス信号ｔｎは、パルス幅ＴＡの負極パルス信号である。
　制御回路３２は、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路３１における可変容量素子４３の容量値及び可変抵抗素子４４の抵抗値のそれぞれを制御することで、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する回路である。
　パルス生成回路３１の入力端子４１は、増幅回路３の出力端と接続されている。
　パルス生成回路３１の出力端子４２は、バッファ回路５の入力端と接続されている。
　可変容量素子４３は、例えば可変コンデンサで実現される。
　可変容量素子４３は、一端が入力端子４１と接続され、他端が出力端子４２と接続されている。
　ここでは、可変容量素子４３が可変コンデンサで実現される例を示しているが、これに限るものではなく、例えば、可変容量素子４３が、互いに近接している２線以上の伝送線路による容量結合であってもよい。
　可変抵抗素子４４は、一端が可変容量素子４３の他端及び出力端子４２と接続され、他端が入出力端子４５及び入出力端子４６と接続されている。
　入出力端子４５及び入出力端子４６は、例えば、グランドなどの基準電位とそれぞれ接続されている。
　次に動作について説明する。
　パルス生成回路３１及び制御回路３２以外は、上記実施の形態１と同様であるため、ここでは、パルス生成回路３１及び制御回路３２についてのみ説明する。
　可変容量素子４３及び可変抵抗素子４４を備えるパルス生成回路３１は、入力端子４１からデジタル信号Ａが入力されると、原理的に、デジタル信号Ａの微分信号を出力端子４２に出力する微分回路として作用する。
　そのため、パルス生成回路３１は、増幅回路３から増幅後のデジタル信号Ａを受けると、上記実施の形態１のパルス生成回路４と同様に、デジタル信号Ａの立ち上がりエッジに同期して第１のパルス信号ｔｐをバッファ回路５に出力する。
　また、パルス生成回路３１は、上記実施の形態１のパルス生成回路４と同様に、デジタル信号Ａの立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎをバッファ回路５に出力する。
　制御回路３２は、上記実施の形態１の制御回路１１と同様に、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
　制御回路３２は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないように、パルス生成回路３１における可変容量素子４３の容量値及び可変抵抗素子４４の抵抗値のそれぞれを制御することで、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。
　具体的には、制御回路３２は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを狭める場合、例えば、可変容量素子４３の容量値が小さくなり、かつ、可変抵抗素子４４の抵抗値が小さくなるように制御する。
　制御回路３２は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを広げる場合、例えば、可変容量素子４３の容量値が大きくなり、かつ、可変抵抗素子４４の抵抗値が大きくなるように制御する。
　以上で明らかなように、この実施の形態３でも、上記実施の形態１と同様に、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果が得られる。
　この実施の形態３によれば、パルス生成回路３１が、可変容量素子４３と可変抵抗素子４４を備えているだけである。このため、パルス生成回路３１は、上記実施の形態１のパルス生成回路４のように、Ｎ個の信号遅延部１３－ｎを備える遅延回路４ｃを備えている必要がない。また、パルス生成回路３１は、分岐回路４ａ、反転回路４ｂ及び合成回路４ｄについても備えている必要がない。
　このため、この実施の形態３におけるパルス生成回路３１の回路規模と、上記実施の形態１におけるパルス生成回路４の回路規模とを比較すると、明らかに、この実施の形態３におけるパルス生成回路３１の回路規模の方が小さくなる。したがって、この実施の形態３によれば、上記実施の形態１よりも回路規模を小さくできる効果が得られる。
実施の形態４．
　上記実施の形態３では、パルス生成回路３１が、可変容量素子４３と可変抵抗素子４４とを備えている例を示している。
　この実施の形態４では、パルス生成回路３１が、可変容量素子５１と増幅回路５２と可変抵抗素子５３とを備えている例を説明する。
　図１０は、この発明の実施の形態４による信号伝送装置のパルス生成回路３１を示す構成図である。図１０において、図９と同一符号は同一または相当部分を示すので説明を省略する。
　この実施の形態４における信号伝送装置の構成は、図８に示した上記実施の形態３における信号伝送装置の構成と同じである。
　可変容量素子５１は、例えば可変コンデンサで実現される。
　可変容量素子５１は、一端が入力端子４１と接続されている。
　ここでは、可変容量素子５１が可変コンデンサで実現される例を示しているが、これに限るものではなく、例えば、可変容量素子５１が、互いに近接している２線以上の伝送線路による容量結合であってもよい。
　増幅回路５２は、入力端が可変容量素子５１の他端と接続され、出力端が出力端子４２と接続されている。
　可変抵抗素子５３は、一端が増幅回路５２の入力端と接続され、他端が増幅回路５２の出力端及び出力端子４２と接続されている。
　この実施の形態４では、制御回路３２は、パルス生成回路３１における可変容量素子５１の容量値及び可変抵抗素子５３の抵抗値のそれぞれを制御することで、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。
　次に動作について説明する。
　パルス生成回路３１及び制御回路３２以外は、上記実施の形態１と同様であるため、ここでは、パルス生成回路３１及び制御回路３２についてのみ説明する。
　可変容量素子５１、増幅回路５２及び可変抵抗素子５３を備えるパルス生成回路３１は、入力端子４１からデジタル信号Ａが入力されると、原理的に、デジタル信号Ａの微分信号を出力端子４２に出力する微分回路として作用する。
　そのため、パルス生成回路３１は、増幅回路３から増幅後のデジタル信号Ａを受けると、上記実施の形態１のパルス生成回路４と同様に、デジタル信号Ａの立ち上がりエッジに同期して第１のパルス信号ｔｐをバッファ回路５に出力する。
　また、パルス生成回路３１は、上記実施の形態１のパルス生成回路４と同様に、デジタル信号Ａの立ち下がりエッジに同期して、極性が第１のパルス信号ｔｐの極性と異なる第２のパルス信号ｔｎをバッファ回路５に出力する。
　制御回路３２は、上記実施の形態１の制御回路１１と同様に、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しているか否かを判定する。
　制御回路３２は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しないように、パルス生成回路３１における可変容量素子５１の容量値及び可変抵抗素子５３の抵抗値のそれぞれを制御することで、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。
　具体的には、制御回路３２は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを狭める場合、例えば、可変容量素子５１の容量値が小さくなり、かつ、可変抵抗素子５３の抵抗値が小さくなるように制御する。
　制御回路３２は、デジタル信号Ｅにおける第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡを広げる場合、例えば、可変容量素子５１の容量値が大きくなり、かつ、可変抵抗素子５３の抵抗値が大きくなるように制御する。
　以上で明らかなように、この実施の形態４でも、上記実施の形態１と同様に、伝送路損失の周波数特性に対して、逆特性の波形補償処理を実施することなく、データ依存ジッタを抑制することができる効果が得られる。
　この実施の形態４によれば、パルス生成回路３１が、可変容量素子５１、増幅回路５２及び可変抵抗素子５３を備えているだけである。このため、パルス生成回路３１は、上記実施の形態１のパルス生成回路４のように、Ｎ個の信号遅延部１３－ｎを備える遅延回路４ｃを備えている必要がない。また、パルス生成回路３１は、分岐回路４ａ、反転回路４ｂ及び合成回路４ｄについても備えている必要がない。
　このため、この実施の形態４におけるパルス生成回路３１の回路規模と、上記実施の形態１におけるパルス生成回路４の回路規模とを比較すると、明らかに、この実施の形態４におけるパルス生成回路３１の回路規模の方が小さくなる。したがって、この実施の形態４によれば、上記実施の形態１よりも回路規模を小さくできる効果が得られる。
実施の形態５．
　上記実施の形態１では、デジタル信号生成器２から出力されるデジタル信号の伝送速度が一定である例を示している。
　この実施の形態５では、デジタル信号生成器２から出力されるデジタル信号の伝送速度が調整される例を説明する。
　図１１は、この発明の実施の形態５による信号伝送装置を示す構成図である。図１１において、図１と同一符号は同一または相当部分を示すので説明を省略する。
　発振回路６１は、クロック信号を発振し、発振したクロック信号をデジタル信号生成器２に出力する回路である。
　デジタル信号生成器２は、発振回路６１から出力されたクロック信号に同期して、デジタル信号を生成する。
　発振回路６２は、受信器９から出力されたデジタル信号Ｈを一時的に保持するバッファ回路を備えている。
　また、発振回路６２は、クロック信号を発振し、発振したクロック信号に従って受信器９から出力されたデジタル信号Ｈの伝送速度を調整し、伝送速度調整後のデジタル信号Ｉを出力する回路である。
　制御回路６３は、上記実施の形態１の制御回路１１と同様に、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することで、第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する回路である。
　制御回路６３は、上記実施の形態１の制御回路１１と異なり、発振回路６１により発振されるクロック信号の周波数を調整することで、デジタル信号生成器２から出力されるデジタル信号の伝送速度を調整する。
　また、制御回路６３は、発振回路６２により発振されるクロック信号の周波数を調整することで、発振回路６２から出力されるデジタル信号Ｉの伝送速度を調整する。
　図１１は、発振回路６１，６２及び制御回路６３が、図１の信号伝送装置に適用される例を示しているが、発振回路６１，６２及び制御回路６３が、図８の信号伝送装置に適用されるものであってもよい。
　次に動作について説明する。
　発振回路６１，６２及び制御回路６３以外は、上記実施の形態１と同様であるため、ここでは、発振回路６１，６２及び制御回路６３についてのみ説明する。
　損失性伝送路６における損失の周波数特性が劣悪である場合、損失性伝送路６によるデジタル信号Ｅの伝送損失が極めて大きくなる。
　このため、デジタル信号Ｆにおける第１のパルス信号ｔｐのパルス幅ＴＢ及び第２のパルス信号ｔｎのパルス幅ＴＢが、デジタル信号Ａを構成しているパルス信号のパルス幅Ｔよりも広くなり、式（３）を満足しなくなることがある。
　制御回路６３は、上記実施の形態１の制御回路１１と同様に、信号レベル測定部１０により測定された信号レベルＶｉｎに基づいて、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整することで、第１のパルス信号ｔｐのパルス幅ＴＡ及び第２のパルス信号ｔｎのパルス幅ＴＡのそれぞれを調整する。
　しかし、損失性伝送路６によるデジタル信号Ｅの伝送損失が極めて大きい場合、パルス生成回路４の遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整するだけでは、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を抑えられないことがある。
　そこで、制御回路６３は、遅延回路４ｃによる第２のデジタル信号Ｃの遅延時間（ＴＡ）を調整するだけでは、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を抑えられない場合、発振回路６１により発振されるクロック信号の周波数を調整する。
　具体的には、制御回路６３は、上記実施の形態１の制御回路１１と同様に、遅延回路４ｃの入力端子１２ａと出力端子１２ｂとの間に直列に接続させる信号遅延部１３－ｎの個数Ｘの切り替えを行う。
　制御回路６３は、信号遅延部１３－ｎの個数Ｘの切り替えを行っても、第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉を抑えられない場合、発振回路６１により発振されるクロック信号の周波数が下がるように、発振回路６１を制御する。
　発振回路６１により発振されるクロック信号の周波数を下げることで、デジタル信号生成器２から出力されるデジタル信号の伝送速度が低下する。
　デジタル信号生成器２から出力されるデジタル信号の伝送速度が低下することで、デジタル信号の周波数が下がるため、損失性伝送路６によるデジタル信号Ｅの伝送損失が小さくなる。その結果、式（３）が満足するようになると、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉が抑えられる。
　制御回路６３は、発振回路６１により発振されるクロック信号の周波数が下げるように、発振回路６１を制御したとき、発振回路６２により発振されるクロック信号の周波数についても下がるように、発振回路６２を制御してもよい。しかし、発振回路６１から出力されるデジタル信号Ｉの伝送速度は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとの干渉とは無関係であるため、発振回路６２により発振されるクロック信号の周波数と異なるように、発振回路６２により発振されるクロック信号の周波数を制御するようにしてもよい。
　制御回路６３は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉していない場合、発振回路６１により発振されるクロック信号の周波数を調整しない。
　ただし、制御回路６３は、デジタル信号Ｆにおける第１のパルス信号ｔｐと第２のパルス信号ｔｎとが干渉しない範囲で、例えば、発振回路６１により発振されるクロック信号の周波数が高まるように、発振回路６１を制御するようにしてもよい。
　発振回路６１により発振されるクロック信号の周波数が高くなることで、デジタル信号生成器２から出力されるデジタル信号の伝送速度が上昇する。
　以上で明らかなように、この実施の形態５によれば、制御回路６３が、パルス生成回路４に入力されるデジタル信号の伝送速度を調整するように構成したので、損失性伝送路６における損失の周波数特性が劣悪である場合でも、データ依存ジッタを抑制することができる効果を奏する。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明は、伝送路を介して、信号を伝送する信号伝送装置に適している。
　１　送信部、２　デジタル信号生成器、３　増幅回路、４　パルス生成回路、４ａ　分岐回路、４ｂ　反転回路、４ｃ　遅延回路、４ｄ　合成回路、５　バッファ回路、６　損失性伝送路（伝送路）、７　受信部、８　比較回路、９　受信器、１０　信号レベル測定部、１１　制御回路、１２ａ　入力端子、１２ｂ　出力端子、１３－ｎ　信号遅延部、１４　セレクタ回路、２１－ｎ　遅延線路、２２，２３　セレクタ回路、３１　パルス生成回路、３２　制御回路、４１　入力端子、４２　出力端子、４３　可変容量素子、４４　可変抵抗素子、４５，４６　入出力端子、５１　可変容量素子、５２　増幅回路、５３　可変抵抗素子、６１，６２　発振回路、６３　制御回路。

Claims (9)

  1. 　入力されたデジタル信号の立ち上がりエッジに同期して第１のパルス信号を出力し、前記デジタル信号の立ち下がりエッジに同期して、極性が前記第１のパルス信号の極性と異なる第２のパルス信号を出力するパルス生成回路と、
    　前記パルス生成回路から出力された第１のパルス信号及び第２のパルス信号のそれぞれを前記伝送路に出力するバッファ回路と、
    　前記伝送路によって伝送された第１のパルス信号及び第２のパルス信号のそれぞれを受信する受信部と、
    　前記受信部により受信された第１のパルス信号と第２のパルス信号とが干渉していれば、前記干渉が解消されるように、前記パルス生成回路から出力される第１のパルス信号のパルス幅及び第２のパルス信号のパルス幅のそれぞれを調整する制御回路と
    　を備えた信号伝送装置。
  2. 　前記伝送路によって伝送された信号の信号レベルを測定する信号レベル測定部を備えており、
    　前記制御回路は、前記信号レベル測定部により測定された信号レベルに基づいて、前記受信部により受信された第１のパルス信号と第２のパルス信号とが干渉しているか否かを判定することを特徴とする請求項１記載の信号伝送装置。
  3. 　前記パルス生成回路は、
    　前記デジタル信号を分岐し、分岐後のデジタル信号として、第１のデジタル信号と第２のデジタル信号を出力する分岐回路と、
    　前記分岐回路から出力された第２のデジタル信号の極性を反転する反転回路と、
    　前記反転回路により極性が反転された第２のデジタル信号を遅延する遅延回路と、
    　前記分岐回路から出力された第１のデジタル信号と前記遅延回路により遅延された第２のデジタル信号とを合成し、合成後のデジタル信号を前記第１のパルス信号及び前記第２のパルス信号として前記バッファ回路に出力する合成回路とを備えていることを特徴とする請求項１記載の信号伝送装置。
  4. 　前記制御回路は、前記遅延回路による第２のデジタル信号の遅延時間を調整することで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項３記載の信号伝送装置。
  5. 　前記遅延回路は、前記反転回路により極性が反転された第２のデジタル信号を遅延する複数の信号遅延部を備えており、
    　前記制御回路は、前記複数の信号遅延部のうち、前記遅延回路の入力端子と出力端子との間に直列に接続させる信号遅延部の数を調整することで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項３記載の信号伝送装置。
  6. 　前記遅延回路は、互いに遅延時間が異なる複数の遅延線路を備えており、
    　前記制御回路は、前記複数の遅延線路の中から、いずれか１つの遅延線路を選択し、選択した遅延線路を前記遅延回路の入力端子と出力端子との間に接続させることで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項３記載の信号伝送装置。
  7. 　前記パルス生成回路は、
    　一端が前記パルス生成回路の入力端子と接続され、他端が前記パルス生成回路の出力端子と接続されている可変容量素子と、
    　一端が前記可変容量素子の他端と接続され、他端が基準電位と接続されている可変抵抗素子とを備えており、
    　前記制御回路は、前記可変容量素子の容量値及び前記可変抵抗素子の抵抗値のそれぞれを制御することで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項１記載の信号伝送装置。
  8. 　前記パルス生成回路は、
    　一端が前記パルス生成回路の入力端子と接続されている可変容量素子と、
    　入力端が前記可変容量素子の他端と接続され、出力端が前記パルス生成回路の出力端子と接続されている増幅回路と、
    　一端が前記増幅回路の入力端と接続され、他端が前記増幅回路の出力端と接続されている可変抵抗素子とを備えており、
    　前記制御回路は、前記可変容量素子の容量値及び前記可変抵抗素子の抵抗値のそれぞれを制御することで、前記第１のパルス信号のパルス幅及び前記第２のパルス信号のパルス幅のそれぞれを調整することを特徴とする請求項１記載の信号伝送装置。
  9. 　前記制御回路は、前記パルス生成回路に入力されるデジタル信号の伝送速度を調整することを特徴とする請求項１記載の信号伝送装置。
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