JP5875704B2 - 信号伝達回路 - Google Patents
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Description
図1は、この発明の実施の形態1における信号伝達回路の構成を示す回路図である。
この実施の形態1の信号伝達回路は、送信回路1、送信コイル2、受信コイル3、および受信回路4を備える。
また、第2のスイッチ22は、ノーマリーオフの特性を有している。そして、第2のスイッチ22の一方端が第1の基準電位VB1に接続され、他方端がヒステリシス比較器9の+側の入力端子に接続されており、制御回路10の制御信号DCTRの極性によってオンまたはオフする。
さらに、第3のスイッチ23は、ノーマリーオフの特性を有している。そして、第3のスイッチ23の一方端が第2の基準電位VB2に接続され、他方端がヒステリシス比較器9の−側の入力端子に接続されており、制御回路10の制御信号DCTRの極性によってオンまたはオフする。
図2のパルス変換回路7は、2つのバッファ回路71、72、および一つの遅延回路73を含む。
図4のパルス変換回路7は、2つの立上りエッジ検出部74、75と、インバータ76とを含む。
なお、図2および図4に示したパルス変換回路7の構成は、あくまで一例であり、これらの構成に限定されるものではない。
ここに、符号DINは入力端子5への入力信号の動作波形、ITは送信コイル2に流れるパルス電流信号の動作波形、VR+とVR-は受信コイル3の出力端子から出力されるダブルパルスの誘導電圧信号の動作波形である。また、VO+とVO-は増幅器8の+側と−側のそれぞれの出力端子からの出力信号の動作波形であり、この実施の形態1ではヒステリシス比較器9の+側と−側の入力端子への入力信号VA+、VA-と一致している。DOUTはヒステリシス比較器9から出力端子6に出力される出力信号の動作波形、DSWはエッジ検出部11のエッジ検出信号の動作波形、DCTRは制御回路10から出力される制御信号の動作波形である。
図8は、この発明の実施の形態2における信号伝達回路の構成を示す回路図であり、図1に示した実施の形態1と対応もしくは相当する部分には同一の参照符号を付す。
第2のスイッチ22は、ノーマリーオフの特性を有している。そして、第2のスイッチ22の一方端が第1の基準電位VB1に接続され、他方端がヒステリシス比較器9の+側の入力端子に接続されており、制御回路10の制御信号DCTRの極性によってオンまたはオフする。
第3のスイッチ23は、ノーマリーオフの特性を有している。そして、第3のスイッチ23の一方端が第2の基準電位VB2に接続され、他方端がヒステリシス比較器9の−側の入力端子に接続されており、制御回路10の制御信号DCTRの極性によってオンまたはオフする。
第4のスイッチ24は、ノーマリーオフの特性を有している。そして、第4のスイッチ24の一方端が第3の基準電位VB3に接続され、他方端がヒステリシス比較器9の+側の入力端子に接続されており、エッジ検出部11からのエッジ検出信号DSWの極性によってオンまたはオフする。
第5のスイッチ25は、ノーマリーオフの特性を有している。そして、第5のスイッチ25の一方端が第3の基準電位VB3に接続され、他方端がヒステリシス比較器9の−側の入力端子に接続されており、エッジ検出部11からのエッジ検出信号DSWの極性によってオンまたはオフする。
第6のスイッチ26は、ノーマリーオンの特性を有している。そして、第6のスイッチ26の一方端が増幅器8の+側の出力端子に接続され、他方端がヒステリシス比較器9の+側の入力端子に接続されており、エッジ検出部11からのエッジ検出信号DSWの極性によってオンまたはオフする。
第7のスイッチ27は、ノーマリーオンの特性を有している。そして、第7のスイッチ27の一方端が増幅器8の−側の出力端子に接続され、他方端がヒステリシス比較器9の−側の入力端子に接続されており、エッジ検出部11からのエッジ検出信号DSWの極性によってオンまたはオフする。
図10は、この発明の実施の形態3における信号伝達回路の構成を示す回路図であり、図8に示した実施の形態2と対応もしくは相当する構成部分には同一の参照符号を付す。
第3のスイッチ23は、ノーマリーオフの特性を有している。そして、第3のスイッチ23の一方端が第2の基準電位VB2に接続され、他方端がヒステリシス比較器9の−側の入力端子に接続されており、制御回路10の制御信号DCTRの極性によってオンまたはオフする。
第4のスイッチ24は、ノーマリーオフの特性を有している。そして、第4のスイッチ24の一方端が第4の基準電位VB4に接続され、他方端がヒステリシス比較器9の+側の入力端子に接続されており、立上りエッジ検出部13の出力信号DSWRの極性によってオンまたはオフする。
第5のスイッチ25は、ノーマリーオフの特性を有している。そして、第5のスイッチ25の一方端が第5の基準電位VB5に接続され、他方端がヒステリシス比較器9の−側の入力端子に接続されており、立上りエッジ検出部13の出力信号DSWRの極性によってオンまたはオフする。
第6のスイッチ26は、ノーマリーオンの特性を有している。そして、第6のスイッチ26の一方端が増幅器8の+側の出力端子に接続され、他方端がヒステリシス比較器9の+側の入力端子に接続されており、両エッジ検出部15からのエッジ検出信号DSWBの極性によってオンまたはオフする。
第7のスイッチ27は、ノーマリーオンの特性を有している。そして、第7のスイッチ27の一方端が増幅器8の−側の出力端子に接続され、他方端がヒステリシス比較器9の−側の入力端子に接続されており、両エッジ検出部15からのエッジ検出信号DSWBの極性によってオンまたはオフする。
第8のスイッチ28は、ノーマリーオフの特性を有している。そして、第8のスイッチ28の一方端が第4の基準電位VB4に接続され、他方端がヒステリシス比較器9の−側の入力端子に接続されており、立下りエッジ検出部14の出力信号DSWFの極性によってオンまたはオフする。
第9のスイッチ29は、ノーマリーオフの特性を有している。そして、第9のスイッチ29の一端が第5の基準電位VB5に接続され、他方端がヒステリシス比較器9の+側の入力端子に接続されており、立下りエッジ検出部14の出力信号DSWFの極性によってオンまたはオフする。
図11の立上りエッジ検出部13は、AND回路131、遅延回路132、およびインバータ133を含む。
図13の立下りエッジ検出部14は、AND回路141、遅延回路142、およびインバータ143を含む。
図15の両エッジ検出部15は、XOR回路151と、遅延回路152とを含む。
XOR回路151は、2つの入力端子の一方端がヒステリシス比較器9の出力端子6に接続され、他方端が遅延回路152の出力端子に接続されており、XOR回路151の出力端子からエッジ検出信号DSWBが出力される。遅延回路152は、その入力端子がヒステリシス比較器9の出力端子6に接続され、出力端子がXOR回路151の他方の入力端子に接続されている。遅延回路152の入力信号と出力信号との間の遅延時間は、ここでは期間T2に設定されている。
Claims (9)
- 送信コイルと受信コイルを介して送信データを伝達する信号伝達回路において、
上記送信データの論理値が変化する毎にその論理値変化に応じて正負の極性が交互に反転するパルス形状の電流信号を上記送信コイルに流す送信回路と、
上記送信コイルに流す電流信号によって上記受信コイルに誘導される正負の双極性で連続した前後一対のダブルパルスの誘導電圧信号を入力して上記送信データを復調する受信回路とを備え、
上記受信回路は、
上記受信コイルに誘導される上記ダブルパルスの誘導電圧信号を増幅する増幅器と、
上記増幅器で増幅されたダブルパルスの誘導電圧信号の内、前半のシングルパルスを検出すると、これに応じて後半のシングルパルスに対する不感期間を設定して前半のシングルパルスのみに基づいて上記送信データに対応した出力信号を生成する信号生成部と、
を備える信号伝達回路。 - 上記信号生成部は、
上記増幅器で増幅された双極性の誘導電圧信号の差分が予め設定されたしきい値を越えた場合にレベル反転してその誘導電圧信号の極性に応じた出力を保持するヒステリシス特性を有するヒステリシス比較器と、
少なくとも電源投入時には上記ヒステリシス比較器の出力をリセットするリセット部と、
上記ヒステリシス比較器の出力信号の立上りと立下りエッジを検出するエッジ検出部と、
上記エッジ検出部で上記ヒステリシス比較器の出力信号の立上りと立下りエッジを検出した場合には、これに応じて上記後半のシングルパルスの発生期間中にわたってオンして上記ヒステリシス比較器の+側と−側の両入力端子を短絡する第1のスイッチと、
を備える請求項1に記載の信号伝達回路。 - 上記信号生成部は、
上記増幅器で増幅された双極性の誘導電圧信号の差分が予め設定されたしきい値を越えた場合にレベル反転してその誘導電圧信号の極性に応じた出力を保持するヒステリシス比較器と、
少なくとも電源投入時には上記ヒステリシス比較器の出力をリセットするリセット部と、
上記ヒステリシス比較器の出力信号の立上りと立下りエッジを検出するエッジ検出部と、
上記エッジ検出部で上記ヒステリシス比較器の出力信号の立上りと立下りエッジを検出した場合には、これに応じて上記後半のシングルパルスの発生期間中にわたってオフして、上記増幅器の出力を遮断する出力遮断スイッチと、
上記ヒステリシス比較器の出力信号の立上りと立下りエッジを検出した場合には、これに応じて上記後半のシングルパルスの発生期間中にわたってオンして上記ヒステリシス比較器の+側と−側の両入力端子を短絡するとともに、上記ヒステリシス比較器の+側と−側の両入力端子に第3の基準電位を与える第3基準電位付与スイッチ群と、
を備える請求項1に記載の信号伝達回路。 - 上記第3の基準電位は、上記ヒステリシス比較器が動作しない電位となるように設定されている請求項3に記載の信号伝達回路。
- 上記信号生成部は、
上記増幅器で増幅された双極性の誘導電圧信号の差分が予め設定されたしきい値を越えた場合にレベル反転してその誘導電圧信号の極性に応じた出力を保持するヒステリシス比較器と、
少なくとも電源投入時には上記ヒステリシス比較器の出力をリセットするリセット部と、
上記ヒステリシス比較器の出力信号の立上りと立下りエッジを検出する両エッジ検出部と、
上記ヒステリシス比較器の出力信号の立上りエッジを検出する立上りエッジ検出部と、 上記ヒステリシス比較器の出力信号の立下りエッジを検出する立下りエッジ検出部と、 上記両エッジ検出部で上記ヒステリシス比較器の出力信号の立上りと立下りエッジを検出した場合には、これに応じて上記後半のシングルパルスの発生期間中にわたってオフして、上記増幅器の出力を遮断する出力遮断スイッチと、
上記立上りエッジ検出部で上記ヒステリシス比較器の出力信号の立上りエッジを検出した場合、および上記立下りエッジ検出部で上記ヒステリシス比較器の出力信号の立下りエッジを検出した場合には、これに応じて上記後半のシングルパルスの発生期間中にわたってオンして、上記ヒステリシス比較器の+側の入力端子に第4の基準電位を与える第4基準電位付与スイッチ群と、
上記立上りエッジ検出部で上記ヒステリシス比較器の出力信号の立上りエッジを検出した場合、および上記立下りエッジ検出部で上記ヒステリシス比較器の出力信号の立下りエッジを検出した場合には、これに応じて上記後半のシングルパルスの発生期間中にわたってオンして、上記ヒステリシス比較器の−側の入力端子に第5の基準電位を与える第5基準電位付与スイッチ群と、
を備える請求項1に記載の信号伝達回路。 - 上記第4の基準電位と上記第5の基準電位は、上記第4の基準電位より上記第5の基準電位の方が小さく、かつ、上記第4の基準電位と上記第5の基準電位の電位差が上記ヒステリシス比較器が動作しない電位差となるように設定されている請求項5に記載の信号伝達回路。
- 上記リセット部は、
一方端が上記ヒステリシス比較器の+側の入力端子に接続され、他方端が第1の基準電位に接続された第2のスイッチと、
一方端が上記ヒステリシス比較器の−側の入力端子に接続され、他方一端が第2の基準電位に接続された第3のスイッチと、
上記第2のスイッチと第3のスイッチのオン、オフを制御する制御回路と、
を備える請求項2から請求項6のいずれか1項に記載の信号伝達回路。 - 上記リセット部は、電源投入時やリセット動作時に上記送信回路へ入力される送信データの論理値がロウの場合には、上記第1の基準電位よりも上記第2の基準電位の方が大きくなるように予め設定するとともに、上記制御回路が電源投入やリセット動作に応じて上記第2のスイッチと上記第3のスイッチを共にオンにして、上記ヒステリシス比較器の出力端子の電位をロウにするものである、請求項7に記載の信号伝達回路。
- 上記リセット部は、電源投入時やリセット動作時に上記送信回路へ入力される送信データの論理値がハイの場合には、上記第1の基準電位よりも上記第2の基準電位の方が小さくなるように予め設定するとともに、上記制御回路が電源投入やリセット動作に応じて上記第2のスイッチと上記第3のスイッチを共にオンにして、上記ヒステリシス比較器の出力端子の電位をハイにするものである、請求項7に記載の信号伝達回路。
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