JP5881892B2 - 信号伝達回路およびそれを備えた電力変換装置 - Google Patents

Description

この発明は、自己診断機能を有しトランスを介して信号を伝達する信号伝達回路、およびそれを備えた電力変換装置に関するものである。

例えば、三相交流モータ等を駆動制御するインバータにおいて、インバータ内のパワー半導体スイッチング素子の駆動回路装置に用いられる従来の信号伝達回路を以下に示す。
従来の信号伝達回路としての信号伝達回路装置は、主経路と自己診断機能とを有し、制御入力信号が入力される信号入力端子と、制御入力信号に同期した送信パルス信号を生成する送信パルス生成回路と、送信パルス信号を後段に伝達する第１信号伝達回路と、該第１信号伝達回路から出力された送信パルス信号を受信し、かつ、制御入力信号とほぼ等価な信号に復元する第１受信回路と、該復元した信号を制御出力信号として出力する信号出力端子と、制御出力信号に同期した帰還パルス信号を生成する帰還パルス送信回路と、帰還パルス信号を後段に伝達する第２信号伝達回路と、制御入力信号および帰還パルス信号を受信し、かつ、制御入力信号と、帰還パルス信号に基づいて波形整形された信号とを比較する第２受信回路を備える。また、主経路および自己診断機能は、それぞれ上記第１信号伝達回路および上記第２信号伝達回路を境界にして送信側と受信側とに分けられ、上記第１信号伝達回路および上記第２信号伝達回路の各主回路は、それぞれフォトカプラやトランスを備える（例えば、特許文献１参照）。

特開２０１０−１０７６２号公報

従来の信号伝達回路は以上のように構成されているため、主経路で用いる第１信号伝達回路と、自己診断機能で用いる第２信号伝達回路とに、それぞれフォトカプラやトランスによる絶縁素子を要する。このため、回路構成の簡略化や、回路面積、実装面積の低減化を図るのに限界が有り、コスト低減が困難であった。

この発明は上記のような問題を解消するために成されたものであって、自己診断機能を備え、回路構成の簡略化および回路面積、実装面積の低減化が促進した低コストな信号伝達回路、およびそれを備えた電力変換装置を提供することを目的とする。

この発明に係る信号伝達回路は、第１コイルおよび第２コイルを有する絶縁トランスと、上記第１コイルに接続される第１回路と、上記第２コイルに接続される第２回路とを備えて、上記第１回路に入力される第１入力信号を伝達し上記第２回路から第２出力信号として出力する。上記第１回路は、入力される信号Ａの論理値の変化に応じて上記第１コイルへの送信信号を生成して出力する第１送信回路と、上記第１コイルからの信号を受信して論理値の２値信号に復調して出力する第１受信回路と、上記第１コイルの接続先を上記第１送信回路と上記第１受信回路との間で切り替える第１切替回路と、上記第１受信回路からの出力信号を上記第１送信回路に入力される上記信号Ａと比較して異常を検出し第１異常信号を出力する第１異常検出回路とを備える。上記第２回路は、入力される信号Ｂの論理値の変化に応じて上記第２コイルへの送信信号を生成して出力する第２送信回路と、上記第２コイルからの信号を受信して論理値の２値信号に復調して出力する第２受信回路と、上記第２コイルの接続先を上記第２送信回路と上記第２受信回路との間で切り替える第２切替回路と、上記第２受信回路からの出力信号を設定時間遅延させた遅延信号を出力する第２遅延回路とを備える。そして、上記第１回路に入力される上記第１入力信号を上記信号Ａとして上記第１送信回路に入力し、該第１送信回路からの送信信号を上記絶縁トランスを介して上記第２回路の上記第２受信回路にて受信し、該第２受信回路の出力信号を上記第２出力信号として上記第２回路から出力すると共に、上記第２回路の上記第２遅延回路で遅延された上記遅延信号を上記信号Ｂとして上記第２送信回路に入力し、該第２送信回路からの送信信号を上記絶縁トランスを介して上記第１回路の上記第１受信回路にて受信し、上記第１受信回路の出力信号および上記信号Ａに基づき上記第１異常検出回路が出力する上記第１異常信号を上記第１回路から出力するものである。

この発明に係る電力変換装置は、電力半導体スイッチング素子と、上記電力半導体スイッチング素子を駆動する駆動回路と、上記電力半導体スイッチング素子を制御する制御信号を生成する制御部と、上記制御部と上記駆動回路との間に接続されて、上記制御部と上記駆動回路とを絶縁し、上記制御部からの制御信号を上記駆動回路に伝達する信号伝達回路とを備える。上記信号伝達回路は、第１コイルおよび第２コイルを有する絶縁トランスと、上記第１コイルに接続される第１回路と、上記第２コイルに接続される第２回路とを備える。上記第１回路は、入力される信号Ａの論理値の変化に応じて上記第１コイルへの送信信号を生成して出力する第１送信回路と、上記第１コイルからの信号を受信して論理値の２値信号に復調して出力する第１受信回路と、上記第１コイルの接続先を上記第１送信回路と上記第１受信回路との間で切り替える第１切替回路と、上記第１受信回路からの出力信号を上記第１送信回路に入力される上記信号Ａと比較して異常を検出し第１異常信号を出力する第１異常検出回路とを備える。上記第２回路は、入力される信号Ｂの論理値の変化に応じて上記第２コイルへの送信信号を生成して出力する第２送信回路と、上記第２コイルからの信号を受信して論理値の２値信号に復調して出力する第２受信回路と、上記第２コイルの接続先を上記第２送信回路と上記第２受信回路との間で切り替える第２切替回路と、上記第２受信回路からの出力信号を設定時間遅延させた遅延信号を出力する第２遅延回路とを備える。そして、上記第１回路に入力される上記制御部からの制御信号を上記信号Ａとして上記第１送信回路に入力し、該第１送信回路からの送信信号を上記絶縁トランスを介して上記第２回路の上記第２受信回路にて受信し、該第２受信回路の出力信号を上記第２回路から上記駆動回路に出力すると共に、上記第２回路の上記第２遅延回路で遅延された上記遅延信号を上記信号Ｂとして上記第２送信回路に入力し、該第２送信回路からの送信信号を上記絶縁トランスを介して上記第１回路の上記第１受信回路にて受信し、上記第１受信回路の出力信号および上記信号Ａに基づき上記第１異常検出回路が出力する上記第１異常信号を上記第１回路から上記制御部に出力するものである。

この発明による信号伝達回路は上記のように構成されているため、共通の絶縁トランスを用いて信号伝達および自己診断を実現でき、簡略で回路面積、実装面積が低減された回路構成で、自己診断機能を備えた低コストな信号伝達回路を提供することができる。

またこの発明による電力変換装置は上記のように構成されているため、制御部と絶縁された駆動回路に制御部から制御信号を伝達する信号伝達回路を、自己診断機能を備えて簡略で小型な回路構成で実現でき、制御信号の信号伝達の信頼性が高く制御性の向上した電力変換装置の小型化、低コスト化を促進できる。

この発明の実施の形態１による信号伝達回路の概略構成を示すブロック図である。 この発明の実施の形態１による信号伝達回路の第１回路の構成を示す図である。 この発明の実施の形態１による信号伝達回路の第２回路の構成を示す図である。 この発明の実施の形態１による電力変換装置をモータ制御に適用した構成図である。 この発明の実施の形態１による信号伝達回路の動作波形を示す図である。 この発明の実施の形態１による送信回路内の立上りエッジ検出部の回路構成を示す図である。 この発明の実施の形態１による送信回路内の立上りエッジ検出部の動作波形を示す図である。 この発明の実施の形態１による送信回路内の立下がりエッジ検出部の回路構成を示す図である。 この発明の実施の形態１による送信回路内の立下がりエッジ検出部の動作波形を示す図である。 この発明の実施の形態１による異常検出回路の回路構成を示す図である。 この発明の実施の形態１による異常検出回路の動作波形を示す図である。 この発明の実施の形態１による受信回路の回路構成を示す図である。 この発明の実施の形態２による信号伝達回路の概略構成を示すブロック図である。 この発明の実施の形態２による信号伝達回路の第１回路の構成を示す図である。 この発明の実施の形態２による信号伝達回路の第２回路の構成を示す図である。 この発明の実施の形態２による信号伝達回路の動作波形を示す図である。 この発明の実施の形態３による信号伝達回路の概略構成を示すブロック図である。 この発明の実施の形態３による信号伝達回路の第１回路の構成を示す図である。 この発明の実施の形態３による信号伝達回路の第２回路の構成を示す図である。 この発明の実施の形態３による異常検出回路の回路構成を示す図である。 この発明の実施の形態３による信号伝達回路の動作波形を示す図である。 この発明の実施の形態３による信号伝達回路の動作波形の一部を示す部分拡大図である。 この発明の実施の形態４による信号伝達回路の概略構成を示すブロック図である。 この発明の実施の形態４による信号伝達回路の動作波形を示す図である。 この発明の実施の形態５による信号伝達回路の回路構成を示す図である。 この発明の実施の形態６による電力変換装置をモータ制御に適用した構成図である。 この発明の実施の形態６の別例による電力変換装置をモータ制御に適用した構成図である。 この発明の実施の形態６の別例による電力変換装置をモータ制御に適用した構成図である。

実施の形態１．
以下、この発明の実施の形態１による信号伝達回路を図に基づいて説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。
図１は、この発明の実施の形態１による信号伝達回路１０００の概略構成を示すブロック図である。図１に示すように、信号伝達回路１０００は、第１コイル１１０および第２コイル２１０を有する絶縁トランス１０と、第１コイル１１０に接続される第１回路１００と、第２コイル２１０に接続される第２回路２００とを備え、自己診断による異常検出を伴って双方向の信号伝達を行う。
図２は、第１回路１００の回路構成を示し、図３は第２回路２００の回路構成を示す。

図１〜図３に示すように、信号伝達回路１０００は、第１回路１００の入力端子１０１に入力される第１入力信号ＩＮ１を、絶縁トランス１０を介して伝達して第２回路２００の出力端子２０２から第２出力信号ＯＵＴ２として出力すると共に、自己診断により第１回路１００の異常出力端子１０３から第１異常信号ｅｒｒ１を出力する。また信号伝達回路１０００は、第２回路２００の入力端子２０１に入力される第２入力信号ＩＮ２を、絶縁トランス１０を介して伝達して第１回路１００の出力端子１０２から第１出力信号ＯＵＴ１として出力すると共に、自己診断により第２回路２００の異常出力端子２０３から第２異常信号ｅｒｒ２を出力する。

このような信号伝達回路１０００は、例えば図４に示すように、電力変換装置２０内でパワー半導体スイッチング素子２を駆動制御する制御信号の伝達に適用される。なお、この場合、一方向の信号伝達のみを便宜上図示するが、双方向の信号伝達が可能である。
図４に示すように、ハイブリッド自動車や電気自動車等で用いられるモータ１を制御する電力変換装置２０は、パワー半導体スイッチング素子２と、パワー半導体スイッチング素子２を駆動する駆動回路としてのドライバ部３と、パワー半導体スイッチング素子２を制御する制御信号を生成する制御部４と、制御部４からの制御信号をドライバ部３に伝達する信号伝達回路１０００とを備える。

信号伝達回路１０００は、制御部４とドライバ部３との間に接続され、ドライバ部３、パワー半導体スイッチング素子２およびモータ１等、高電圧で制御される装置と制御部４とを絶縁し、制御部４からの制御信号を第１入力信号ＩＮ１として入力し、第２出力信号ＯＵＴ２として出力すると共に、自己診断により第１異常信号ｅｒｒ１を制御部４に出力する。

第１回路１００は、第１送信回路１２０と、第１受信回路１３０と、送受信を切り替える第１切替回路１４０と、入出力を切り替える第３切替回路１５０と、第１異常検出回路１６０と、第１遅延回路１７０と、第１方向制御部１８０とを備える。
第１送信回路１２０は、入力される信号Ａの論理値の変化に応じて第１コイル１１０への送信信号Ｖｒ１、Ｖｆ１を生成して出力すると共に、第１切替回路１４０を制御する制御信号ＳＷ１を出力する。第１受信回路１３０は、第１コイル１１０からの信号ＶＮ１、ＶＰ１を受信して論理値の２値信号Ｖｒｘ１に復調して出力する。第１切替回路１４０は、第１送信回路１２０からの制御信号ＳＷ１により、第１コイル１１０の接続先を、第１送信回路１２０と第１受信回路１３０との間で切り替える。第１異常検出回路１６０は、第１受信回路１３０からの出力信号Ｖｒｘ１を第１送信回路１２０に入力される信号Ａと比較して異常を検出し第１異常信号ｅｒｒ１を出力する。第１遅延回路１７０は、第１受信回路１３０からの出力信号Ｖｒｘ１を所定時間遅延させて遅延信号ＶＯ１を生成して出力する。

また第３切替回路１５０は、信号伝達方向を制御する第１方向制御部１８０からの制御信号により、第１送信回路１２０に入力される信号Ａを、第１入力信号ＩＮ１と遅延信号ＶＯ１との間で切り替え、遅延信号ＶＯ１を切替選択する期間に第１受信回路１３０からの出力信号Ｖｒｘ１を第１出力信号ＯＵＴ１として出力する。また、第１方向制御部１８０からの制御信号は、第１異常検出回路１６０にも入力されて、第１入力信号ＩＮ１が信号Ａとして切替選択される期間に第１異常検出回路１６０を動作可能にする。

第２回路２００は、第２送信回路２２０と、第２受信回路２３０と、送受信を切り替える第２切替回路２４０と、入出力を切り替える第４切替回路２５０と、第２異常検出回路２６０と、第２遅延回路２７０と、第２方向制御部２８０とを備える。
第２送信回路２２０は、入力される信号Ｂの論理値の変化に応じて第２コイル２１０への送信信号Ｖｒ２、Ｖｆ２を生成して出力すると共に、第２切替回路２４０を制御する制御信号ＳＷ２を出力する。第２受信回路２３０は、第２コイル２１０からの信号ＶＮ２、ＶＰ２を受信して論理値の２値信号Ｖｒｘ２に復調して出力する。第２切替回路２４０は、第２送信回路２２０からの制御信号ＳＷ２により、第２コイル１１０の接続先を、第２送信回路２２０と第２受信回路２３０との間で切り替える。第２異常検出回路２６０は、第２受信回路２３０からの出力信号Ｖｒｘ２を第２送信回路２２０に入力される信号Ｂと比較して異常を検出し第２異常信号ｅｒｒ２を出力する。第２遅延回路２７０は、第２受信回路２３０からの出力信号Ｖｒｘ２を所定時間遅延させて遅延信号ＶＯ２を生成して出力する。

また第４切替回路２５０は、信号伝達方向を制御する第２方向制御部２８０からの制御信号により、第２送信回路２２０に入力される信号Ｂを、第２入力信号ＩＮ２と遅延信号ＶＯ２との間で切り替え、遅延信号ＶＯ２を切替選択する期間に第２受信回路２３０からの出力信号Ｖｒｘ２を第２出力信号ＯＵＴ２として出力する。また、第２方向制御部２８０からの制御信号は、第２異常検出回路２６０にも入力されて、第２入力信号ＩＮ２が信号Ｂとして切替選択される期間に第２異常検出回路２６０を動作可能にする。

図５は、信号伝達回路１０００の動作波形を示す図である。この場合、第１回路１００に入力される第１入力信号ＩＮ１を伝達して第２回路２００から第２出力信号ＯＵＴ２として出力する場合を示すが、逆方向も同様である。
以下、信号伝達回路１０００の各部の詳細構成及び動作について説明する。
この場合、信号伝達方向の外部指令を受けて、第１方向制御部１８０からの制御信号はハイで、第２方向制御部２８０からの制御信号はロウとする。
第１送信回路１２０は、立上りエッジ検出部１２１、立下りエッジ検出部１２２、立上りエッジ検出部１２３、立上りエッジ検出部１２４およびＯＲ回路１２５を備える。
立上りエッジ検出部１２１、立下りエッジ検出部１２２は、入力信号Ａ（この場合ＩＮ１）の立上りエッジ、立下りエッジを検出して、それぞれパルス幅Δｔ１のパルス信号を生成し、ＯＲ回路１２５を経て生成されたパルス信号（制御信号ＳＷ１）により第１切替回路１４０を制御する。立上りエッジ検出部１２３、１２４は、立上りエッジ検出部１２１、立下りエッジ検出部１２２で検出したパルス幅Δｔ１のパルス信号の立上りエッジをそれぞれ検出し、第１コイル１１０への送信信号Ｖｒ１、Ｖｆ１となるパルス幅Δｔ２のパルス信号を生成して出力する。
ここで、第１コイル１１０へ確実に送信信号Ｖｒ１、Ｖｆ１を送信するために、送信信号Ｖｒ１、Ｖｆ１のパルス幅Δｔ２と、制御信号ＳＷ１のパルス幅Δｔ１との関係は、Δｔ１＞Δｔ２、となる。

第２送信回路２２０についても第１送信回路１２０と同様であり、即ち、立上りエッジ検出部２２１、立下りエッジ検出部２２２、立上りエッジ検出部２２３、立上りエッジ検出部２２４およびＯＲ回路２２５を備える。そして、第２切替回路２４０を制御するパルス幅Δｔ１の制御信号ＳＷ２を生成して出力すると共に、第２コイル２１０への送信信号Ｖｒ２、Ｖｆ２となるパルス幅Δｔ２のパルス信号を生成して出力する。

第１受信回路１３０は、第１コイル１１０からの信号ＶＮ１、ＶＰ１を受信して論理値の２値信号Ｖｒｘ１に復調して出力する。同様に第２受信回路２３０は、第２コイル２１０からの信号ＶＮ２、ＶＰ２を受信して論理値の２値信号Ｖｒｘ２に復調して出力する。この場合、信号Ｖｒｘ２が第２回路２００からの出力信号（第２出力信号ＯＵＴ２）となる。

第１切替回路１４０は、第１送信回路１２０からの各送信信号Ｖｒ１、Ｖｆ１を第１コイル１１０の各端子に送る経路(送信経路)を接続する２つのスイッチ１４１、１４２と、第１コイル１１０の各端子からの信号ＶＮ１、ＶＰ１を第１受信回路１３０で受信するための経路(受信経路)を接続する２つのスイッチ１４３、１４４との４つのスイッチ１４１〜１４４で構成される。
そして、第１送信回路１２０からの制御信号ＳＷ１がハイの時、送信経路に接続される２つのスイッチ１４１、１４２がオンし、受信経路に接続される２つのスイッチ１４３、１４４がオフする。また、逆に制御信号ＳＷ１がロウの時、送信経路に接続される２つのスイッチ１４１、１４２がオフし、受信経路に接続される２つのスイッチ１４３、１４４がオンする。

第２切替回路２４０についても第１切替回路１４０と同様であり、即ち、４つのスイッチ２４１〜２４４で構成される。そして、第２送信回路２２０からの制御信号ＳＷ２がハイの時、送信経路に接続される２つのスイッチ２４１、２４２がオンし、受信経路に接続される２つのスイッチ２７３、２７４がオフする。また、逆に制御信号ＳＷ２がロウの時、送信経路に接続される２つのスイッチ２４１、２４２がオフし、受信経路に接続される２つのスイッチ２４３、２４４がオンする。

第１遅延回路１７０は、第１受信回路１３０からの信号Ｖｒｘ１を設定時間（遅延時間Δｔ３）だけ遅延させた遅延信号ＶＯ１を生成して出力する。同様に第２遅延回路２７０は、第２受信回路２３０からの信号Ｖｒｘ２（この場合、第２出力信号ＯＵＴ２）を設定時間（遅延時間Δｔ３）だけ遅延させた遅延信号ＶＯ２を生成して出力する。
ここで、遅延時間Δｔ３と、制御信号ＳＷ１、ＳＷ２のパルス幅Δｔ１との関係は、Δｔ３≧Δｔ１、とする。これにより、制御信号ＳＷ１と制御信号ＳＷ２とが同時にハイ状態になることがなく、第１コイル１１０と第２コイル２１０との一対のコイルから成る１つの絶縁トランス１０により、双方向の送受信が確実に行える。

第１異常検出回路１６０は、第１方向制御部１８０の制御信号（この場合、ハイ信号）により動作し、第１受信回路１３０からの出力信号Ｖｒｘ１と、第１送信回路１２０に入力される信号Ａ（この場合ＩＮ１）とを比較して、異常を検出し第１異常信号ｅｒｒ１を出力する。そして、第１方向制御部１８０の制御信号がロウになると、第１異常検出回路１６０はリセットされる。なお、図３の波形図において、２種の信号Ｖｒｘ１、ＩＮ１の比較が分かり易いように、最上段に記載した信号ＩＮ１の波形を、信号Ｖｒｘ１の次の段にも再度記載している。
同様に第２異常検出回路２６０は、第２方向制御部２８０の制御信号により動作し、第２受信回路２３０からの出力信号Ｖｒｘ２と、第２送信回路２２０に入力される信号Ｂとを比較して、異常を検出し第２異常信号ｅｒｒ２を出力する。この場合、第２方向制御部２８０の制御信号はロウであるため、第２異常検出回路２６０は動作しない。

第３切替回路１５０は、第１方向制御部１８０からの制御信号により動作する３つのスイッチ１５１〜１５３で構成される。スイッチ１５１は、第１回路１００の入力端子１０１と第１送信回路１２０の入力とを接続し、スイッチ１５２は、第１回路１００の出力端子１０２と第１受信回路１３０の出力とを接続する。またスイッチ１５３は、第１遅延回路１７０の出力と第１送信回路１２０の入力とを接続する。第１方向制御部１８０の制御信号がハイの時、スイッチ１５１がオン、スイッチ１５２、１５３がオフすることで、第１入力信号ＩＮ１が信号Ａとして第１送信回路１２０の入力端子に入力される。また、第１方向制御部１８０の制御信号がロウの時、スイッチ１５１がオフ、スイッチ１５２、１５３がオンすることで、第１遅延回路１７０からの遅延信号ＶＯ１が信号Ａとして第１送信回路１２０の入力端子に入力され、第１受信回路１３０の出力信号Ｖｒｘ１は、第１回路１００の出力端子１０２から第１出力信号ＯＵＴ１として出力される。
この場合、第１方向制御部１８０の制御信号はハイであり、第１入力信号ＩＮ１が信号Ａとして第１送信回路１２０に入力され、このとき出力端子１０２はオープンとなる。

第４切替回路２５０についても第３切替回路１５０と同様であり、第２方向制御部２８０からの制御信号により動作する３つのスイッチ２５１〜２５３で構成される。第２方向制御部２８０の制御信号がハイの時、スイッチ２５１がオンして第２入力信号ＩＮ２が信号Ｂとして第２送信回路２２０の入力端子に入力される。また、第２方向制御部２８０の制御信号がロウの時、スイッチ２５２、２５３がオンして、第２遅延回路２７０からの遅延信号ＶＯ２が信号Ｂとして第２送信回路２２０に入力され、第２受信回路２３０の出力信号Ｖｒｘ２は、第２回路２００の出力端子２０２から第２出力信号ＯＵＴ２として出力される。
この場合、第２方向制御部２８０の制御信号はロウであり、入力端子２０１はオープンで、第２遅延回路２７０からの遅延信号ＶＯ２が信号Ｂとして第２送信回路２２０に入力され、第２受信回路２３０の出力信号Ｖｒｘ２は、第２回路２００の出力端子２０２から第２出力信号ＯＵＴ２として出力される。

次に、第１送信回路１２０内の各部の構成および動作について説明する。なお、第２送信回路２２０の各部の構成および動作については、第１送信回路１２０と同様であるため説明を省略する。
図６は第１送信回路１２０内の立上りエッジ検出部１２１の構成を示す回路図、図７はその動作波形である。なお、図６に示す立上りエッジ検出部１２１の構成は一例であって限定されるものではない。
図６に示すように、立上りエッジ検出部１２１は、ＡＮＤ回路１２１ａ、遅延回路１２１ｂおよびインバータ１２１ｃを備える。立上りエッジ検出部１２１の入力（信号Ａ）は、ＡＮＤ回路１２１ａの一方の入力端子に入力されると共に、遅延回路１２１ｂに入力される。遅延回路１２１ｂの出力はインバータ１２１ｃを介してＡＮＤ回路１２１ａの他方の入力端子に入力される。なお、遅延回路１２１ｂの入力信号と出力信号との間の遅延時間はΔｔ１に設定されている。
従って図７に示すように、立上りエッジ検出部１２１では、入力信号Ａがロウからハイに変化すると、これに応じて期間Δｔ１に渡ってハイレベルの第１エッジ検出信号１２１ｄが出力される。
第１送信回路１２０内の他の立上りエッジ検出部１２３、１２４も、上述した立上りエッジ検出部１２１と同様の回路構成であるが、遅延回路の遅延時間をΔｔ２（＜Δｔ１）に設定する。

図８は第１送信回路１２０内の立下りエッジ検出部１２２の構成を示す回路図、図９はその動作波形である。なお、図８に示す立下りエッジ検出部１２２の構成は一例であって限定されるものではない。
図８に示すように、立下りエッジ検出部１２２は、ＡＮＤ回路１２２ａ、遅延回路１２２ｂおよびインバータ１２２ｃを備える。立下りエッジ検出部１２２の入力（信号Ａ）は、インバータ１２２ｃを介してＡＮＤ回路１２２ａの一方の入力端子に入力されると共に、遅延回路１２２ｂを介してＡＮＤ回路１２２ａの他方の入力端子に入力される。なお、遅延回路１２２ｂの入力信号と出力信号との間の遅延時間は、立上りエッジ検出部１２１内の遅延回路１２１ｂの遅延時間と同等のΔｔ１に設定されている。
従って図９に示すように、立下りエッジ検出部１２２では、入力信号Ａがハイからロウに変化すると、これに応じて期間Δｔ１に渡ってハイレベルの第１エッジ検出信号１２２ｄが出力される。

なお、第２送信回路２２０の立上りエッジ検出部２２１、立下りエッジ検出部２２２が出力する期間Δｔ１のハイレベル信号は、第２エッジ検出信号と称する。
また、第１送信回路１２０から第１切替回路１４０へ出力される制御信号ＳＷ１は、２種の第１エッジ検出信号１２１ｄ、１２２ｄのＯＲ回路１２５を介した出力であり、第２送信回路２２０から第２切替回路２４０へ出力される制御信号ＳＷ２は、２種の第２エッジ検出信号のＯＲ回路２２５を介した出力である。

次に、第１異常検出回路１６０の詳細構成および動作について説明する。なお、第２異常検出回路２６０の詳細構成および動作については、第１異常検出回路１６０と同様であるため説明を省略する。
図１０は第１異常検出回路１６０の構成を示す回路図、図１１は第１異常検出回路１６０の各部の動作波形である。なお、図１０に示す第１異常検出回路１６０の構成は一例であって限定されるものではない。
図１０に示すように、第１異常検出回路１６０は、４個のデータフリップフロップ回路（以下、ＤＦＦ回路と称す)６１〜６４、４個のインバータ６５〜６８およびＯＲ回路６９を備え、ＯＲ回路６９の出力が第１異常検出回路１６０の出力（第１異常信号ｅｒｒ１）となる。

各ＤＦＦ回路６１〜６４のリセット端子ＲＳＴには、第１方向制御部１８０の出力が接続され、各ＤＦＦ回路６１〜６４の出力端子Ｑは、ＯＲ回路６９の４つの入力端子にそれぞれ接続される。
またＤＦＦ回路６１は、第１受信回路１３０の出力（信号Ｖｒｘ１）がデータ端子Ｄに接続され、第１送信回路１２０の入力（信号Ａ）がクロック端子ＣＬＫに接続される。ＤＦＦ回路６２は、第１送信回路１２０の入力（信号Ａ）がインバータ６５を介してデータ端子Ｄに接続され、第１受信回路１３０の出力（信号Ｖｒｘ１）がクロック端子ＣＬＫに接続される。ＤＦＦ回路６３は、第１受信回路１３０の出力（信号Ｖｒｘ１）がインバータ６６を介してデータ端子Ｄに接続され、第１送信回路１２０の入力（信号Ａ）がインバータ３７を介してクロック端子ＣＬＫに接続される。ＤＦＦ回路６４は、第１送信回路１２０の入力（信号Ａ）がデータ端子Ｄに接続され、第１受信回路１３０の出力（信号Ｖｒｘ１）がインバータ６８を介してクロック端子ＣＬＫに接続される。

このように構成される第１異常検出回路１６０では、図１１に示すように、第１送信回路１２０の入力信号Ａと第１受信回路１３０の出力信号Ｖｒｘ１とのそれぞれの立ち上がりまたは立ち下がりでの状態を監視し、信号Ａ、信号Ｖｒｘ１の異常をエラー信号として各ＤＦＦ回路６１〜６４から出力する。なお、第１異常検出回路１６０は第１方向制御部１８０からの制御信号がハイで動作するため、第１異常検出回路１６０に入力される信号Ａは第１入力信号ＩＮ１である。そして、信号Ａ、信号Ｖｒｘ１に異常がない場合、信号Ａを同等の波形で遅延させた信号が信号Ｖｒｘ１となる。

図１１に示すように、信号Ａ、信号Ｖｒｘ１の状態は、時刻Ｔ１〜Ｔ５の期間は正常で、時刻Ｔ６〜Ｔ９の期間で異常が生じ、時刻Ｔ１０以降は正常にもどるが、時刻Ｔ１０〜Ｔ１３の期間は各ＤＦＦ回路６１〜６４のエラー信号の解消に要する異常解消期間であり、時刻Ｔ６〜Ｔ１３の期間で第１異常信号ｅｒｒ１はハイとなる。なお、図１１は、第１異常検出回路１６０の動作説明のための波形図であり、図５に示す信号Ａ（ＩＮ１）、信号Ｖｒｘ１、信号ｅｒｒ１の状態とは無関係である。
時刻Ｔ１では、第１方向制御部１８０の制御信号がロウからハイになり、各ＤＦＦ回路６１〜６４が動作可能な状態となる。
時刻Ｔ２で信号Ａがロウからハイになる時、信号Ｖｒｘ１はロウの状態であり、ＤＦＦ回路６１の出力Ｑはロウ状態を保持する。
時刻Ｔ３で信号Ｖｒｘ１がロウからハイになる時、信号Ａはハイの状態であり、ＤＦＦ回路６２の出力Ｑはロウ状態を保持する。
時刻Ｔ４で信号Ａがハイからロウになる時、信号Ｖｒｘ１はハイの状態であり、ＤＦＦ回路６３の出力Ｑはロウ状態を保持する。
時刻Ｔ５で信号Ｖｒｘ１がハイからロウになる時、信号Ａはロウの状態であり、ＤＦＦ回路６４の出力Ｑはロウ状態を保持する。

時刻Ｔ６では信号Ｖｒｘ１がロウからハイになる。この時、信号Ａはロウの状態であるためＤＦＦ回路６２の出力Ｑはロウからハイになり、第１異常信号ｅｒｒ１はハイとなる。
時刻Ｔ７で信号Ａがロウからハイになる時、信号Ｖｒｘ１はハイの状態であり、ＤＦＦ回路６１の出力Ｑはロウからハイになる。
時刻Ｔ８で信号Ｖｒｘ１がハイからロウになる時、信号Ａはハイの状態であり、ＤＦＦ回路６４の出力Ｑはロウからハイになる。
時刻Ｔ９で信号Ａがハイからロウになる時、信号Ｖｒｘ１はロウの状態であり、ＤＦＦ回路６３の出力Ｑはロウからハイになる。

時刻Ｔ１０で信号Ａがロウからハイになる時、信号Ｖｒｘ１はロウの状態であり、ＤＦＦ回路６１の出力Ｑはハイからロウになる。
時刻Ｔ１１で信号Ｖｒｘ１がロウからハイになる時、信号Ａはハイの状態であり、ＤＦＦ回路６２の出力Ｑはハイからロウになる。
時刻Ｔ１２で信号Ａがハイからロウになる時、信号Ｖｒｘ１はハイの状態であり、ＤＦＦ回路６３の出力Ｑはハイからロウになる。
時刻Ｔ１３で信号Ｖｒｘ１がハイからロウになる時、信号Ａはロウの状態であり、ＤＦＦ回路６４の出力Ｑはハイからロウになる。これにより全てのＤＦＦ回路６１〜６４の出力Ｑがロウとなり、ＯＲ回路６９の出力である第１異常信号ｅｒｒ１はロウとなる。
時刻Ｔ１４では、第１方向制御部１８０の制御信号がハイからロウになり、各ＤＦＦ回路６１〜６４の出力は強制的に全てロウ状態になる。

このように第１異常検出回路１６０では、第１送信回路１２０の入力信号Ａと第１受信回路１３０の出力信号Ｖｒｘ１とのそれぞれの立ち上がりまたは立ち下がりでの状態を監視し、信号Ａ、信号Ｖｒｘ１に異常が生じると第１異常信号ｅｒｒ１をハイにして出力する。また、異常が検出されると、信号Ａ、信号Ｖｒｘ１のそれぞれの立ち上がりまたは立ち下がりでの各状態で異常が解消されるまで、第１異常信号ｅｒｒ１のハイ状態を保持する。

次に、第１受信回路１３０の詳細構成および動作について説明する。なお、第２受信回路２３０の詳細構成および動作については、第１受信回路１３０と同様であるため説明を省略する。
図１２は第１受信回路１３０の構成を示す回路図である。なお、ここで示す構成は一例であって限定されるものではない。
図１２に示すように、第１受信回路１３０はヒステリシス比較器３０にて構成され、入力される信号ＶＮ１とＶＰ１の差分が所定の閾値を超えると出力レベルを反転するヒステリシス特性を有し、第１コイル１１０からの信号ＶＮ１、ＶＰ１を論理値の２値信号Ｖｒｘ１に復調して出力する。

次に、図５を参照して信号伝達回路１０００全体の動作について説明する。上述したように、第１方向制御部１８０の制御信号はハイ、第２方向制御部２８０の制御信号はロウで、第１回路１００に入力される第１入力信号ＩＮ１を伝達して第２回路２００から第２出力信号ＯＵＴ２として出力する。
図５には、第１入力信号ＩＮ１（第１送信回路１２０の入力信号Ａ）と、第１送信回路１２０から第１切替回路１４０へ出力される制御信号ＳＷ１と、第１送信回路１２０から第１コイル１１０の第１端、第２端にそれぞれ送信される送信信号Ｖｒ１、Ｖｆ１と、第２コイル２１０の第１端、第２端に発生して第２受信回路２３０が受信する信号ＶＮ２、ＶＰ２と、第２出力信号ＯＵＴ２（第２受信回路２３０の出力信号Ｖｒｘ２）と、第２遅延回路２７０からの遅延信号ＶＯ２と、第２送信回路２２０から第２切替回路２４０へ出力される制御信号ＳＷ２と、第２送信回路２２０から第２コイル２１０の第１端、第２端にそれぞれ送信される送信信号Ｖｒ２、Ｖｆ２と、第１コイル１１０の第１端、第２端に発生して第１受信回路１３０が受信するする信号ＶＮ１、ＶＰ１と、第１受信回路１３０の出力信号Ｖｒｘ１と、第１異常検出回路１６０から出力される第１異常信号ｅｒｒ１との動作波形を示す。

正常時には、入力される第１入力信号ＩＮ１に基づき、同等の波形で所定期間Ｌ（≦Δｔ１）だけ遅延されて生成される第２出力信号ＯＵＴ２が出力される。そして、第２出力信号ＯＵＴ２を期間Δｔ３だけ遅延した遅延信号ＶＯ２に基づき、さらに同等の波形で所定期間Ｌ（≦Δｔ１）だけ遅延されて信号Ｖｒｘ１が生成され、この信号Ｖｒｘ１と第１入力信号ＩＮ１とを比較して異常検出する。正常時には、信号Ｖｒｘ１は、第１入力信号ＩＮ１を同等の波形で期間ＬＬ（≦２（Δｔ１）＋Δｔ３）だけ遅延した信号となる。なお通常、期間ＬＬは（２（Δｔ１）＋Δｔ３）とほぼ同等あるいは若干短い期間である。
図５に示すように、時刻ｔ１３において第２コイル２１０からの信号ＶＮ２、ＶＰ２にノイズ５が発生すると、ノイズ５に起因して第２出力信号ＯＵＴ２は異常となり、時刻ｔ１５〜ｔ２７の期間で第１異常信号ｅｒｒ１はハイとなる。時刻ｔ２２以降の各信号波形は正常に戻るが、時刻ｔ２２〜ｔ２７の期間は異常解消期間となる。

時刻ｔ１では、第１入力信号ＩＮ１がロウからハイになる。第１入力信号ＩＮ１は第１送信回路１２０と第１異常検出回路１６０とに入力される。第１異常検出回路１６０では、第１入力信号ＩＮ１がロウからハイになった際、第１受信回路１３０の出力信号Ｖｒｘ１がロウの状態であるため、第１異常検出回路１６０の出力（第１異常信号ｅｒｒ１）をロウ状態に保持する。また、第１送信回路１２０では、第１入力信号ＩＮ１がロウからハイになった際、立上りエッジ検出部１２１およびＯＲ回路１２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ１を生成する。
期間Δｔ１のハイ信号ＳＷ１は、第１切替回路１４０内の送信経路を接続する２つのスイッチ１４１、１４２をオンし、受信経路を接続する２つのスイッチ１４３、１４４をオフする。また、立上りエッジ検出部１２１の出力である期間Δｔ１のハイ信号（第１エッジ検出信号１２１ｄ）は、立上りエッジ検出部１２３に入力され、期間Δｔ２に渡ってハイレベルとなる信号Ｖｒ１を生成する。信号Ｖｒ１は第１コイル１１０の第１端へ入力され、その入力信号Ｖｒ１の論理値の変化に応じて第１コイル１１０に電流変化を起こす。第２コイル２１０では、第１コイル１１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２が出力される。
期間Δｔ１のハイ信号ＳＷ１の間、第２回路２００内の第２切替回路２４０を制御する信号ＳＷ２はロウ状態であり、第２切替回路２４０内の送信経路を接続する２つのスイッチ２４１、２４２はオフし、受信経路を接続する２つのスイッチ２４３、２４４はオンしている。第２コイル２１０から出力される誘導電圧信号ＶＮ２、ＶＰ２は、第２受信回路２３０の各入力端子に入力される。

時刻ｔ２では、第２受信回路２３０が受信する信号ＶＮ２、ＶＰ２の差分が、第２受信回路２３０の設定された閾値より大きくなる、即ち、双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２の後半のパルスの差分が第２受信回路２３０の閾値より大きくなると、第２受信回路２３０の出力信号Ｖｒｘ２は反転してハイになり、第２出力信号ＯＵＴ２として出力される。ここで、第２方向制御部２８０の制御信号はロウ状態であるため、第４切替回路２５０内のスイッチ２５１はオフし、スイッチ２５２、２５３はオンし、第２異常検出回路２６０はリセット状態である。即ち、第２方向制御部２８０の制御信号がロウ状態の時、第２受信回路２３０の出力信号Ｖｒｘ２は第２出力信号ＯＵＴ２として出力され、第２遅延回路２７０の遅延信号ＶＯ２は第２送信回路２２０へ信号Ｂとして入力される。なお、図５では、時刻ｔ２が時刻ｔ１＋Δｔ１と重なっているが、信号Ｖｒｘ２がハイになる時刻ｔ２は、時刻（ｔ１＋Δｔ２）と時刻（ｔ１＋Δｔ１）との間である。

時刻ｔ３では、第２遅延回路２７０を用いて第２受信回路２３０の出力信号Ｖｒｘ２を期間Δｔ３で遅延した信号ＶＯ２がロウからハイになる。遅延信号ＶＯ２は第２送信回路２２０に入力されており、第２送信回路２２０では、遅延信号ＶＯ２がロウからハイになった際、立上りエッジ検出部２２１およびＯＲ回路２２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ２を生成する。
期間Δｔ１のハイ信号ＳＷ２は、第２切替回路２４０内の送信経路を接続する２つのスイッチ２４１、２４２をオンし、受信経路を接続する２つのスイッチ２４３、２４４をオフする。また、立上りエッジ検出部２２１の出力である期間Δｔ１のハイ信号（第２エッジ検出信号）は、立上りエッジ検出部２２３に入力され、期間Δｔ２に渡ってハイレベルとなる信号Ｖｒ２を生成する。信号Ｖｒ２は第２コイル２１０の第１端へ入力され、その入力信号Ｖｒ２の論理値の変化に応じて第２コイル２１０に電流変化を起こす。第１コイル１１０では、第２コイル２１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１が出力される。
期間Δｔ１のハイ信号ＳＷ２の間、第１回路１００内の第１切替回路１４０を制御する信号ＳＷ１はロウ状態であり、第１切替回路１４０内の送信経路を接続する２つのスイッチ１４１、１４２はオフし、受信経路を接続する２つのスイッチ１４３、１４４はオンしている。第１コイル１１０から出力される誘導電圧信号ＶＮ１、ＶＰ１は、第１受信回路１３０の各入力端子に入力される。

時刻ｔ４では、第１受信回路１３０が受信する信号ＶＮ１、ＶＰ１の差分が、第１受信回路１３０の設定された閾値より大きくなる、即ち、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１の後半のパルスの差分が第１受信回路１３０の閾値より大きくなると、第１受信回路１３０の出力信号Ｖｒｘ１は反転してハイになり、第１異常検出回路１６０へ入力される。また、第１受信回路１３０の出力信号Ｖｒｘ１がロウからハイになった際、第１送信回路１２０への入力信号である第１入力信号ＩＮ１がハイの状態であるため、第１異常検出回路１６０の出力（第１異常信号ｅｒｒ１）をロウ状態に保持する。なお、図５では、時刻ｔ４が時刻ｔ３＋Δｔ１と重なっているが、信号Ｖｒｘ１がハイになる時刻ｔ４は、時刻（ｔ３＋Δｔ２）と時刻（ｔ３＋Δｔ１）との間である。以下同様に、信号ＳＷ１、ＳＷ２がロウになるタイミングは、直前に信号Ｖｒｘ１、Ｖｒｘ２が変化するタイミングに便宜上一致させて図示している。

時刻ｔ５では、第１入力信号ＩＮ１がハイからロウになり、第１送信回路１２０と第１異常検出回路１６０とに入力される。第１異常検出回路１６０では、第１入力信号ＩＮ１がハイからロウになった際、第１受信回路１３０の出力信号Ｖｒｘ１がハイの状態であるため、第１異常検出回路１６０の出力（第１異常信号ｅｒｒ１）をロウ状態に保持する。また、第１送信回路１２０では、第１入力信号ＩＮ１がハイからロウになった際、立下りエッジ検出部１２２およびＯＲ回路１２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ１を生成する。
期間Δｔ１のハイ信号ＳＷ１は、第１切替回路１４０内の送信経路を接続する２つのスイッチ１４１、１４２をオンし、受信経路を接続する２つのスイッチ１４３、１４４をオフする。また、立下りエッジ検出部１２２の出力である期間Δｔ１のハイ信号（第１エッジ検出信号１２２ｄ）は、立上りエッジ検出部１２４に入力され、期間Δｔ２に渡ってハイレベルとなる信号Ｖｆ１を生成する。信号Ｖｆ１は第１コイル１１０の第２端へ入力され、その入力信号Ｖｆ１の論理値の変化に応じて第１コイル１１０に電流変化を起こす。なお、時刻ｔ５での第１コイル１１０の電流変化は時刻ｔ１での第１コイル１１０の電流変化と逆極性となる。第２コイル２１０では、第１コイル１１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２が出力される。ここでの第２コイル２１０の双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２は、時刻ｔ１での第２コイル２１０の双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２と逆極性となる。
期間Δｔ１のハイ信号ＳＷ１の間、第２回路２００内の第２切替回路２４０を制御する信号ＳＷ２はロウ状態であり、第２切替回路２４０内の送信経路を接続する２つのスイッチ２４１、２４２はオフし、受信経路を接続する２つのスイッチ２４３、２４４はオンしている。第２コイル２１０から出力される誘導電圧信号ＶＮ２、ＶＰ２は、第２受信回路２３０の各入力端子に入力される。

時刻ｔ６では、第２受信回路２３０が受信する信号ＶＮ２、ＶＰ２の差分が、第２受信回路２３０の設定された閾値より大きくなる、即ち、双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２の後半のパルスの差分が第２受信回路２３０の閾値より大きくなると、第２受信回路２３０の出力信号Ｖｒｘ２は反転してロウになり、第２出力信号ＯＵＴ２として出力される。

時刻ｔ７では、第２遅延回路２７０を用いて第２受信回路２３０の出力信号Ｖｒｘ２を期間Δｔ３で遅延した信号ＶＯ２がハイからロウになる。遅延信号ＶＯ２は第２送信回路２２０に入力されており、第２送信回路２２０では、遅延信号ＶＯ２がハイからロウになった際、立下りエッジ検出部２２２およびＯＲ回路２２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ２を生成する。
期間Δｔ１のハイ信号ＳＷ２は、第２切替回路２４０内の送信経路を接続する２つのスイッチ２４１、２４２をオンし、受信経路を接続する２つのスイッチ２４３、２４４をオフする。また、立下りエッジ検出部２２２の出力である期間Δｔ１のハイ信号（エッジ検出信号）は、立上りエッジ検出部２２４に入力され、期間Δｔ２に渡ってハイレベルとなる信号Ｖｆ２を生成する。信号Ｖｆ２は第２コイル２１０の第２端へ入力され、第２コイル２１０に電流変化を起こす。第１コイル１１０では、第２コイル２１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１が出力される。なお、時刻ｔ７での双極性のダブルパルスの誘導電圧信号ＶＮ１とＶＰ１は、時刻ｔ３での双極性のダブルパルスの誘導電圧信号ＶＮ１とＶＰ１と逆極性となる。
期間Δｔ１のハイ信号ＳＷ２の間、第１回路１００内の第１切替回路１４０を制御する信号ＳＷ１はロウ状態であり、第１切替回路１４０内の送信経路を接続する２つのスイッチ１４１、１４２はオフし、受信経路を接続する２つのスイッチ１４３、１４４はオンしている。第１コイル１１０から出力される誘導電圧信号ＶＮ１、ＶＰ１は、第１受信回路１３０の各入力端子に入力される。

時刻ｔ８では、第１受信回路１３０が受信する信号ＶＮ１、ＶＰ１の差分が、第１受信回路１３０の設定された閾値より大きくなる、即ち、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１の後半のパルスの差分が第１受信回路１３０の閾値より大きくなると、第１受信回路１３０の出力信号Ｖｒｘ１は反転してロウになり、第１異常検出回路１６０へ入力される。また、第１受信回路１３０の出力信号Ｖｒｘ１がハイからロウになった際、第１送信回路１２０への入力信号である第１入力信号ＩＮ１がロウの状態であるため、第１異常検出回路１６０の出力（第１異常信号ｅｒｒ１）をロウ状態に保持する。

時刻ｔ９から時刻ｔ１２までは、時刻ｔ１から時刻ｔ４と同じ動作である。
時刻ｔ１３において、第２回路２００内の第２切替回路２４０を制御する信号ＳＷ２がロウ状態の時、第２コイル２１０からの信号ＶＮ２、ＶＰ２にノイズ５が発生し第２受信回路２３０に入力される。この場合、ＶＮ２＞ＶＰ２の関係でノイズ５が発生し、信号ＶＮ２、ＶＰ２の差分が第２受信回路２３０の閾値より大きくなり、第２受信回路２３０の出力信号Ｖｒｘ２は反転してロウになり、第２出力信号ＯＵＴ２として出力される。

時刻ｔ１４では、第２遅延回路２７０を用いて第２受信回路２３０の出力信号Ｖｒｘ２を期間Δｔ３で遅延した信号ＶＯ２がハイからロウになる。遅延信号ＶＯ２は第２送信回路２２０に入力されており、第２送信回路２２０では、遅延信号ＶＯ２がハイからロウになった際、立下りエッジ検出部２２２およびＯＲ回路２２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ２を生成する。
期間Δｔ１のハイ信号ＳＷ２は、第２切替回路２４０内の送信経路を接続する２つのスイッチ２４１、２４２をオンし、受信経路を接続する２つのスイッチ２４３、２４４をオフする。また、立下りエッジ検出部２２２の出力である期間Δｔ１のハイ信号（第２エッジ検出信号）は、立上りエッジ検出部２２４に入力され、期間Δｔ２に渡ってハイレベルとなる信号Ｖｆ２を生成する。信号Ｖｆ２は第２コイル２１０の第２端へ入力され、第２コイル２１０に電流変化を起こす。第１コイル１１０では、第２コイル２１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１が出力される。
期間Δｔ１のハイ信号ＳＷ２の間、第１回路１００内の第１切替回路１４０を制御する信号ＳＷ１はロウ状態であり、第１切替回路１４０内の送信経路を接続する２つのスイッチ１４１、１４２はオフし、受信経路を接続する２つのスイッチ１４３、１４４はオンしている。第１コイル１１０から出力される誘導電圧信号ＶＮ１、ＶＰ１は、第１受信回路１３０の各入力端子に入力される。

時刻ｔ１５では、第１受信回路１３０が受信する信号ＶＮ１、ＶＰ１の差分が、第１受信回路１３０の設定された閾値より大きくなる、即ち、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１の後半のパルスの差分が第１受信回路１３０の閾値より大きくなると、第１受信回路１３０の出力信号Ｖｒｘ１は反転してロウになり、第１異常検出回路１６０へ入力される。また、第１受信回路１３０の出力信号Ｖｒｘ１がハイからロウになった際、第１送信回路１２０への入力信号である第１入力信号ＩＮ１がハイの状態であるため、第１異常検出回路１６０は、異常と判定し、出力（第１異常信号ｅｒｒ１）をロウからハイにする。なお、異常判定される場合を図５内でＥと示す。

時刻ｔ１６では、第１入力信号ＩＮ１がハイからロウになり、第１送信回路１２０と第１異常検出回路１６０とに入力される。第１異常検出回路１６０では、第１入力信号ＩＮ１がハイからロウになった際、第１受信回路１３０の出力信号Ｖｒｘ１がロウの状態であるため、第１異常検出回路１６０は、異常と判定し、出力（第１異常信号ｅｒｒ１）をハイ状態に保持する。また、第１送信回路１２０では、第１入力信号ＩＮ１がハイからロウになった際、立下りエッジ検出部１２２およびＯＲ回路１２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ１を生成し、時刻ｔ５において説明した同様の動作により、同様の波形で信号Ｖｆ１、ＶＮ２、ＶＰ２が生成される。

時刻ｔ１７では、時刻ｔ１６で第１入力信号ＩＮ１がハイからロウになった際に第２受信回路２３０が受信する双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２の前半のパルスの差分が第２受信回路２３０の閾値より大きくなると、第２受信回路２３０の出力信号Ｖｒｘ２は反転してハイになり、第２出力信号ＯＵＴ２として出力される。
なお、時刻ｔ１からｔ１２までは、双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２の後半のパルスの差分が第２受信回路２３０の閾値より大きくなると、第２受信回路２３０の出力信号Ｖｒｘ２が反転したが、時刻ｔ１３でのＶＮ２、ＶＰ２に発生したノイズ５によって第２受信回路２３０の出力信号Ｖｒｘ２の極性が反転したため、ここでは誘導電圧信号ＶＮ２、ＶＰ２の前半のパルスで出力信号Ｖｒｘ２の極性が反転する。

時刻ｔ１８では、時刻ｔ１６で第１入力信号ＩＮ１がハイからロウになった際に第２受信回路２３０が受信する双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２の後半のパルスの差分が第２受信回路２３０の閾値より大きくなると、第２受信回路２３０の出力信号Ｖｒｘ２は反転してロウになり、第２出力信号ＯＵＴ２として出力される。このときロウになる信号Ｖｒｘ２（第２出力信号ＯＵＴ２）のハイの期間は、期間Δｔ１より短い。

時刻ｔ１９では、第２遅延回路２７０を用いて第２受信回路２３０の出力信号Ｖｒｘ２を期間Δｔ３で遅延した信号ＶＯ２がロウからハイになる。遅延信号ＶＯ２は第２送信回路２２０に入力されており、第２送信回路２２０では、遅延信号ＶＯ２がロウからハイになった際、立上りエッジ検出部２２１およびＯＲ回路２２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ２を生成する。また、遅延信号ＶＯ２のハイの期間は、第２送信回路２２０の立上りエッジ検出部２２１で設定される期間Δｔ１より短い。このため、期間Δｔ１の信号ＳＷ２の途中で、遅延信号ＶＯ２がロウになり（時刻ｔ２０）、立下りエッジ検出部２２２およびＯＲ回路２２５により、さらに期間Δｔ１に渡るハイレベルの信号ＳＷ２を生成する。即ち、信号ＳＷ２がハイレベルの期間はΔｔ１より長くなる。
ハイ信号ＳＷ２は、第２切替回路２４０内の送信経路を接続する２つのスイッチ２４１、２４２をオンし、受信経路を接続する２つのスイッチ２４３、２４４をオフする。また、立上りエッジ検出部２２１の出力である期間Δｔ１のハイ信号（第２エッジ検出信号）は、立上りエッジ検出部２２４に入力され、期間Δｔ２に渡ってハイレベルとなる信号Ｖｒ２を生成する。信号Ｖｒ２は第２コイル２１０の第１端へ入力され、第２コイル２１０に電流変化を起こす。第１コイル１１０では、第２コイル２１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１が出力される。

時刻ｔ２０では、上述したように第２送信回路２２０に入力される遅延信号ＶＯ２がハイからロウになり、第２送信回路２２０の立下りエッジ検出部２２２で生成した信号は、立上りエッジ検出部２２４に入力され、期間Δｔ２に渡ってハイレベルとなる信号Ｖｆ２を生成する。信号Ｖｆ２は第２コイル１１０の第２端へ入力され、第２コイル２１０に電流変化を起こす。第１コイル１１０では、第２コイル２１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１が出力される。

時刻ｔ２１では、信号Ｖｒ２により生成された双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１の後半のパルスの差分が第１受信回路１３０の閾値より大きくなると、第１受信回路１３０の出力信号Ｖｒｘ１は反転してハイになり、第１異常検出回路１６０へ入力される。また、第１受信回路１３０の出力信号Ｖｒｘ１がロウからハイになった際、第１送信回路１２０への入力である第１入力信号ＩＮ１がロウの状態であるため、第１異常検出回路１６０は異常と判定し、出力（第１異常信号ｅｒｒ１）をハイ状態に保持する。

時刻ｔ２２では、信号Ｖｆ２により生成された双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１の後半のパルスの差分が第１受信回路１３０の閾値より大きくなると、第１受信回路１３０の出力信号Ｖｒｘ１は反転してロウになり、第１異常検出回路１６０へ入力される。また、第１受信回路１３０の出力信号Ｖｒｘ１がハイからロウになった際、第１送信回路１２０への入力信号である第１入力信号ＩＮ１がロウの状態であるため、第１異常検出回路１６０では、信号Ｖｒｘ１の立ち下がりにおける、信号Ｖｒｘ１、信号ＩＮ１の状態のエラー信号が解消される。なお、信号ＩＮ１の立ち下がりおよび信号Ｖｒｘ１の立ち上がりでのエラー信号が継続しており、第１異常信号ｅｒｒ１はハイ状態に保持される。

時刻ｔ２３から時刻ｔ３０までは、第１異常検出回路１６０の動作以外は、時刻ｔ１から時刻ｔ８と同じ動作である。
時刻ｔ２３では、第１入力信号ＩＮ１がロウからハイになる。第１異常検出回路１６０では、第１入力信号ＩＮ１がロウからハイになった際、第１受信回路１３０の出力信号Ｖｒｘ１がロウの状態であるため、信号ＩＮ１の立ち上がりにおける異常なしとするが、信号ＩＮ１の立ち下がりおよび信号Ｖｒｘ１の立ち上がりでのエラー信号が継続しており、第１異常信号ｅｒｒ１はハイ状態に保持される。

時刻ｔ２６では、第１受信回路１３０の出力信号Ｖｒｘ１がロウからハイになった際、第１送信回路１２０への入力信号である第１入力信号ＩＮ１がハイの状態であるため、第１異常検出回路１６０では、信号Ｖｒｘ１の立ち上がりにおける、信号Ｖｒｘ１、信号ＩＮ１の状態のエラー信号が解消される。なお、信号ＩＮ１の立ち下がりでのエラー信号が継続しており、第１異常信号ｅｒｒ１はハイ状態に保持される。

時刻ｔ２７では、第１入力信号ＩＮ１がハイからロウになった際、第１受信回路１３０の出力信号Ｖｒｘ１がハイの状態であるため、第１異常検出回路１６０は、信号ＩＮ１の立ち下がりにおけるエラー信号が解消される。これにより、第１異常検出回路１６０では、第１入力信号ＩＮ１と第１受信回路１３０の出力信号Ｖｒｘ１のそれぞれの立ち上がりと立ち下がりでのエラー信号は全て解消されるため、出力（第１異常信号ｅｒｒ１）をロウにする。

以上のように、信号伝達回路１０００は、第１回路１００に入力される第１入力信号ＩＮ１を、絶縁トランス１０（第１コイル１１０、第２コイル２１０）を介して伝達して第２回路２００から第２出力信号ＯＵＴ２として出力すると共に、第２回路２００において受信信号Ｖｒｘ２（ＯＵＴ２）を遅延させて再度、絶縁トランス１０（第１コイル１１０、第２コイル２１０）を介して第１回路１００に送信し、第１異常検出回路１６０により異常検出して第１異常信号ｅｒｒ１を出力する。
なお、第１方向制御部１８０の制御信号をロウ、第２方向制御部２８０の制御信号をハイにすると、第２回路２００に入力される第２入力信号ＩＮ２を伝達して第１回路１００から第１出力信号ＯＵＴ２として出力すると共に、自己診断により異常検出を行う。この場合も、第１回路１００と第２回路２００とが逆転するのみで同様の動作となる。

この実施の形態では、信号伝達回路１０００は、第１コイル１１０に接続される第１回路１００と、第２コイル２１０に接続される第２回路２００との双方に、送信回路１２０、２２０と、受信回路１３０、２３０と、送受信を切り替える切替回路１４０、２４０と、入出力を切り替える切替回路１５０、２５０と、異常検出回路１６０、２６０と、遅延回路１７０、２７０と、方向制御部１８０、２８０とを備えた。そして、方向制御部１８０、２８０により切替回路１５０、２５０を制御して入出力の信号方向を切り替え、切替回路１４０、２４０により送信と受信とを切り替える。また遅延回路１７０、２７０により、受信信号を遅延させた遅延信号ＶＯ１、ＶＯ２を送信側へ戻し、異常検出回路１６０、２６０により異常検出することにより自己診断を行う。
これにより、共通の絶縁トランス１０を用いて信号伝達および自己診断を双方向に実現でき、簡略で回路面積、実装面積が低減された回路構成で、自己診断機能を備えた低コストな信号伝達回路を提供することができる。

また、切替回路１４０、２４０は、それぞれ送信回路１２０、２２０に入力される信号Ａ、Ｂに応じて制御され、一方の切替回路１４０（２４０）が送信回路１２０（２２０）を選択する期間は、他方の切替回路２４０（１４０）が受信回路２３０（１３０）を選択する。これにより、絶縁トランス１０を介した送受信を可能にすると共に、伝達する信号の送受信と、自己診断のための遅延信号の送受信とは、それぞれ異なる期間で絶縁トランス１０を占有することができる。このため、共通の絶縁トランス１０を用いて信号伝達および自己診断を信頼性良く実現できる。

また、切替回路１５０、２５０が、送信回路１２０、２２０への入力信号Ａ、Ｂに、信号伝達の信号と、遅延信号とを切り替えることで、共通の絶縁トランス１０を用いて、双方向の信号伝達および自己診断を信頼性良く実現できる。
さらに、方向制御部１８０、２８０を備えて切替回路１５０、２５０を制御すると共に、異常検出回路１６０、２６０を動作させるため、自己診断を伴う信号伝達を信頼性良く制御できる。

また電力変換装置がこのような信号伝達回路を備えることで、制御信号の信号伝達の信頼性が高く制御性の向上した電力変換装置の小型化、低コスト化を促進できる。

実施の形態２．
次に、この発明の実施の形態２による信号伝達回路を図に基づいて説明する。
図１３は、この発明の実施の形態２による信号伝達回路２０００の概略構成を示すブロック図である。この実施の形態２では、上記実施の形態１で示した信号伝達回路１０００において、第１、第２受信回路１３０、２３０の入力側に所定の容量のキャパシタ３１〜３４を備える。
図１３に示すように、信号伝達回路２０００は、第１コイル１１０および第２コイル２１０を有する絶縁トランス１０と、第１コイル１１０に接続される第１回路１００ａと、第２コイル２１０に接続される第２回路２００ａとを備え、自己診断による異常検出を伴って双方向の信号伝達を行う。
図１４は、第１回路１００ａの回路構成を示し、図１５は第２回路２００ａの回路構成を示す。第１回路１００ａでは、第１切替回路１４０内の２つのスイッチ１４３、１４４と第１受信回路１３０との間にそれぞれキャパシタ３１、３２を接続する。第２回路２００ａでは、第２切替回路２４０内の２つのスイッチ２４３、２４４と第２受信回路２３０との間にそれぞれキャパシタ３３、３４を接続する。その他の構成は、上記実施の形態１と同様である。

図１６は、信号伝達回路２０００の動作波形を示す図で、第１方向制御部１８０の制御信号はハイ、第２方向制御部２８０の制御信号はロウで、第１回路１００ａに入力される第１入力信号ＩＮ１を伝達して第２回路２００ａから第２出力信号ＯＵＴ２として出力する。この場合、第１コイル１１０、第２コイル２１０のそれぞれの第１端、第２端に発生する信号ＶＮ１、ＶＰ１、信号ＶＮ２、ＶＰ２の波形形状以外は、上記実施の形態１の図５で示したものと同様である。以下、主として上記実施の形態１と異なる部分について説明する。

時刻ｔ１では、第１入力信号ＩＮ１がロウからハイになる。第１入力信号ＩＮ１は第１送信回路１２０と第１異常検出回路１６０とに入力され、第１送信回路１２０では、第１入力信号ＩＮ１がロウからハイになった際、立上りエッジ検出部１２１およびＯＲ回路１２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ１を生成する。期間Δｔ１のハイ信号ＳＷ１は、第１切替回路１４０内の送信経路を接続する２つのスイッチ１４１、１４２をオンし、受信経路を接続する２つのスイッチ１４３、１４４をオフする。
これらのスイッチ１４１〜１４４のオンとオフが切替わる時、オンとオフのタイミングによっては、第１送信回路１２０の出力側と第１受信回路１３０の入力側とが瞬間的に導通する懸念がある。この場合、受信経路に挿入されたキャパシタ３１、３２により、第１送信回路１２０の出力と第１受信回路１３０の入力が瞬間的に導通することが抑制される。
時刻ｔ２、ｔ５、ｔ６においても同様に、受信経路に挿入されたキャパシタ３１、３２により、第１送信回路１２０の出力と第１受信回路１３０の入力が瞬間的に導通することが抑制される。このため、第１受信回路１３０に入力される信号ＶＮ１、ＶＰ１において、信号ＳＷ１が変化する際の歪みを抑制することができる。

また、時刻ｔ３、ｔ４、ｔ７、ｔ８においても同様であり、第２受信回路２３０の受信経路に挿入されたキャパシタ３３、３４により、第２送信回路２２０の出力と第２受信回路２３０の入力が瞬間的に導通することが抑制される。このため、第２受信回路２３０に入力される信号ＶＮ２、ＶＰ２において、信号ＳＷ２が変化する際の歪みを抑制することができる。

以上のように、この実施の形態では、受信回路１３０、２３０の入力側にキャパシタ３１〜３４を備えたため、信号ＳＷ１、ＳＷ２が変化する際の、受信回路１３０、２３０の受信信号の歪みを抑制できる。これにより、受信回路１３０、２３０の受信信号の信頼性が向上し、信号伝達および自己診断の双方の信頼性が向上する。

実施の形態３．
次に、この発明の実施の形態３による信号伝達回路を図に基づいて説明する。
図１７は、この発明の実施の形態３による信号伝達回路３０００の概略構成を示すブロック図である。
図１７に示すように、信号伝達回路３０００は、第１コイル１１０および第２コイル２１０を有する絶縁トランス１０と、第１コイル１１０に接続される第１回路１００ｂと、第２コイル２１０に接続される第２回路２００ｂとを備え、自己診断による異常検出を伴って双方向の信号伝達を行う。図１８は、第１回路１００ｂの回路構成を示し、図１９は第２回路２００ｂの回路構成を示す。以下、上記実施の形態１と異なる部分について主に説明する。

第１回路１００ｂでは、第１送信回路１２０と、第１受信回路１３０と、第１切替回路１４０と、第３切替回路１５０と、第１異常検出回路１６０ａと、第１遅延回路１７０と、第１方向制御部１８０と、第１補助送信回路１９０と、ＯＲ回路１９６〜１９８とを備える。
第１送信回路１２０、第１受信回路１３０、第１切替回路１４０、第３切替回路１５０、第１遅延回路１７０および第１方向制御部１８０は上記実施の形態１と同様の構成である。
第１異常検出回路１６０ａは、第１受信回路１３０からの出力信号Ｖｒｘ１を第１送信回路１２０に入力される信号Ａと比較して異常を検出し第１異常信号ｅｒｒ１を出力すると共に、信号Ｖｒｘ１の立ち上がり、立ち下がりの各タイミングで信号Ａとの比較により異常を検出してそれぞれ第１異常検出信号Ｅｒ１、Ｅｆ１を出力する。第１補助送信回路１９０は、第１異常検出信号Ｅｒ１、Ｅｆ１に基づいて第１コイル１１０へ送信する第１異常訂正信号Ｖｅｒ１、Ｖｅｆ１を生成する。

第２回路２００ｂも第１回路１００ｂと同様に、第２送信回路２２０と、第２受信回路２３０と、第２切替回路２４０と、第４切替回路２５０と、第２異常検出回路２６０ａと、第２遅延回路２７０と、第２方向制御部２８０と、第２補助送信回路２９０と、ＯＲ回路２９６〜２９８とを備え、第２送信回路２２０、第２受信回路２３０、第２切替回路２４０、第４切替回路２５０、第２遅延回路２７０および第２方向制御部２８０は上記実施の形態１と同様の構成である。
第２異常検出回路２６０ａは、第２受信回路２３０からの出力信号Ｖｒｘ２を第２送信回路２２０に入力される信号Ｂと比較して異常を検出し第２異常信号ｅｒｒ２を出力すると共に、信号Ｖｒｘ２の立ち上がり、立ち下がりの各タイミングで信号Ｂとの比較により異常を検出してそれぞれ第２異常検出信号Ｅｒ２、Ｅｆ２を出力する。第２補助送信回路２９０は、第２異常検出信号Ｅｒ２、Ｅｆ２に基づいて第２コイル２１０へ送信する第２異常訂正信号Ｖｅｒ２、Ｖｅｆ２を生成する。

第１補助送信回路１９０は、立上りエッジ検出部１９１〜１９４およびＯＲ回路１９５を備える。立上りエッジ検出部１９１は、信号Ｖｒｘ１の立ち下がりでのエラー信号である第１異常検出信号Ｅｆ１の立上りエッジを検出して、パルス幅Δｔ１のパルス信号を生成する。立上りエッジ検出部１９２は、信号Ｖｒｘ１の立ち上がりでのエラー信号である第１異常検出信号Ｅｒ１の立上りエッジを検出して、パルス幅Δｔ１のパルス信号を生成する。そして、立上りエッジ検出部１９１、１９２からのパルス信号からＯＲ回路１９５を経て生成されたパルス信号（制御信号ＳＷ３）と、第１送信回路１２０にて生成された制御信号ＳＷ１とからＯＲ回路１９６を用いて生成したパルス信号で第１切替回路１４０を制御する。

立上りエッジ検出部１９３、１９４は、立上りエッジ検出部１９１、１９２で検出したパルス幅Δｔ１のパルス信号の立上りエッジをそれぞれ検出し、第１コイル１１０へ送信する第１異常訂正信号Ｖｅｒ１、Ｖｅｆ１となるパルス幅Δｔ２のパルス信号を生成して出力する。
なお、立上りエッジ検出部１９１、１９２は、第１送信回路１２０の立上りエッジ検出部１２１と同様の構成で、立上りエッジ検出部１９３、１９４は、第１送信回路１２０の立上りエッジ検出部１２３、１２４と同様の構成である。

第１異常訂正信号Ｖｅｆ１と第１送信回路１２０からの送信信号Ｖｒ１とはＯＲ回路１９７を経て、さらに第１切替回路１４０を介して第１コイル１１０の第１端へ送信される。また、第１異常訂正信号Ｖｅｒ１と第１送信回路１２０からの送信信号Ｖｆ１とはＯＲ回路１９８を経て、さらに第１切替回路１４０を介して第１コイル１１０の第２端へ送信される。

第２補助送信回路２９０についても、第１補助送信回路１９０と同様に、立上りエッジ検出部２９１〜２９４およびＯＲ回路２９５を備えて、制御信号ＳＷ４および第２異常訂正信号Ｖｅｒ２、Ｖｅｆ２を生成する。そして、制御信号ＳＷ４と、第２送信回路２２０にて生成された制御信号ＳＷ２とからＯＲ回路２９６を用いて生成したパルス信号により第２切替回路２４０は制御される。また、第２異常訂正信号Ｖｅｆ２、Ｖｅｒ２と第２送信回路１２０からの送信信号Ｖｒ１、Ｖｆ１とは各ＯＲ回路２９７、２９８を経て、さらに第２切替回路２４０を介して第２コイル１１０の第１端、第２端へ送信される。

次に、第１異常検出回路１６０ａの詳細について説明する。なお、第２異常検出回路２６０ａについては同様であるため説明を省略する。
図２０は第１異常検出回路１６０ａの構成を示す回路図である。図２０に示すように、第１異常検出回路１６０ａは、上記実施の形態１で用いた第１異常検出回路１６０（図１０参照）において、４個のデータフリップフロップ回路（ＤＦＦ回路）６１〜６４の内、２個のＤＦＦ回路６２、６４からの各エラー信号を第１異常検出信号Ｅｒ１、Ｅｆ１として出力すると共に、上記実施の形態１と同様の第１異常信号ｅｒｒ１も出力する。第１異常検出回路１６０ａの動作波形も図１１で示したものと同様である。
ＤＦＦ回路６２は、第１送信回路１２０の入力（信号Ａ）がインバータ６５を介してデータ端子Ｄに接続され、第１受信回路１３０の出力（信号Ｖｒｘ１）がクロック端子ＣＬＫに接続され、信号Ｖｒｘ１の立ち上がりタイミングで信号Ａとの比較によりエラー信号（第１異常検出信号Ｅｒ１）を出力する。また、ＤＦＦ回路６４は、第１送信回路１２０の入力（信号Ａ）がデータ端子Ｄに接続され、第１受信回路１３０の出力（信号Ｖｒｘ１）がインバータ６８を介してクロック端子ＣＬＫに接続され、信号Ｖｒｘ１の立ち下がりタイミングで信号Ａとの比較によりエラー信号（第１異常検出信号Ｅｆ１）を出力する。

次に、図２１、図２２を参照して信号伝達回路３０００全体の動作について説明する。この場合、第１方向制御部１８０の制御信号はハイ、第２方向制御部２８０の制御信号はロウで、第１回路１００ｂに入力される第１入力信号ＩＮ１を伝達して第２回路２００ｂから第２出力信号ＯＵＴ２として出力するが、逆方向も同様である。なお図２２は、図２１の一部を明瞭化のため拡大した図である。
図２１、図２２には、第１入力信号ＩＮ１（第１送信回路１２０の入力信号Ａ）と、第１送信回路１２０から第１切替回路１４０へ出力される制御信号ＳＷ１と、第１送信回路１２０から第１コイル１１０の第１端、第２端にそれぞれ送信される送信信号Ｖｒ１、Ｖｆ１と、第１補助送信回路１９０から第１切替回路１４０へ出力される制御信号ＳＷ３と、第１補助送信回路１９０から第１コイル１１０の第１端、第２端にそれぞれ送信される第１異常訂正信号Ｖｅｆ１、Ｖｅｒ１と、第２コイル２１０の第１端、第２端に発生して第２受信回路２３０が受信する信号ＶＮ２、ＶＰ２と、第２出力信号ＯＵＴ２（第２受信回路２３０の出力信号Ｖｒｘ２）と、第２遅延回路２７０からの遅延信号ＶＯ２と、第２送信回路２２０から第２切替回路２４０へ出力される制御信号ＳＷ２と、第２送信回路２２０から第２コイル２１０の第１端、第２端にそれぞれ送信される送信信号Ｖｒ２、Ｖｆ２と、第１コイル１１０の第１端、第２端に発生して第１受信回路１３０が受信する信号ＶＮ１、ＶＰ１と、第１受信回路１３０の出力信号Ｖｒｘ１と、第１異常検出回路１６０から出力される第１異常検出信号Ｅｒ１、Ｅｆ１および第１異常信号ｅｒｒ１との動作波形を示す。

なお、第２方向制御部２８０の制御信号がロウ状態の時、第２異常検出回路２６０ａは動作せず、第２異常検出回路２６０ａの出力に基づいて動作する第２補助送信回路２９０の出力ＳＷ４、Ｖｅｆ２、Ｖｅｒ２は全てロウである。このため、第２切替回路２４０は信号ＳＷ２のみで制御され、第２コイル２１０への送信信号も信号Ｖｒ２、Ｖｆ２のみとなる。
正常時には、上記実施の形態１と同様に動作し、入力される第１入力信号ＩＮ１に基づき、同等の波形で所定期間Ｌ（≦Δｔ１）だけ遅延されて生成される第２出力信号ＯＵＴ２が出力される。そして、第２出力信号ＯＵＴ２を期間Δｔ３だけ遅延した遅延信号ＶＯ２に基づき、さらに同等の波形で所定期間Ｌ（≦Δｔ１）だけ遅延されて信号Ｖｒｘ１が生成され、この信号Ｖｒｘ１と第１入力信号ＩＮ１とを比較して異常検出する。正常時には、信号Ｖｒｘ１は、第１入力信号ＩＮ１を同等の波形で期間ＬＬ（≦２（Δｔ１）＋Δｔ３）だけ遅延した信号である。

図２１、図２２に示すように、時刻ｔ４において第２コイル２１０から第２受信回路２３０への信号ＶＮ２、ＶＰ２にノイズ５ａが発生したことに起因して第２出力信号ＯＵＴ２が異常（ロウ）になり、時刻ｔ５以降で第１異常検出信号Ｅｆ１および第１異常信号ｅｒｒ１はハイとなる。これにより期間Δｔ２のハイ信号である第１異常訂正信号Ｖｅｆ１が生成されて、時刻ｔ６で第２出力信号ＯＵＴ２が復帰し、時刻ｔ７で第１異常検出信号Ｅｆ１および第１異常信号ｅｒｒ１はロウとなる。また、時刻ｔ８において第２コイル２１０から第２受信回路２３０への信号ＶＮ２、ＶＰ２にノイズ５ｂが発生したことに起因して第２出力信号ＯＵＴ２が異常（ハイ）になり、時刻ｔ９以降で第１異常検出信号Ｅｒ１および第１異常信号ｅｒｒ１はハイとなる。これにより期間Δｔ２のハイ信号である第１異常訂正信号Ｖｅｒ１が生成されて、時刻ｔ１０で第２出力信号ＯＵＴ２が復帰し、時刻ｔ１１で第１異常検出信号Ｅｒ１および第１異常信号ｅｒｒ１はロウとなる。
なお、時刻ｔ１〜ｔ３までの正常時の動作は、上記実施の形態１の図５で示した動作（図５の時刻ｔ１〜ｔ１０に相当）と同様である。

時刻ｔ４において、第２受信回路２３０の出力信号Ｖｒｘ２がハイ状態で、第２回路２００ｂ内の第２切替回路２４０を制御する信号ＳＷ２がロウ状態の時、第２コイル２１０からの信号ＶＮ２、ＶＰ２にノイズ５ａが発生し第２受信回路２３０に入力される。この場合、ＶＮ２＞ＶＰ２の関係でノイズ５ａが発生し、信号ＶＮ２、ＶＰ２の差分が第２受信回路２３０の閾値より大きくなり、第２受信回路２３０の出力信号Ｖｒｘ２は反転してロウになり、第２出力信号ＯＵＴ２として出力される。
そして、第２遅延回路２７０を用いて第２受信回路２３０の出力信号Ｖｒｘ２を期間Δｔ３で遅延した信号ＶＯ２がハイからロウになり、第２送信回路２２０では、立下りエッジ検出部２２２およびＯＲ回路２２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ２を生成して、第２切替回路２４０内の送信経路を接続して受信経路を遮断する。また第２送信回路２２０は、期間Δｔ２に渡ってハイレベルとなる信号Ｖｆ２を生成して、第２コイル２１０の第２端へ入力し第２コイル２１０に電流変化を起こす。第１コイル１１０では、第２コイル２１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１が出力される。
期間Δｔ１のハイ信号ＳＷ２の間、第１切替回路１４０を制御する信号ＳＷ１、ＳＷ３はロウ状態であり、第１切替回路１４０内の送信経路は遮断され受信経路が接続されて、第１コイル１１０から出力される誘導電圧信号ＶＮ１、ＶＰ１は、第１受信回路１３０の各入力端子に入力される。

時刻ｔ５では、第１受信回路１３０が受信する双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１の後半のパルスの差分が第１受信回路１３０の閾値より大きくなると、第１受信回路１３０の出力信号Ｖｒｘ１は反転してロウになり、第１異常検出回路１６０ａへ入力される。また、第１受信回路１３０の出力信号Ｖｒｘ１がハイからロウになった際、第１送信回路１２０への入力信号である第１入力信号ＩＮ１がハイの状態であるため、第１異常検出回路１６０ａは、信号Ｖｒｘ１の立ち下がりタイミングにおけるエラー信号である第１異常検出信号Ｅｆ１と、第１異常信号ｅｒｒ１とをロウからハイにする。
第１異常検出信号Ｅｆ１は第１補助送信回路１９０に入力されており、第１補助送信回路１９０では、第１異常検出信号Ｅｆ１がロウからハイになった際、立上りエッジ検出部１９１およびＯＲ回路１９５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ３を生成する。期間Δｔ１のハイ信号ＳＷ３は、ＯＲ回路１９６を介して第１切替回路１４０に入力され、送信経路を接続する２つのスイッチ１４１、１４２をオンし、受信経路を接続する２つのスイッチ１４３、１４４をオフする。また、立上りエッジ検出部１９１の出力である期間Δｔ１のハイ信号は、立上りエッジ検出部１９３に入力され、期間Δｔ２に渡ってハイレベルとなる第１異常訂正信号Ｖｅｆ１を生成する。第１異常訂正信号Ｖｅｆ１は第１コイル１１０の第１端へ入力され、その論理値の変化に応じて第１コイル１１０に電流変化を起こす。第２コイル２１０では、第１コイル１１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２が出力される。ここでの第１異常訂正信号Ｖｅｆ１とダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２を、図中の異常訂正部６ａで示した。
期間Δｔ１のハイ信号ＳＷ３の間、第２切替回路２４０を制御する信号ＳＷ２はロウ状態であり、第２切替回路２４０内の送信経路は遮断され受信経路は接続される。第２コイル２１０から出力される誘導電圧信号ＶＮ２、ＶＰ２は、第２受信回路２３０の各入力端子に入力される。

時刻ｔ６では、第２受信回路２３０が受信する双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２の後半のパルスの差分が第２受信回路２３０の閾値より大きくなると、第２受信回路２３０の出力信号Ｖｒｘ２は反転してハイになり、第２出力信号ＯＵＴ２として出力される。これにより、時刻ｔ４で異常によりハイからロウになった第２出力信号ＯＵＴ２がハイに復帰する。
第２出力信号ＯＵＴ２が時刻ｔ４でロウになると、期間Δｔ３だけ遅延してロウになる遅延信号ＶＯ２に基づき、ハイレベルの信号ＳＷ２により、さらに所定期間Ｌ（≦Δｔ１）だけ遅延して信号Ｖｒｘ１がロウになる。そして、ハイレベルの信号ＳＷ３により、さらに所定期間Ｌ（≦Δｔ１）だけ遅延して第２出力信号ＯＵＴ２がハイになる。このため第２出力信号ＯＵＴ２に異常が生じてから復帰するまでの期間はＬａ（≦２（Δｔ１）＋Δｔ３）となる。なお、期間Ｌａは（２（Δｔ１）＋Δｔ３）とほぼ同等あるいは若干短い期間である。

時刻ｔ７では、第１入力信号ＩＮ１のハイからロウの変化に基づいて、第１受信回路１３０の出力信号Ｖｒｘ１は期間ＬＬ遅れてロウになる。信号Ｖｒｘ１がハイからロウになった際、第１入力信号ＩＮ１がロウの状態であるため、第１異常検出回路１６０ａでは、信号Ｖｒｘ１の立ち下がりタイミングにおけるエラー信号である第１異常検出信号Ｅｆ１を解消してロウにし、同時に第１異常信号ｅｒｒ１をロウにする。

時刻ｔ８において、第２受信回路２３０の出力信号Ｖｒｘ２がロウ状態で、第２回路２００ｂ内の第２切替回路２４０を制御する信号ＳＷ２がロウ状態の時、第２コイル２１０からの信号ＶＮ２、ＶＰ２にノイズ５ｂが発生し第２受信回路２３０に入力される。この場合、ＶＮ２＜ＶＰ２の関係でノイズ５ｂが発生し、信号ＶＮ２、ＶＰ２の差分が第２受信回路２３０の閾値より大きくなり、第２受信回路２３０の出力信号Ｖｒｘ２は反転してハイになり、第２出力信号ＯＵＴ２として出力される。
そして、第２遅延回路２７０を用いて第２受信回路２３０の出力信号Ｖｒｘ２を期間Δｔ３で遅延した信号ＶＯ２がロウからハイになり、第２送信回路２２０では、立上りエッジ検出部２２１およびＯＲ回路２２５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ２を生成して、第２切替回路２４０内の送信経路を接続して受信経路を遮断する。また第２送信回路２２０は、期間Δｔ２に渡ってハイレベルとなる信号Ｖｒ２を生成して、第２コイル２１０の第１端へ入力し第２コイル２１０に電流変化を起こす。第１コイル１１０では、第２コイル２１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１が出力される。
期間Δｔ１のハイ信号ＳＷ２の間、第１切替回路１４０を制御する信号ＳＷ１、ＳＷ３はロウ状態であり、第１切替回路１４０内の送信経路は遮断され受信経路が接続されて、第１コイル１１０から出力される誘導電圧信号ＶＮ１、ＶＰ１は、第１受信回路１３０の各入力端子に入力される。

時刻ｔ９では、第１受信回路１３０が受信する双極性のダブルパルスの誘導電圧信号ＶＮ１、ＶＰ１の後半のパルスの差分が第１受信回路１３０の閾値より大きくなると、第１受信回路１３０の出力信号Ｖｒｘ１は反転してハイになり、第１異常検出回路１６０ａへ入力される。また、第１受信回路１３０の出力信号Ｖｒｘ１がロウからハイになった際、第１送信回路１２０への入力信号である第１入力信号ＩＮ１がロウの状態であるため、第１異常検出回路１６０ａは、信号Ｖｒｘ１の立ち上がりタイミングにおけるエラー信号である第１異常検出信号Ｅｒ１と、第１異常信号ｅｒｒ１とをロウからハイにする。
第１異常検出信号Ｅｒ１は第１補助送信回路１９０に入力されており、第１補助送信回路１９０では、第１異常検出信号Ｅｒ１がロウからハイになった際、立上りエッジ検出部１９２およびＯＲ回路１９５を用いて期間Δｔ１に渡ってハイレベルである信号ＳＷ３を生成する。期間Δｔ１のハイ信号ＳＷ３は、ＯＲ回路１９６を介して第１切替回路１４０に入力され、送信経路を接続する２つのスイッチ１４１、１４２をオンし、受信経路を接続する２つのスイッチ１４３、１４４をオフする。また、立上りエッジ検出部１９２の出力である期間Δｔ１のハイ信号は、立上りエッジ検出部１９４に入力され、期間Δｔ２に渡ってハイレベルとなる第１異常訂正信号Ｖｅｒ１を生成する。第１異常訂正信号Ｖｅｒ１は第１コイル１１０の第２端へ入力され、その論理値の変化に応じて第１コイル１１０に電流変化を起こす。第２コイル２１０では、第１コイル１１０の電流変化に誘起され、双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２が出力される。ここでの第１異常訂正信号Ｖｅｒ１とダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２を、図中の異常訂正部６ｂで示した。
期間Δｔ１のハイ信号ＳＷ３の間、第２切替回路２４０を制御する信号ＳＷ２はロウ状態であり、第２切替回路２４０内の送信経路は遮断され受信経路は接続される。第２コイル２１０から出力される誘導電圧信号ＶＮ２、ＶＰ２は、第２受信回路２３０の各入力端子に入力される。

時刻ｔ１０では、第２受信回路２３０が受信する双極性のダブルパルスの誘導電圧信号ＶＮ２、ＶＰ２の後半のパルスの差分が第２受信回路２３０の閾値より大きくなると、第２受信回路２３０の出力信号Ｖｒｘ２は反転してハイになり、第２出力信号ＯＵＴ２として出力される。これにより、時刻ｔ８で異常によりロウからハイになった第２出力信号ＯＵＴ２が、期間Ｌａ（≦２（Δｔ１）＋Δｔ３）でロウに復帰する。

時刻ｔ１１では、第１入力信号ＩＮ１のロウからハイの変化に基づいて、第１受信回路１３０の出力信号Ｖｒｘ１は期間ＬＬ遅れてハイになる。信号Ｖｒｘ１がロウからハイになった際、第１入力信号ＩＮ１がハイの状態であるため、第１異常検出回路１６０ａでは、信号Ｖｒｘ１の立ち上がりタイミングにおけるエラー信号である第１異常検出信号Ｅｒ１を解消してロウにし、同時に第１異常信号ｅｒｒ１をロウにする。

この実施の形態では、第１異常検出回路１６０ａは、第１受信回路１３０の出力信号Ｖｒｘ１の立ち上がり、立ち下がりの各タイミングで第１入力信号ＩＮ１（信号Ａ）との比較により異常を検出して第１異常検出信号Ｅｒ１、Ｅｆ１を、第１異常信号ｅｒｒ１と共に出力する。そして、各第１異常検出信号Ｅｒ１、Ｅｆ１に基づいて第１異常訂正信号Ｖｅｒ１、Ｖｅｆ１を生成して第１コイルの第２端、第１端へ送信する第１補助送信回路１９０を備える。
このため、上記実施の形態１と同様の効果が得られると共に、異常により論理値が変化した第２出力信号ＯＵＴ２が強制的に速やかに復帰され、各第１異常検出信号Ｅｒ１、Ｅｆ１が解消して第１異常信号ｅｒｒ１も速やかに解消する。
なお、この場合、一方向のみについて説明したが、逆方向も同様であり、双方向の信号伝達について、異常解消を速やかに行うことができる。

実施の形態４．
次に、この発明の実施の形態４による信号伝達回路を図に基づいて説明する。
図２３は、この発明の実施の形態４による信号伝達回路４０００の概略構成を示すブロック図である。この実施の形態４では、上記実施の形態３で示した信号伝達回路３０００において、第３、第４切替回路１５０、２５０と出力端子１０２、２０２との間に第１、第２グリッチフィルタ１５５、２５５を備える。
図２３に示すように、信号伝達回路４０００は、第１コイル１１０および第２コイル２１０を有する絶縁トランス１０と、第１コイル１１０に接続される第１回路１００ｃと、第２コイル２１０に接続される第２回路２００ｃとを備え、自己診断による異常検出を伴って双方向の信号伝達を行う。

第１回路１００ｃでは、第３切替回路１５０のスイッチ１５２（図１８参照）と第１回路１００ｃの出力端子１０２との間に第１グリッチフィルタ１５５を備える。第２回路２００ｃでは、第４切替回路２５０のスイッチ２５２（図１９参照）と第２回路２００ｃの出力端子２０２との間に第２グリッチフィルタ２５５を備える。これにより、第１出力信号ＯＵＴ１は第１グリッチフィルタ１５５を介して出力端子１０２から出力され、第２出力信号ＯＵＴ２は第２グリッチフィルタ２５５を介して出力端子２０２から出力される。その他の構成は、上記実施の形態３と同様である。

第１、第２グリッチフィルタ１５５、２５５は、設定パルス幅Ｌｂ以下のパルス幅を有する短パルス信号を除去するものである。第１グリッチフィルタ１５５は、第１受信回路１３０の出力信号Ｖｒｘ１の短パルス信号を除去し、その際、信号Ｖｒｘ１を設定パルス幅Ｌｂの時間分遅延させて第１出力信号ＯＵＴ１を出力する。同様に第２グリッチフィルタ２５５は、第２受信回路２３０の出力信号Ｖｒｘ２の短パルス信号を除去し、その際、信号Ｖｒｘ２を設定パルス幅Ｌｂの時間分遅延させて第２出力信号ＯＵＴ２を出力する。

次に、図２４を参照して信号伝達回路４０００全体の動作について説明する。この場合、第１方向制御部１８０の制御信号はハイ、第２方向制御部２８０の制御信号はロウで、第１回路１００ｃに入力される第１入力信号ＩＮ１を伝達して第２回路２００ｃから第２出力信号ＯＵＴ２として出力するが、逆方向も同様である。
図２４には、第１入力信号ＩＮ１（第１送信回路１２０の入力信号Ａ）と、第１送信回路１２０から第１切替回路１４０へ出力される制御信号ＳＷ１と、第１送信回路１２０から第１コイル１１０の第１端、第２端にそれぞれ送信される送信信号Ｖｒ１、Ｖｆ１と、第１補助送信回路１９０から第１切替回路１４０へ出力される制御信号ＳＷ３と、第１補助送信回路１９０から第１コイル１１０の第１端、第２端にそれぞれ送信される第１異常訂正信号Ｖｅｆ１、Ｖｅｒ１と、第２コイル２１０の第１端、第２端に発生して第２受信回路２３０が受信する信号ＶＮ２、ＶＰ２と、第２受信回路２３０の出力信号Ｖｒｘ２と、第２出力信号ＯＵＴ２と、第２遅延回路２７０からの遅延信号ＶＯ２と、第１受信回路１３０の出力信号Ｖｒｘ１と、第１異常検出回路１６０から出力される第１異常検出信号Ｅｒ１、Ｅｆ１および第１異常信号ｅｒｒ１との動作波形を示す。

図２４で示す信号波形の内、第２出力信号ＯＵＴ２以外は上記実施の形態３と同様の動作で生成される（図２１参照）。上記実施の形態３の図２１では、第２出力信号ＯＵＴ２は第２受信回路２３０の出力信号Ｖｒｘ２と等しい信号であったが、この実施の形態では両者は異なり、上記実施の形態３での第２出力信号ＯＵＴ２（信号Ｖｒｘ２と等しい）は、この実施の形態での信号Ｖｒｘ２に相当する。
なお、第２送信回路２２０から第２切替回路２４０へ出力される制御信号ＳＷ２と、第２送信回路２２０から第２コイル２１０の第１端、第２端にそれぞれ送信される送信信号Ｖｒ２、Ｖｆ２と、第１コイル１１０の第１端、第２端に発生して第１受信回路１３０が受信する信号ＶＮ１、ＶＰ１については、上記実施の形態３と同様に生成されるため、図２４での図示は省略した。

第２方向制御部２８０の制御信号がロウ状態の時、第２異常検出回路２６０ａは動作せず、第２異常検出回路２６０ａの出力に基づいて動作する第２補助送信回路２９０の出力ＳＷ４、Ｖｅｆ２、Ｖｅｒ２は全てロウである。このため、第２切替回路２４０は信号ＳＷ２のみで制御され、第２コイル２１０への送信信号も信号Ｖｒ２、Ｖｆ２のみとなる。
正常時には、入力される第１入力信号ＩＮ１に基づき、同等の波形で所定期間Ｌ（≦Δｔ１）だけ遅延されて、第２受信回路２３０の出力信号Ｖｒｘ２が生成され、さらに第２グリッチフィルタ２５５により、所定時間（設定パルス幅Ｌｂ）だけ遅延されて第２出力信号ＯＵＴ２が出力される。そして、第２受信回路２３０の出力信号Ｖｒｘ２を期間Δｔ３だけ遅延した遅延信号ＶＯ２に基づき、さらに同等の波形で所定期間Ｌ（≦Δｔ１）だけ遅延されて信号Ｖｒｘ１が生成され、この信号Ｖｒｘ１と第１入力信号ＩＮ１とを比較して異常検出する。正常時には、信号Ｖｒｘ１は、第１入力信号ＩＮ１を同等の波形で期間ＬＬ（≦２（Δｔ１）＋Δｔ３）だけ遅延した信号である。

図２４に示すように、時刻ｔ４において第２コイル２１０から第２受信回路２３０への信号ＶＮ２、ＶＰ２にノイズ５ａが発生したことに起因して第２受信回路２３０の出力信号である信号Ｖｒｘ２が異常（ロウ）になり、時刻ｔ５以降で第１異常検出信号Ｅｆ１および第１異常信号ｅｒｒ１はハイとなる。これにより期間Δｔ２のハイ信号である第１異常訂正信号Ｖｅｆ１が生成されて、時刻ｔ６で信号Ｖｒｘ２が復帰し、時刻ｔ７で第１異常検出信号Ｅｆ１および第１異常信号ｅｒｒ１はロウとなる。信号Ｖｒｘ２に異常が生じてから復帰するまでの期間（時刻ｔ４〜ｔ６）はＬａ（≦２（Δｔ１）＋Δｔ３）であり、期間Ｌａは（２（Δｔ１）＋Δｔ３）とほぼ同等あるいは若干短い期間である。
そして、信号Ｖｒｘ２は、第２グリッチフィルタ２５５により、設定パルス幅Ｌｂ以下の短パルス信号は除去され、設定パルス幅Ｌｂの時間分だけ遅延されて第２出力信号ＯＵＴ２が出力される。この設定パルス幅Ｌｂは、信号Ｖｒｘ２に異常が生じてから復帰するまでの期間Ｌａと同等以上の長さ、即ちＬｂ≧Ｌａで設定される。これにより、期間Ｌａ（時刻ｔ４〜ｔ６）で生じた信号Ｖｒｘ２の異常（ロウ）は、短パルス信号として除去され、第１入力信号ＩＮ１を同等の波形で期間（Ｌ＋Ｌｂ）だけ遅延した正常状態の第２出力信号ＯＵＴ２が出力される。

また、時刻ｔ８において第２コイル２１０から第２受信回路２３０への信号ＶＮ２、ＶＰ２にノイズ５ｂが発生したことに起因して信号Ｖｒｘ２が異常（ハイ）になり、時刻ｔ９以降で第１異常検出信号Ｅｒ１および第１異常信号ｅｒｒ１はハイとなる。これにより期間Δｔ２のハイ信号である第１異常訂正信号Ｖｅｒ１が生成されて、時刻ｔ１０で信号Ｖｒｘ２が復帰し、時刻ｔ１１で第１異常検出信号Ｅｒ１および第１異常信号ｅｒｒ１はロウとなる。信号Ｖｒｘ２に異常が生じてから復帰するまでの期間（時刻ｔ８〜ｔ１０）はＬａ（≦２（Δｔ１）＋Δｔ３）である。
そして、信号Ｖｒｘ２は、第２グリッチフィルタ２５５により、設定パルス幅Ｌｂ（≧Ｌａ）以下の短パルス信号は除去され、設定パルス幅Ｌｂの時間分だけ遅延されて第２出力信号ＯＵＴ２が出力される。これにより、期間Ｌａ（時刻ｔ８〜ｔ１０）で生じた信号Ｖｒｘ２の異常（ハイ）は、短パルス信号として除去され、第１入力信号ＩＮ１を同等の波形で期間（Ｌ＋Ｌｂ）だけ遅延した正常状態の第２出力信号ＯＵＴ２が出力される。

この実施の形態では上記実施の形態３と同様に、入力側の第１回路１００ｃの第１異常検出回路１６０ａは、第１受信回路１３０の出力信号Ｖｒｘ１の立ち上がり、立ち下がりの各タイミングで第１入力信号ＩＮ１（信号Ａ）との比較により異常を検出して第１異常検出信号Ｅｒ１、Ｅｆ１を、第１異常信号ｅｒｒ１と共に出力する。そして、各第１異常検出信号Ｅｒ１、Ｅｆ１に基づいて第１異常訂正信号Ｖｅｒ１、Ｖｅｆ１を生成して第１コイルの第２端、第１端へ送信する第１補助送信回路１９０を第１回路１００ｃに備える。さらに出力側の第２回路２００ｃでは、短パルス信号を除去する第２グリッチフィルタ２５５を備えて第２出力信号ＯＵＴ２が第２グリッチフィルタ２５５を介して出力される。

このため、上記実施の形態３と同様の効果が得られ、異常により論理値が変化した第２受信回路２３０の出力信号Ｖｒｘ２が強制的に速やかに復帰され、各第１異常検出信号Ｅｒ１、Ｅｆ１が解消して第１異常信号ｅｒｒ１も速やかに解消する。さらに、異常発生から復帰までの期間Ｌａで生じた信号Ｖｒｘ２の異常は、短パルス信号として第２グリッチフィルタ２５５により除去され、第１入力信号ＩＮ１を同等の波形で期間（Ｌ＋Ｌｂ）だけ遅延した正常状態の第２出力信号ＯＵＴ２が出力される。
このように、この実施の形態による信号伝達回路４０００は、自己診断による異常検出を行い、異常解消を速やかに行い、さらに異常の影響を除去して出力信号（第２出力信号ＯＵＴ２）を生成することができる。
なお、この場合、一方向のみについて説明したが、逆方向も同様であり、双方向の信号伝達について、異常解消を速やかに行い、さらに異常の影響を除去して出力信号を生成することができる。

実施の形態５．
上記実施の形態１〜４では、双方向の信号伝達が可能な信号伝達回路１０００〜４０００について示したが、この実施の形態４では、一方向のみ信号伝達する信号伝達回路について説明する。
図２５は、この発明の実施の形態５による信号伝達回路１００１の構成を示す回路図である。図１３に示すように、信号伝達回路１００１は、第１コイル１１０および第２コイル２１０を有する絶縁トランス１０と、第１コイル１１０に接続される第１回路１００ｄと、第２コイル２１０に接続される第２回路２００ｄとを備え、自己診断による異常検出を伴って信号伝達を行う。

第１回路１００ｄは、第１送信回路１２０と、第１受信回路１３０と、第１切替回路１４０と、第１異常検出回路１６０とを備える。また、第２回路２００ｄは、第２送信回路２２０と、第２受信回路２３０と、第２切替回路２４０と、第２遅延回路２７０とを備える。第１送信回路１２０、第１受信回路１３０、第１切替回路１４０、第１異常検出回路１６０、第２送信回路２２０、第２受信回路、第２切替回路２４０および第２遅延回路２７０は、上記実施の形態と同様の構成である。
この場合、信号伝達回路１００１は、第１回路１００ｄ側に入力端子１０１、異常出力端子１０３およびリセット端子１０４を有し、第２回路２００ｄ側に出力端子２０２を有する。リセット端子１０４から入力される信号は、第１異常検出回路１６０内の各ＤＦＦ回路６１〜６４のリセット端子ＲＳＴに入力されて、上記実施の形態１で示した第１方向制御部１８０の制御信号と同様に機能し、第１異常検出回路１６０を動作可能にする。

信号伝達回路１００１の動作は、上記実施の形態１における、第１方向制御部１８０の制御信号をハイ、第２方向制御部２８０の制御信号をロウの場合と同様で、上記実施の形態１の図５を用いて説明した同様の動作により、第１回路１００ｄの入力端子１０１に入力される第１入力信号ＩＮ１を、絶縁トランス１０を介して伝達して第２回路２００ｄの出力端子２０２から第２出力信号ＯＵＴ２として出力すると共に、自己診断により第１回路１００ｄの異常出力端子１０３から第１異常信号ｅｒｒ１を出力する。

これにより、共通の絶縁トランス１０を用いて信号伝達および自己診断を実現でき、簡略で回路面積、実装面積が低減された回路構成で、自己診断機能を備えた低コストな信号伝達回路を提供することができる。

なお、上記実施の形態２で示したように、第１切替回路１４０内の２つのスイッチ１４３、１４４と第１受信回路１３０との間にそれぞれキャパシタ３１、３２を接続しても良く、上記実施の形態２と同様に、信号ＳＷ１、ＳＷ２が変化する際の、受信回路１３０、２３０の受信信号の歪みを抑制できる。

また、上記実施の形態３で示した第１異常検出回路１６０ａを用い、さらに第１異常訂正信号Ｖｅｒ１、Ｖｅｆ１を生成して第１コイルの第２端、第１端へ送信する第１補助送信回路１９０を備えても良く、上記実施の形態３と同様に、異常訂正により速やかに正常復帰できる。さらに、上記実施の形態４で示した第２グリッチフィルタ２５５を備えても良く、上記実施の形態４と同様に、異常の影響が除去された正常状態の出力信号が得られる。

実施の形態６．
図２６は、この発明の実施の形態６による電力変換装置をモータ制御に適用した構成図である。ここでは上記実施の形態１による信号伝達回路１０００を備えた電力変換装置２０ａについて示すが、実施の形態２〜５による信号伝達回路２０００〜４０００、１００１を備えた場合も同様である。
なお、この場合、一方向の信号伝達のみを便宜上図示するが、実施の形態１〜４による信号伝達回路１０００〜４０００を用いた場合では、双方向の信号伝達が可能である。

図２６に示すように、ハイブリッド自動車や電気自動車等で用いられるモータ１を制御する電力変換装置２０ａは、１または複数のパワー半導体スイッチング素子２とドライバ部３とを共に樹脂封止して構成されるパワーモジュール２ａと、パワー半導体スイッチング素子２を制御する制御信号を生成する制御部４と、制御部４からの制御信号をドライバ部３に伝達する信号伝達回路１０００とを備える。
信号伝達回路１０００は、制御部４とドライバ部３との間に接続され、ドライバ部３、パワー半導体スイッチング素子２およびモータ１等、高電圧で制御される装置と制御部４とを絶縁し、制御部４からの制御信号を第１入力信号ＩＮ１として入力し、第２出力信号ＯＵＴ２として出力すると共に、自己診断により第１異常信号ｅｒｒ１を制御部４に出力する。

この実施の形態では、電力変換装置２０ａが、簡略で回路面積、実装面積が低減された回路構成で自己診断機能を備えた低コストな信号伝達回路１０００を備え、さらにパワー半導体スイッチング素子２とドライバ部３とで構成されるパワーモジュール２ａを備えているため、電力変換装置２０ａの小型化、低コスト化がさらに促進できる。

なお、図２７に示すように、パワー半導体スイッチング素子２とドライバ部３と信号伝達回路１０００とを共に樹脂封止して構成されるパワーモジュール２ｂを備えた電力変換装置２０ｂを用いても良く、同様の効果が得られる。
また、図２８に示すように、パワー半導体スイッチング素子２とドライバ部３と信号伝達回路１０００と、制御部４とを共に樹脂封止して構成されるパワーモジュール２ｃを備えた電力変換装置２０ｃを用いても良く、同様の効果が得られる。

なお、この発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (19)

1. 第１コイルおよび第２コイルを有する絶縁トランスと、上記第１コイルに接続される第１回路と、上記第２コイルに接続される第２回路とを備えて、上記第１回路に入力される第１入力信号を伝達し上記第２回路から第２出力信号として出力する信号伝達回路において、
   上記第１回路は、入力される信号Ａの論理値の変化に応じて上記第１コイルへの送信信号を生成して出力する第１送信回路と、上記第１コイルからの信号を受信して論理値の２値信号に復調して出力する第１受信回路と、上記第１コイルの接続先を上記第１送信回路と上記第１受信回路との間で切り替える第１切替回路と、上記第１受信回路からの出力信号を上記第１送信回路に入力される上記信号Ａと比較して異常を検出し第１異常信号を出力する第１異常検出回路とを備え、
   上記第２回路は、入力される信号Ｂの論理値の変化に応じて上記第２コイルへの送信信号を生成して出力する第２送信回路と、上記第２コイルからの信号を受信して論理値の２値信号に復調して出力する第２受信回路と、上記第２コイルの接続先を上記第２送信回路と上記第２受信回路との間で切り替える第２切替回路と、上記第２受信回路からの出力信号を設定時間遅延させた遅延信号を出力する第２遅延回路とを備え、
   上記第１回路に入力される上記第１入力信号を上記信号Ａとして上記第１送信回路に入力し、該第１送信回路からの送信信号を上記絶縁トランスを介して上記第２回路の上記第２受信回路にて受信し、該第２受信回路の出力信号を上記第２出力信号として上記第２回路から出力すると共に、
   上記第２回路の上記第２遅延回路で遅延された上記遅延信号を上記信号Ｂとして上記第２送信回路に入力し、該第２送信回路からの送信信号を上記絶縁トランスを介して上記第１回路の上記第１受信回路にて受信し、上記第１受信回路の出力信号および上記信号Ａに基づき上記第１異常検出回路が出力する上記第１異常信号を上記第１回路から出力する、
   信号伝達回路。
2. 上記信号Ａの論理値の変化に応じて上記第１切替回路が制御され、上記信号Ｂの論理値の変化に応じて上記第２切替回路が制御され、
   上記第１切替回路が上記第１送信回路を切替選択する期間は、上記第２切替回路が上記第２受信回路を切替選択し、
   上記第２切替回路が上記第２送信回路を切替選択する期間は、上記第１切替回路が上記第１受信回路を切替選択する、
   請求項１に記載の信号伝達回路。
3. 上記第１回路は、上記第１受信回路からの出力信号を設定時間遅延させた遅延信号を出力する第１遅延回路と、上記第１送信回路に入力される上記信号Ａを、上記第１入力信号と上記第１遅延回路からの上記遅延信号との間で切り替え選択すると共に、該遅延信号を選択時に上記第１受信回路からの出力信号を第１出力信号として上記第１回路から出力する第３切替回路とをさらに備え、
   上記第２回路は、上記第２受信回路からの出力信号を上記第２送信回路に入力される上記信号Ｂと比較して異常を検出し第２異常信号を出力する第２異常検出回路と、上記第２送信回路に入力される上記信号Ｂを、上記第２回路に入力される第２入力信号と上記第２遅延回路からの上記遅延信号との間で切り替え選択すると共に、該遅延信号を選択時に上記第２受信回路からの出力信号を上記第２出力信号として上記第２回路から出力する第４切替回路とをさらに備えて、
   上記信号伝達回路が双方向の信号伝達機能を有し、
   上記第２回路に入力される上記第２入力信号が上記信号Ｂとして上記第２送信回路に入力されると、該第２送信回路からの送信信号を上記絶縁トランスを介して上記第１回路の上記第１受信回路にて受信し、該第１受信回路の出力信号を上記第１出力信号として上記第１回路から出力すると共に、
   上記第１回路の上記第１遅延回路で遅延された上記遅延信号を上記信号Ａとして上記第１送信回路に入力し、該第１送信回路からの送信信号を上記絶縁トランスを介して上記第２回路の上記第２受信回路にて受信し、上記第２受信回路の出力信号および上記信号Ｂに基づき上記第２異常検出回路が出力する上記第２異常信号を上記第２回路から出力する、請求項１に記載の信号伝達回路。
4. 上記第３切替回路が上記第１入力信号を選択する期間は、上記第４切替回路が上記第２遅延回路からの上記遅延信号を選択し、上記第３切替回路が上記第１遅延回路からの上記遅延信号を選択する期間は、上記第４切替回路が上記第２入力信号を選択する、
   請求項３に記載の信号伝達回路。
5. 上記信号Ａの論理値の変化に応じて上記第１切替回路が制御され、上記信号Ｂの論理値の変化に応じて上記第２切替回路が制御され、
   上記第１切替回路が上記第１送信回路を切替選択する期間は、上記第２切替回路が上記第２受信回路を切替選択し、
   上記第２切替回路が上記第２送信回路を切替選択する期間は、上記第１切替回路が上記第１受信回路を切替選択する、
   請求項３に記載の信号伝達回路。
6. 上記第１受信回路、上記第２受信回路は、それぞれ入力側にキャパシタを備え、該各キャパシタを介して上記第１コイル、上記第２コイルからの信号を受信する、
   請求項１から請求項５のいずれか１項に記載の信号伝達回路。
7. 上記第１送信回路は、上記信号Ａの立ち上がり、立ち下がりを検出して生成した各第１エッジ検出信号における立ち上がりを更に検出した２種の信号を、上記第１コイルの一端、他端にそれぞれ送信し、
   上記第２送信回路は、上記信号Ｂの立ち上がり、立ち下がりを検出して生成した各第２エッジ検出信号における立ち上がりを更に検出した２種の信号を、上記第２コイルの一端、他端にそれぞれ送信し、
   上記第１受信回路は、上記第１コイルの一端、他端からの各信号を受信して２値信号を生成し、
   上記第２受信回路は、上記第２コイルの一端、他端からの各信号を受信して２値信号を生成する、
   請求項１から請求項５のいずれか１項に記載の信号伝達回路。
8. 上記第１送信回路が生成する上記第１エッジ検出信号が上記第１切替回路を制御し、上記第２送信回路が生成する上記第２エッジ検出信号が上記第２切替回路を制御し、上記第１エッジ検出信号と上記第２エッジ検出信号とは重なる期間が無い、
   請求項７に記載の信号伝達回路。
9. 上記第１異常検出回路は、上記第１受信回路からの出力信号の立ち上がり、立ち下がりの各タイミングで上記信号Ａとの比較により異常を検出して各異常検出信号を出力すると共に上記第１異常信号を出力するものであり、
   上記第１回路は、上記各異常検出信号に基づいて異常訂正信号を生成して上記第１コイルへ送信する第１補助送信回路を備え、上記第１送信回路および上記第１補助送信回路からの双方から上記第１コイルへ送信する、
   請求項１または請求項２に記載の信号伝達回路。
10. 上記第２回路は、第２グリッジフィルタを備え、該第２グリッジフィルタを介して上記第２出力信号を出力することで、上記第２出力信号内の設定パルス幅以下の短パルス信号を除去すると共に、上記第２出力信号を上記設定パルス幅の時間分遅延させる、
    請求項９に記載の信号伝達回路。
11. 上記第１異常検出回路は、上記第１受信回路からの出力信号の立ち上がり、立ち下がりの各タイミングで上記信号Ａとの比較により異常を検出して各異常検出信号を出力すると共に上記第１異常信号を出力するものであり、
    上記第１回路は、上記各異常検出信号に基づいて異常訂正信号を生成して上記第１コイルへ送信する第１補助送信回路を備え、上記第１送信回路および上記第１補助送信回路からの双方から上記第１コイルへ送信し、
    上記第２異常検出回路は、上記第２受信回路からの出力信号の立ち上がり、立ち下がりの各タイミングで上記信号Ｂとの比較により異常を検出して各異常検出信号を出力すると共に上記第２異常信号を出力するものであり、
    上記第２回路は、上記各異常検出信号に基づいて異常訂正信号を生成して上記第２コイルへ送信する第２補助送信回路を備え、上記第２送信回路および上記第２補助送信回路からの双方から上記第２コイルへ送信する、
    請求項３から請求項５のいずれか１項に記載の信号伝達回路。
12. 上記第１回路は、第１グリッジフィルタを備え、該第１グリッジフィルタを介して上記第１出力信号を出力することで、上記第１出力信号内の設定パルス幅以下の短パルス信号を除去すると共に、上記第１出力信号を上記設定パルス幅の時間分遅延させ、
    上記第２回路は、第２グリッジフィルタを備え、該第２グリッジフィルタを介して上記第２出力信号を出力することで、上記第２出力信号内の設定パルス幅以下の短パルス信号を除去すると共に、上記第２出力信号を上記設定パルス幅の時間分遅延させる、
    請求項１１に記載の信号伝達回路。
13. 信号伝達方向を制御する方向制御部を備え、該方向制御部からの制御信号により上記第３切替回路、上記第４切替回路が動作すると共に、上記第１異常検出回路、第２異常検出回路が動作する、
    請求項３から請求項５のいずれか１項に記載の信号伝達回路。
14. 上記信号伝達回路は、電力半導体スイッチング素子の制御部と駆動回路との間に接続されて、上記制御部と上記駆動回路とを絶縁し、上記制御部からの制御信号を上記第１入力信号として入力して上記第２出力信号として上記駆動回路に出力すると共に、上記第１異常信号を上記制御部に出力する、
    請求項１から請求項５のいずれか１項に記載の信号伝達回路。
15. 電力半導体スイッチング素子と、
    上記電力半導体スイッチング素子を駆動する駆動回路と、
    上記電力半導体スイッチング素子を制御する制御信号を生成する制御部と、
    上記制御部と上記駆動回路との間に接続されて、上記制御部と上記駆動回路とを絶縁し、上記制御部からの制御信号を上記駆動回路に伝達する信号伝達回路とを備えた電力変換装置において、
    上記信号伝達回路は、
    第１コイルおよび第２コイルを有する絶縁トランスと、上記第１コイルに接続される第１回路と、上記第２コイルに接続される第２回路とを備え、
    上記第１回路は、入力される信号Ａの論理値の変化に応じて上記第１コイルへの送信信号を生成して出力する第１送信回路と、上記第１コイルからの信号を受信して論理値の２値信号に復調して出力する第１受信回路と、上記第１コイルの接続先を上記第１送信回路と上記第１受信回路との間で切り替える第１切替回路と、上記第１受信回路からの出力信号を上記第１送信回路に入力される上記信号Ａと比較して異常を検出し第１異常信号を出力する第１異常検出回路とを備え、
    上記第２回路は、入力される信号Ｂの論理値の変化に応じて上記第２コイルへの送信信号を生成して出力する第２送信回路と、上記第２コイルからの信号を受信して論理値の２値信号に復調して出力する第２受信回路と、上記第２コイルの接続先を上記第２送信回路と上記第２受信回路との間で切り替える第２切替回路と、上記第２受信回路からの出力信号を設定時間遅延させた遅延信号を出力する第２遅延回路とを備え、
    上記第１回路に入力される上記制御部からの制御信号を上記信号Ａとして上記第１送信回路に入力し、該第１送信回路からの送信信号を上記絶縁トランスを介して上記第２回路の上記第２受信回路にて受信し、該第２受信回路の出力信号を上記第２回路から上記駆動回路に出力すると共に、
    上記第２回路の上記第２遅延回路で遅延された上記遅延信号を上記信号Ｂとして上記第２送信回路に入力し、該第２送信回路からの送信信号を上記絶縁トランスを介して上記第１回路の上記第１受信回路にて受信し、上記第１受信回路の出力信号および上記信号Ａに基づき上記第１異常検出回路が出力する上記第１異常信号を上記第１回路から上記制御部に出力する、
    電力変換装置。
16. 上記信号伝達回路において、
    上記第１回路は、上記第１受信回路からの出力信号を設定時間遅延させた遅延信号を出力する第１遅延回路と、上記第１送信回路に入力される上記信号Ａを、上記制御信号と上記第１遅延回路からの上記遅延信号との間で切り替え選択すると共に、該遅延信号を選択時に上記第１受信回路からの出力信号を上記第１回路から出力する第３切替回路とをさらに備え、
    上記第２回路は、上記第２受信回路からの出力信号を上記第２送信回路に入力される上記信号Ｂと比較して異常を検出し第２異常信号を出力する第２異常検出回路と、上記第２送信回路に入力される上記信号Ｂを、上記第２回路に入力される入力信号と上記第２遅延回路からの上記遅延信号との間で切り替え選択すると共に、該遅延信号を選択時に上記第２受信回路からの出力信号を上記第２回路から出力する第４切替回路とをさらに備えて、
    双方向の信号伝達機能を有し、
    上記第２回路に入力される上記入力信号が上記信号Ｂとして上記第２送信回路に入力されると、該第２送信回路からの送信信号を上記絶縁トランスを介して上記第１回路の上記第１受信回路にて受信し、該第１受信回路の出力信号を上記第１回路から出力すると共に、
    上記第１回路の上記第１遅延回路で遅延された上記遅延信号を上記信号Ａとして上記第１送信回路に入力し、該第１送信回路からの送信信号を上記絶縁トランスを介して上記第２回路の上記第２受信回路にて受信し、上記第２受信回路の出力信号および上記信号Ｂに基づき上記第２異常検出回路が出力する上記第２異常信号を上記第２回路から出力する、
    請求項１５に記載の電力変換装置。
17. 上記駆動回路と上記電力半導体スイッチング素子とで構成されるパワーモジュールを備えた請求項１５または請求項１６に記載の電力変換装置。
18. 上記信号伝達回路と上記駆動回路と上記電力半導体スイッチング素子とで構成されるパワーモジュールを備えた請求項１５または請求項１６に記載の電力変換装置。
19. 上記制御部と上記信号伝達回路と上記駆動回路と上記電力半導体スイッチング素子とで構成されるパワーモジュールを備えた請求項１５または請求項１６に記載の電力変換装置。

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