JP5766299B2 - 信号伝達回路 - Google Patents

Description

本発明は、絶縁素子を介して信号を伝達する信号伝達回路に関する。

例えば、パワーデバイスでは、三相交流モータ等を駆動するために、電圧を直流から交流に変換するインバータが用いられる。インバータでは、交流モータに掛かる高電圧と制御ユニットとを電気的に絶縁する必要があり、これまでに絶縁素子としてフォトカプラが用いられてきた。

しかし、近年、トランスの小型化・薄膜化が進むにつれて、フォトカプラは、信頼性や消費電力、集積度、転送速度で優れるパルストランスや容量を用いた絶縁素子に置き換えられている。パルストランスには、絶縁性に加え、回路の小面積化によるコスト削減が求められる。

また、例えば、絶縁素子を介して信号を伝達する信号伝達回路は、三相交流モータ等で用いられるため、モータ等からのノイズによる誤出力を抑制する必要がある。

特開平７−２１３０５７号公報（特許文献１）は、絶縁型信号伝達用素子を開示する。特開平７−２１３０５７号公報（特許文献１）に開示された絶縁型信号伝達用素子は、薄膜トランスと第１パルス変換手段と第２パルス変換手段とで構成され、２次巻線に接続されている第２パルス変換手段の入力側には、アノード電極を共通接続した第一のダイオードと第二のダイオードとのカソード電極が各々接続され、その第一のダイオードと第二のダイオードとには各々抵抗が並列接続されている。そして、第一のダイオードと第二のダイオードとのアノード電極共通接続点が第一のＭＯＳトランジスタと第二のＭＯＳトランジスタとのソース電極および接地端子ＧＮＤに接続されている。

特開平７−２１３０５７号公報（特許文献１）に開示された絶縁型信号伝達用素子では、薄膜トランスの２次巻線に現れるパルス信号が正極性を示す（２次巻線の逆側は負極性を示す。）と、第一のダイオードは逆方向にバイアスされ、第二のダイオードは順方向にバイアスされるため、第二のダイオードがオン状態となり、第一のＭＯＳトランジスタのゲート電極と接地端子ＧＮＤの間の電圧は概ね０Ｖとなり、第一のＭＯＳトランジスタはオフ状態となり、２次巻線の正極性パルス電圧は、ほぼ第二のＭＯＳトランジスタのゲート電極と接地端子ＧＮＤ間に印加され、その第二のＭＯＳトランジスタがターンオンし、第２のパルス変換手段の出力端子ＯＵＴの電圧が０Ｖとなる。

一方、薄膜トランスの２次巻線に現れるパルス信号が負極性を示す（２次巻線の逆側は正極性を示す。）と、第一のダイオードは順方向にバイアスされ、第二のダイオードは逆方向にバイアスされるため、第一のダイオードはオン状態に、第二のダイオードはオフ状態になり、第二のＭＯＳトランジスタのゲート電極と接地端子ＧＮＤとの間の電圧が概ね０Ｖとなり、第二のＭＯＳトランジスタがオフ状態になり、２次巻線のパルス電圧はほぼ第一のＭＯＳトランジスタのゲート電極と接地端子ＧＮＤ間に印加され、その第一のＭＯＳトランジスタがターンオンし、第２パルス変換手段の出力端子ＯＵＴの電圧が高電圧となる。

以上のように、特開平７−２１３０５７号公報（特許文献１）に開示された絶縁型信号伝達用素子では、薄膜トランスの２次巻線が単一巻線で構成できるので、巻線の減少が可能であり、パルストランスとしての形状のより小型化を実現できる。

特開平７−２１３０５７号公報

しかしながら、特開平７−２１３０５７号公報（特許文献１）に開示された発明では、薄膜トランスの２次巻線を単一巻線で構成するため、薄膜トランスの２次巻線にＤＣバイアスを印加する抵抗を用いている。

この薄膜トランスの２次巻線にＤＣバイアスを印加する抵抗は、熱雑音を生じ、薄膜トランスの２次巻線の信号にノイズが生じることで、ノイズによる誤出力が発生する可能性がある。

更に、薄膜トランスの２次巻線に現れる信号の振幅は、２次巻線の抵抗によって減衰する。信号振幅の減衰を抑制するには、薄膜トランスの２次巻線の抵抗を大きくするか、薄膜トランスの巻線を増やす必要があり、２次巻線の抵抗を大きくすると、回路面積の拡大とノイズの増大が問題となり、薄膜トランスの巻線を増やすと、回路面積が拡大する。

本発明は、上記の問題点を鑑みてなされるものであり、回路面積の縮小やノイズによる誤出力を抑制した信号伝達回路の提供を目的とする。

本発明の信号伝達回路は、絶縁素子を介して信号を伝達する信号伝達回路において、入力信号を受け、入力信号をパルス信号に変換するパルス変換手段と、絶縁素子を含み、パルス変換手段からの出力を受け、対応する相補な第１および第２の出力信号を出力する絶縁回路と、第１の出力信号を増幅する第１のゲート接地回路と、第２の出力信号を増幅する第２のゲート接地回路と、ドレイン端子が第１のゲート接地回路の第１の出力信号を受けるノードに接続され、第１の出力信号を調整するための第１のＭＯＳトランジスタと、ドレイン端子が第２のゲート接地回路の第２の出力信号を受けるノードに接続され、第２の出力信号を調整する第２のＭＯＳトランジスタと、一端に電源ノードが接続され、他端に第１のＭＯＳトランジスタのソース端子と第２のＭＯＳトランジスタのソース端子とが接続された定電流源と、第１のゲート接地回路の出力と第２のゲート接地回路の出力とを比較するコンパレータとを備える。

本発明にかかる信号伝達回路は、抵抗に代わりゲート接地回路で薄膜トランスの出力端子に直流電圧を与えることで、抵抗による回路面積の拡大やノイズ耐性の劣化を抑制する。更に、第一のＭＯＳトランジスタと第二のＭＯＳトランジスタのそれぞれのゲート端子に接続されるバイアス端子の電圧を調整することで、薄膜トランスの出力端子の直流電圧や、ゲート接地回路の利得を調整し、信号伝達回路の誤出力を抑制することができる。

本発明の実施の形態１による信号伝達回路の構成を示す回路図である。 実施の形態１のパルス変換手段を示す構成例Ａの回路図（Ａ）およびその動作波形（Ｂ）を示す図である。 実施の形態１のパルス変換手段を示す構成例Ｂの回路図（Ａ）およびその動作波形（Ｂ）を示す図である。 実施の形態１のパルス変換手段を示す構成例Ｃの回路図（Ａ）およびその動作波形（Ｂ）を示す図である。 実施の形態１のパルス変換手段を示す構成例Ｄの回路図（Ａ）およびその動作波形（Ｂ）を示す図である。 実施の形態１における負荷回路１５の構成例Ａを示す回路図である。 実施の形態１における負荷回路１５の構成例Ｂを示す回路図である。 実施の形態１における負荷回路１５の構成例Ｃを示す回路図である。 パルス変換手段６に図２に示す構成例Ａを用いた場合の信号伝達回路１００の動作による各電圧の時間変化を示す図である。 本発明の実施の形態２による信号伝達回路２００の構成を示す回路図である。 パルス変換手段６に図５に示す構成例Ｄを用いた場合の信号伝達回路２００の動作による各電圧の時間変化を示す図である。 本発明の実施の形態３による信号伝達回路３００の構成を示す回路図である。 パルス変換手段６に図５に示す構成例Ｄを用いた場合の信号伝達回路３００の動作による各電圧の時間変化を示す図である。 本発明の実施の形態４による信号伝達回路４００の構成を示す回路図である。 パルス変換手段６に図５に示す構成例Ｄを用いた場合の信号伝達回路４００の動作による各電圧の時間変化を示す図である。

以下、本発明の実施の形態について、詳細に説明する。以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また、以下の回路は一回路例であり、これらに限定されない。

［実施の形態１］
図１は、本発明の実施の形態１による信号伝達回路の構成を示す回路図である。図１を参照して、信号伝達回路１００は、入力端子１および出力端子２を薄膜トランス５によって電気的に絶縁しながら、入力端子１に入力信号Ｄｉｎを入力し、出力端子２から出力信号Ｄｏｕｔとして復調する回路である。

信号伝達回路１００は、入力端子１と、出力端子２と、パルス変換手段６と、薄膜トランス５と、ＰＭＯＳトランジスタ８と、ＰＭＯＳトランジスタ９と、バイアス端子１７０１、１７０２と、定電流源１０と、ゲート接地回路１８，１９と、コンパレータ１６と、を備える。

パルス変換手段６は、その入力端子６ａに入力端子１が接続され、出力端子６ｂと出力端子６ｃに薄膜トランス５のそれぞれの入力端子５ａと入力端子５ｂとが個別に接続される。

薄膜トランス５において、入力端子５ａがパルス変換手段６の出力端子６ｂに接続され、入力端子５ｂがパルス変換手段６の出力端子６ｃに接続される。薄膜トランス５において、出力端子５ｃがゲート接地回路１８の入力端子１８ａに接続され、出力端子５ｄがゲート接地回路１９の入力端子１９ａに接続される。

ゲート接地回路１８は、負荷回路１５と、ＮＭＯＳトランジスタ１３と、定電流源１１とを含む。入力端子１８ａは、薄膜トランス５の出力端子５ｃおよびＰＭＯＳトランジスタ８のドレイン端子に接続される。出力端子１８ｂは、負荷回路１５とＮチャネルＭＯＳトランジスタ１３のドレインとの間に接続されるとともに、コンパレータの入力端子の一端に接続される。

ゲート接地回路１８のＮＭＯＳトランジスタ１３は、ゲート端子がバイアス端子７に接続され、ソース端子が定電流源１１の一端に接続され、ドレイン端子が負荷回路１５の端子１５ａに接続される。また、バイアス端子７には電圧ＶＢ１が印加される。

ゲート接地回路１８で用いる定電流源１１は、一端がＮＭＯＳトランジスタ１３のソース端子と薄膜トランス５の出力端子５ｃに接続され、もう一方の一端が基準電位４に接続される。

負荷回路１５は、端子１５ａがＮＭＯＳトランジスタ１３のドレイン端子に接続され、端子１５ｂが電圧源３に接続され、端子１５ｃがＮＭＯＳトランジスタ１４のドレイン端子に接続され、端子１５ｄが電圧源３に接続される。

ゲート接地回路１９は、ゲート接地回路１８と同じ構成であり、入力端子１９ａと出力端子１９ｂとの接続がゲート接地回路１８と異なり、その入力端子１９ａが薄膜トランス５の出力端子５ｄおよびＰＭＯＳトランジスタ９のドレイン端子に接続され、出力端子１９ｂがコンパレータの入力端子の他端に接続される。

ゲート接地回路１９のＮＭＯＳトランジスタ１４は、ゲート端子がバイアス端子７に接続され、ソース端子が定電流源１２の一端に接続され、ドレイン端子が負荷回路１５の端子１５ｃに接続される。また、バイアス端子７には電圧ＶＢ１が印加される。

ゲート接地回路１９の定電流源１２は、一端がＮＭＯＳトランジスタ１４のソース端子と薄膜トランス５の出力端子５ｄに接続され、もう一方の一端が基準電位４に接続される。

ＰＭＯＳトランジスタ８は、ゲート端子がバイアス端子１７０１に接続され、ソース端子が定電流源１０の一端に接続され、ドレイン端子が薄膜トランス５の出力端子５ｃおよびゲート接地回路１８の入力端子１８ａに接続される。

ＰＭＯＳトランジスタ９は、ゲート端子がバイアス端子１７０２に接続され、ソース端子が定電流源１０の一端に接続され、ドレイン端子が薄膜トランス５の出力端子５ｄおよびゲート接地回路１９の入力端子１９ａに接続される。

定電流源１０は、一端が電圧源３に接続され、もう一方の端子がＰＭＯＳトランジスタ８およびＰＭＯＳトランジスタ９のソース端子にそれぞれ接続される。

コンパレータ１６は、一方の入力端子がゲート接地回路１８の出力端子１８ｂに接続され、もう一方の入力端子がゲート接地回路１９の出力端子１９ｂに接続され、出力端子が信号伝達回路の出力端子２に接続される。

図２は、実施の形態１のパルス変換手段を示す構成例Ａの回路図（Ａ）およびその動作波形（Ｂ）を示す図である。

図２の（Ａ）は、実施の形態１におけるパルス変換手段６の構成例Ａを示す回路図であり、図２の（Ｂ）は、その動作波形である。パルス変換手段６は、図２の（Ａ）に示すように、バッファ回路６０１と、基準電位６０２とを含む。

バッファ回路６０１は、その入力端子がパルス変換手段６の入力端子６ａに接続され、その出力端子がパルス変換手段６の出力端子６ｂに接続される。基準電位６０２は、パルス変換手段６の出力端子６ｃに接続される。

図２の（Ｂ）に示すように、パルス変換手段６の構成例Ａの動作波形では、パルス変換手段６の入力端子６ａの電圧がロウからハイに変化すると、出力端子６ｂの電圧もロウからハイに変化する。出力端子６ｃの電圧は、基準電位６０２に接続しているため、基準電位のまま一定の電圧をとる。なお、パルス変換手段６の構成例Ａは、一回路例であり、これらに限定されない。

図３は、実施の形態１のパルス変換手段を示す構成例Ｂの回路図（Ａ）およびその動作波形（Ｂ）を示す図である。

図３を参照して、図３の（Ａ）は、実施の形態１におけるパルス変換手段６の構成例Ｂを示す回路図であり、図３の（Ｂ）は、その動作波形である。パルス変換手段６の構成例Ｂは、図３の（Ａ）に示すように、バッファ回路６０３と、バッファ回路６０４と、遅延回路６０５とを含む。

バッファ回路６０３は、入力端子がパルス変換手段６の入力端子６ａに接続され、出力端子がパルス変換手段６の出力端子６ｂに接続される。バッファ回路６０４は、入力端子が遅延回路６０５の出力端子に接続され、出力端子がパルス変換手段６の出力端子６ｃに接続される。

遅延回路６０５は、入力端子がパルス変換手段６の入力端子６ａとバッファ回路６０３の入力端子に接続され、出力端子がバッファ回路６０４の入力端子に接続される。遅延回路６０５による入力信号と出力信号との間の遅延する時間は、遅延時間τとする。

図３の（Ｂ）に示すように、パルス変換手段６の構成例Ｂの動作波形では、パルス変換手段６の入力端子６ａの電圧がロウからハイに変化すると、出力端子６ｂの電圧もロウからハイに変化する。出力端子６ｃには、遅延回路６０５による遅延時間τだけ遅延した信号が出力される。なお、パルス変換手段６の構成例Ｂは、一回路例であり、これらに限定されない。

図４は、実施の形態１のパルス変換手段を示す構成例Ｃの回路図（Ａ）およびその動作波形（Ｂ）を示す図である。図４を参照して、図４の（Ａ）は、実施の形態１におけるパルス変換手段６の構成例Ｃを示す回路図であり、図４の（Ｂ）は、その動作波形である。
パルス変換手段６の構成例Ｃは、図４の（Ａ）に示すように、立上りエッジ検出回路６０６と、立上りエッジ検出回路６０７と、インバータ６０８とを含む。

立上りエッジ検出回路６０６は、入力端子がパルス変換手段６の入力端子６ａに接続され、出力端子がパルス変換手段６の出力端子６ｂに接続される。立上りエッジ検出回路６０７は、入力端子がインバータ６０８の出力端子に接続され、出力端子がパルス変換手段６の出力端子６ｃに接続される。

インバータ６０８は、入力端子がパルス変換手段６の入力端子６ａに接続され、出力端子が立上りエッジ検出回路６０７の入力端子に接続される。

図４の（Ｂ）に示すように、パルス変換手段６の構成例Ｃの動作波形では、パルス変換手段６の入力端子６ａの電圧がロウからハイに変化すると、立上りエッジ検出回路６０６は立上りエッジを検出し、出力端子６ｂにパルス波形が出力される。

一方、立上りエッジ検出回路６０７は、入力端子６ａの電圧をインバータ６０８で反転した信号の立上りエッジを検出し、出力端子６ｃにパルス波形を出力する。なお、パルス変換手段６の構成例Ｃは、一回路例であり、これらに限定されない。

図５は、実施の形態１のパルス変換手段を示す構成例Ｄの回路図（Ａ）およびその動作波形（Ｂ）を示す図である。図５を参照して、図５の（Ａ）は、実施の形態１におけるパルス変換手段６の構成例Ｄを示す回路図であり、図５の（Ｂ）は、その動作波形である。
パルス変換手段６の構成例Ｄは、図５の（Ａ）に示すように、バッファ回路６０９と、インバータ６１０とを含む。

バッファ回路６０９は、入力端子がパルス変換手段６の入力端子６ａに接続され、出力端子がパルス変換手段６の出力端子６ｂに接続される。

インバータ６１０は、入力端子がパルス変換手段６の入力端子６ａに接続され、出力端子がパルス変換手段６の出力端子６ｃに接続される。

図５の（Ｂ）に示すように、パルス変換手段６の構成例Ｄの動作波形では、パルス変換手段６の入力端子６ａの電圧がロウからハイに変化すると、出力端子６ｂの電圧もロウからハイに変化する。出力端子６ｃには、インバータ６１０を用いて入力端子６ａの電圧が反転した電圧が出力される。なお、パルス変換手段６の構成例Ｄは、一回路例であり、これらに限定されない。

図６は、実施の形態１における負荷回路１５の構成例Ａを示す回路図である。図６を参照して、負荷回路１５の構成例Ａは、抵抗１５０１と、抵抗１５０２とを含む。

抵抗１５０１のそれぞれの一端は、負荷回路１５の端子１５ａと端子１５ｂとの間にそれぞれ接続され、抵抗１５０２のそれぞれの一端は、負荷回路１５の端子１５ｃと端子１５ｄとにそれぞれ接続される。なお、負荷回路１５の構成例Ａは、一回路例であり、これらに限定されない。

図７は、実施の形態１における負荷回路１５の構成例Ｂを示す回路図である。図７を参照して、負荷回路１５の構成例Ｂは、ＰＭＯＳトランジスタ１５０３と、ＰＭＯＳトランジスタ１５０４とを含む。

ＰＭＯＳトランジスタ１５０３は、ゲート端子がＭＯＳトランジスタ１５０３のドレイン端子および負荷回路１５の端子１５ａに接続され、ドレイン端子が負荷回路１５の端子１５ａに接続され、ソース端子が負荷回路１５の端子１５ｂに接続される。

ＰＭＯＳトランジスタ１５０４は、ゲート端子がＭＯＳトランジスタ１５０４のドレイン端子および負荷回路１５の端子１５ｃに接続され、ドレイン端子が負荷回路１５の端子１５ｃに接続され、ソース端子が負荷回路１５の端子１５ｄに接続される。

また、ＰＭＯＳトランジスタ１５０３，１５０４の代わりにそれぞれダイオードを配置してもよい。なお、負荷回路１５の構成例Ｂは、一回路例であり、これらに限定されない。

図８は、実施の形態１における負荷回路１５の構成例Ｃを示す回路図である。図８を参照して、負荷回路１５の構成例Ｃは、定電流源１５０５と、定電流源１５０６とを含む。

定電流源１５０５は、負荷回路１５の端子１５ａと端子１５ｂとの間に接続される。また、定電流源１５０６は、負荷回路１５の端子１５ｃと端子１５ｄとの間に接続される。
なお、負荷回路１５の構成例Ｃは、一回路例であり、これらに限定されない。

図９は、パルス変換手段６に図２に示す構成例Ａを用いた場合の信号伝達回路１００の動作による各電圧の時間変化を示す図である。図９を参照して、信号伝達回路１００の動作について説明する。

図９の（Ａ）は、デジタル信号である入力信号Ｄｉｎの波形を示す。図９の（Ｂ）は、ノード２０およびノード２１の電圧波形を示す。図９の（Ｃ）は、ノード２２およびノード２３の電圧波形を示す。図９の（Ｄ）は、出力信号Ｄｏｕｔの波形を示す。

図９の（Ａ）に示されるように、時刻Ｔ１のときにこの入力信号Ｄｉｎの論理レベルは、ロウからハイに立上り、時刻Ｔ２のときにハイからロウに立下がる。そして、再び、（時刻Ｔ３−時刻Ｔ１）周期ごとに同じ信号変化を繰返す。

入力信号Ｄｉｎがロウからハイに立ち上がるとき（時刻Ｔ１のとき）、図９の（Ｂ）に示されるように、薄膜トランス５の出力端子５ｃに接続されるノード２０には、微小な信号変化が生じる。このとき、薄膜トランス５の出力端子５ｄに接続されるノード２１には、ノード２０に生じた信号の極性が反転した差動信号が生じる。すなわち時間Ｔ１−Ｔ２間において、ノード２０，２１に流れる出力信号は互いに相補な信号となる。

更に、入力信号Ｄｉｎがハイからロウに立ち下がるとき（時刻Ｔ２のとき）、薄膜トランス５の出力端子５ｃに接続されるノード２０には、先ほどの入力信号Ｄｉｎがロウからハイに立ち上がるときに生じたノード２０の微弱な信号変化と逆相の信号が生じる。すなわち時間Ｔ１−Ｔ２間と時間Ｔ２−Ｔ３間において、ノード２０に流れる出力信号は、互いに逆相になる。

また、薄膜トランス５の出力端子５ｄに接続されるノード２１には、先ほどと同じようにノード２０に生じた信号の極性が反転した差動信号が生じる。すなわち時間Ｔ２−Ｔ３間において、ノード２０，２１に流れる出力信号は互いに相補な信号となる。

薄膜トランス５の出力端子５ｃ（ノード２０）に生じた信号は、ゲート接地回路１８の入力端子１８ａに入力され、増幅された信号がその出力端子１８ｂから出力される。

また、薄膜トランス５の出力端子５ｄ（ノード２１）に生じた信号は、ゲート接地回路１９の入力端子１９ａに入力され、増幅された信号がその出力端子１９ｂから出力される。

差動で増幅されたゲート接地回路１８の出力端子１８ｂの信号およびゲート接地回路１９の出力端子１９ｂの信号は、図９の（Ｃ）に示されるように、時刻Ｔ１のときに、コンパレータ１６のそれぞれの入力端子に入力され、コンパレータ１６の出力として論理レベルを確定する。

コンパレータ１６の出力信号は、図９の（Ｄ）に示されるように、時刻Ｔ１のときに信号伝達回路１００の出力端子２の出力信号Ｄｏｕｔであり、デジタル信号である入力信号Ｄｉｎを復調して出力する。

薄膜トランス５の出力端子５ｃ（ノード２０）の信号の直流電圧は、ゲート接地回路１８の定電流源１１およびＮＭＯＳトランジスタ１３で構成されるカスコード回路によって一義的に決まる。

また、薄膜トランス５の出力端子５ｄ（ノード２１）の信号の直流電圧は、ゲート接地回路１９の定電流源１２およびＮＭＯＳトランジスタ１４で構成されるカスコード回路によって一義的に決まる。

薄膜トランス５のそれぞれの出力端子５ｃ（ノード２０）および５ｄ（ノード２１）の直流電圧は、プロセスばらつきによって、電位差が生じる。この電位差によって、ゲート接地回路１８およびゲート接地回路１９で増幅する差動信号に電位差が生じることで、信号伝達回路１００が誤出力する可能性がある。

しかしながら、本実施の形態１では、バイアス端子１７０１およびバイアス端子１７０２を用いてＰＭＯＳトランジスタ８およびＰＭＯＳトランジスタ９のそれぞれのゲート端子の電圧ＶＢ２およびＶＢ３の電位差を調整することで、薄膜トランス５のそれぞれの出力端子５ｃ（ノード２０）および出力端子５ｄ（ノード２１）の直流電圧を調整することができ、プロセスばらつきによって生じるノード２０およびノード２１の電位差を小さくすることで、信号伝達回路１００の誤出力を抑制することができる。

プロセスばらつきが無く、薄膜トランス５の出力端子５ｃ（ノード２０）および出力端子５ｄ（ノード２１）の直流電圧が等しい場合であって、バイアス端子１７０１の電圧ＶＢ２よりバイアス端子１７０２の電圧ＶＢ３が高いときには、薄膜トランス５の出力端子５ｃ（ノード２０）の電圧より５ｄ（ノード２１）の電圧が低くなる。また、バイアス端子１７０１の電圧ＶＢ２よりバイアス端子１７０２の電圧ＶＢ３が低いときには、薄膜トランス５の出力端子５ｃ（ノード２０）の電圧より５ｄ（ノード２１）の電圧が高くなる。

このように、ＰＭＯＳトランジスタ８およびＰＭＯＳトランジスタ９のそれぞれのゲート端子の電圧ＶＢ２および電圧ＶＢ３の電位差を調整することで、プロセスばらつきを減少させることができる。

従って、プロセスばらつきによって、ノード２０およびノード２１の直流電圧に電位差が生じた場合、バイアス端子１７０１の電圧ＶＢ２およびバイアス端子１７０２の電圧ＶＢ３の電位差を調整することで、ノード２０およびノード２１の電位差を小さくすることができる。

更に、バイアス端子１７０１およびバイアス端子１７０２を用いてＰＭＯＳトランジスタ８およびＰＭＯＳトランジスタ９のそれぞれのゲート端子の電圧ＶＢ２および電圧ＶＢ３の電位差を変えずに、その電圧ＶＢ２および電圧ＶＢ３を調整することで、ゲート接地回路１８およびゲート接地回路１９の利得とそれぞれの出力端子１８ｂおよび出力端子１９ｂの出力直流電圧とを調整することができる。

バイアス端子１７０１の電圧ＶＢ２およびバイアス端子１７０２の電圧ＶＢ３の電位差を変えずに、その電圧ＶＢ２および電圧ＶＢ３を小さくすると、ゲート接地回路１８およびゲート接地回路１９の利得は大きくなり、それぞれの出力端子１８ｂおよび出力端子１９ｂの出力直流電圧は、大きくなる。

バイアス端子１７０１の電圧ＶＢ２とバイアス端子１７０２の電圧ＶＢ３との電位差を変えずに、その電圧ＶＢ２および電圧ＶＢ３を大きくすると、ゲート接地回路１８およびゲート接地回路１９の利得は小さくなり、それぞれの出力端子１８ｂおよび出力端子１９ｂの直流電圧は、小さくなる。

このように、バイアス端子１７０１およびバイアス端子１７０２の電圧ＶＢ２および電圧ＶＢ３の電位差を変えずに、その電圧ＶＢ２および電圧ＶＢ３を調整することで、ゲート接地回路１８およびゲート接地回路１９のそれぞれの出力端子１８ｂおよび出力端子１９ｂの信号振幅および出力直流電圧を調整できる。

その結果、ゲート接地回路１８およびゲート接地回路１９のそれぞれの出力端子１８ｂと出力端子１９ｂとの信号振幅の飽和を抑制することができる。また、接続するコンパレータ１６への最適な入力直流電圧に調整することで、信号伝達回路１００の誤出力を抑制することができる。

このように、実施の形態１の信号伝達回路１００では、薄膜トランス５のそれぞれの出力端子５ｃ（ノード２０）および５ｄ（ノード２１）の直流電圧をゲート接地回路１８およびゲート接地回路１９で用いる定電流源とＮＭＯＳトランジスタで構成されるカスコード回路とから与えることで、特開平７−２１３０５７号公報（特許文献１）の抵抗を用いた場合に比べ、抵抗による信号振幅の低下や抵抗の熱雑音によるノイズ耐性の低下を抑制することができる。

また、実施の形態１の信号伝達回路１００では、パルス変換手段６の電流量を増大させることなく抵抗による信号振幅の低下を抑制する。実施の形態１の信号伝達回路１００では、また薄膜トランス５の巻線を増やすことなく抵抗による信号振幅の低下を抑制する。

すなわち、実施の形態１の信号伝達回路１００では、消費電流を増やさずに、そして、薄膜トランス５の巻線を増やすことによる回路面積の拡大を行わずに、薄膜トランス５のそれぞれの出力端子に直流電圧を与えることができる。

また、信号伝達回路１００では、バイアス端子１７０１およびバイアス端子１７０２を用いてＰＭＯＳトランジスタ８のゲート端子およびＰＭＯＳトランジスタ９のゲート端子の電位差を調整することで、薄膜トランス５のそれぞれの出力端子５ｃ（ノード２０）および出力端子５ｄ（ノード２１）の直流電圧を調整することができる。

また、プロセスばらつきによって生じる薄膜トランス５の出力端子５ｃ（ノード２０）および出力端子５ｄ（ノード２１）の電位差を小さくすることで、その電位差による信号伝達回路１００の誤出力を抑制することができる。

また、信号伝達回路１００では、バイアス端子１７０１およびバイアス端子１７０２を用いてＰＭＯＳトランジスタ８のゲート端子の電圧ＶＢ２およびＰＭＯＳトランジスタ９のゲート端子の電圧ＶＢ３の電位差を変えずに、その電圧ＶＢ２および電圧ＶＢ３を大きく、もしくは小さくすることで、ゲート接地回路１８およびゲート接地回路１９の利得と出力直流電圧とを調整することができ、ゲート接地回路１８およびゲート接地回路１９のそれぞれの出力端子１８ｂおよび出力端子１９ｂの信号振幅の飽和を抑制し、接続するコンパレータ１６への最適な入力直流電圧に調整することで、信号伝達回路１００の誤出力を抑制することができる。

［実施の形態２］
図１０は、本発明の実施の形態２による信号伝達回路２００の構成を示す回路図である。図１０を参照して、実施の形態２の信号伝達回路２００は、入力端子１および出力端子２を容量２４０１および容量２４０２によって電気的に絶縁しながら、入力信号Ｄｉｎを出力端子２に出力信号Ｄｏｕｔとして復調する回路である。

図１の信号伝達回路１００と比較しつつ、信号伝達回路２００を説明する。信号伝達回路２００は、信号伝達回路１００の薄膜トランス５に代えて、容量２４０１および容量２４０２を加える。本実施の形態２の信号伝達回路２００においては、容量２４０１と容量２４０２を用いることで、実施の形態１の効果に加えて、回路面積の低減や製造プロセス工程の低減によるコスト削減が可能である。

信号伝達回路２００は、入力端子１と、出力端子２と、パルス変換手段６と、容量２４０１と、容量２４０２と、バイアス端子１７０１と、バイアス端子１７０２と、ＰＭＯＳトランジスタ８と、ＰＭＯＳトランジスタ９と、定電流源１０と、ゲート接地回路１８と、ゲート接地回路１９と、コンパレータ１６と、を備える。本実施の形態２において、入力端子１と、出力端子２と、パルス変換手段６と、バイアス端子１７０１と、バイアス端子１７０２と、ＰＭＯＳトランジスタ８と、ＰＭＯＳトランジスタ９と、定電流源１０と、ゲート接地回路１８と、ゲート接地回路１９と、コンパレータ１６は、実施の形態１による信号伝達回路１００の対応する構成要素と同じ構成要素でもかまわない。

容量２４０１は、端子２４ａがパルス変換手段６の出力端子６ｂに接続され、端子２４ｃがゲート接地回路１８の入力端子１８ａに接続される。

容量２４０２は、端子２４ｂがパルス変換手段６の出力端子６ｃに接続され、端子２４ｄがゲート接地回路１９の入力端子１９ａに接続される。

なお、信号伝達回路２００の他の構成は、信号伝達回路１００の構成と同様なため、ここでは説明は繰返さない。

図１１は、パルス変換手段６に図５に示す構成例Ｄを用いた場合の信号伝達回路２００の動作による各電圧の時間変化を示す図である。図１１を参照して、信号伝達回路２００の動作について説明する。

図１１の（Ａ）は、デジタル信号である入力信号Ｄｉｎの波形を示す。図１１の（Ｂ）は、ノード２０およびノード２１の電圧波形を示す。図１１の（Ｃ）は、ノード２２およびノード２３の電圧波形を示す。図１１の（Ｄ）は、出力信号Ｄｏｕｔの波形を示す。

図１１の（Ａ）に示されるように、時刻Ｔ１のときにこの入力信号Ｄｉｎの論理レベルは、時間経過でロウからハイに立上り、時刻Ｔ２のときにハイからロウに立下がる。そして、再び、（時刻Ｔ３−時刻Ｔ１）周期ごとに同じ信号変化を繰返す。

入力信号Ｄｉｎがロウからハイに立ち上がるとき（時刻Ｔ１のとき）、図１１の（Ｂ）に示されるように、容量２４０１の端子２４ｃのノード２０には、微小な信号変化が生じる。このとき、容量２４０２の端子２４ｄのノード２１には、ノード２０に生じた信号の極性が反転した差動信号が生じる。すなわち時間Ｔ１−Ｔ２間において、ノード２０，２１に流れる出力信号は互いに相補な信号となる。

更に、入力信号Ｄｉｎがハイからロウに立ち下がるとき（時刻Ｔ２のとき）、容量２４０１の端子２４ｃのノード２０には、先ほどの入力信号Ｄｉｎがロウからハイに立ち上がるときに生じたノード２０の微弱な信号変化と逆相の信号が生じる。すなわち時間Ｔ１−Ｔ２間と時間Ｔ２−Ｔ３間において、ノード２０に流れる出力信号は、互いに逆相になる。

また、容量２４０２の端子２４ｄのノード２１には、先ほどと同じようにノード２０に生じた信号の極性が反転した差動信号が生じる。すなわち時間Ｔ２−Ｔ３間において、ノード２０，２１に流れる出力信号は互いに相補な信号となる。

容量２４０１の端子２４ｃ（ノード２０）に生じた信号は、ゲート接地回路１８の入力端子１８ａに入力され、増幅された信号がその出力端子１８ｂから出力される。また、容量２４０２の端子２４ｄ（ノード２１）に生じた信号は、ゲート接地回路１９の入力端子１９ａに入力され、増幅された信号がその出力端子１９ｂから出力される。

差動で増幅されたゲート接地回路１８の出力端子１８ｂの信号およびゲート接地回路１９の出力端子１９ｂの信号は、図１１の（Ｃ）に示されるように、時刻Ｔ１のときに、コンパレータ１６のそれぞれの入力端子に入力され、コンパレータ１６の出力として論理レベルを確定する。

コンパレータ１６の出力信号は、図１１の（Ｄ）に示されるように、時刻Ｔ１のときに信号伝達回路２００の出力端子２の出力信号Ｄｏｕｔであり、デジタル信号である入力信号Ｄｉｎを復調して出力する。

このような構成を取ることにより、信号伝達回路２００は、信号伝達回路１００と同等の効果を有し、さらに、信号伝達回路１００との比較において、薄膜トランス５を容量２４０１および容量２４０２に置き換えることで、回路面積の低減や製造プロセス工程の低減によるコスト削減が可能である。

［実施の形態３]
図１２は、本発明の実施の形態３による信号伝達回路３００の構成を示す回路図である。図１２を参照して、実施の形態３の信号伝達回路３００は、入力端子１および出力端子２を薄膜トランス５によって電気的に絶縁しながら、入力端子１に入力信号Ｄｉｎを入力し、出力端子２から出力信号Ｄｏｕｔとして復調する回路である。

図１の信号伝達回路１００と比較しつつ、信号伝達回路３００を説明する。信号伝達回路３００は、信号伝達回路１００のバイアス端子１７０１をＰＭＯＳトランジスタ９のドレイン端子に接続し、バイアス端子１７０２をＰＭＯＳトランジスタ８のドレイン端子に接続する。本実施の形態３の信号伝達回路３００においては、ＰＭＯＳトランジスタ８０１とＰＭＯＳトランジスタ９０１のゲート端子へのバイアス電圧をそれぞれＰＭＯＳトランジスタ９０１とＰＭＯＳトランジスタ８０１のドレイン端子から与えることで、バイアス端子の削減や薄膜トランス５の出力振幅をより増大することができる。

信号伝達回路３００は、入力端子１と、出力端子２と、パルス変換手段６と、薄膜トランス５と、ＰＭＯＳトランジスタ８０１と、ＰＭＯＳトランジスタ９０１と、定電流源１０と、ゲート接地回路１８と、ゲート接地回路１９と、コンパレータ１６と、を備える。本実施の形態３において、入力端子１と、出力端子２と、パルス変換手段６と、薄膜トランス５と、定電流源１０と、ゲート接地回路１８と、ゲート接地回路１９と、コンパレータ１６は、実施の形態１による信号伝達回路１００の対応する構成要素と同じでかまわない。

ＰＭＯＳトランジスタ８０１は、ゲート端子がＰＭＯＳトランジスタ９０１のドレイン端子に接続され、ソース端子が定電流源１０の一端に接続され、ドレイン端子が薄膜トランス５の出力端子５ｃおよびゲート接地回路１８の入力端子１８ａに接続される。

ＰＭＯＳトランジスタ９０１は、ゲート端子がＰＭＯＳトランジスタ８０１のドレイン端子に接続され、ソース端子が定電流源１０の一端に接続され、ドレイン端子が薄膜トランス５の出力端子５ｄおよびゲート接地回路１９の入力端子１９ａに接続される。

なお、信号伝達回路３００の他の構成は、信号伝達回路１００の構成と同様なため、ここでは説明は繰返さない。

図１３は、パルス変換手段６に図５に示す構成例Ｄを用いた場合の信号伝達回路３００の動作による各電圧の時間変化を示す図である。図１３を参照して、信号伝達回路３００の動作について説明する。

図１３の（Ａ）は、デジタル信号である入力信号Ｄｉｎの波形を示す。図１３の（Ｂ）は、ノード２０１およびノード２１１の電圧波形を示す。図１３の（Ｃ）は、ノード２２およびノード２３の電圧波形を示す。図１３の（Ｄ）は、出力信号Ｄｏｕｔの波形を示す。

図１３の（Ａ）に示されるように、時刻Ｔ１のときにこの入力信号Ｄｉｎの論理レベルは、ロウからハイに立上り、時刻Ｔ２のときにハイからロウに立下がる。そして、再び、（時刻Ｔ３−時刻Ｔ１）周期ごとに同じ信号変化を繰返す。

入力信号Ｄｉｎがロウからハイに立ち上がるとき（時刻Ｔ１のとき）、図１３の（Ｂ）に示されるように、薄膜トランス５の出力端子５ｃに接続されるノード２０１には、微小な信号変化が生じる。このとき、薄膜トランス５の出力端子５ｄに接続されるノード２１１には、ノード２０１に生じた信号の極性が反転した差動信号が生じる。すなわち時間Ｔ１−Ｔ２間において、ノード２０１，２１１に流れる出力信号は互いに相補な信号となる。

更に、入力信号Ｄｉｎがロウからハイに立ち上がるとき（時刻Ｔ１のとき）、図１３の（Ｅ）に示されるように、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８は、ノード２１１の信号変化によって増大し、ＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９は、ノード２０１の信号変化によって減少する。すなわち時間Ｔ１−Ｔ２間において、ノード２０１、２１１に流れる相補な出力信号変化によって、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８とＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９は、互いに相補な変化となり、信号伝達回路１００と比較して、ノード２０１、２１１に流れる出力信号の電位差は大きくなる。

また、入力信号Ｄｉｎがハイからロウに立ち下がるとき（時刻Ｔ２のとき）、薄膜トランス５の出力端子５ｃに接続されるノード２０１には、先ほどの入力信号Ｄｉｎがロウからハイに立ち上がるときに生じたノード２０１の微弱な信号変化と逆相の信号が生じる。すなわち時間Ｔ１−Ｔ２間と時間Ｔ２−Ｔ３間において、ノード２０１に流れる出力信号は、互いに逆相になる。

また、薄膜トランス５の出力端子５ｄに接続されるノード２１１には、先ほどと同じようにノード２０１に生じた信号の極性が反転した差動信号が生じる。すなわち時間Ｔ２−Ｔ３間において、ノード２０１，２１１に流れる出力信号は互いに相補な信号となる。

更に、入力信号Ｄｉｎがハイからロウに立ち下がるとき（時刻Ｔ２のとき）、図１３の（Ｅ）に示されるように、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８は、ノード２１１の信号変化によって減少し、ＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９は、ノード２０１の信号変化によって増大する。すなわち時間Ｔ２−Ｔ３間において、ノード２０１、２１１に流れる相補な出力信号変化によって、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８とＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９は、時間Ｔ１−Ｔ２間とは逆相で相補な変化となり、信号伝達回路１００と比較して、ノード２０１、２１１に流れる出力信号の電位差は大きくなる。

薄膜トランス５の出力端子５ｃ（ノード２０１）に生じた信号は、ゲート接地回路１８の入力端子１８ａに入力され、増幅された信号がその出力端子１８ｂから出力される。

また、薄膜トランス５の出力端子５ｄ（ノード２１１）に生じた信号は、ゲート接地回路１９の入力端子１９ａに入力され、増幅された信号がその出力端子１９ｂから出力される。

差動で増幅されたゲート接地回路１８の出力端子１８ｂの信号およびゲート接地回路１９の出力端子１９ｂの信号は、図１３の（Ｃ）に示されるように、時刻Ｔ１のときに、コンパレータ１６のそれぞれの入力端子に入力され、コンパレータ１６の出力として論理レベルを確定する。

コンパレータ１６の出力信号は、図１３の（Ｄ）に示されるように、時刻Ｔ１のときに信号伝達回路３００の出力端子２の出力信号Ｄｏｕｔであり、デジタル信号である入力信号Ｄｉｎを復調して出力する。

薄膜トランス５の出力端子５ｃ（ノード２０１）の信号の直流電圧は、ゲート接地回路１８の定電流源１１およびＮＭＯＳトランジスタ１３で構成されるカスコード回路によって一義的に決まる。

また、薄膜トランス５の出力端子５ｄ（ノード２１１）の信号の直流電圧は、ゲート接地回路１９の定電流源１２およびＮＭＯＳトランジスタ１４で構成されるカスコード回路によって一義的に決まる。

このように、ＰＭＯＳトランジスタ８０１のゲート端子をＰＭＯＳトランジスタ９０１のドレイン端子に接続し、ＰＭＯＳトランジスタ９０１のゲート端子をＰＭＯＳトランジスタ８０１のドレイン端子に接続することで、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８とＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９をノード２０１および２１１の相補な信号変化で相補に増減することで、ノード２０１および２１１の信号変化時の電位差をより大きくすることができ、更に信号伝達回路１００のバイアス端子１７０１と１７０２を削減することができる。

［実施の形態４]
図１４は、本発明の実施の形態４による信号伝達回路４００の構成を示す回路図である。図１４を参照して、実施の形態４の信号伝達回路４００は、入力端子１および出力端子２を容量２４０１および容量２４０２によって電気的に絶縁しながら、入力端子１に入力信号Ｄｉｎを入力し、出力端子２から出力信号Ｄｏｕｔとして復調する回路である。

図１２の信号伝達回路３００と比較しつつ、信号伝達回路４００を説明する。信号伝達回路４００は、信号伝達回路３００の薄膜トランス５に代えて、容量２４０１および容量２４０２を加える。本実施の形態４の信号伝達回路４００においては、容量２４０１と容量２４０２を用いることで、実施の形態３の効果に加えて、回路面積の低減や製造プロセス工程の低減によるコスト削減が可能である。

信号伝達回路４００は、入力端子１と、出力端子２と、パルス変換手段６と、容量２４０１と、容量２４０２と、ＰＭＯＳトランジスタ８０１と、ＰＭＯＳトランジスタ９０１と、定電流源１０と、ゲート接地回路１８と、ゲート接地回路１９と、コンパレータ１６と、を備える。本実施の形態４において、入力端子１と、出力端子２と、パルス変換手段６と、ＰＭＯＳトランジスタ８０１と、ＰＭＯＳトランジスタ９０１と、定電流源１０と、ゲート接地回路１８と、ゲート接地回路１９と、コンパレータ１６は、実施の形態３による信号伝達回路３００の対応する構成要素と同じでかまわない。

容量２４０１は、端子２４ａがパルス変換手段６の出力端子６ｂに接続され、端子２４ｃがゲート接地回路１８の入力端子１８ａに接続される。

容量２４０２は、端子２４ｂがパルス変換手段６の出力端子６ｃに接続され、端子２４ｄがゲート接地回路１９の入力端子１９ａに接続される。

なお、信号伝達回路４００の他の構成は、信号伝達回路３００の構成と同様なため、ここでは説明は繰返さない。

図１５は、パルス変換手段６に図５に示す構成例Ｄを用いた場合の信号伝達回路４００の動作による各電圧の時間変化を示す図である。図１５を参照して、信号伝達回路４００の動作について説明する。

図１５の（Ａ）は、デジタル信号である入力信号Ｄｉｎの波形を示す。図１５の（Ｂ）は、ノード２０１およびノード２１１の電圧波形を示す。図１５の（Ｃ）は、ノード２２およびノード２３の電圧波形を示す。図１５の（Ｄ）は、出力信号Ｄｏｕｔの波形を示す。

図１５の（Ａ）に示されるように、時刻Ｔ１のときにこの入力信号Ｄｉｎの論理レベルは、ロウからハイに立上り、時刻Ｔ２のときにハイからロウに立下がる。そして、再び、（時刻Ｔ３−時刻Ｔ１）周期ごとに同じ信号変化を繰返す。

入力信号Ｄｉｎがロウからハイに立ち上がるとき（時刻Ｔ１のとき）、図１５の（Ｂ）に示されるように、容量２４０１の端子２４ｃのノード２０１には、微小な信号変化が生じる。このとき、容量２４０２の端子２４ｄのノード２１１には、ノード２０１に生じた信号の極性が反転した差動信号が生じる。すなわち時間Ｔ１−Ｔ２間において、ノード２０１，２１１に流れる出力信号は互いに相補な信号となる。

更に、入力信号Ｄｉｎがロウからハイに立ち上がるとき（時刻Ｔ１のとき）、図１５の（Ｅ）に示されるように、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８は、ノード２１１の信号変化によって増大し、ＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９は、ノード２０１の信号変化によって減少する。すなわち時間Ｔ１−Ｔ２間において、ノード２０１、２１１に流れる相補な出力信号変化によって、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８とＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９は、互いに相補な変化となり、ノード２０１、２１１に流れる出力信号の電位差は大きくなる。

また、入力信号Ｄｉｎがハイからロウに立ち下がるとき（時刻Ｔ２のとき）、容量２４０１の端子２４ｃのノード２０１には、先ほどの入力信号Ｄｉｎがロウからハイに立ち上がるときに生じたノード２０１の微弱な信号変化と逆相の信号が生じる。すなわち時間Ｔ１−Ｔ２間と時間Ｔ２−Ｔ３間において、ノード２０１に流れる出力信号は、互いに逆相になる。

また、容量２４０２の端子２４ｄのノード２１１には、先ほどと同じようにノード２０１に生じた信号の極性が反転した差動信号が生じる。すなわち時間Ｔ２−Ｔ３間において、ノード２０１，２１１に流れる出力信号は互いに相補な信号となる。

更に、入力信号Ｄｉｎがハイからロウに立ち下がるとき（時刻Ｔ２のとき）、図１５の（Ｅ）に示されるように、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８は、ノード２１１の信号変化によって減少し、ＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９は、ノード２０１の信号変化によって増大する。すなわち時間Ｔ２−Ｔ３間において、ノード２０１、２１１に流れる相補な出力信号変化によって、ＰＭＯＳトランジスタ８０１のドレイン端子に流れる電流Ｉ８とＰＭＯＳトランジスタ９０１のドレイン端子に流れる電流Ｉ９は、時間Ｔ１−Ｔ２間とは逆相で相補な変化となり、ノード２０１、２１１に流れる出力信号の電位差は大きくなる。

容量２４０１の端子２４ｃ（ノード２０１）に生じた信号は、ゲート接地回路１８の入力端子１８ａに入力され、増幅された信号がその出力端子１８ｂから出力される。また、容量２４０２の端子２４ｄ（ノード２１１）に生じた信号は、ゲート接地回路１９の入力端子１９ａに入力され、増幅された信号がその出力端子１９ｂから出力される。

差動で増幅されたゲート接地回路１８の出力端子１８ｂの信号およびゲート接地回路１９の出力端子１９ｂの信号は、図１５の（Ｃ）に示されるように、時刻Ｔ１のときに、コンパレータ１６のそれぞれの入力端子に入力され、コンパレータ１６の出力として論理レベルを確定する。

コンパレータ１６の出力信号は、図１５の（Ｄ）に示されるように、時刻Ｔ１のときに信号伝達回路４００の出力端子２の出力信号Ｄｏｕｔであり、デジタル信号である入力信号Ｄｉｎを復調して出力する。

このような構成を取ることにより、信号伝達回路４００は、信号伝達回路３００と同等の効果を有し、さらに、信号伝達回路３００との比較において、薄膜トランス５を容量２４０１および容量２４０２に置き換えることで、回路面積の低減や製造プロセス工程の低減によるコスト削減が可能である。

最後に、再び図１等を参照して本実施の形態について総括する。
本実施の形態１，２によれば、図１等に示されるように、絶縁素子を介して信号を伝達する信号伝達回路１００，２００において、入力信号を受け、入力信号をパルス信号に変換するパルス変換手段６と、絶縁素子を含み、パルス変換手段６からの出力を受け、対応する相補な第１および第２の出力信号を出力する絶縁回路（たとえば、薄膜トランスや容量２４０１、２４０２）と、第１の出力信号を増幅するゲート接地回路１８と、第２の出力信号を増幅するゲート接地回路１９と、ドレイン端子がゲート接地回路１８の第１の出力信号を受けるノードに接続され、第１の出力信号を調整するためのＰＭＯＳトランジスタ８と、ドレイン端子がゲート接地回路１９の第２の出力信号を受けるノードに接続され、第２の出力信号を調整するＰＭＯＳトランジスタ９と、一端に電源ノードが接続され、他端にＰＭＯＳトランジスタ８のソース端子とＰＭＯＳトランジスタ９のソース端子とが接続された定電流源１０と、ゲート接地回路１８の出力とゲート接地回路１９の出力とを比較するコンパレータ１６とを備える。

好ましくは、絶縁素子は、薄膜トランス５または容量２４０１，２４０２を含む。
実施の形態１の信号伝達回路１００の構成により、抵抗を用いずにゲート接地回路１８およびゲート接地回路１９で薄膜トランス５のそれぞれの出力端子に直流電圧を与えることで、抵抗を用いた場合と比べて、信号振幅の低下や抵抗の熱雑音によるノイズ耐性の低下を抑制することができる。また、抵抗による信号振幅の低下を抑制するには、パルス変換手段６の電流量を増大させるか、薄膜トランス５の巻線を増やす必要があり、本実施の形態１の信号伝達回路１００では、消費電流を増やさずに、そして、前記薄膜トランス５の巻線を増やすことによる回路面積の拡大を行わずに、前記薄膜トランス５のそれぞれの出力端子に直流電圧を与えることができる。

さらに、実施の形態２の信号伝達回路２００の構成により、実施の形態１の信号伝達回路１００と同等の効果を得ることができる。さらに、回路面積の低減や製造プロセスの簡略化によるコスト削減が可能である。

また、好ましくは、ＰＭＯＳトランジスタ８のゲート電圧とＰＭＯＳトランジスタ９のゲート電圧との電位差に基づいて、第１および第２の出力信号の電圧を調整することができる。

好ましくは、ＰＭＯＳトランジスタ８のゲート電圧とＰＭＯＳトランジスタ９のゲート電圧との電位差を変化させずに、ＰＭＯＳトランジスタ８，９の各ゲート電圧を増加させることにより、ゲート接地回路１８，１９の利得を小さくする。

また、好ましくは、ＰＭＯＳトランジスタ８のゲート電圧とＰＭＯＳトランジスタ９のゲート電圧との電位差を変化させずに、ＰＭＯＳトランジスタ８，９の各ゲート電圧を減少させることにより、ゲート接地回路１８，１９の利得を大きくする。

好ましくは、ＰＭＯＳトランジスタ８のゲート電圧とＰＭＯＳトランジスタ９のゲート電圧との電位差を変化させずに、ＰＭＯＳトランジスタ８，９の各ゲート電圧を増加させることにより、ゲート接地回路１８，１９の出力直流電圧を小さくする。

また、好ましくは、ＰＭＯＳトランジスタ８のゲート電圧とＰＭＯＳトランジスタ９のゲート電圧との電位差を変化させずに、ＰＭＯＳトランジスタ８，９の各ゲート電圧を減少させることにより、ゲート接地回路１８，１９の出力直流電圧を大きくする。

また、本実施の形態３，４によれば、図１２等に示されるように、絶縁素子を介して信号を伝達する信号伝達回路３００，４００において、入力信号を受け、入力信号をパルス信号に変換するパルス変換手段６と、絶縁素子を含み、パルス変換手段６からの出力を受け、対応する相補な第１および第２の出力信号を出力する絶縁回路（たとえば、薄膜トランス５や容量２４０１、２４０２）と、第１の出力信号を増幅するゲート接地回路１８と、第２の出力信号を増幅するゲート接地回路１９と、ドレイン端子が絶縁回路の第１の出力信号を受け、ゲート端子が絶縁回路の第２の出力信号を受け、相補な第１および第２の出力信号の電位差を大きくするためのＰＭＯＳトランジスタ８０１と、ドレイン端子が絶縁回路の第２の出力信号を受け、ゲート端子が絶縁回路の第１の出力信号を受け、相補な第１および第２の出力信号の電位差を大きくするＰＭＯＳトランジスタ９０１と、一端に電源ノードが接続され、他端にＰＭＯＳトランジスタ８０１のソース端子とＰＭＯＳトランジスタ９０１のソース端子とが接続された定電流源１０と、ゲート接地回路１８の出力とゲート接地回路１９の出力とを比較するコンパレータ１６とを備える。

好ましくは、絶縁素子は、薄膜トランス５または容量２４０１，２４０２を含む。
実施の形態３の信号伝達回路３００の構成により、実施の形態１の信号伝達回路１００と比較して、相補な第１および第２の出力信号の電位差を大きくすることができ、更に、バイアス端子１７０１，１７０２を削除することで回路面積を低減することができる。

さらに、実施の形態４の信号伝達回路４００の構成により、実施の形態３の信号伝達回路３００と同等の効果を得ることができる。さらに、回路面積の低減や製造プロセスの簡略化によるコスト削減が可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

３ 電圧源、５ 薄膜トランス、６ パルス変換手段、７ バイアス端子、８，９，１３，１４，１５０３，１５０４，８０１，９０１ ＭＯＳトランジスタ、１０，１１，１２，１５０５，１５０６ 定電流源、１５ 負荷回路、１６ コンパレータ、１８，１９ ゲート接地回路、１００，２００，３００，４００ 信号伝達回路、６０１，６０３，６０４，６０９ バッファ回路、６０５ 遅延回路、６０６，６０７ 立上りエッジ検出回路、６０８，６１０ インバータ、１５０１，１５０２ 抵抗、２４０１，２４０２ 容量、ＶＢ１，ＶＢ２，ＶＢ３ 電圧。

Claims (9)

1. 絶縁素子を介して信号を伝達する信号伝達回路において、
   入力信号を受け、前記入力信号をパルス信号に変換するパルス変換手段と、
   前記絶縁素子を含み、前記パルス変換手段からの出力を受け、対応する相補な第１および第２の出力信号を出力する絶縁回路と、
   前記第１の出力信号を増幅する第１のゲート接地回路と、
   前記第２の出力信号を増幅する第２のゲート接地回路と、
   ドレイン端子が前記第１のゲート接地回路の前記第１の出力信号を受けるノードに接続され、前記第１の出力信号を調整するための第１のＭＯＳトランジスタと、
   ドレイン端子が前記第２のゲート接地回路の前記第２の出力信号を受けるノードに接続され、前記第２の出力信号を調整する第２のＭＯＳトランジスタと、
   一端に電源ノードが接続され、他端に前記第１のＭＯＳトランジスタのソース端子と前記第２のＭＯＳトランジスタのソース端子とが接続された定電流源と、
   前記第１のゲート接地回路の出力と前記第２のゲート接地回路の出力とを比較するコンパレータとを備える、信号伝達回路。
2. 前記絶縁素子は、薄膜トランスまたは容量を含む、請求項１に記載の信号伝達回路。
3. 前記第１のＭＯＳトランジスタの第１のゲート電圧と前記第２のＭＯＳトランジスタの第２のゲート電圧との電位差に基づいて、前記第１および第２の出力信号の電圧を調整することができる、請求項１または２に記載の信号伝達回路。
4. 前記第１のＭＯＳトランジスタの第１のゲート電圧と前記第２のＭＯＳトランジスタの第２のゲート電圧との電位差を変化させずに、前記第１および第２のゲート電圧を増加させることにより、前記第１および第２のゲート接地回路の利得を小さくする、請求項１または２に記載の信号伝達回路。
5. 前記第１のＭＯＳトランジスタの第１のゲート電圧と前記第２のＭＯＳトランジスタの第２のゲート電圧との電位差を変化させずに、前記第１および第２のゲート電圧を減少させることにより、前記第１および第２のゲート接地回路の利得を大きくする、請求項１または２に記載の信号伝達回路。
6. 前記第１のＭＯＳトランジスタの第１のゲート電圧と前記第２のＭＯＳトランジスタの第２のゲート電圧との電位差を変化させずに、前記第１および第２のゲート電圧を増加させることにより、前記第１および第２のゲート接地回路の出力直流電圧を小さくする、請求項１または２に記載の信号伝達回路。
7. 前記第１のＭＯＳトランジスタの第１のゲート電圧と前記第２のＭＯＳトランジスタの第２のゲート電圧との電位差を変化させずに、前記第１および第２のゲート電圧を減少させることにより、前記第１および第２のゲート接地回路の出力直流電圧を大きくする、請求項１または２に記載の信号伝達回路。
8. 絶縁素子を介して信号を伝達する信号伝達回路において、
   入力信号を受け、前記入力信号をパルス信号に変換するパルス変換手段と、
   前記絶縁素子を含み、前記パルス変換手段からの出力を受け、対応する相補な第１および第２の出力信号を出力する絶縁回路と、
   前記第１の出力信号を増幅する第１のゲート接地回路と、
   前記第２の出力信号を増幅する第２のゲート接地回路と、
   ドレイン端子が前記絶縁回路の前記第１の出力信号を受け、ゲート端子が前記絶縁回路の前記第２の出力信号を受け、前記第１の出力信号と前記第２の出力信号の電位差を大きくするための第１のＭＯＳトランジスタと、
   ドレイン端子が前記絶縁回路の前記第２の出力信号を受け、ゲート端子が前記絶縁回路の前記第１の出力信号を受け、前記第１の出力信号と前記第２の出力信号の電位差を大きくするための第２のＭＯＳトランジスタと、
   一端に電源ノードが接続され、他端に前記第１のＭＯＳトランジスタのソース端子と前記第２のＭＯＳトランジスタのソース端子とが接続された定電流源と、
   前記第１のゲート接地回路の出力と前記第２のゲート接地回路の出力とを比較するコンパレータとを備える、信号伝達回路。
9. 前記絶縁素子は、薄膜トランスまたは容量を含む、請求項８に記載の信号伝達回路。

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