JP2001292043A

JP2001292043A - 可変利得増幅回路

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Publication number: JP2001292043A
Application number: JP2000104924A
Authority: JP
Inventors: Daiji Horikoshi; 大司堀越; Susumu Ushida; 進牛田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2000-04-06
Filing date: 2000-04-06
Publication date: 2001-10-19

Abstract

(57)【要約】【課題】電源電圧の変動による歪み特性の劣化の低減
を図る。【解決手段】入力信号が小さく、第１のバイアス電源
３１の電圧が、可変バイアス電源３３の電圧より大であ
る場合、検出回路１０５の作用により、カレントンラー
回路１０４から第１及び第２の差動増幅回路１０１，１
０２には、所定電流が供給される一方、入力信号が大と
なると、検出回路１０５により可変バイアス電源３３の
電圧と第１のバイアス電源３１の電圧との差が検出さ
れ、カレントミラー回路１０４からは、検出回路１０５
の作用により、その差電圧に応じた電流と入力信号が小
さい場合の所定電流との和の電流が第１及び第２の差動
増幅回路１０１，１０２に供給され、電源電圧の低下が
生じても、電流の減少が抑圧され、歪み特性の劣化が防
止されるような構成となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＴＶチュ
ーナやＢＳチューナ等における高周波帯の信号を増幅す
るための可変利得増幅回路に係り、特に、歪み特性の改
善を図ったものに関する。

【０００２】

【従来の技術】従来、この種の増幅回路としては、例え
ば、図１２に示されたような構成を有してなる可変利得
増幅回路が知られている。すなわち、同図を参照しつつ
この可変利得増幅回路の構成、動作について説明すれ
ば、まず、この可変利得増幅回路は、２つの差動増幅回
路１１１，１１２と、入力段を形成する平衡増幅回路１
１３とに大別されて構成されたものとなっているもので
ある。第１の差動増幅回路１１１は、ｎｐｎ形の第１及
び第２のトランジスタ６１，６２を有してなるもので、
この第１及び第２のトランジスタ６１，６２は、相互に
エミッタが接続される一方、第１のトランジスタ６１の
コレクタは、第１のコレクタ抵抗器７１を介して直流電
源８０に接続されると共に第１の出力端子８７に接続さ
れ、また、第２のトランジスタ６２のコレクタは、直流
電源８０に直接接続されたものとなっている。第２の差
動増幅回路１１２は、ｎｐｎ形の第３及び第４のトラン
ジスタ６３，６４を有してなるもので、この第３及び第
４のトランジスタ６３，６４は、相互にエミッタが接続
される一方、第４のトランジスタ６４のコレクタは、第
２のコレクタ抵抗器７２を介して直流電源８０に接続さ
れると共に第２の出力端子８８に接続され、また、第３
のトランジスタ６３のコレクタは、直流電源８０に直接
接続されたものとなっている。

【０００３】上述した第１及び第４のトランジスタ６
１，６４のベースは、所定電圧の第１のバイアス電源８
１に接続される一方、第２及び第３のトランジスタ６
２，６３のベースは、入力信号の変化に応じてその出力
電圧が変化するよう構成されてなる可変バイアス電源８
３に接続されている。一方、平衡増幅回路１１３は、ｎ
ｐｎ形の第５及び第６のトランジスタ６５，６６による
ベース接地回路となっており、各々のベースは、相互に
接続されると共に、所定電圧の第２のバイアス電源８２
に接続されたものとなっている。そして、第５のトラン
ジスタ６５のコレクタは、先の第１及び第２のトランジ
スタ６１，６２のエミッタに、第６のトランジスタ６６
のコレクタは、先の第３及び第４のトランジスタ６３，
６４のエミッタに、それぞれ接続されている。

【０００４】また、第５及び第６のトランジスタ６５，
６６のエミッタ側には、ｎｐｎ形の第７及び第８のトラ
ンジスタ６７，６８による定電流回路が接続された構成
となっている。すなわち、第７及び第８のトランジスタ
６７，６８は、ベースが相互に接続される一方、第７の
トランジスタ６７のコレクタは、先の第５のトランジス
タ６５のエミッタと共に第１の入力端子８５に、第８の
トランジスタ６８のコレクタは、先の第６のトランジス
タ６６のエミッタと共に第２の入力端子８６に、それぞ
れ接続されている。さらに、第７のトランジスタ６７の
エミッタは、第１のエミッタ抵抗器７３を介して、第８
のトランジスタ６８のエミッタは、第２のエミッタ抵抗
器７４を介して、それぞれ共にアースに接続されたもの
となっている。

【０００５】またさらに、先の第１のトランジスタ６１
のコレクタには、ｎｐｎ形の第９のトランジスタ６９の
ベースが、第４のトランジスタ６４のコレクタには、ｎ
ｐｎ形の第１０のトランジスタ７０のベースが、それぞ
れ接続されている。これら第９及び第１０のトランジス
タ６９，７０のコレクタは、共に直流電源８０に接続さ
れる一方、第９のトランジスタ６９のエミッタは、第３
及び第４のエミッタ抵抗器７５，７６を介してアースに
接続されると共に、第３及び第４のエミッタ抵抗器７
５，７６の相互の接続点が先の第７及び第８のトランジ
スタ６７，６８のベースに接続されたものとなってい
る。また、第１０のトランジスタ７０のエミッタは、第
５の抵抗器７７を介して第７及び第８のトランジスタ６
７，６８のベースに接続されている。

【０００６】かかる構成の可変利得増幅回路において
は、可変バイアス電源８３の出力電圧は、第１及び第２
の入力端子８５，８６に印加される入力信号に応じて変
化されるようになっており、入力信号が小さい場合に
は、可変バイアス電源８３の電圧は、第１のバイアス電
源８１の電圧より小さくなるように制御されるようにな
っている。そして、この場合、第１及び第４のトランジ
スタ６１，６４のコレクタ電流が流れ、コレクタ電圧は
第１及び第２のコレクタ抵抗器７１，７２における電圧
降下分だけ直流電源８０の出力電圧よりも小さな値とな
る。そして、第９のトランジスタ６９のベースには、第
１のトランジスタ６１のコレクタ電圧が、第１０のトラ
ンジスタ７０のベースには、第４のトランジスタ６４の
コレクタ電圧が、それぞれ印加され、第９及び第１０の
トランジスタ６９，７０のエミッタ電圧は、そのベース
電圧よりベース・エミッタ間電圧ＶBEだけ低いものとな
る。

【０００７】第７及び第８のトランジスタ６７，６８の
ベースには、第９及び第１０のトランジスタ６９，７０
の各エミッタから、抵抗器７５，７６，７７により分圧
されたバイアス電圧が印加され、第７及び第８のトラン
ジスタ６７，６８にコレクタ電流が流れることとなる。
一方、入力信号が大きくなると、可変バイアス電源８３
の電圧は、第１のバイアス電源８１の電圧より大きくな
り、先とは逆に、第１及び第４のトランジスタ６１，６
４のコレクタ電流は小さくなり、それぞれのコレクタ電
圧が上昇する。そのため、第７及び第８のトランジスタ
６７，６８のベースに印加される電圧が大きくなり、第
７及び第８のトランジスタ６７，６８のコレクタ電流は
増大することとなる。すなわち、入力信号が大きい場合
には、第７及び第８のトランジスタ６７，６８の電流も
大きくなり、可変利得増幅回路の歪み特性の改善が図ら
れるものとなっていた。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た構成においては、直流電源８０の電圧、すなわち電源
電圧が何らかの原因で低下したような場合、第７及び第
８のトランジスタ６７，６８のベース電圧が低下し、当
然ながら第７及び第８のトランジスタ６７，６８のコレ
クタ電流も減少するため、可変利得増幅回路の電流も減
少し、歪み特性が大きく劣化してしまうという問題があ
った。本発明は、上記実状に鑑みてなされたもので、電
源電圧が変動しても歪み特性が大きく劣化することがな
く回路動作の安定した可変利得増幅回路を提供するもの
である。

【０００９】

【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係る可変利得増幅回路は、第１及び第
２のトランジスタを有し、各々のエミッタが相互に接続
されてなる第１の差動増幅回路と、第３及び第４のトラ
ンジスタを有し、各々のエミッタが相互に接続されてな
る第２の差動増幅回路とが設けられ、前記第１及び第２
のトランジスタのエミッタと、前記第３及び第４のトラ
ンジスタのエミッタとの間に入力信号が印加され、前記
第１及び第４のトランジスタの各々のコレクタには、そ
れぞれインピーダンス素子を介して直流電源電圧が印加
され、前記第１及び第４のトランジスタのベースには、
所定の第１のバイアス電圧が、また、前記第２及び第３
のトランジスタのベースには、前記入力信号の大きさに
応じたバイアス電圧が、それぞれ印加されて、前記第１
及び第４のトランジスタの各々のコレクタの間に出力信
号が得られるよう構成されてなる可変利得増幅回路であ
って、前記第１及び第２の差動増幅回路を構成するトラ
ンジスタのエミッタ電流を供給するカレントミラー回路
と、前記第１のバイアス電圧と前記入力信号の大きさに
応じたバイアス電圧との差を検出し、その検出結果に応
じて前記カレントミラー回路の電流を制御する検出回路
とを具備してなるものである。

【００１０】かかる構成においては、検出回路による制
御により、入力信号の大きさに応じてカレントミラー回
路における電流が適宜制御されて、第１及び第２の差動
増幅回路のエミッタ電流が供給されるので、電源電圧の
低下が生じても、歪み特性の劣化を抑圧することがで
き、回路動作の安定した可変利得増幅回路を提供するこ
とができるものである。

【００１１】また、上記発明の目的を達成するため、本
発明に係る可変利得増幅回路は、第１及び第２のトラン
ジスタを有し、各々のエミッタが相互に接続されてなる
第１の差動増幅回路と、第３及び第４のトランジスタを
有し、各々のエミッタが相互に接続されてなる第２の差
動増幅回路とが設けられ、前記第１及び第２のトランジ
スタのエミッタと、前記第３及び第４のトランジスタの
エミッタとの間に入力信号が印加され、前記第１及び第
４のトランジスタの各々のコレクタには、それぞれイン
ピーダンス素子を介して直流電源電圧が印加され、前記
第１及び第４のトランジスタのベースには、所定の第１
のバイアス電圧が、また、前記第２及び第３のトランジ
スタのベースには、前記入力信号の大きさに応じたバイ
アス電圧が、それぞれ印加されて、前記第１及び第４の
トランジスタの各々のコレクタの間に出力信号が得られ
るよう構成されてなる可変利得増幅回路であって、前記
第１及び第２の差動増幅回路を構成するトランジスタの
エミッタ電流を供給するバイアス回路と、前記第１のバ
イアス電圧と前記入力信号の大きさに応じたバイアス電
圧との差を検出し、その検出結果に応じて前記バイアス
回路の動作を制御する検出回路とを具備してなるもので
ある。

【００１２】かかる構成においては、検出回路による制
御により、入力信号の大きさに応じてバイアス回路にお
ける電流が適宜制御されて、第１及び第２の差動増幅回
路のエミッタ電流が供給されるので、電源電圧の低下が
生じても、歪み特性の劣化を抑圧することができ、回路
動作の安定した可変利得増幅回路を提供することができ
るものである。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図１１を参照しつつ説明する。なお、以下
に説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、第１の発明に係る可変利得増幅回
路について図１及び図２を参照しつつ説明する。まず、
図１を参照しつつ第１の発明に係る可変利得増幅回路の
基本回路構成について説明する。この第１の発明に係る
可変利得増幅回路Ｓ１は、第１の差動増幅回路１０１
と、第２の差動増幅回路１０２と、カレントミラー回路
１０４と、検出回路１０５とを主たる構成要素としてな
るものである。第１の差動増幅回路１０１はｎｐｎ形の
第１及び第２のトランジスタ１，２を有してなり、第２
の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のト
ランジスタ３，４を有してなるものとなっている。

【００１４】第１の差動増幅回路１０１において、第１
及び第２のトランジスタ１，２は、相互にエミッタが接
続される一方、第１のトランジスタ１のコレクタは、第
１のインピーダンス素子２１を介して直流電源３４に接
続されると共に第１の出力端子５３に接続され、また、
第２のトランジスタ２のコレクタは、第２の差動増幅回
路１０２の第３のトランジスタ３のコレクタと共に、直
流電源３４に接続されている。また、第２の差動増幅回
路１０２において、第３及び第４のトランジスタ３，４
は、相互にエミッタが接続される一方、第４のトランジ
スタ４のコレクタは、第２のインピーダンス素子２２を
介して直流電源３４に接続されると共に第２の出力端子
５４に接続されている。

【００１５】そして、先の第１及び第４のトランジスタ
１，４のベースは、相互に接続されて、所定の第１のバ
イアス電圧を出力する第１のバイアス電源３１に接続さ
れると共に、検出回路１０５の入力段に接続される一
方、第２及び第３のトランジスタ２，３のベースは相互
に接続され、可変バイアス電源３３に接続されると共
に、検出回路１０５の入力段に接続されたものとなって
いる。ここで、可変バイアス電源３３は、後述する第１
及び第２の入力端子５１，５２に印加される入力信号の
大きさに応じて、その出力電圧が変化するよう構成され
たものとなっている。

【００１６】一方、先の第１及び第２のトランジスタ
１，２のエミッタと、第３及び第４のトランジスタ３，
４のエミッタは、それぞれカレントミラー回路１０４に
接続されると共に、第１及び第２のトランジスタ１，２
のエミッタには、第１の入力端子５１が、第３及び第４
のトランジスタ３，４のエミッタには、第２の入力端子
５２が、それぞれ接続されたものとなっている。

【００１７】検出回路１０５は、第１のバイアス電源３
１の電圧と、可変バイアス電源３３の電圧との差を検出
し、その検出された電圧差に応じた電流をカレントミラ
ー回路１０４に流がすように構成されてなるものであ
る。すなわち、この検出回路１０５は、第１のバイアス
電源３１の電圧が可変バイアス電源３３の電圧よりも大
きい場合には、カレントミラー回路１０４に所定の初期
電流が流れるように作用し、可変バイアス電源３３の電
圧が第１のバイアス電源３１の電圧より大きい場合に、
先の初期電流に加えて、両バイアス電圧の差分に応じた
電流がカレントミラー回路１０４に流れるように作用す
るものである。ここで、所定の初期電流がカレントミラ
ー回路１０４に流れるようにするためのより具体的な構
成としては、例えば、電流源（図示せず）を検出回路１
０５の出力段に設け、第１のバイアス電源３１の電圧が
可変バイアス電源３３の電圧よりも大きい場合に、この
電流源からの電流がカレントミラー回路１０４へ供給さ
れるようにする構成が考えられる。また、この電流源を
カレントミラー回路１０４に設けて、検出回路１０５に
よって第１のバイアス電源３１の電圧が可変バイアス電
源３３の電圧よりも大きいことが検出された場合に、検
出回路１０５からのその検出結果に対応する所定の出力
信号に応じて、電流源の電流がカレントミラー回路１０
４で流れるようにしても好適である。カレントミラー回
路１０４は、公知・周知の回路構成を有してなるもの
で、上述したように検出回路１０５の検出結果に応じて
電流が制御されるようになっている。

【００１８】次に、上記構成における動作について説明
すれば、まず、第１及び第２の入力端子５１，５２に印
加された入力信号が小さい場合、可変バイアス電源３３
の出力電圧は、第１のバイアス電源３１の電圧に比して
小さなものとなる。その結果、第１及び第４のトランジ
スタ１，４のコレクタに多くのコレクタ電流が流れ、そ
れぞれのコレクタ電圧は、直流電源３４による電源電圧
から、それぞれのインピーダンス素子２１，２２におけ
る電圧降下分だけ減じた大きさとなる。一方、第２及び
第３のトランジスタ２，３には、コレクタ電流は殆ど流
れない状態となる。そして、検出回路１０５において
は、第１のバイアス電源３１の電圧が可変バイアス電源
３３の電圧より大であることが検出され、それによっ
て、カレントミラー回路１０４においては、予め設定さ
れた初期電流が基準電流として流れることとなる。すな
わち、先に述べたように、検出回路１０５に電流源（図
示せず）を設けた構成である場合には、その電流源から
の電流が初期電流としてカレントミラー回路１０４へ供
給されることとなる。また、カレントミラー回路１０４
に電流源（図示せず）を設けた構成の場合には、初期電
流としてのその電流源の電流がカレントミラー回路１０
４の基準電流として流れることとなる。カレントミラー
回路１０４においては、上述の初期電流が基準電流とさ
れて、それぞれのカレントミラー出力段、すなわち、第
１及び第２のトランジスタ１，２のエミッタに接続され
た第１のカレントミラー出力段、第３及び第４のトラン
ジスタ３，４のエミッタに接続された第２のカレントミ
ラー出力段に、いわゆるカレントミラー比で定まる電流
が流れることとなる。

【００１９】一方、第１及び第２の入力端子５１，５２
への入力信号が大きい場合には、可変バイアス電源３３
の出力電圧は、第１のバイアス電源３１の電圧よりも大
となり、そのため、第２及び第３のトランジスタ２，３
のコレクタ電流が増加する一方、第１及び第４のトラン
ジスタ１，４のコレクタ電流は減少し、それによって、
第１及び第４のトランジスタ１，４のそれぞれのコレク
タ電圧は上昇し、第１及び第２の出力端子５３，５４に
おける出力が増大することとなる。そして、検出回路１
０５においては、第１のバイアス電源３１の電圧と可変
バイアス電源３３の電圧の差が検出され、その検出され
た電圧差に応じた電流がカレントミラー回路１０４へ出
力されることとなる。カレントミラー回路１０４におい
ては、先に述べた電流源（図示せず）による初期電流
と、可変バイアス電源３３の電圧と第１のバイアス電源
３１の電圧の差に応じて検出回路１０５から出力された
電流とが基準電流となって、カレントミラー比に応じた
電流が第１及び第２のカレントミラー出力段に流れるこ
ととなり、第１及び第２のトランジスタ１，２のエミッ
タと、第３及び第４のトランジスタ３，４のエミッタの
それぞれに流れる電流の増加が図られる。そのため、入
力信号の増大による歪みの改善が図られることとなる。
また、電源電圧が低下したとしても、第１及び第２のト
ランジスタ１，２のエミッタと第３及び第４のトランジ
スタ３，４のエミッタのそれぞれに流れる電流は、カレ
ントミラー回路１０４により供給されるものとなってい
るため、極端な電流の減少が生ずることがなく、そのた
め歪み特性の大きな劣化が抑圧されることとなる。

【００２０】次に、第１の発明に係る可変利得増幅回路
Ｓ１のより具体的な第１の回路構成例について図２を参
照しつつ説明する。なお、図１に示された構成要素と同
一の構成要素については、同一の符号を付してその詳細
な説明を省略し、以下、異なる点を中心に説明すること
とする。まず、この図２に示された可変利得増幅回路Ｓ
１ａは、検出回路１０５及びカレントミラー回路１０４
の具体的な回路構成が示された点と、先の図１に示され
た第１のインピーダンス素子２１として第１のコレクタ
抵抗器２１ａが、第２のインピーダンス素子２２として
第２のコレクタ抵抗器２２ａが、それぞれ用いられてな
る点を除けば、他の回路構成部分は、基本的に先の図１
に示されたものと同一のものである。検出回路１０５
は、ｎｐｎ形の第５及び第６のトランジスタ５，６と、
ｐｎｐ形の第７及び第８のトランジスタ７，８と、第１
の定電流源４１とを主たる構成要素としてなり、第５及
び第６のトランジスタ５，６により差動増幅回路が構成
される一方、ｎｐｎ形の第７及び第８のトランジスタ
７，８により構成されたカレントミラー回路が第５のト
ランジスタ５の能動負荷となるように構成されたものと
なっている。

【００２１】すなわち、まず、第５のトランジスタ５の
ベースは、可変バイアス電源３３に接続される一方、第
６のトランジスタ６のベースは、第１のバイアス電源３
１に接続されたものとなっている。また、第５及び第６
のトランジスタ５，６は、エミッタが相互に接続される
と共に、第２の定電流源４２に接続される一方、第５の
トランジスタ５のコレクタは、第７のトランジスタ７の
コレクタに、また、第６のトランジスタ６のコレクタ
は、直流電源３４に、それぞれ接続されたものとなって
いる。第７及び第８のトランジスタ７，８は、ベースが
相互に接続される一方、エミッタが共に、直流電源３４
に接続されたものとなっている。また、第７のトランジ
スタ７のベースとコレクタは、相互に接続されたものと
なっている。さらに、第８のトランジスタ８のコレクタ
とエミッタ間には、第１の定電流源４１が並列接続され
て設けられると共に、コレクタは、次述するカレントミ
ラー回路１０４の入力段となる第１１のトランジスタ１
１のコレクタに接続されたものとなっている。

【００２２】カレントミラー回路１０４を構成する第９
乃至第１１のトランジスタ９〜１１は、相互にベースが
接続されると共に、第１１のトランジスタ１１のベース
とコレクタは、相互に接続されている一方、エミッタ
は、共にアースに接続されたものとなっている。そし
て、第９のトランジスタ９のコレクタは、第１及び第２
のトランジスタ１，２のエミッタと第１の入力端子５１
に接続されており、第１０のトランジスタ１０のコレク
タは、第３及び第４のトランジスタ３，４のエミッタと
第２の入力端子５２に接続されたものとなっている。な
お、第１１のトランジスタ１１のコレクタは、先に述べ
たように検出回路１０５の第８のトランジスタ８のコレ
クタに接続されたものとなっている。

【００２３】次に、かかる構成における動作について説
明する。まず、第１及び第２の入力端子５１，５２に印
加された入力信号が小さい場合、可変バイアス電源３３
の出力電圧は、第１のバイアス電源３１の電圧に比して
小さなものとなる。その結果、第１及び第４のトランジ
スタ１，４のコレクタに多くのコレクタ電流が流れ、そ
れぞれのコレクタ電圧は、直流電源３４による電源電圧
から、それぞれのコレクタ抵抗器２１ａ，２２ａにおけ
る電圧降下分だけ減じた大きさとなるのは先の図１に示
された基本回路と同一である。一方、検出回路１０５に
おいては、第１のバイアス電源３１の電圧が、可変バイ
アス電源３３の電圧に比して大であることに対応して、
第６のトランジスタ６のコレクタ電流が流れる一方、第
５のトランジスタ５にはコレクタ電流は殆ど流れない。
そのため、第７及び第８のトランジスタ７，８には電流
が流れず、カレントミラー回路１０４の第１１のトラン
ジスタ１１には、第１の定電流源４１からの所定の電流
が流れ込むこととなる。そして、第９及び第１０のトラ
ンジスタ９，１０には、それぞれいわゆるカレントミラ
ー比に応じた電流が流れることとなる。

【００２４】また一方、第１及び第２の入力端子５１，
５２への入力信号が大きい場合には、可変バイアス電源
３３の出力電圧は、第１のバイアス電源３１の電圧より
も大となり、そのため、第２及び第３のトランジスタ
２，３のコレクタ電流が増加する一方、第１及び第４の
トランジスタ１，４のコレクタ電流は減少し、それによ
って、第１及び第４のトランジスタ１，４のそれぞれの
コレクタ電圧は上昇し、第１及び第２の出力端子５３，
５４における出力が増大することとなる。そして、検出
回路１０５においては、可変バイアス電源３３の出力電
圧が第１のバイアス電源３１の電圧よりも大であること
に対応して、入力信号が小さい場合とは逆に、第６のト
ランジスタ６に代わって第５のトランジスタ５のコレク
タ電流が流れると共に第７のトランジスタ７にも流れ、
それによって第８のトランジスタ８にもコレクタ電流が
流れることとなる。したがって、カレントミラー回路１
０４の第１１のトランジスタ１１のコレクタには、第１
の定電流源４１の電流と、第８のトランジスタ８のコレ
クタ電流とが流れ込むこととなり、この第８のトランジ
スタ８のコレクタ電流の発生に応じて、第９及び第１０
のトランジスタ９，１０のコレクタ電流が増加して、第
１及び第２のトランジスタ１，２のエミッタと、第３及
び第４のトランジスタ３，４のエミッタのそれぞれに流
れる電流の増加が図られることとなる。そのため、入力
信号の増大による歪みの改善が図られるものとなる。

【００２５】なお、上述の構成例においては、第１の定
電流源４１は、第８のトランジスタ８のコレクタとエミ
ッタ間に並列接続されるよう設けられたが、例えば、第
１１のトランジスタ１１のコレクタエミッタ間に並列接
続されるよう設けられてもよいものである。さらに、第
１の定電流源４１を設けることに代えて、図２において
点線で示されたように、第１及び第２のトランジスタ
１，２のエミッタとアースとの間に、第１の差動増幅回
路用定電流源４３を、第３及び第４のトランジスタ３，
４のエミッタとアースとの間に、第２の差動増幅回路用
定電流源４４を、それぞれ設けるようにしてもよい。す
なわち、この第１の差動増幅回路用定電流源４３及び第
２の差動増幅回路用定電流源４４は、第１の定電流源４
１により第９及び第１０のトランジスタ９，１０のコレ
クタに流れる電流と同じ大きさの電流を供給するための
ものである。

【００２６】次に、第２の発明に係る可変利得増幅回路
Ｓ２の基本回路構成について、図３を参照しつつ説明す
る。なお、図１に示された構成要素と同一の構成要素に
ついては、同一の符号を付してその詳細な説明を省略
し、以下、異なる点を中心に説明することとする。この
可変利得増幅回路Ｓ２は、先に図１に示された可変利得
増幅回路Ｓ１に、次述するような構成を有してなる平衡
増幅回路１０６が、第１及び第２の差動増幅回路１０
１，１０２とカレントミラー回路１０４との間に設けら
れた構成となっているものである。すなわち、平衡増幅
回路１０６は、ｎｐｎ形の第１２及び第１３のトランジ
スタ１２，１３を有して構成されてなるもので、第１２
及び第１３のトランジスタ１２，１３は、相互にベース
が接続されると共に、第２のバイアス電源３２による所
定の第２のバイアス電圧が印加されるようになっている
一方、第１２のトランジスタ１２のコレクタは、第１及
び第２のトランジスタ１，２のエミッタに、また、第１
３のトランジスタ１３のコレクタは、第３及び第４のト
ランジスタ３，４のエミッタに、それぞれ接続されたも
のとなっている。さらに、第１２のトランジスタ１２の
エミッタは、カレントミラー回路１０４の第１のカレン
トミラー出力段に接続されると共に第１の入力端子５１
に接続される一方、第１３のトランジスタ１３のエミッ
タは、カレントミラー回路１０４の第２のカレントミラ
ー出力段に接続されると共に第２の入力端子５２に接続
されたものとなっている。

【００２７】かかる構成において、平衡増幅回路１０６
は、ベース接地増幅回路の構成であるため、その入力側
と出力側との容量的な結合が少ないことから、第１及び
第２の入力端子５１，５２に接続される図示されない前
段の回路からの電気的な影響が、第１及び第２の差動増
幅回路１０１，１０２へ及ぶことを抑圧でき、そのた
め、安定した回路動作が確保されることとなる。そし
て、この可変利得増幅回路Ｓ２の全体的な回路動作は、
上述した平衡増幅回路１０６による作用を除けば、先に
図１の回路構成において同図を参照しつつ説明したと基
本的に変わるところがないので、ここでの再度の詳細な
説明は省略する。

【００２８】次に、第３の発明に係る可変利得増幅回路
Ｓ３の基本回路構成について、図４を参照しつつ説明す
る。なお、図１又は図３に示された構成要素と同一の構
成要素については、同一の符号を付してその詳細な説明
を省略し、以下、異なる点を中心に説明することとす
る。この可変利得増幅回路Ｓ３は、先に図１に示された
可変利得増幅回路Ｓ１に、次述するような構成を有して
なる第３の差動増幅回路１０３が入力段に設けられたも
のとなっている。すなわち、第３の差動増幅回路１０３
は、ｎｐｎ形の第１４及び第１５のトランジスタ１４，
１５、第１及び第２のバイアス抵抗器２５，２６第３の
インピーダンス素子２３及び第２のバイアス電源３２を
主たる構成要素としてなるものである。

【００２９】まず、第１４のトランジスタ１４は、その
コレクタが第１及び第２のトランジスタ１，２のエミッ
タに、また、第１５のトランジスタ１５のコレクタは、
第３及び第４のトランジスタのエミッタに、それぞれ
接続されている一方、第１４及び第１５のトランジスタ
１４，１５のエミッタは、それぞれカレントミラー回路
１０４の出力段に接続されたものとなっていると共に、
第３のインピーダンス素子２３を介して相互に接続され
たものとなっている。また、第１４のトランジスタ１４
のベースは、第１の入力端子５１に接続されると共に、
第１のバイアス抵抗器２５を介して、所定の第２のバイ
アス電圧を出力する第２のバイアス電源３２に接続され
る一方、第１５のトランジスタ１５のベースは、第２の
入力端子５２に接続されると共に、第２のバイアス抵抗
器２６を介して、第２のバイアス電源３２に接続された
ものとなっている。

【００３０】かかる構成における動作は、第１及び第２
の入力端子５１，５２に接続された入力信号が、第３の
差動増幅回路１０３により増幅されて第１及び第２の差
動増幅回路１０１，１０２へ入力されることとなる点を
除けば、先に図１の回路構成において同図を参照しつつ
説明したと基本的に変わるところがないので、ここでの
再度の詳細な説明は省略する。なお、第３の差動増幅回
路１０３は、次述する図５における第３の差動増幅回路
１０３Ａの回路と異なり、第１４及び第１５のトランジ
スタ１４，１５のエミッタが第３のインピーダンス素子
２３を介して接続されているため、エミッタ同士が直接
接続された構成の第３の差動増幅回路１０３Ａに比し
て、良く知られているように入力信号のいわゆるダイナ
ミック・レンジが大きく、比較的大きな入力信号にも十
分対応できるものとなっている。

【００３１】次に、第４の発明に係る可変利得増幅回路
Ｓ４の基本回路構成について、図５を参照しつつ説明す
る。なお、図１又は図４に示された構成要素と同一の構
成要素については、同一の符号を付してその詳細な説明
を省略し、以下、異なる点を中心に説明することとす
る。この可変利得増幅回路Ｓ４は、先に図１に示された
可変利得増幅回路Ｓ１に、次述するような構成を有して
なる第３の差動増幅回路１０３Ａが入力段に設けられた
ものとなっている。この可変利得増幅回路Ｓ４は、先に
図４に示された回路構成における第３のインピーダンス
素子２３を用いることなく次述するように第３の差動増
幅回路１０３Ａが構成されたものとなっている。さら
に、カレントミラー回路１０４Ａの出力段が一つとなっ
ているものである。

【００３２】すなわち、第３の差動増幅回路１０３Ａ
は、ｎｐｎ形の第１４及び第１５のトランジスタ１４，
１５、第１及び第２のバイアス抵抗器２５，２６及び第
２のバイアス電源３２を主たる構成要素としてなるもの
である。第１４のトランジスタ１４は、そのコレクタが
第１及び第２のトランジスタ１，２のエミッタに、ま
た、第１５のトランジスタ１５のコレクタは、第３及び
第４のトランジスタ３，４のエミッタに、それぞれ接続
されている一方、第１４及び第１５のトランジスタ１
４，１５のエミッタは相互に接続されてカレントミラー
回路１０４Ａの出力段に接続されたものとなっている。
また、第１４のトランジスタ１４のベースは、第１の入
力端子５１に接続されると共に、第１のバイアス抵抗器
２５を介して、所定の第２のバイアス電圧を出力する第
２のバイアス電源３２に接続される一方、第１５のトラ
ンジスタ１５のベースは、第２の入力端子５２に接続さ
れると共に、第２のバイアス抵抗器２６を介して、第２
のバイアス電源３２に接続されたものとなっている。

【００３３】かかる構成において、第３の差動増幅回路
１０３Ａは、第１４及び第１５のトランジスタ１５のエ
ミッタが直接接続された構成となっており、この点にお
いて、先の図４に示された第３の差動増幅回路１０３
においては、第３のインピーダンス素子２３を介して第
１４及び第１５のトランジスタ１４，１５のエミッタが
相互に接続された構成と異なるものとなっている。この
第３の差動増幅回路１０３Ａは、入力信号のいわゆるダ
イナミック・レンジが大きい場合には、飽和状態となっ
てしまうため、先の図４における第３の差動増幅回路１
０３に比して、比較的小信号入力に適するものとなって
いる。

【００３４】次に、第５の発明に係る可変利得増幅回路
Ｓ５の基本回路構成について、図６を参照しつつ説明す
る。なお、図１に示された構成要素と同一の構成要素に
ついては、同一の符号を付してその詳細な説明を省略
し、以下、異なる点を中心に説明することとする。この
可変利得増幅回路Ｓ５は、図１に示された基本回路構成
におけるカレントミラー回路１０４に代えてバイアス回
路１０７が設けられて構成されたものである。すなわ
ち、バイアス回路１０７は、検出回路１０５による第１
のバイアス電源３１の電圧と可変バイアス電源３３の電
圧の差分の検出結果に応じて、第１及び第２の差動増幅
回路１０１，１０２のバイアス電流、すなわち、第１乃
至第４のトランジスタ１〜４のエミッタ電流を供給する
よう構成されてなるものである。したがって、このバイ
アス回路１０７の基本的な作用は、先の図１に示された
回路構成例におけるカレントミラー回路１０４のそれと
基本的には同様なものとなっている。

【００３５】かかる構成における可変利得増幅回路Ｓ５
の全体的な回路動作について説明すれば、まず、入力信
号が小さく、第１のバイアス電源３１の電圧が可変バイ
アス電源３３の電圧よりも大である場合、検出回路１０
５によってそのような状態が検出されると、バイアス回
路１０７の入力段には、所定の電圧が印加されるように
なっている。そして、バイアス回路１０７は、この入力
段に印加された所定の電圧によって定まる所定の電流
を、第１及び第２のトランジスタ１，２のエミッタ電流
及び第３及び第４のトランジスタ３，４のエミッタ電流
として供給するようになっている。一方、入力信号が大
きく、可変バイアス電源３３の電圧が第１のバイアス電
源３１の電圧よりも大である場合、検出回路１０５によ
って、その差電圧が検出され、その差電圧に応じた電圧
が、先の所定の電圧と共にバイアス回路１０７の入力段
に印加されることとなる。したがって、バイアス回路１
０７からは、入力段における電圧増加に応じた電流が、
第１及び第２のトランジスタ１，２のエミッタ電流及び
第３及び第４のトランジスタ３，４のエミッタ電流とし
て供給されることとなり、その基本的な動作は、先に図
１の回路構成において同図を参照しつつ説明したと基本
的に変わるところがないものとなっている。

【００３６】次に、第５の発明に係る可変利得増幅回路
Ｓ５のより具体的な第１の回路構成例について図７を参
照しつつ説明する。なお、図６又は図３に示された構成
要素と同一の構成要素については、同一の符号を付して
その詳細な説明を省略し、以下、異なる点を中心に説明
することとする。この図７に示された可変利得増幅回路
Ｓ５ａは、バイアス回路１０７の具体的な回路構成例が
示された点と、先の図６において示された第１のインピ
ーダンス素子２１として第１のコレクタ抵抗器２１ａ
が、第２のインピーダンス素子２２として第２のコレク
タ抵抗器２２ａが、それぞれ用いられてなる点を除け
ば、他の回路構成は、基本的に図３に示されたものと同
一のものである。すなわち、バイアス回路１０７は、ｎ
ｐｎ形の第９及び第１０のトランジスタ９，１０、第１
乃至第３のエミッタ抵抗器２８，２９及び第３のバイア
ス抵抗器２７を主たる構成要素としてなるものである。
まず、検出回路１０５の出力段を構成する第８のトラン
ジスタ８のコレクタは、第３のバイアス抵抗器２７を介
してアースに接続されると共に、この第３のバイアス抵
抗器２７と第８のトランジスタ８のコレクタとの接続点
は、第９及び第１０のトランジスタ９，１０のベースに
接続されたものとなっている。

【００３７】また、第９のトランジスタ９のコレクタ
は、第１及び第２のトランジスタ１，２のエミッタに接
続されると共に、第１の入力端子５１に接続される一
方、第１０のトランジスタ１０のコレクタは、第３及び
第４のトランジスタ３，４のエミッタに接続されると共
に、第２の入力端子５２に接続されたものとなってい
る。さらに、第９のトランジスタ９のエミッタは、第１
のエミッタ抵抗器２８を介して、第１０のトランジスタ
１０のエミッタは、第２のエミッタ抵抗器２９を介し
て、それぞれアースに接続されたものとなっている。

【００３８】次に、かかる構成における動作について説
明する。まず、第１及び第２の入力端子５１，５２に印
加された入力信号が小さい場合、可変バイアス電源３３
の出力電圧は、第１のバイアス電源３１の電圧に比して
小さなものとなる。その結果、第１及び第４のトランジ
スタ１，４のコレクタに多くのコレクタ電流が流れ、そ
れぞれのコレクタ電圧は、直流電源３４による電源電圧
から、それぞれのコレクタ抵抗器２１ａ，２２ａにおけ
る電圧降下分だけ減じた大きさとなるのは先の図１に示
された基本回路と同一である。一方、検出回路１０５に
おいては、第１のバイアス電源３１の電圧が、可変バイ
アス電源３３の電圧に比して大であることに対応して、
第６のトランジスタ６のコレクタ電流が流れる一方、第
５のトランジスタ５にはコレクタ電流は殆ど流れない。
そのため、第７及び第８のトランジスタ７，８には電流
が流れず、第３のバイアス抵抗器２７には、第１の定電
流源４１からの所定の電流が流れ込むこととなる。そし
て、第３のバイアス抵抗器２７には、この第１の定電流
源４１による電流と第３のバイアス抵抗器２７の抵抗値
で定まる電圧降下が生じ、この電圧は、第９及び第１０
のトランジスタ９，１０のベースへベースバイアス電圧
として供給され、第９及び第１０のトランジスタ９，１
０のコレクタにはこのバイアス電圧に応じた電流が流れ
ることとなる。

【００３９】一方、第１及び第２の入力端子５１，５２
への入力信号が大きい場合には、可変バイアス電源３３
の出力電圧は、第１のバイアス電源３１の電圧よりも大
となり、そのため、第２及び第３のトランジスタ２，３
のコレクタ電流が増加する一方、第１及び第４のトラン
ジスタ１，４のコレクタ電流は減少し、それによって、
第１及び第４のトランジスタ１，４のそれぞれのコレク
タ電圧は上昇し、第１及び第２の出力端子５３，５４に
おける出力が増大することとなる。そして、検出回路１
０５においては、可変バイアス電源３３の出力電圧が第
１のバイアス電源３１の電圧よりも大であることに対応
して、入力信号が小さい場合と逆に、第６のトランジス
タ６に代わって第５のトランジスタ５のコレクタ電流が
流れると共に第７のトランジスタ７にもコレクタ電流が
流れ、それによって第８のトランジスタ８にもコレクタ
電流が流れることとなる。したがって、第３のバイアス
抵抗器２７には、第１の定電流源４１の電流と、第８の
トランジスタ８のコレクタ電流とが流れ込むこととな
り、第９及び第１０のトランジスタ９，１０のベースバ
イアス電圧が上昇することとなる。そのため、第９及び
第１０のトランジスタ９，１０のコレクタ電流が増加し
て、第１及び第２のトランジスタ１，２のエミッタと、
第３及び第４のトランジスタ３，４のエミッタのそれぞ
れに流れる電流の増加が図られることとなり、入力信号
の増大による歪みの改善が図られるものとなる。

【００４０】なお、上述の構成例においては、第１の定
電流源４１は、第８のトランジスタ８のコレクタとエミ
ッタ間に並列接続されるよう設けられたが、例えば、第
３のバイアス抵抗器２７に並列接続されるよう設けられ
てもよいものである。さらに、第１の定電流源４１を設
けることに代えて、図７において点線で示されたよう
に、第１及び第２のトランジスタ１，２のエミッタとア
ースとの間に、第１の差動増幅回路用定電流源４３を、
第３及び第４のトランジスタ３，４のエミッタとアース
との間に、第２の差動増幅回路用定電流源４４を、それ
ぞれ設けるようにしてもよい。すなわち、この第１の差
動増幅回路用定電流源４３及び第２の差動増幅回路用定
電流源４４は、第１の定電流源４１により第９及び第１
０のトランジスタ９，１０のコレクタに流れる電流と同
じ大きさの電流を供給するためのものである。

【００４１】図８には、本発明に係る可変利得増幅回路
の代表的な歪み特性の例として、図７に示された回路構
成例における歪み特性が示されており、図１２に示され
た従来回路の歪み特性を示す図１３の特性線図と比較し
つつ、この図８の歪み特性例について説明することとす
る。まず、図８及び図１３において、横軸の利得制御電
圧は、可変利得増幅回路Ｓ５ａにおいては、第２及び第
３のトランジスタ２，３のベースに、従来回路（図１２
参照）においては、第２及び第３のトランジスタ６２，
６３のベースに、それぞれ印加される電圧であって、入
力信号の大きさに応じて変化するものである。また、図
８及び図１３において、縦軸は、可変利得増幅回路Ｓ５
ａにおいては、第１及び第２の出力端子５３，５４に、
また、従来回路（図１２参照）においては、第１及び第
２の出力端子８７，８８に、それぞれ得られる出力信号
のレベルを示すものである。

【００４２】本発明に係る可変利得増幅回路Ｓ５ａにお
いては、利得制御電圧が極小さい場合（０〜１ｖ付
近）、換言すれば、入力信号が小さな場合には、歪み信
号のレベル（図８において実線の特性線参照）は、大凡
−１２０ｄＢｍ弱であるのに対して、従来例において
は、−１１０ｄＢｍ強となっており、本発明に係る可変
利得増幅回路Ｓ５ａの歪み特性が従来回路に比して明ら
かに改善されていることが確認できるものとなってい
る。また、利得制御電圧が大きな領域においても、本発
明に係る可変利得増幅回路Ｓ５ａの歪み特性は、従来回
路に比して数ｄＢｍ程度の改善がなされていることが確
認できるものとなっている（図８及び図１３においてそ
れぞれの実線の特性線参照）。

【００４３】次に、第６の発明に係る可変利得増幅回路
Ｓ６の基本回路構成について、図９を参照しつつ説明す
る。なお、図３又は図６に示された構成要素と同一の構
成要素については、同一の符号を付してその詳細な説明
を省略し、以下、異なる点を中心に説明することとす
る。この可変利得増幅回路Ｓ６は、先に図６に示された
可変利得増幅回路Ｓ５に、先に図３を参照しつつ説明し
たと同一の構成を有してなる平衡増幅回路１０６が、第
１及び第２の差動増幅回路１０１，１０２とバイアス回
路１０７との間に設けられた構成となっているものであ
る。かかる構成において、平衡増幅回路１０６は、ベー
ス接地増幅回路の構成であるため、その入力側と出力側
との容量的な結合が少ないことから、第１及び第２の入
力端子５１，５２に接続される図示されない前段の回路
からの電気的な影響が、第１及び第２の差動増幅回路１
０１，１０２へ及ぶことを抑圧でき、そのため、安定し
た回路動作が確保されることとなる。そして、この可変
利得増幅回路Ｓ６の全体的な回路動作は、上述した平衡
増幅回路１０６による作用を除けば、先に図６の回路構
成において同図を参照しつつ説明したと基本的に変わる
ところがないので、ここでの再度の詳細な説明は省略す
る。

【００４４】次に、第７の発明に係る可変利得増幅回路
Ｓ７の基本回路構成について、図１０を参照しつつ説明
する。なお、図４又は図６に示された構成要素と同一の
構成要素については、同一の符号を付してその詳細な説
明を省略し、以下、異なる点を中心に説明することとす
る。この可変利得増幅回路Ｓ７は、先に図６に示された
可変利得増幅回路Ｓ５に、先に図４を参照しつつ説明し
たと同一の構成を有してなる第３の差動増幅回路１０３
が入力段に設けられたものとなっているものである。か
かる構成における動作は、第１及び第２の入力端子５
１，５２に接続された入力信号が、第３の差動増幅回路
１０３により増幅されて第１及び第２の差動増幅回路１
０１，１０２へ入力されることとなる点を除けば、先に
図６の回路構成において同図を参照しつつ説明したと基
本的に変わるところがないので、ここでの再度の詳細な
説明は省略する。なお、第３の差動増幅回路１０３は、
先に図５を参照しつつ説明した第３の差動増幅回路１０
３Ａの回路と異なり、第１４及び第１５のトランジスタ
１４，１５のエミッタが第３のインピーダンス素子２３
を介して接続されているため、エミッタ同士が直接接続
された構成の第３の差動増幅回路１０３Ａに比して、良
く知られているように入力信号のいわゆるダイナミック
・レンジが大きく、比較的大きな入力信号にも十分対応
できるものとなっている。

【００４５】次に、第８の発明に係る可変利得増幅回路
Ｓ８の基本回路構成について、図１１を参照しつつ説明
する。なお、図５又は図６に示された構成要素と同一の
構成要素については、同一の符号を付してその詳細な説
明を省略し、以下、異なる点を中心に説明することとす
る。この可変利得増幅回路Ｓ８は、先に図６に示された
可変利得増幅回路Ｓ５に、先に図５を参照しつつ説明し
たと同一の構成を有してなる第３の差動増幅回路１０３
Ａが入力段に設けられた構成となっているものである。
なお、第３の差動増幅回路１０３Ａにおいて、第１４及
び第１５のトランジスタ１４，１５のエミッタが相互に
接続されたことに対応して、バイアス回路１０７Ａの出
力段は、一つとなっている。すなわち、先に図７に示さ
れたバイアス回路１０７を構成する第９及び第１０のト
ランジスタ９，１０の一方のコレクタにのみ第１４及び
第１５のトランジスタ１４，１５のエミッタが接続され
るような構成とすればよいものとなっている。かかる構
成において、第３の差動増幅回路１０３Ａは、第１４及
び第１５のトランジスタ１４，１５のエミッタが直接接
続された構成となっており、この点において、先の図１
０に示された第３の差動増幅回路１０３においては、第
３のインピーダンス素子２３を介して第１４及び第１５
のトランジスタ１４，１５のエミッタが相互に接続され
た構成と異なるものとなっている。この第３の差動増幅
回路１０３Ａは、入力信号のいわゆるダイナミック・レ
ンジが大きい場合には、飽和状態となってしまうため、
先の図１０における第３の差動増幅回路１０３に比し
て、比較的小信号入力に適するものとなっている。

【００４６】なお、上述した回路構成例において用いた
各々のバイポーラトランジスタの極性をそれぞれ逆のも
のとし、それに応じたバイアス電圧が供給されるように
回路を構成しても良いことは勿論であり、また、バイポ
ーラ以外の他の種類のトランジスタを用いて同様に構成
しても良いことは勿論である。

【００４７】

【発明の効果】以上、述べたように、本発明によれば、
可変利得増幅回路の利得制御が、第１の差動増幅回路の
第１のトランジスタ及び第２の差動増幅回路の第４のト
ランジスタのベースに印加される所定のバイアス電圧
と、入力信号の大きさに応じて変化される第１の差動増
幅回路の第２のトランジスタ及び第２の差動増幅回路の
第３のトランジスタのベースに印加されるバイアス電圧
との差を検出回路によって検出し、その検出結果に応じ
て、第１及び第２の差動増幅回路へ電流供給を行うカレ
ントミラー回路又はバイアス回路の電流が制御されるよ
うに構成することにより、従来と異なり、電源電圧の減
少が生じたような場合にあっても、増幅回路における電
流の減少が抑圧され、電源電圧変動による歪み特性の劣
化が防止され、回路動作の安定した可変利得増幅回路が
提供されるという効果を奏するものである。

【図面の簡単な説明】

【図１】第１の発明に係る可変利得増幅回路の基本回路
構成を示す回路図である。

【図２】図１に示された可変利得増幅回路のより具体的
な回路構成例を示す回路図である。

【図３】第２の発明に係る可変利得増幅回路の基本回路
構成を示す回路図である。

【図４】第３の発明に係る可変利得増幅回路の基本回路
構成を示す回路図である。

【図５】第４の発明に係る可変利得増幅回路の基本回路
構成を示す回路図である。

【図６】第５の発明に係る可変利得増幅回路の基本回路
構成を示す回路図である。

【図７】図６に示された可変利得増幅回路のより具体的
な回路構成例を示す回路図である。

【図８】図７に示された可変利得増幅回路の歪み特性を
示す特性線図である。

【図９】第６の発明に係る可変利得増幅回路の基本回路
構成を示す回路図である。

【図１０】第７の発明に係る可変利得増幅回路の基本回
路構成を示す回路図である。

【図１１】第８の発明に係る可変利得増幅回路の基本回
路構成を示す回路図である。

【図１２】従来の回路構成例を示す回路図である。

【図１３】図１２に示された従来回路における歪み特性
を示す特性線図である。

【符号の説明】

３１…第１のバイアス電源３２…第２のバイアス電源３３…可変バイアス電源５１…第１の入力端子５２…第２の入力端子５３…第１の出力端子５４…第２の出力端子１０１…第１の差動増幅回路１０２…第２の差動増幅回路１０３…第３の差動増幅回路１０４…カレントミラー回路１０５…検出回路１０６…平衡増幅回路１０７…バイアス回路

フロントページの続きＦターム(参考） 5J066 AA01 AA12 AA21 AA22 CA05 CA21 CA32 CA37 CA82 FA01 FA08 FA09 FA10 HA02 HA25 KA02 KA05 KA08 KA10 KA12 KA17 KA49 MA11 MA20 MD04 ND03 ND04 ND22 ND24 ND28 PD02 SA08 TA01 TA02 5J090 AA01 AA12 AA21 AA22 CA05 CA21 CA32 CA37 CA82 CN04 DN02 FA01 FA08 FA09 FA10 FN01 FN03 FN06 FN09 FN10 GN01 HA02 HA25 HN07 KA02 KA10 KA12 KA17 KA49 MA11 MA20 MN02 NN06 NN07 SA08 TA01 TA02 5J100 AA14 AA18 AA19 BA06 BB01 BB22 BC02 CA33 EA02 FA04

Claims

【特許請求の範囲】

【請求項１】第１及び第２のトランジスタを有し、各
々のエミッタが相互に接続されてなる第１の差動増幅回
路と、第３及び第４のトランジスタを有し、各々のエミッタが
相互に接続されてなる第２の差動増幅回路とが設けら
れ、前記第１及び第２のトランジスタのエミッタと、前記第
３及び第４のトランジスタのエミッタとの間に入力信号
が印加され、前記第１及び第４のトランジスタの各々のコレクタに
は、それぞれインピーダンス素子を介して直流電源電圧
が印加され、前記第１及び第４のトランジスタのベースには、所定の
第１のバイアス電圧が、また、前記第２及び第３のトラ
ンジスタのベースには、前記入力信号の大きさに応じた
バイアス電圧が、それぞれ印加されて、前記第１及び第
４のトランジスタの各々のコレクタの間に出力信号が得
られるよう構成されてなる可変利得増幅回路であって、前記第１及び第２の差動増幅回路を構成するトランジス
タのエミッタ電流を供給するカレントミラー回路と、前記第１のバイアス電圧と前記入力信号の大きさに応じ
たバイアス電圧との差を検出し、その検出結果に応じて
前記カレントミラー回路の電流を制御する検出回路とを
具備してなることを特徴とする可変利得増幅回路。
【請求項２】検出回路は、第１のバイアス電圧が入力
信号の大きさに応じたバイアス電圧より大きい場合に
は、カレントミラー回路に所定の電流が流れ、入力信号
の大きさに応じたバイアス電圧が第１のバイアス電圧よ
り大きい場合には、その差に応じた電流と前記所定の電
流とが前記カレントミラー回路に流れるよう、前記カレ
ントミラー回路の動作を制御することを特徴とする請求
項１記載の可変利得増幅回路。
【請求項３】検出回路は、エミッタが相互に接続され
た第５及び第６のトランジスタを有し、前記第５のトラ
ンジスタのベースには、入力信号の大きさに応じたバイ
アス電圧が、前記第６のトランジスタのベースには、第
１のバイアス電圧が、それぞれ印加される一方、前記第
５のトランジスタのコレクタには、前記第５のトランジ
スタと逆極性で、ベースとコレクタとが相互に接続され
た第７のトランジスタのコレクタが、前記第６のトラン
ジスタのコレクタには、前記第７のトランジスタと同極
性の第８のトランジスタのエミッタが、それぞれ接続さ
れ、前記第７及び第８のトランジスタのベースは相互に
接続され、前記第７及び第８のトランジスタのエミッタ
には、直流電圧が印加され、前記第８のトランジスタの
エミッタとコレクタ間には、第１の定電流源が接続さ
れ、前記第８のトランジスタのコレクタが出力段として
なることを特徴とする請求項１記載の可変利得増幅回
路。
【請求項４】カレントミラー回路は、ベースが相互に
接続された第９乃至第１１のトランジスタを有し、前記
第９乃至第１１のトランジスタのエミッタは共に、アー
スに接続される一方、前記第９のトランジスタのコレク
タは、第１及び第２のトランジスタのエミッタに、前記
第１０のトランジスタのコレクタは、前記第３及び第４
のトランジスタのエミッタに、前記第１１のトランジス
タのコレクタは、第８のトランジスタのコレクタに、そ
れぞれ接続されると共に、前記第１１のトランジスタの
コレクタとベースとが接続されてなることを特徴とする
請求項３記載の可変利得増幅回路。
【請求項５】請求項４記載の可変利得増幅回路におい
て、第１の定電流源に代えて、第１及び第２のトランジ
スタのエミッタとアースとの間に、第１の差動増幅回路
用定電流源を、第３及び第４のトランジスタのエミッタ
とアースとの間に、第２の差動増幅回路用定電流源が、
それぞれ設けられてなることを特徴とする可変利得増幅
回路。
【請求項６】第１及び第２のトランジスタを有し、各
々のエミッタが相互に接続されてなる第１の差動増幅回
路と、第３及び第４のトランジスタを有し、各々のエミッタが
相互に接続されてなる第２の差動増幅回路とが設けら
れ、前記第１及び第２のトランジスタのエミッタと、前記第
３及び第４のトランジスタのエミッタとの間に入力信号
が印加され、前記第１及び第４のトランジスタの各々のコレクタに
は、それぞれインピーダンス素子を介して直流電源電圧
が印加され、前記第１及び第４のトランジスタのベースには、所定の
第１のバイアス電圧が、また、前記第２及び第３のトラ
ンジスタのベースには、前記入力信号の大きさに応じた
バイアス電圧が、それぞれ印加されて、前記第１及び第
４のトランジスタの各々のコレクタの間に出力信号が得
られるよう構成されてなる可変利得増幅回路であって、前記第１及び第２の差動増幅回路を構成するトランジス
タのエミッタ電流を供給するバイアス回路と、前記第１のバイアス電圧と前記入力信号の大きさに応じ
たバイアス電圧との差を検出し、その検出結果に応じて
前記バイアス回路の動作を制御する検出回路とを具備し
てなることを特徴とする可変利得増幅回路。
【請求項７】検出回路は、第１のバイアス電圧が入力
信号の大きさに応じたバイアス電圧より大きい場合に
は、バイアス回路に所定の電圧が印加され、入力信号の
大きさに応じたバイアス電圧が第１のバイアス電圧より
大きい場合には、その差に応じた電圧と前記所定の電圧
とが前記バイアス回路に印加されるよう、前記バイアス
回路の動作を制御することを特徴とする請求項６記載の
可変利得増幅回路。
【請求項８】検出回路は、エミッタが相互に接続され
た第５及び第６のトランジスタを有し、前記第５のトラ
ンジスタのベースには、入力信号の大きさに応じたバイ
アス電圧が、前記第６のトランジスタのベースには、第
１のバイアス電圧が、それぞれ印加される一方、前記第
５のトランジスタのコレクタには、前記第５のトランジ
スタと逆極性で、ベースとコレクタとが相互に接続され
た第７のトランジスタのコレクタが、前記第６のトラン
ジスタのコレクタには、前記第７のトランジスタと同極
性の第８のトランジスタのエミッタが、それぞれ接続さ
れ、前記第７及び第８のトランジスタのベースは相互に
接続され、前記第７及び第８のトランジスタのエミッタ
には、直流電圧が印加され、前記第８のトランジスタの
エミッタとコレクタ間には、第１の定電流源が接続さ
れ、前記第８のトランジスタのコレクタが出力段として
なることを特徴とする請求項６記載の可変利得増幅回
路。
【請求項９】バイアス回路は、ベースが相互に接続さ
れた第９及び第１０のトランジスタを有し、前記第９及
び第１０のトランジスタのエミッタは共に、抵抗器を介
してアースに接続される一方、前記第９のトランジスタ
のコレクタは、第１及び第２のトランジスタのエミッタ
に、前記第１０のトランジスタのコレクタは、前記第３
及び第４のトランジスタのエミッタに、それぞれ接続さ
れると共に、前記第１０のトランジスタのベースには、
第８のトランジスタのコレクタと、一端がアースに接続
された抵抗器の他端が接続されてなることを特徴とする
請求項８記載の可変利得増幅回路。
【請求項１０】請求項９記載の可変利得増幅回路にお
いて、第１の定電流源に代えて、第１及び第２のトラン
ジスタのエミッタとアースとの間に、第１の差動増幅回
路用定電流源を、第３及び第４のトランジスタのエミッ
タとアースとの間に、第２の差動増幅回路用定電流源
が、それぞれ設けられてなることを特徴とする可変利得
増幅回路。
【請求項１１】第１及び第２の差動増幅回路とカレン
トミラー回路との間に、２つのトランジスタを有してな
る平衡増幅回路が設けられ、当該平衡増幅回路を介して
入力信号が印加されるよう構成されてなることを特徴と
する請求項１乃至請求項１０のいずれかに記載の可変利
得増幅回路。
【請求項１２】第１及び第２の差動増幅回路とカレン
トミラー回路との間に、２つのトランジスタを有してな
る第３の差動増幅回路が設けられ、当該第３の差動増幅
回路を介して入力信号が印加されるよう構成されてなる
ことを特徴とする請求項１乃至請求項１０のいずれかに
記載の可変利得増幅回路。