JPH11136048A - Btl増幅回路 - Google Patents

Btl増幅回路

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JPH11136048A
JPH11136048A JP9300563A JP30056397A JPH11136048A JP H11136048 A JPH11136048 A JP H11136048A JP 9300563 A JP9300563 A JP 9300563A JP 30056397 A JP30056397 A JP 30056397A JP H11136048 A JPH11136048 A JP H11136048A
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transistors
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憲一 小久保
Takayuki Taira
隆行 平
Koji Taya
浩二 田谷
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
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    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3081Duplicated single-ended push-pull arrangements, i.e. bridge circuits

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Abstract

(57)【要約】 【課題】BTL増幅回路の高出力化を図る。 【解決手段】第1及び第4出力トランジスタ15及び1
8がオンした場合、第1及び第2駆動トランジスタ19
及び20の接続点の電圧が低下し、第2及び第3出力ト
ランジスタ16及び17がオンした場合、第3及び第4
駆動トランジスタ21及び22の接続点の電圧が低下す
る。その為、第1及び第2入力トランジスタ2及び3
と、第1及び第2電流源トランジスタ13及び14のコ
レクタとエミッタとの間の電圧差が広がり、第1及び第
2電流源トランジスタ13及び14が飽和することが防
止できる。上下の出力トランジスタの接続点と、これと
逆相関系にある上下の駆動トランジスタの接続点との間
に抵抗を接続したので、電流制限され、発振を防止でき
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、トランジスタの飽
和を防止し高出力化を計るBTL増幅回路に関する。
【0002】
【従来の技術】従来より、電力増幅回路として、入力オ
ーディオ信号から互いに逆相の信号を生成して、それぞ
れの信号により負荷をBTL駆動するBTL増幅回路が
知られている。このようなBTL増幅回路は図3のよう
に構成される。図3において、まず、駆動トランジスタ
4及び5の接続点aと出力トランジスタ6及び7の接続
点bとが共通接続され、駆動トランジスタ8及び9の接
続点cと出力トランジスタ10及び11の接続点dとが
共通接続される。
【0003】このような構成の図3においては、入力段
増幅器1に負の入力信号が印加されると、第1入力トラ
ンジスタ2に負の信号が印加され、第2入力トランジス
タ3に正の信号が印加される。第1入力トランジスタ2
が負の信号に応じてオフすると、駆動トランジスタ4は
オンし、駆動トランジスタ5はオフする。その為、出力
トランジスタ6がオンし、出力トランジスタ7がオフす
る。また、第2入力トランジスタ3がオンすると、駆動
トランジスタ8はオフし、駆動トランジスタ9はオンす
る。その為、出力トランジスタ10はオフし、出力トラ
ンジスタ11はオンする。よって、出力電流が、出力ト
ランジスタ6、負荷12及び出力トランジスタ11の順
に流れる。
【0004】また、入力段増幅器1に正の入力信号が印
加されると、第1入力トランジスタ2に正の信号が印加
され、第2入力トランジスタ3に負の信号が印加され
る。第1入力トランジスタ2が正の信号に応じてオンす
ると、駆動トランジスタ4及び5がそれぞれオフ、オン
する。その為、出力トランジスタ6及び7がそれぞれオ
フ、オンする。また、第2入力トランジスタ3が負の信
号に応じてオフすると、駆動トランジスタ8及び9がそ
れぞれオン、オフする。その為、出力トランジスタ10
及び11はそれぞれオン、オフする。よって、出力電流
が、出力トランジスタ10、負荷12及び出力トランジ
スタ7の順に流れる。
【0005】このように、出力電流が、出力トランジス
タ6、負荷12及び出力トランジスタ11の順番で、ま
たは、出力トランジスタ10、負荷12及び出力トラン
ジスタ7の順番で流れることにより、負荷12をBTL
駆動している。
【0006】
【発明が解決しようとする課題】ところで、図3のBT
L増幅回路の電源電圧側の飽和電圧は、Vce6(sa
t)、Vce4(sat)+Vbe6、またはVbe4
+Vce13(sat)のいずれかのうち最大のもので
決定される。但し、Vce6(sat)、Vce4(s
at)及びVce13(sat)は出力トランジスタ
6、駆動トランジスタ4及び電流源トランジスタ13の
コレクタ−エミッタ間飽和電圧であり、Vbe6及びV
be4は出力トランジスタ6及び駆動トランジスタ4の
ベース−エミッタ間電圧である。ここで、出力トランジ
スタ6は負荷を駆動するため、電流供給能力を大きく設
定しており、出力トランジスタ6のサイズは大きくなっ
ている。トランジスタのサイズが大きくなるとコレクタ
−エミッタ間飽和電圧Vce(sat)は小さくなるの
で、出力トランジスタ6のVce6(sat)及びVb
e6は小さくなり、その結果、Vbe4+Vce13
(sat)が最も大きくなる。よって、BTL増幅回路
の電源電圧側の飽和電圧は、Vbe4+Vce13(s
at)で決定される。また、同様な考え方で、第3及び
第4出力トランジスタ10及び11の電源電圧側の飽和
電圧は、駆動トランジスタ8のベース−エミッタ間電圧
Vbe8と電流源トランジスタ14のコレクタ−エミッ
タ間飽和電圧Vce14(sat)とにより決定され
る。
【0007】BTL増幅回路の飽和電圧が上記のように
決まると、出力信号のスイングの上限が電源電圧Vcc
からVbe4+Vce13(sat)だけ下がった値
に、下限がアースレベルからVbe8+Vce14(s
at)だけ上がった値になる。Vbe+Vce(sa
t)は電源電圧Vccに比べ無視できないので、BTL
増幅回路の出力信号のフルスイングレベルが大きく制限
され、BTL増幅回路の高出力化が計れないという問題
があった。
【0008】
【課題を解決するための手段】本発明は、互いに逆相の
入力信号が印加される第1及び第2入力トランジスタ
と、前記第1入力トランジスタの出力信号に応じて駆動
される第1及び第2駆動トランジスタと、前記第1及び
第2駆動トランジスタにバイアス電流を供給する第1電
流源トランジスタと、SEPP接続されるとともに、前
記第1及び第2駆動トランジスタの出力信号に応じて駆
動される第1及び第2出力トランジスタと、前記第2入
力トランジスタの出力信号に応じて駆動する第3及び第
4駆動トランジスタと、前記第3及び第4駆動トランジ
スタにバイアス電流を供給する第2電流源トランジスタ
と、SEPP接続されるとともに、第3及び第4駆動ト
ランジスタの出力信号に応じて駆動する第3及び第4出
力トランジスタと、を備え、前記第1及び第2出力トラ
ンジスタの出力信号と前記第3及び第4出力トランジス
タの出力信号により負荷をBTL駆動するBTL増幅回
路において、前記第1及び第2出力トランジスタの接続
点と、前記第3及び第4駆動トランジスタの接続点とが
第1抵抗を介して接続されるとともに、前記第3及び第
4出力トランジスタの接続点と、前記第1及び第2駆動
トランジスタの接続点とが第2抵抗を介して接続される
ことを特徴とする。
【0009】また、前記第1及び第2駆動トランジスタ
の間に接続され、接続点が前記第3及び第4出力トラン
ジスタの接続点に接続される第3及び第4抵抗と、前記
第3及び第4駆動トランジスタの間に接続され、前記第
1及び第2出力トランジスタの接続点に接続される第5
及び第6抵抗を備えることを特徴とする。本発明に依れ
ば、第1及び第4出力トランジスタがオンした場合、第
1及び第2駆動トランジスタの接続点の電圧が低下し、
第2及び第3出力トランジスタがオンした場合、第3及
び第4駆動トランジスタの接続点の電圧が低下する。そ
の為、第1電流源トランジスタのコレクタとエミッタと
の間の電圧差、及び、第2電流源トランジスタのコレク
タとエミッタとの間の電圧差を広げることができる。さ
らに、第1及び第2抵抗を接続したので、第1及び第2
出力トランジスタの接続点と第3及び第4駆動トランジ
スタの接続点との間を流れる電流、及び、第3及び第4
出力トランジスタと第1及び第2駆動トランジスタとの
間を流れる電流の大きさが制限される。
【0010】
【発明の実施の形態】図1は、本発明の実施の形態を示
す図であり、15及び16はSEPP(シングル・エン
デッド・プッシュプル)接続される第1及び第2出力ト
ランジスタ、17及び18はSEPP接続された第3及
び第4出力トランジスタ、19及び20は第1及び第2
出力トランジスタをそれぞれ駆動するとともに、その接
続点aが第3及び第4出力トランジスタ17及び18の
接続点dに接続された第1及び第2駆動トランジスタ、
21及び22は第3及び第4出力トランジスタを駆動す
るとともに、その接続点cが第1及び第2出力トランジ
スタ15及び16の接続点bに接続された第3及び第4
駆動トランジスタ、23は接続点a及びdの間に流れる
電流を制限する抵抗、24は接続点b及びcの間に流れ
る電流を制限する抵抗である。尚、図1において、図3
と同一の素子については同一の符号を付す。
【0011】図1において、負の入力信号が入力段増幅
器1に印加されると、入力段増幅器1の出力信号により
第1入力トランジスタ2がオフし、第2入力トランジス
タ3はオンする。そして、図3で説明した動作と同様に
して、第1及び第4出力トランジスタ15及び18がオ
ンする。図1の場合は、第1及び第2駆動トランジスタ
19及び20の接続点aと、第3及び第4出力トランジ
スタ17及び18の接続点dとが接続されている。第4
出力トランジスタ18がオンすることにより、そのコレ
クタ電圧はアースレベルに近い値になる。その為、第1
駆動トランジスタ19のエミッタ電圧もアースレベルに
近い値になる。第1駆動トランジスタ19のエミッタ電
圧がアースレベルに近い値になることにより、そのベー
ス電圧はアースに近い値からVbe19だけ高い値にな
る。但し、Vbe19は、第1駆動トランジスタ19の
ベース−エミッタ間電圧である。よって、第1電流源ト
ランジスタ13のコレクタとエミッタとの間の電圧差が
広がり、第1電流源トランジスタ13は飽和しにくくな
る。
【0012】また、第3及び第4駆動トランジスタ21
及び22の接続点cと、第1及び第2出力トランジスタ
15及び16の接続点bとが接続されているので、第1
出力トランジスタ15がオンすることにより、第4駆動
トランジスタ22のエミッタ電圧が電源電圧Vccに近
い値になる。その為、第4駆動トランジスタ22のベー
ス−エミッタ間電圧をVbe22とすると、第2入力ト
ランジスタ3のコレクタ電圧は電源電圧Vccに近い電
圧からVbe22だけ低い電圧になる。よって、第2入
力トランジスタ3のコレクタとエミッタとの間の電圧差
が広がり、第2入力トランジスタ3も飽和しにくくな
る。
【0013】そして、負の入力信号が大入力になるほ
ど、第4出力トランジスタ18のコレクタ電圧はさらに
アースレベルに近づき、また、第1出力トランジスタ1
5のコレクタ電圧はさらに電源電圧Vccに近づき、第
1電流源トランジスタ13及び第2入力トランジスタ3
のコレクタとエミッタとの間の電圧差が広がる。その
為、第1電流源トランジスタ13及び第2入力トランジ
スタ3はより飽和しにくくなる。
【0014】また、大入力に応じて、負荷12に大出力
電流が流れるので、負荷12の電圧降下により、第1出
力トランジスタ15のコレクタ電圧は上昇し、第4出力
トランジスタ18のコレクタ電圧は低下し、第1及び第
4出力トランジスタ15及び18のコレクタとエミッタ
との電圧差が小さくなる。この電圧差が、それぞれ第1
及び第4出力トランジスタ15及び18のコレクタ−エ
ミッタ間飽和電圧より小さくなると、第1及び第4出力
トランジスタ15及び18が飽和する。従って、負の入
力信号の場合、図1のBTL増幅回路の飽和電圧は、第
1及び第4出力トランジスタ15及び18のコレクタ−
エミッタ間飽和電圧で決まる。
【0015】逆に、正の入力信号が入力段増幅器1に印
加されると、入力段増幅器1の出力信号により第1入力
トランジスタ2がオンし、第2入力トランジスタ3はオ
フする。その為、第2及び第3出力トランジスタ16及
び17がオンする。ここで、第3及び第4駆動トランジ
スタ21及び22の接続点cと、第1及び第2出力トラ
ンジスタ15及び16の接続点dとが接続されている。
第2出力トランジスタ16がオンすることにより、その
コレクタ電圧はアースレベルに近い値になる。その為、
第3駆動トランジスタ21のエミッタ電圧もアースレベ
ルに近い値になる。第3駆動トランジスタ21のエミッ
タ電圧がアースレベルに近い値になることにより、その
ベース電圧はアースに近い値からVbe21だけ高い値
になる。但し、Vbe21は、第3駆動トランジスタ2
1のベース−エミッタ間電圧である。よって、第2電流
源トランジスタ14のコレクタとエミッタとの間の電圧
差が広がる。
【0016】また、第1及び第2駆動トランジスタ19
及び20の接続点aと、第3及び第4出力トランジスタ
17及び18の接続点dとが接続されているので、第3
出力トランジスタ17がオンすることにより、第2駆動
トランジスタ20のエミッタ電圧が電源電圧Vccに近
い値になる。その為、第2駆動トランジスタ20のベー
ス−エミッタ間電圧をVbe22とすると、第1入力ト
ランジスタ2のコレクタ電圧は電源電圧Vccに近い電
圧からVbe20だけ低い電圧になる。よって、第1入
力トランジスタ2のコレクタとエミッタとの間の電圧差
が広がり、第1入力トランジスタ2も飽和しにくくな
る。
【0017】そして、正の入力信号が大入力になるほ
ど、第2出力トランジスタ16のコレクタ電圧はさらに
アースレベルに近づき、第3出力トランジスタ17のコ
レクタ電圧は電源電圧Vccに近づく。これにより、第
2電流源トランジスタ14及び第1入力トランジスタ2
のコレクタとエミッタとの間の電圧差がさらに広がるの
で、第2駆動トランジスタ14及び第1入力トランジス
タ2は飽和しない方向になる。
【0018】また、大入力に応じて、負荷12に大出力
電流が流れるので、負荷12の電圧降下により、第3出
力トランジスタ17のコレクタ電圧は上昇し、第2出力
トランジスタ16のコレクタ電圧が低下し、第2及び第
3出力トランジスタ16及び17のコレクタとエミッタ
との電圧差が小さくなる。この電圧差が、それぞれ第2
及び第3出力トランジスタ16及び17のコレクタ−エ
ミッタ間飽和電圧より小さくなると、第2及び第3出力
トランジスタ16及び17が飽和する。従って、正の入
力信号の場合、図1のBTL増幅回路の飽和電圧は、第
2及び第3出力トランジスタ16及び17のコレクタ−
エミッタ間飽和電圧のみで決まる。
【0019】ところで、図1においては、電流制限用の
抵抗23及び24が接続される。負の入力信号が印加さ
れる場合、抵抗23及び24によって接続点bから接続
点cに流れる電流が制限され、接続点aから接続点dに
流れる電流が制限される。また、正の入力信号が印加さ
れる場合、抵抗23及び24によって接続点cから接続
点bに流れる電流が制限され、接続点dから接続点aに
流れる電流が制限される。
【0020】ここで、正または負の入力信号が印加され
ると、接続点間a−dに流れる電流及び接続点間b−c
に流れる電流が同相で変化する。抵抗23及び24を接
続せず、上記の接続点間を短絡すると、各々の接続点間
に流れる電流が同相で大きく変化するため、出力トラン
ジスタに供給されるベース電流が増大し、出力トランジ
スタに流れる電流が増大する。その結果、図1の増幅回
路に発振が起こる。
【0021】そこで、抵抗23及び24により、各接続
点間の電流を制限することによって、出力トランジスタ
に流れる電流を定常時の大きさにすることができるの
で、発振の発生を防止することができる。尚、抵抗23
及び24の値が小さすぎると発振を防止できず、大きす
ぎると電圧降下によりBTL増幅回路の飽和電圧を広げ
られなくなる。その為、抵抗23及び24の値を少なく
とも発振を防止できる値に設定することが望ましい。
【0022】図2は本発明の他の実施の形態を示す図で
あり、25び26は第1及び第2駆動トランジスタ19
及び20のエミッタ間に接続され、アイドリング電流を
調整するための抵抗、27及び28は第3及び第4駆動
トランジスタ21及び22のエミッタ間に接続され、ア
イドリング電流を調整するための抵抗である。そして、
抵抗23及び24の接続点a’は抵抗23を介して接続
点dと接続され、抵抗27及び28の接続点c’は抵抗
24を介して接続点bと接続される。
【0023】図2において、第1及び第4出力トランジ
スタ15及び18がオンしている場合、第1駆動トラン
ジスタ19のエミッタ電流が抵抗25を介して第4出力
トランジスタ18に流れる。第1駆動トランジスタ19
のベース電圧が上昇し、第1及び第4出力トランジスタ
15及び18に流れる電流が増大するに従い、第1駆動
トランジスタ19のエミッタ電流が増大しようとする。
このエミッタ電流が増大しようとすると、第1駆動トラ
ンジスタ19のベース−エミッタ間電圧が広がろうとす
る。しかし、第1駆動トランジスタ19のエミッタ電流
が増大すると、抵抗25の電圧降下により第1駆動トラ
ンジスタ19のエミッタ電圧が上昇する。第1駆動トラ
ンジスタ19のエミッタ電圧の上昇する割合は、そのベ
ース電圧の上昇する割合と略同一である。その為、第1
駆動トランジスタ19のベースとエミッタとの間の電圧
差は変わらず、第1駆動トランジスタ19のエミッタ電
流は増大しない。
【0024】一方、第1出力トランジスタ15のコレク
タ電流の一部が抵抗28を介して第4駆動トランジスタ
22に流れる。第4駆動トランジスタ22のベース電圧
が低下し、また、そのエミッタ電流が増大しようとす
る。抵抗28に流れる電流が増大しようとすると、抵抗
28の電圧降下により第4駆動トランジスタ22のエミ
ッタ電圧が低下する。よって、第4駆動トランジスタ2
2のエミッタとベースとの間の電圧差が変わらず、第4
駆動トランジスタ22のエミッタ電流は増大しない。
【0025】また、第2及び第3出力トランジスタ16
及び17がオンしている場合、第3駆動トランジスタ2
1のベース電圧が上昇し、また、そのエミッタ電流が増
大しようとする。抵抗27に流れる電流が増大しようと
すると、抵抗27の電圧降下により第3駆動トランジス
タ21のエミッタ電圧も上昇し、第3駆動トランジスタ
21のベースとエミッタとの間の電圧差は変わらない。
よって、第3駆動トランジスタ21のエミッタ電流は増
大しない。
【0026】また、第2駆動トランジスタ20のベース
電圧が低下すると、そのエミッタ電流が増大しようとす
る。抵抗26に流れる電流が増大しようとすると、抵抗
26の電圧降下により第2駆動トランジスタ20のエミ
ッタ電圧は低下し、第2駆動トランジスタ20のベース
とエミッタとの間の電圧差は変わらない。その為、第2
駆動トランジスタ20のエミッタ電流は増大しない。
【0027】上記の如く、抵抗25乃至28を挿入する
ことにより、各々の駆動トランジスタのエミッタ電流の
変動を防止できる。よって、アイドリング電流の変動を
防止でき、BTL増幅回路の出力信号の歪率の悪化を防
止できるという他の効果も奏する。
【0028】
【発明の効果】本発明に依れば、BTL増幅回路の飽和
電圧を出力トランジスタのコレクタ−エミッタ間飽和電
圧で決めることができるので、BTL増幅回路の出力信
号のフルスイングレベルを大きくすることができ、高出
力化を図ることができる。また、特に、集積化すると、
出力トランジスタのサイズは大きくなるので、コレクタ
−エミッタ間電圧を小さくなり、さらに高出力化を図る
ことができる。また、出力トランジスタの接続点と駆動
トランジスタの接続点とを抵抗を介して接続したので、
発振を防止できる。
【0029】また、駆動トランジスタ同士の接続部分に
抵抗を挿入したので、駆動トランジスタに流れるアイド
リング電流の変動を抑えることができ、BTL増幅回路
の出力信号の歪率悪化を防止できるという他の効果も奏
する。
【図面の簡単な説明】
【図1】本発明の実施の形態を示す回路図である。
【図2】本発明の他の実施の形態を示す回路図である。
【図3】従来例を示す回路図である。
【符号の説明】
2 第1入力トランジスタ 3 第2入力トランジスタ 13 第1電流源トランジスタ 14 第2電流源トランジスタ 15 第1出力トランジスタ 16 第2出力トランジスタ 17 第3出力トランジスタ 18 第4出力トランジスタ 19 第1駆動トランジスタ 20 第2駆動トランジスタ 21 第3駆動トランジスタ 22 第4駆動トランジスタ 23〜28 抵抗

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】互いに逆相の入力信号が印加される第1及
    び第2入力トランジスタと、前記第1入力トランジスタ
    の出力信号に応じて駆動される第1及び第2駆動トラン
    ジスタと、前記第1及び第2駆動トランジスタにバイア
    ス電流を供給する第1電流源トランジスタと、SEPP
    接続されるとともに、前記第1及び第2駆動トランジス
    タの出力信号に応じて駆動される第1及び第2出力トラ
    ンジスタと、前記第2入力トランジスタの出力信号に応
    じて駆動する第3及び第4駆動トランジスタと、前記第
    3及び第4駆動トランジスタにバイアス電流を供給する
    第2電流源トランジスタと、SEPP接続されるととも
    に、第3及び第4駆動トランジスタの出力信号に応じて
    駆動する第3及び第4出力トランジスタと、を備え、前
    記第1及び第2出力トランジスタの出力信号と前記第3
    及び第4出力トランジスタの出力信号により負荷をBT
    L駆動するBTL増幅回路において、 前記第1及び第2出力トランジスタの接続点と、前記第
    3及び第4駆動トランジスタの接続点とが第1抵抗を介
    して接続されるとともに、 前記第3及び第4出力トランジスタの接続点と、前記第
    1及び第2駆動トランジスタの接続点とが第2抵抗を介
    して接続されることを特徴とするBTL増幅回路。
  2. 【請求項2】前記第1及び第2駆動トランジスタの間に
    接続され、接続点が前記第3及び第4出力トランジスタ
    の接続点に接続される第3及び第4抵抗と、前記第3及
    び第4駆動トランジスタの間に接続され、前記第1及び
    第2出力トランジスタの接続点に接続される第5及び第
    6抵抗を備えることを特徴とする請求項1記載のBTL
    増幅回路。
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