JP3442872B2 - Ｂｔｌ出力回路 - Google Patents
Ｂｔｌ出力回路Info
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- JP3442872B2 JP3442872B2 JP18995994A JP18995994A JP3442872B2 JP 3442872 B2 JP3442872 B2 JP 3442872B2 JP 18995994 A JP18995994 A JP 18995994A JP 18995994 A JP18995994 A JP 18995994A JP 3442872 B2 JP3442872 B2 JP 3442872B2
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Description
【０００１】
【産業上の利用分野】この発明は、ＢＴＬ（バランスド
・トランスフォーマー・レス）出力回路に関し、１つの
半導体集積回路により形成されるものに利用して有効な
技術に関するものである。
・トランスフォーマー・レス）出力回路に関し、１つの
半導体集積回路により形成されるものに利用して有効な
技術に関するものである。
【０００２】
【従来の技術】自動車搭載用の音響増幅回路では、高出
力仕様への要求が強いが、その電源が車載用バッテリー
の１２Ｖから取るために、通常の電力増幅回路では十分
な高出力を得ることができない。そこで、図３に示すよ
うに２つの出力回路をＢＴＬ接続してスピーカーＳＰを
駆動する。１つの出力回路１は、ノーマル・ダーリント
ン回路２と、インバーティッド・ダーリントン回路３と
によりプッシュプル形態にされる。このようなダーリン
トン回路２と３を用いることより、大きな電流増幅率に
より振幅範囲を大きく確保することができる。このよう
なインバーティッド・ダーリントン回路に関しては、例
えばＣＱ出版社、１９８９年１１月１日発行『トランジ
スタ技術スペシャル』Ｎｏ１８、頁１２〜頁２９があ
る。
力仕様への要求が強いが、その電源が車載用バッテリー
の１２Ｖから取るために、通常の電力増幅回路では十分
な高出力を得ることができない。そこで、図３に示すよ
うに２つの出力回路をＢＴＬ接続してスピーカーＳＰを
駆動する。１つの出力回路１は、ノーマル・ダーリント
ン回路２と、インバーティッド・ダーリントン回路３と
によりプッシュプル形態にされる。このようなダーリン
トン回路２と３を用いることより、大きな電流増幅率に
より振幅範囲を大きく確保することができる。このよう
なインバーティッド・ダーリントン回路に関しては、例
えばＣＱ出版社、１９８９年１１月１日発行『トランジ
スタ技術スペシャル』Ｎｏ１８、頁１２〜頁２９があ
る。
【０００３】
【発明が解決しようとする課題】上記のようなオーディ
オアンプでは、高周波領域において発振が生じ易いこと
から高周波特性が良好なコンデンサと小抵抗からなるス
ナバ回路４を接続するものである。このようなスナバ回
路４による発振防止対策においては、発振動作を確実に
防止するためにはコンデンサの容量値をある程度大きく
する必要があり、半導体集積回路に内蔵できないために
専ら外付部品とせざるを得ない。
オアンプでは、高周波領域において発振が生じ易いこと
から高周波特性が良好なコンデンサと小抵抗からなるス
ナバ回路４を接続するものである。このようなスナバ回
路４による発振防止対策においては、発振動作を確実に
防止するためにはコンデンサの容量値をある程度大きく
する必要があり、半導体集積回路に内蔵できないために
専ら外付部品とせざるを得ない。
【０００４】この発明の目的は、それ自身が発振防止機
能を持つ線形増幅動作のＢＴＬ出力回路を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
能を持つ線形増幅動作のＢＴＬ出力回路を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ノーマル・ダーリントン回
路とインバーティッド・ダーリントン回路とがプッシュ
プル接続されてなる２つの出力回路の入力に互いに逆位
相の入力信号を供給して、両出力端子間に負荷を接続し
てなるＢＴＬ出力回路において、一方の出力回路におい
てインバーティッド・ダーリントン回路側が電流を流し
ている間に他方の出力回路側の入力信号又は出力トラン
ジスタに流れる電流に対応した補正電流を形成して、上
記一方の出力回路の入力電圧と出力電圧とを等しくする
レベルシフト・ループ回路に流すようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ノーマル・ダーリントン回
路とインバーティッド・ダーリントン回路とがプッシュ
プル接続されてなる２つの出力回路の入力に互いに逆位
相の入力信号を供給して、両出力端子間に負荷を接続し
てなるＢＴＬ出力回路において、一方の出力回路におい
てインバーティッド・ダーリントン回路側が電流を流し
ている間に他方の出力回路側の入力信号又は出力トラン
ジスタに流れる電流に対応した補正電流を形成して、上
記一方の出力回路の入力電圧と出力電圧とを等しくする
レベルシフト・ループ回路に流すようにする。
【０００６】
【作用】上記した手段によれば、インバーティッド・ダ
ーリントン回路により負荷をプル駆動しているときに、
プッシュ側出力トランジスタにも補正電流に対応したバ
イアス電圧が与えられてその出力インピーダンスを低く
保つことができるから、高域周波数に対しても上記イン
バーティッド・ダーリントン回路のループ利得が抑制さ
れて発振が生じなくできる。
ーリントン回路により負荷をプル駆動しているときに、
プッシュ側出力トランジスタにも補正電流に対応したバ
イアス電圧が与えられてその出力インピーダンスを低く
保つことができるから、高域周波数に対しても上記イン
バーティッド・ダーリントン回路のループ利得が抑制さ
れて発振が生じなくできる。
【０００７】
【実施例】図１には、この発明に係るＢＴＬ出力回路の
一実施例の回路図が示されている。同図の各回路素子
は、後述するような前段に設けられる増幅回路とともに
公知の半導体製造技術によって単結晶シリコンのような
１つの半導体基板上において形成される。
一実施例の回路図が示されている。同図の各回路素子
は、後述するような前段に設けられる増幅回路とともに
公知の半導体製造技術によって単結晶シリコンのような
１つの半導体基板上において形成される。
【０００８】ＢＴＬ出力回路は、互いに同じ構成にされ
た２つの出力回路１と１’から構成される。上記２つの
出力回路１と１’には、互いに逆位相にされた入力信号
ＶinとＶin’とが供給される。上記出力回路１と１’か
ら得られる出力信号Ｖout とＶout ’とはスピーカーＳ
Ｐに供給される。
た２つの出力回路１と１’から構成される。上記２つの
出力回路１と１’には、互いに逆位相にされた入力信号
ＶinとＶin’とが供給される。上記出力回路１と１’か
ら得られる出力信号Ｖout とＶout ’とはスピーカーＳ
Ｐに供給される。
【０００９】一方の出力回路１は、スピーカーＳＰをプ
ッシュ駆動するノーマル・ダリーリントン回路２と、プ
ル駆動するインバーティッド・ダーリントン回路３、及
び発振防止のための補正電流回路６から構成される。他
方の出力回路１’も同様な回路から構成されるが、同図
においては出力トランジスタＱ７’とＱ１’及び補正電
流回路６’を構成する回路が代表として例示的に示され
ている。
ッシュ駆動するノーマル・ダリーリントン回路２と、プ
ル駆動するインバーティッド・ダーリントン回路３、及
び発振防止のための補正電流回路６から構成される。他
方の出力回路１’も同様な回路から構成されるが、同図
においては出力トランジスタＱ７’とＱ１’及び補正電
流回路６’を構成する回路が代表として例示的に示され
ている。
【００１０】スピーカーＳＰをプッシュ駆動するノーマ
ル・ダーリントン回路２は、ＮＰＮトランジスタＱ６と
Ｑ７から構成される。上記トランジスタＱ６のベースに
は、入力信号ＶinがダイオードＤ１とＤ２を通してレベ
ルシフトされて供給される。上記ダイオードＤ１とＤ２
には定電流源Ｉ３からバイアス電流が供給される。
ル・ダーリントン回路２は、ＮＰＮトランジスタＱ６と
Ｑ７から構成される。上記トランジスタＱ６のベースに
は、入力信号ＶinがダイオードＤ１とＤ２を通してレベ
ルシフトされて供給される。上記ダイオードＤ１とＤ２
には定電流源Ｉ３からバイアス電流が供給される。
【００１１】スピーカーＳＰをプル駆動するインバーテ
ィッド・ダーリントン回路３は、ＰＮＰトランジスタＱ
２とＮＰＮトランジスタＱ１から構成される。上記トラ
ンジスタＱ２のベースには、入力信号Ｖinが供給され
る。出力電圧Ｖout と入力信号Ｖinとを等しくするため
に、言い換えるならば、上記ダーリントン回路２と３に
アイドリング電流が流れるようにするために、レベルシ
フト・ループ回路が設けられる。レベルシフト・ループ
回路は、上記トランジスタＱ２を含めて構成される。つ
まり、トランジスタＱ２のエミッタには、ＮＰＮトラン
ジスタＱ３のエミッタが接続され、かかるトランジスタ
Ｑ３のベースには定電流源Ｉ１からバイアス電流が流れ
るようにされ、コレクタは電源電圧ＶＣＣに接続され
る。そして、上記トランジスタＱ３のベースと出力端子
との間には、ダイオード形態にされたＮＰＮトランジス
タＱ４とＰＮＰトランジスタＱ５が設けられる。
ィッド・ダーリントン回路３は、ＰＮＰトランジスタＱ
２とＮＰＮトランジスタＱ１から構成される。上記トラ
ンジスタＱ２のベースには、入力信号Ｖinが供給され
る。出力電圧Ｖout と入力信号Ｖinとを等しくするため
に、言い換えるならば、上記ダーリントン回路２と３に
アイドリング電流が流れるようにするために、レベルシ
フト・ループ回路が設けられる。レベルシフト・ループ
回路は、上記トランジスタＱ２を含めて構成される。つ
まり、トランジスタＱ２のエミッタには、ＮＰＮトラン
ジスタＱ３のエミッタが接続され、かかるトランジスタ
Ｑ３のベースには定電流源Ｉ１からバイアス電流が流れ
るようにされ、コレクタは電源電圧ＶＣＣに接続され
る。そして、上記トランジスタＱ３のベースと出力端子
との間には、ダイオード形態にされたＮＰＮトランジス
タＱ４とＰＮＰトランジスタＱ５が設けられる。
【００１２】このような出力回路において、本願発明者
においては次のような原因により発振の生じることを見
い出した。上記出力回路１におけるプル駆動のトランジ
スタＱ１が大電流を流しているときには、かかる大電流
を流すために必要とされる比較的大きなベース電流がト
ランジスタＱ２とＱ３のベース，エミッタ間に流れるた
め、そのベース，エミッタ間電圧が大きくされる。この
ため、入力信号Ｖinを基準にすると、上記トランジスタ
Ｑ２とＱ３のベース，エミッタ間電圧に対応してプッシ
ュ駆動するノーマル・ダーリントン回路２に加わるバイ
アス電圧がその分減少させられることになる。つまり、
出力トランジスタＱ１に流れる大出力電流に対応したベ
ース電流により上記トランジスタＱ２とＱ３のベース，
エミッタ間電圧の電圧増加分だけ、出力電圧Ｖout が高
くなって出力トランジスタＱ６とＱ７をオフ状態ないし
高いインピーダンス状態にしてしまう。
においては次のような原因により発振の生じることを見
い出した。上記出力回路１におけるプル駆動のトランジ
スタＱ１が大電流を流しているときには、かかる大電流
を流すために必要とされる比較的大きなベース電流がト
ランジスタＱ２とＱ３のベース，エミッタ間に流れるた
め、そのベース，エミッタ間電圧が大きくされる。この
ため、入力信号Ｖinを基準にすると、上記トランジスタ
Ｑ２とＱ３のベース，エミッタ間電圧に対応してプッシ
ュ駆動するノーマル・ダーリントン回路２に加わるバイ
アス電圧がその分減少させられることになる。つまり、
出力トランジスタＱ１に流れる大出力電流に対応したベ
ース電流により上記トランジスタＱ２とＱ３のベース，
エミッタ間電圧の電圧増加分だけ、出力電圧Ｖout が高
くなって出力トランジスタＱ６とＱ７をオフ状態ないし
高いインピーダンス状態にしてしまう。
【００１３】このときに、プル駆動の出力トランジスタ
Ｑ１は、大きな電流を流すためにエミッタに寄生する抵
抗が小さくなり、コレクタ側のインピーダンスが上記出
力トランジスタＱ７のカットオフにより大きくなって大
きな電圧利得を持つようにされる。このような理由によ
り、高周波領域でレベルシフト・ループを通して帰還さ
れる帰還信号の位相が回り出した時に電圧利得が大きす
ぎて前記のような発振動作が生じることになってしま
う。
Ｑ１は、大きな電流を流すためにエミッタに寄生する抵
抗が小さくなり、コレクタ側のインピーダンスが上記出
力トランジスタＱ７のカットオフにより大きくなって大
きな電圧利得を持つようにされる。このような理由によ
り、高周波領域でレベルシフト・ループを通して帰還さ
れる帰還信号の位相が回り出した時に電圧利得が大きす
ぎて前記のような発振動作が生じることになってしま
う。
【００１４】この実施例では、上記のような発振動作を
防止するために、補正電流回路６が設けられる。この補
正電流回路６は、その補正電流により他方の出力回路
１’の発振を防止するために用いられる。それ故、出力
回路１の上記のような発振動作を防止するための補正電
流は、出力回路１’に設けられた補正電流回路６’によ
り形成される。
防止するために、補正電流回路６が設けられる。この補
正電流回路６は、その補正電流により他方の出力回路
１’の発振を防止するために用いられる。それ故、出力
回路１の上記のような発振動作を防止するための補正電
流は、出力回路１’に設けられた補正電流回路６’によ
り形成される。
【００１５】補正電流回路６は、次の回路により構成さ
れる。入力信号ＶinはダイオードＤ４によりレベルシフ
トされてＮＰＮトランジスタＱ９のベースに供給され
る。上記ダイオードＤ４には、定電流源Ｉ３によりバイ
アス電流が流れるようにされる。上記トランジスタＱ９
のエミッタには抵抗Ｒ１を介して出力中点電圧に対応さ
れたバイアス電圧Ｖ１が与えられる。特に制限されない
が、出力中点電圧Ｖ１は、電源電圧ＶＣＣの１／２の電
圧に設定される。
れる。入力信号ＶinはダイオードＤ４によりレベルシフ
トされてＮＰＮトランジスタＱ９のベースに供給され
る。上記ダイオードＤ４には、定電流源Ｉ３によりバイ
アス電流が流れるようにされる。上記トランジスタＱ９
のエミッタには抵抗Ｒ１を介して出力中点電圧に対応さ
れたバイアス電圧Ｖ１が与えられる。特に制限されない
が、出力中点電圧Ｖ１は、電源電圧ＶＣＣの１／２の電
圧に設定される。
【００１６】これにより、入力信号Ｖinが中点電圧Ｖ１
に対して高い電圧のときに、その差電圧（Ｖin−Ｖ１）
に対応した電流が抵抗Ｒ１に流れる。この電流は、トラ
ンジスタＱ９のコレクタに設けられたダイオードＤ３と
ＰＮＰトランジスタＱ８からなる電流ミラー回路によ
り、出力回路１’のレベルシフト・ループル回路に流れ
るようにされる。このことは、出力回路１’の同様な補
正電流回路により形成された補正電流が、出力回路１の
レベルシフト・ループ回路のダイオードＱ４とＱ５に流
れるようにされることに対応している。
に対して高い電圧のときに、その差電圧（Ｖin−Ｖ１）
に対応した電流が抵抗Ｒ１に流れる。この電流は、トラ
ンジスタＱ９のコレクタに設けられたダイオードＤ３と
ＰＮＰトランジスタＱ８からなる電流ミラー回路によ
り、出力回路１’のレベルシフト・ループル回路に流れ
るようにされる。このことは、出力回路１’の同様な補
正電流回路により形成された補正電流が、出力回路１の
レベルシフト・ループ回路のダイオードＱ４とＱ５に流
れるようにされることに対応している。
【００１７】出力回路１の出力トランジスタＱ１が大き
な電流によりプル駆動を行っているときには、それに対
応した入力信号Ｖinが中点電圧Ｖ１に対して低い電圧領
域である。このときには、他方の出力回路１’の入力信
号Ｖin’が中点電圧Ｖ１に対して高い電圧になっている
ので、かかる出力回路１’の補正電流回路６’が入力信
号Ｖin’と中点電圧Ｖ１との差電圧に対応した補正電流
を形成して、上記レベルシフト・ループ回路のダイオー
ドＱ４とＱ５に流すものである。
な電流によりプル駆動を行っているときには、それに対
応した入力信号Ｖinが中点電圧Ｖ１に対して低い電圧領
域である。このときには、他方の出力回路１’の入力信
号Ｖin’が中点電圧Ｖ１に対して高い電圧になっている
ので、かかる出力回路１’の補正電流回路６’が入力信
号Ｖin’と中点電圧Ｖ１との差電圧に対応した補正電流
を形成して、上記レベルシフト・ループ回路のダイオー
ドＱ４とＱ５に流すものである。
【００１８】つまり、上記出力トランジスタＱ１の大き
な電流によるプル駆動に対応した比較的大きなベース電
流がトランジスタＱ２とＱ３に流れても、それを補正す
るようにダイオードＱ４とＱ５に補正電流が流れる。こ
のため、プッシュ駆動を行うノーマル・ダーリントン回
路２に十分なバイアス電圧を確保することができ、かか
るトランジスタＱ６及びＱ７がアイドリング電流を流し
続ける。言い換えるならば、トランジスタＱ７が動作状
態を維持するので、その出力インピーダンスを小さく維
持させることができる。したがって、プル駆動の出力ト
ランジスタＱ１が大きな電流を流すためにエミッタに寄
生する抵抗が小さくなっていても、コレクタ側のインピ
ーダンスが上記出力トランジスタＱ７の動作状態により
低インピーダンスであるから小さな電圧利得しか持たな
いために、レベルシフト・ループルでの帰還利得も小さ
くなって発振が生じなくできる。
な電流によるプル駆動に対応した比較的大きなベース電
流がトランジスタＱ２とＱ３に流れても、それを補正す
るようにダイオードＱ４とＱ５に補正電流が流れる。こ
のため、プッシュ駆動を行うノーマル・ダーリントン回
路２に十分なバイアス電圧を確保することができ、かか
るトランジスタＱ６及びＱ７がアイドリング電流を流し
続ける。言い換えるならば、トランジスタＱ７が動作状
態を維持するので、その出力インピーダンスを小さく維
持させることができる。したがって、プル駆動の出力ト
ランジスタＱ１が大きな電流を流すためにエミッタに寄
生する抵抗が小さくなっていても、コレクタ側のインピ
ーダンスが上記出力トランジスタＱ７の動作状態により
低インピーダンスであるから小さな電圧利得しか持たな
いために、レベルシフト・ループルでの帰還利得も小さ
くなって発振が生じなくできる。
【００１９】図２には、この発明に係るＢＴＬ出力回路
の他の一実施例の回路図が示されている。この実施例の
補正電流回路７は、出力トランジスタに流れるベース電
流を利用している。かかる補正電流回路７と７’以外の
回路は前記図１の実施例回路と同様であるので、その説
明を省略する。
の他の一実施例の回路図が示されている。この実施例の
補正電流回路７は、出力トランジスタに流れるベース電
流を利用している。かかる補正電流回路７と７’以外の
回路は前記図１の実施例回路と同様であるので、その説
明を省略する。
【００２０】ノーマル・ダーリントン回路を構成するト
ランジスタＱ６のエミッタに定電流源Ｉ６が設けられ
る。これと同様にトランジスタＱ１０と定電流源Ｉ４が
設けられる。無信号時においてトランジスタＱ６とＱ１
０のエミッタ電位が同電位になるように設定しておく。
ランジスタＱ６のエミッタに定電流源Ｉ６が設けられ
る。これと同様にトランジスタＱ１０と定電流源Ｉ４が
設けられる。無信号時においてトランジスタＱ６とＱ１
０のエミッタ電位が同電位になるように設定しておく。
【００２１】上記トランジスタＱ１０とＱ６のエミッタ
電位は、電圧比較動作を行う差動トランジスタＱ１５と
Ｑ１６のベースに供給される。これらの差動トランジス
タＱ１５とＱ１６のエミッタには定電電流源Ｉ５が設け
られる。上記差動トランジスタＱ１５とＱ１６のコレク
タには、ＰＮＰトランジスタＱ１１とＱ１２及びＱ１３
とＱ１４からなる電流ミラー回路が設けられる。上記差
動トランジスタＱ１６に対応された電流ミラー回路の出
力電流は、ＮＰＮトランジスタＱ１８とＱ１７からなる
電流ミラー回路の入力電流として供給される。この電流
ミラー回路の出力トランジスタＱ１７には、他方の差動
トランジスタＱ１５に対応された電流ミラー回路の出力
電流が流れるようにされる。つまり、トランジスタＱ１
７のコレクタには、上記トランジスタＱ１５とＱ１６の
電位差に対応された電流信号が流れるようにされる。
電位は、電圧比較動作を行う差動トランジスタＱ１５と
Ｑ１６のベースに供給される。これらの差動トランジス
タＱ１５とＱ１６のエミッタには定電電流源Ｉ５が設け
られる。上記差動トランジスタＱ１５とＱ１６のコレク
タには、ＰＮＰトランジスタＱ１１とＱ１２及びＱ１３
とＱ１４からなる電流ミラー回路が設けられる。上記差
動トランジスタＱ１６に対応された電流ミラー回路の出
力電流は、ＮＰＮトランジスタＱ１８とＱ１７からなる
電流ミラー回路の入力電流として供給される。この電流
ミラー回路の出力トランジスタＱ１７には、他方の差動
トランジスタＱ１５に対応された電流ミラー回路の出力
電流が流れるようにされる。つまり、トランジスタＱ１
７のコレクタには、上記トランジスタＱ１５とＱ１６の
電位差に対応された電流信号が流れるようにされる。
【００２２】この実施例の補正電流回路においては、プ
ッシュ駆動のトランジスタＱ７に大きな出力電流が流れ
るときには、それに対応した比較的大きなベース電流が
トランジスタＱ６に流れるため、トランジスタＱ６のベ
ース，エミッタ間電圧が大きくなることを利用してい
る。このトランジスタＱ６のベース，エミッタ間電圧の
増大により、差動トランジスタＱ１５のベース電位に対
して、差動トランジスタＱ１６のベース電位が低下し
て、その差電圧に対応して定電流Ｉ５が分配され、その
差電流がトランジスタＱ１７のコレクタから差電流とし
て出力される。
ッシュ駆動のトランジスタＱ７に大きな出力電流が流れ
るときには、それに対応した比較的大きなベース電流が
トランジスタＱ６に流れるため、トランジスタＱ６のベ
ース，エミッタ間電圧が大きくなることを利用してい
る。このトランジスタＱ６のベース，エミッタ間電圧の
増大により、差動トランジスタＱ１５のベース電位に対
して、差動トランジスタＱ１６のベース電位が低下し
て、その差電圧に対応して定電流Ｉ５が分配され、その
差電流がトランジスタＱ１７のコレクタから差電流とし
て出力される。
【００２３】つまり、出力回路１のノーマル・ダーリン
トン回路においてプッシュ駆動用の大電流が流れいると
きには、他方の出力回路１’ではプル駆動用のトランジ
スタＱ１’に大きな出力電流が流れて、前記のような発
振動作の１つの条件が成立している。このときに、上記
出力回路１側の補正電流が増加して前記のようなレベル
シフト・ループ回路に流れて、出力回路１’のプッシュ
駆動用の出力トランジスタＱ７のバイアス電圧を確保し
てアイドリング電流を流すようにする。このため、その
出力インピーダンスが小さくなるので、上記のように発
振動作の要因の１つである出力トランジスタＱ１’のエ
ミッタ寄生抵抗が小さくなっていても、発振動作に必要
な電圧利得が大きくなることがないので発振が生じな
い。
トン回路においてプッシュ駆動用の大電流が流れいると
きには、他方の出力回路１’ではプル駆動用のトランジ
スタＱ１’に大きな出力電流が流れて、前記のような発
振動作の１つの条件が成立している。このときに、上記
出力回路１側の補正電流が増加して前記のようなレベル
シフト・ループ回路に流れて、出力回路１’のプッシュ
駆動用の出力トランジスタＱ７のバイアス電圧を確保し
てアイドリング電流を流すようにする。このため、その
出力インピーダンスが小さくなるので、上記のように発
振動作の要因の１つである出力トランジスタＱ１’のエ
ミッタ寄生抵抗が小さくなっていても、発振動作に必要
な電圧利得が大きくなることがないので発振が生じな
い。
【００２４】逆に、出力回路１’のノーマル・ダーリン
トン回路においてプッシュ駆動用の大電流が流れいると
きには、出力回路１ではプル駆動用のトランジスタＱ１
に大きな出力電流が流れて、上記同様に発振動作の１つ
の条件が成立しているが、出力回路１’の補正電流がレ
ベルシフト・ループ回路のダイオードＱ４とＱ５に流れ
て、出力回路１のプッシュ駆動用の出力トランジスタＱ
６とＱ７のバイアス電圧を確保してアイドリング電流を
流すようにする。このため、その出力インピーダンスが
小さくなるので、上記のように発振動作の要因の１つで
ある出力トランジスタＱ１のエミッタ寄生抵抗が小さく
なっていても、発振動作に必要な電圧利得が大きくなる
ことがないので発振が生じない。
トン回路においてプッシュ駆動用の大電流が流れいると
きには、出力回路１ではプル駆動用のトランジスタＱ１
に大きな出力電流が流れて、上記同様に発振動作の１つ
の条件が成立しているが、出力回路１’の補正電流がレ
ベルシフト・ループ回路のダイオードＱ４とＱ５に流れ
て、出力回路１のプッシュ駆動用の出力トランジスタＱ
６とＱ７のバイアス電圧を確保してアイドリング電流を
流すようにする。このため、その出力インピーダンスが
小さくなるので、上記のように発振動作の要因の１つで
ある出力トランジスタＱ１のエミッタ寄生抵抗が小さく
なっていても、発振動作に必要な電圧利得が大きくなる
ことがないので発振が生じない。
【００２５】なお、補正電流は正確にプル駆動の出力ト
ランジスタのベース電流の増加分に対応した電流である
必要はない。すなわち、補正電流が上記ベース電流より
若干大きいと、それに対応してプッシュ駆動側のアイド
リング電流が増加するのみであり、無効電流が若干増加
するにすぎないからである。
ランジスタのベース電流の増加分に対応した電流である
必要はない。すなわち、補正電流が上記ベース電流より
若干大きいと、それに対応してプッシュ駆動側のアイド
リング電流が増加するのみであり、無効電流が若干増加
するにすぎないからである。
【００２６】図４には、この発明が適用される４チャン
ネルのＢＴＬ増幅回路の一実施例のブロック図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術により、１個の単結晶シリコンのような半
導体基板上において形成される。
ネルのＢＴＬ増幅回路の一実施例のブロック図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術により、１個の単結晶シリコンのような半
導体基板上において形成される。
【００２７】半導体集積回路装置ＩＣにおいて、同じＢ
ＴＬ増幅回路がチャンネルＣＨ１ないしチャンネルＣＨ
４のように４回路分設けられる。１つの回路は、駆動増
幅回路ＤＡと前記のような出力回路１と出力回路１’か
ら構成される。駆動増幅回路ＤＡは、入力信号ｖinを電
圧増幅し、互いに逆相の入力信号ＶinとＶin’を形成す
る。具体的には、各出力回路１と１’に対応された電圧
増幅を行う差動増幅回路からなり、その帰還入力には利
得設定のための帰還回路を通して出力電圧Ｖout とＶou
t ’がそれぞれ帰還される。そして、上記差動増幅回路
の入力信号ｖinと同相の信号と逆相の信号をそれぞれ供
給する初段回路が設けられる。
ＴＬ増幅回路がチャンネルＣＨ１ないしチャンネルＣＨ
４のように４回路分設けられる。１つの回路は、駆動増
幅回路ＤＡと前記のような出力回路１と出力回路１’か
ら構成される。駆動増幅回路ＤＡは、入力信号ｖinを電
圧増幅し、互いに逆相の入力信号ＶinとＶin’を形成す
る。具体的には、各出力回路１と１’に対応された電圧
増幅を行う差動増幅回路からなり、その帰還入力には利
得設定のための帰還回路を通して出力電圧Ｖout とＶou
t ’がそれぞれ帰還される。そして、上記差動増幅回路
の入力信号ｖinと同相の信号と逆相の信号をそれぞれ供
給する初段回路が設けられる。
【００２８】この実施例のＢＴＬ増幅回路では、出力端
子に発振防止のためのスナバ回路が不要となり、外部部
品点数を低減させることできる。そのため、車搭載のオ
ーディオ・アンプとして用いたときには、小型化や低コ
スト化が可能になる。
子に発振防止のためのスナバ回路が不要となり、外部部
品点数を低減させることできる。そのため、車搭載のオ
ーディオ・アンプとして用いたときには、小型化や低コ
スト化が可能になる。
【００２９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ノーマル・ダーリントン回路とインバーティッ
ド・ダーリントン回路とがプッシュプル接続されてなる
２つの出力回路の入力に互いに逆位相の入力信号を供給
して、両出力端子間に負荷を接続してなるＢＴＬ出力回
路において、一方の出力回路においてインバーティッド
・ダーリントン回路側が電流を流している間に他方の出
力回路側の入力信号又は出力トランジスタに流れる電流
に対応した補正電流を形成して、上記一方の出力回路の
入力電圧と出力電圧とを等しくするレベルシフト・ルー
プ回路に流すようにする。この構成では、インバーティ
ッド・ダーリントン回路により負荷をプル駆動している
ときに、プッシュ側出力トランジスタにも補正電流に対
応したバイアス電圧が与えられてその出力インピーダン
スを低く保つことができるから、高域周波数に対しても
上記インバーティッド・ダーリントン回路のループ利得
が抑制されて発振が生じなくできるという効果が得られ
る。
記の通りである。すなわち、 （１） ノーマル・ダーリントン回路とインバーティッ
ド・ダーリントン回路とがプッシュプル接続されてなる
２つの出力回路の入力に互いに逆位相の入力信号を供給
して、両出力端子間に負荷を接続してなるＢＴＬ出力回
路において、一方の出力回路においてインバーティッド
・ダーリントン回路側が電流を流している間に他方の出
力回路側の入力信号又は出力トランジスタに流れる電流
に対応した補正電流を形成して、上記一方の出力回路の
入力電圧と出力電圧とを等しくするレベルシフト・ルー
プ回路に流すようにする。この構成では、インバーティ
ッド・ダーリントン回路により負荷をプル駆動している
ときに、プッシュ側出力トランジスタにも補正電流に対
応したバイアス電圧が与えられてその出力インピーダン
スを低く保つことができるから、高域周波数に対しても
上記インバーティッド・ダーリントン回路のループ利得
が抑制されて発振が生じなくできるという効果が得られ
る。
【００３０】（２） 上記（１）においては、ＢＴＬ回
路を構成する２つの出力回路において、互いに他方の回
路により形成された補正電流により発振防止を行うもの
であるので、発振防止回路が不所望に作用して別の発振
動作の原因になることがなく、安定した動作を行わせる
ことができるという効果が得られる。
路を構成する２つの出力回路において、互いに他方の回
路により形成された補正電流により発振防止を行うもの
であるので、発振防止回路が不所望に作用して別の発振
動作の原因になることがなく、安定した動作を行わせる
ことができるという効果が得られる。
【００３１】（３） 上記（１）により、発振防止のた
めのスナバ回路が不要となり、外部部品点数が減るの
で、装置の小型化や低コスト化が可能になるという効果
が得られる。
めのスナバ回路が不要となり、外部部品点数が減るの
で、装置の小型化や低コスト化が可能になるという効果
が得られる。
【００３２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＢＴ
Ｌ出力回路を構成する２つの出力回路の入力に供給され
る互いに逆位相にされた入力信号ＶinとＶin’を形成す
る回路は種々の実施形態を採ることができる。この発明
は、ＢＴＬ出力回路として広く利用できるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＢＴ
Ｌ出力回路を構成する２つの出力回路の入力に供給され
る互いに逆位相にされた入力信号ＶinとＶin’を形成す
る回路は種々の実施形態を採ることができる。この発明
は、ＢＴＬ出力回路として広く利用できるものである。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ノーマル・ダーリントン回
路とインバーティッド・ダーリントン回路とがプッシュ
プル接続されてなる２つの出力回路の入力に互いに逆位
相の入力信号を供給して、両出力端子間に負荷を接続し
てなるＢＴＬ出力回路において、一方の出力回路におい
てインバーティッド・ダーリントン回路側が電流を流し
ている間に他方の出力回路側の入力信号又は出力トラン
ジスタに流れる電流に対応した補正電流を形成して、上
記一方の出力回路の入力電圧と出力電圧とを等しくする
レベルシフト・ループ回路に流すようにする。この構成
では、インバーティッド・ダーリントン回路により負荷
をプル駆動しているときに、プッシュ側出力トランジス
タにも補正電流に対応したバイアス電圧が与えられてそ
の出力インピーダンスを低く保つことができるから、高
域周波数に対しても上記インバーティッド・ダーリント
ン回路のループ利得が抑制されて発振が生じなくでき
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ノーマル・ダーリントン回
路とインバーティッド・ダーリントン回路とがプッシュ
プル接続されてなる２つの出力回路の入力に互いに逆位
相の入力信号を供給して、両出力端子間に負荷を接続し
てなるＢＴＬ出力回路において、一方の出力回路におい
てインバーティッド・ダーリントン回路側が電流を流し
ている間に他方の出力回路側の入力信号又は出力トラン
ジスタに流れる電流に対応した補正電流を形成して、上
記一方の出力回路の入力電圧と出力電圧とを等しくする
レベルシフト・ループ回路に流すようにする。この構成
では、インバーティッド・ダーリントン回路により負荷
をプル駆動しているときに、プッシュ側出力トランジス
タにも補正電流に対応したバイアス電圧が与えられてそ
の出力インピーダンスを低く保つことができるから、高
域周波数に対しても上記インバーティッド・ダーリント
ン回路のループ利得が抑制されて発振が生じなくでき
る。
【００３４】上記においては、ＢＴＬ回路を構成する２
つの出力回路において、互いに他方の回路により形成さ
れた補正電流により発振防止を行うものであるので、発
振防止回路が不所望に作用して別の発振動作の原因にな
ることがなく、安定した動作を行わせることができる。
つの出力回路において、互いに他方の回路により形成さ
れた補正電流により発振防止を行うものであるので、発
振防止回路が不所望に作用して別の発振動作の原因にな
ることがなく、安定した動作を行わせることができる。
【００３５】上記により、発振防止のためのスナバ回路
が不要となり、外部部品点数が減るので、装置の小型化
や低コスト化が可能になる。
が不要となり、外部部品点数が減るので、装置の小型化
や低コスト化が可能になる。
【図１】この発明に係るＢＴＬ出力回路の一実施例を示
す回路図である。
す回路図である。
【図２】この発明に係るＢＴＬ出力回路の他の一実施例
を示す回路図である。
を示す回路図である。
【図３】従来のＢＴＬ出力回路の一例を示す回路図であ
る。
る。
【図４】この発明が適用される４チャンネルのＢＴＬ増
幅回路の一実施例を示すブロック図である。
幅回路の一実施例を示すブロック図である。
１，１’…出力回路、２…ノーマル・ダーリントン回
路、３…インバーティッド・ダーリントン回路、４…ス
ナバ回路、６〜７’…補正電流回路、Ｑ１〜Ｑ１８’…
トランジスタ、Ｉ１〜Ｉ６’…定電流源、Ｄ１〜Ｄ４’
…ダイオード、ＳＰ…スピーカー、ＤＡ…駆動増幅回
路。
路、３…インバーティッド・ダーリントン回路、４…ス
ナバ回路、６〜７’…補正電流回路、Ｑ１〜Ｑ１８’…
トランジスタ、Ｉ１〜Ｉ６’…定電流源、Ｄ１〜Ｄ４’
…ダイオード、ＳＰ…スピーカー、ＤＡ…駆動増幅回
路。
フロントページの続き
(72)発明者 家中 正憲
東京都小平市上水本町５丁目20番１号
株式会社 日立製作所 半導体事業部内
(56)参考文献 特開 昭60−199205（ＪＰ，Ａ)
特開 昭56−116313（ＪＰ，Ａ)
特開 昭63−266906（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (3)
- 【請求項１】 入力信号がそのベース，エミッタ間電圧
に対応してレベルシフトされてベースに供給される電源
電圧側の第１導電型の第１の出力トランジスタと、かか
る第１の出力トランジスタと同じ第１導電型とされ、直
列形態に接続されてなる回路の接地電位側の第２の出力
トランジスタと、上記入力信号がベースに供給され、そ
のコレクタ出力を第２の出力トランジスタのベースに伝
える第２導電型の駆動トランジスタと、上記駆動トラン
ジスタのエミッタと上記第１と第２の出力トランジスタ
の直列接続点に接続され、上記駆動トランジスタのベー
ス，エミッタを含めて入力電圧と出力電圧とを等しくす
るレベルシフト・ループ回路と、出力中点電圧に対して
入力信号が絶対値的に大きくされたときの差電圧に対応
した電流を形成する補正電流回路とをそれぞれ含む少な
くとも２つの第１と第２の出力回路からなり、かかる第
１と第２の出力回路に互いに逆位相の入力信号を供給し
て両出力端子間に負荷を接続し、第１の出力回路の補正
電流を第２の出力回路のレベルシフト・ループ回路に流
し、第２の出力回路の補正電流を第１の出力回路のレベ
ルシフト・ループ回路に流すようにしてなることを特徴
とするＢＴＬ出力回路。 - 【請求項２】 入力信号がそのベース，エミッタ間電圧
に対応してレベルシフトされてベースに供給される電源
電圧側の第１導電型の第１の出力トランジスタと、かか
る第１の出力トランジスタと同じ第１導電型とされ、直
列形態に接続されてなる回路の接地電位側の第２の出力
トランジスタと、上記入力信号がベースに供給され、そ
のコレクタ出力を第２の出力トランジスタのベースに伝
える第２導電型の駆動トランジスタと、上記駆動トラン
ジスタのエミッタと上記第１と第２の出力トランジスタ
の直列接続点に接続され、上記駆動トランジスタのベー
ス，エミッタを含めて入力電圧と出力電圧とを等しくす
るレベルシフト・ループ回路と、第１の出力トランジス
タのベース電流の増加を検出し、それに対応された補正
電流を形成する補正電流回路とをそれぞれ含む少なくと
も２つの第１と第２の出力回路からなり、かかる第１と
第２の出力回路に互いに逆位相の入力信号を供給し、そ
の両出力端子間に負荷を接続し、上記第１の出力回路の
補正電流を第２の出力回路のレベルシフト・ループ回路
に流し、上記第２の出力回路の補正電流を第１の出力回
路のレベルシフト・ループ回路に流すようにしてなるこ
とを特徴とするＢＴＬ出力回路。 - 【請求項３】 上記第１と第２の出力回路は、それぞれ
の入力に供給される互いに逆位相の入力信号を形成する
増幅回路とともに１つの半導体集積回路装置に形成され
るものであることを特徴とする請求項１又は請求項２の
ＢＴＬ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18995994A JP3442872B2 (ja) | 1994-07-20 | 1994-07-20 | Ｂｔｌ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18995994A JP3442872B2 (ja) | 1994-07-20 | 1994-07-20 | Ｂｔｌ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832375A JPH0832375A (ja) | 1996-02-02 |
| JP3442872B2 true JP3442872B2 (ja) | 2003-09-02 |
Family
ID=16250059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18995994A Expired - Fee Related JP3442872B2 (ja) | 1994-07-20 | 1994-07-20 | Ｂｔｌ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3442872B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8608430D0 (en) * | 1986-04-07 | 1986-05-14 | Raychem Ltd | Porous polymer article |
| US5256503A (en) * | 1986-04-07 | 1993-10-26 | Scimat Limited | Process for making a composite membrane |
-
1994
- 1994-07-20 JP JP18995994A patent/JP3442872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0832375A (ja) | 1996-02-02 |
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