KR20150112217A - 타임-디지털 컨버터 및 타임-디지털 변환 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 29
- 230000003321 amplification Effects 0.000 claims abstract description 214
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 214
- 230000003111 delayed effect Effects 0.000 claims abstract description 16
- 230000007423 decrease Effects 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 6
- 101100409194 Rattus norvegicus Ppargc1b gene Proteins 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 22
- 238000012545 processing Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000011423 initialization method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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Abstract
타임-디지털 컨버터는 코스 타임-디지털 컨버터, 시간 증폭기 및 파인 타임-디지털 컨버터를 포함한다. 코스 타임-디지털 컨버터는 시작 신호, 시작 신호를 적어도 하나의 단위 시간 간격으로 지연시킨 지연 시작 신호들 및 정지 신호에 기초하여 시작 신호와 정지 신호 사이의 시간 간격을 단위 시간 간격의 j (j는 양의 정수) 배에 상응하는 코스 디지털 신호로 출력하고, 지연 시작 신호들 중 선택되는 선택 지연 시작 신호 및 정지 신호를 제공한다. 시간 증폭기는 선택 지연 시작 신호 및 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 생성하고, 듀티 신호를 증폭하여 증폭 시작 신호 및 증폭 정지 신호를 제공한다. 파인 타임-디지털 컨버터는 증폭 시작 신호, 증폭 시작 신호를 적어도 하나의 단위 시간 간격으로 지연시킨 지연 증폭 시작 신호들 및 증폭 정지 신호에 기초하여 증폭 시작 신호와 증폭 정지 신호 사이의 시간 간격을 단위 시간 간격의 k (k는 양의 정수) 배에 상응하는 파인 디지털 신호로 출력한다. 본 발명의 실시예들에 따른 타임-디지털 컨버터는 위상 차에 상응하는 듀티 사이클을 증폭하여 타임-디지털 변환을 함으로써 해상도 및 동작 속도를 증가 시킬 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 타임-디지털 컨버터 및 타임-디지털 변환 방법에 관한 것이다.
CMOS 공정이 발전하면서 공급 전압이 낮아지는 반면에 MOS의 특성이 나빠지면서 회로 설계에 있어서 기존 전압기반의 신호처리가 점차 어려워지고 있다. 이에 따라 대안적인 방법으로 시간 기반의 신호처리가 최근 많이 연구되고 있다. 특히 시간 기반의 신호처리는 입력 신호를 시간축 상에 펄스 폭으로 변환하여 신호를 처리하는 기술이다. 이처럼 시간 기반의 신호처리 기술이 최근 많이 연구되면서 이에 따른 기본 회로의 연구가 증가하고 있고, 시간 기반의 대표적 기본 회로는 시간 증폭기이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 위상 차에 상응하는 듀티 사이클을 증폭하여 타임-디지털 변환을 함으로써 해상도 및 동작 속도를 증가 시킬 수 있는 타임-디지털 컨버터를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 위상 차에 상응하는 듀티 사이클을 증폭하여 타임-디지털 변환을 함으로써 해상도 및 동작 속도를 증가 시킬 수 있는 시간 증폭 방법을 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 위상 차에 상응하는 듀티 사이클을 증폭하여 타임-디지털 변환을 함으로써 해상도 및 동작 속도를 증가 시킬 수 있는 타임-디지털 변환 방법을 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 위상 차에 상응하는 듀티 사이클을 증폭하여 타임-디지털 변환을 함으로써 해상도 및 동작 속도를 증가 시킬 수 있는 타임-디지털 컨버터 초기화 방법을 제공하는 것이다.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 타임-디지털 컨버터는 코스 타임-디지털 컨버터, 시간 증폭기 및 파인 타임-디지털 컨버터를 포함한다. 코스 타임-디지털 컨버터는 시작 신호, 상기 시작 신호를 적어도 하나의 단위 시간 간격으로 지연시킨 지연 시작 신호들 및 정지 신호에 기초하여 상기 시작 신호와 상기 정지 신호 사이의 시간 간격을 상기 단위 시간 간격의 j (j는 양의 정수) 배에 상응하는 코스 디지털 신호로 출력하고, 상기 지연 시작 신호들 중 선택되는 선택 지연 시작 신호 및 상기 정지 신호를 제공한다. 시간 증폭기는 상기 선택 지연 시작 신호 및 상기 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 생성하고, 상기 듀티 신호를 증폭하여 증폭 시작 신호 및 증폭 정지 신호를 제공한다. 파인 타임-디지털 컨버터는 상기 증폭 시작 신호, 상기 증폭 시작 신호를 상기 적어도 하나의 단위 시간 간격으로 지연시킨 지연 증폭 시작 신호들 및 상기 증폭 정지 신호에 기초하여 상기 증폭 시작 신호와 상기 증폭 정지 신호 사이의 시간 간격을 상기 단위 시간 간격의 k (k는 양의 정수) 배에 상응하는 파인 디지털 신호로 출력한다.
예시적인 실시예에 있어서, 상기 시간 증폭기는 위상-듀티 변환기, 증폭부 및 듀티-위상 변환기를 포함할 수 있다. 위상-듀티 변환기는 상기 선택 지연 시작 신호 및 상기 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 제공할 수 있다. 증폭부는 상기 듀티 신호의 듀티 사이클을 증폭하여 증폭 듀티 신호를 제공할 수 있다. 듀티-위상 변환기는 상기 증폭 듀티 신호의 듀티 사이클에 기초하여 상기 증폭 시작 신호 및 상기 증폭 정지 신호를 제공할 수 있다.
예시적인 실시예에 있어서, 상기 선택 지연 시작 신호 및 상기 정지 신호 사이의 상기 위상 차이가 변동하는 경우, 상기 듀티 신호의 듀티 사이클은 변동할 수 있다.
예시적인 실시예에 있어서, 상기 증폭 듀티 신호의 상기 듀티 사이클이 변동하는 경우, 상기 증폭 시작 신호 및 상기 증폭 정지 신호 사이의 위상 차이가 변동할 수 있다.
예시적인 실시예에 있어서, 상기 증폭 듀티 신호의 상기 듀티 사이클이 감소하는 경우, 상기 증폭 시작 신호 및 상기 증폭 정지 신호 사이의 상기 위상 차이는 증가할 수 있다.
예시적인 실시예에 있어서, 상기 증폭부는 로우 패스 필터 및 버퍼부를 포함할 수 있다. 로우 패스 필터는 상기 듀티 신호의 듀티 사이클 및 상기 증폭 듀티 신호의 듀티 사이클 사이의 증폭 비를 결정할 수 있다. 버퍼부는 상기 증폭 듀티 신호를 버퍼링할 수 있다.
예시적인 실시예에 있어서, 상기 로우 패스 필터의 밴드위스에 따라 상기 듀티 신호의 듀티 사이클 및 상기 증폭 듀티 신호의 듀티 사이클 사이의 상기 증폭 비가 결정될 수 있다.
예시적인 실시예에 있어서, 상기 밴드위스가 감소함에 따라 상기 듀티 신호의 듀티 사이클 및 상기 증폭 듀티 신호의 듀티 사이클 사이의 상기 증폭 비가 증가할 수 있다.
예시적인 실시예에 있어서, 상기 로우 패스 필터에 포함되는 커패시터의 커패시턴스를 조절하여 상기 밴드위스를 조절할 수 있다.
예시적인 실시예에 있어서, 상기 타임-디지털 컨버터는 상기 듀티 신호의 듀티 사이클이 1/2인 경우의 펄스 폭에 상응하는 디지털 값이 저장되는 듀티 정보 레지스터를 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 타임-디지털 컨버터는 상기 디지털 값과 상기 파인 디지털 신호에 상응하는 값의 차를 출력하는 뺄셈기를 더 포함할 수 있다.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 시간 증폭 방법은 시작 신호 및 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 생성하는 단계, 상기 듀티 신호의 듀티 사이클을 증폭하여 증폭 듀티 신호를 제공하는 단계 및 상기 증폭 듀티 신호의 듀티 사이클에 기초하여 증폭 시작 신호 및 증폭 정지 신호를 생성하는 단계를 포함한다.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 타임-디지털 변환 방법은 시작 신호를 적어도 하나의 단위 시간 간격으로 지연시킨 지연 시작 신호들 중 선택되는 선택 지연 시작 신호 및 정지 신호를 제공하는 단계, 상기 선택 지연 시작 신호 및 상기 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 생성하고, 상기 듀티 신호를 증폭하여 증폭 시작 신호 및 증폭 정지 신호를 제공하는 단계 및 상기 증폭 시작 신호와 상기 증폭 정지 신호 사이의 시간 간격을 상기 단위 시간 간격의 k (k는 양의 정수) 배에 상응하는 파인 디지털 신호로 출력하는 단계를 포함한다.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 타임-디지털 컨버터 초기화 방법은 시간 증폭기에서 사용되는 듀티 신호의 듀티 사이클 및 증폭 듀티 신호의 듀티 사이클 사이의 증폭 비를 세팅하는 단계, 상기 듀티 신호의 듀티 사이클이 1/2인 경우의 펄크 폭에 상응하는 디지털 값을 듀티 정보 레지스터에 저장하는 단계 및 타임-디지털 컨버터가 시작 신호 및 정지 신호를 수신하는 단계를 포함한다.
도 1은 본 발명의 실시예들에 따른 타임-디지털 컨버터를 나타내는 블록도이다.
도 2는 도 1의 타임-디지털 컨버터에 포함되는 코스 타임-디지털 컨버터를 나타내는 블록도이다.
도 3은 도 2의 코스 타임-디지털 컨버터의 동작을 설명하기 위한 도면이다.
도 4는 도 1의 타임-디지털 컨버터에 포함되는 파인 타임-디지털 컨버터를 나타내는 블록도이다.
도 5는 도 4의 파인 타임-디지털 컨버터의 동작을 설명하기 위한 도면이다.
도 6은 도 1의 타임-디지털 컨버터에 포함되는 시간 증폭기를 나타내는 블록도이다.
도 7은 도 6의 시간 증폭기에 포함되는 위상-듀티 변환기의 동작을 설명하기 위한 도면이다.
도 8은 도 6의 시간 증폭기에 포함되는 증폭부의 동작을 설명하기 위한 도면이다.
도 9는 도 6의 시간 증폭기에 포함되는 듀티-위상 변환기의 동작을 설명하기 위한 도면이다.
도 10은 도 8의 증폭부의 일 예를 나타내는 블록도이다.
도 11은 도 10의 증폭부의 동작의 일 예를 설명하기 위한 도면이다.
도 12는 도 10의 증폭부의 동작의 다른 예를 설명하기 위한 도면이다.
도 13은 도 10의 증폭부의 일 예를 나타내는 회로도이다.
도 14는 본 발명의 일 실시예에 따른 타임-디지털 컨버터를 나타내는 블록도이다.
도 15는 듀티 레지스터 세팅 모드를 설명하기 위한 블록도이다.
도 16은 게인 캘리브레이션 모드를 설명하기 위한 도면이다.
도 17은 본 발명의 실시예들에 따른 시간 증폭 방법을 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 타임-디지털 변환 방법을 나타내는 순서도이다.
도 19는 본 발명의 실시예들에 따른 타임-디지털 컨버터 초기화 방법을 나타내는 순서도이다.
도 2는 도 1의 타임-디지털 컨버터에 포함되는 코스 타임-디지털 컨버터를 나타내는 블록도이다.
도 3은 도 2의 코스 타임-디지털 컨버터의 동작을 설명하기 위한 도면이다.
도 4는 도 1의 타임-디지털 컨버터에 포함되는 파인 타임-디지털 컨버터를 나타내는 블록도이다.
도 5는 도 4의 파인 타임-디지털 컨버터의 동작을 설명하기 위한 도면이다.
도 6은 도 1의 타임-디지털 컨버터에 포함되는 시간 증폭기를 나타내는 블록도이다.
도 7은 도 6의 시간 증폭기에 포함되는 위상-듀티 변환기의 동작을 설명하기 위한 도면이다.
도 8은 도 6의 시간 증폭기에 포함되는 증폭부의 동작을 설명하기 위한 도면이다.
도 9는 도 6의 시간 증폭기에 포함되는 듀티-위상 변환기의 동작을 설명하기 위한 도면이다.
도 10은 도 8의 증폭부의 일 예를 나타내는 블록도이다.
도 11은 도 10의 증폭부의 동작의 일 예를 설명하기 위한 도면이다.
도 12는 도 10의 증폭부의 동작의 다른 예를 설명하기 위한 도면이다.
도 13은 도 10의 증폭부의 일 예를 나타내는 회로도이다.
도 14는 본 발명의 일 실시예에 따른 타임-디지털 컨버터를 나타내는 블록도이다.
도 15는 듀티 레지스터 세팅 모드를 설명하기 위한 블록도이다.
도 16은 게인 캘리브레이션 모드를 설명하기 위한 도면이다.
도 17은 본 발명의 실시예들에 따른 시간 증폭 방법을 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 타임-디지털 변환 방법을 나타내는 순서도이다.
도 19는 본 발명의 실시예들에 따른 타임-디지털 컨버터 초기화 방법을 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 타임-디지털 컨버터를 나타내는 블록도이고, 도 2는 도 1의 타임-디지털 컨버터에 포함되는 코스 타임-디지털 컨버터를 나타내는 블록도이고, 도 3은 도 2의 코스 타임-디지털 컨버터의 동작을 설명하기 위한 도면이다.
도 1 내지 도 3을 참조하면, 타임-디지털 컨버터(10)는 코스 타임-디지털 컨버터(100), 시간 증폭기(300) 및 파인 타임-디지털 컨버터(500)를 포함한다. 코스 타임-디지털 컨버터(100)는 시작 신호(START), 시작 신호(START)를 적어도 하나의 단위 시간(UT) 간격으로 지연시킨 지연 시작 신호들(D_START 0 내지 D_START 4) 및 정지 신호(STOP)에 기초하여 시작 신호(START)와 정지 신호(STOP) 사이의 시간 간격을 단위 시간(UT) 간격의 j (j는 양의 정수) 배에 상응하는 코스 디지털 신호(CDS)로 출력한다.
시작 신호(START) 및 복수의 코스 딜레이 셀들(111 내지 114)을 이용하여 지연 시작 신호들(D_START 0 내지 D_START 4)을 제공할 수 있다. 예를 들어 시작 신호(START)는 지연 시작 신호 0(D_START 0)일 수 있다. 제1 코스 딜레이 셀(111)의 입력단에 지연 시작 신호 0(D_START 0)이 전달되면 제1 코스 딜레이 셀(111)의 출력단에서 지연 시작 신호 1(D_START 1)이 제공될 수 있다. 제2 코스 딜레이 셀(112)의 입력단에 지연 시작 신호 1(D_START 1)이 전달되면 제2 코스 딜레이 셀(112)의 출력단에서 지연 시작 신호 2(D_START 2)가 제공될 수 있다. 제3 코스 딜레이 셀(113)의 입력단에 지연 시작 신호 2(D_START 2)가 전달되면 제3 코스 딜레이 셀(113)의 출력단에서 지연 시작 신호 3(D_START 3)이 제공될 수 있다. 제4 코스 딜레이 셀(114)의 입력단에 지연 시작 신호 3(D_START 3)이 전달되면 제4 코스 딜레이 셀(114)의 출력단에서 지연 시작 신호 4(D_START 4)가 제공될 수 있다.
시작 신호(START)와 정지 신호(STOP) 사이의 시간 간격은 시작 신호(START), 지연 시작 신호들(D_START 0 내지 D_START 4) 및 정지 신호(STOP)에 기초하여 코스 디지털 신호(CDS)로 변환될 수 있다. 예를 들어, 지연 시작 신호 0(D_START 0)은 제1 코스 플립플롭(131)의 입력단에 제공될 수 있고, 지연 시작 신호 1(D_START 1)은 제2 코스 플립플롭(132)의 입력단에 제공될 수 있고, 지연 시작 신호 2(D_START 2)은 제3 코스 플립플롭(133)의 입력단에 제공될 수 있고, 지연 시작 신호 3(D_START 3)은 제4 코스 플립플롭(134)의 입력단에 제공될 수 있다. 예를 들어, 지연 시작 신호 0(D_START 0)과 지연 시작 신호 1(D_START 1)의 시간 간격은 단위 시간(UT) 간격일 수 있고, 지연 시작 신호 0(D_START 0)과 지연 시작 신호 2(D_START 2)의 시간 간격은 단위 시간(UT) 간격의 두 배일 수 있고, 지연 시작 신호 0(D_START 0)과 지연 시작 신호 3(D_START 3)의 시간 간격은 단위 시간(UT) 간격의 세 배일 수 있다.
코스 인코더(170)는 정지 신호(STOP)의 라이징 에지 시점에 로직 하이를 유지하는 지연 시작 신호들(D_START 0 내지 D_START 4)의 개수를 카운트하여 시작 신호(START)와 정지 신호(STOP) 사이의 시간 간격을 디지털 값으로 출력할 수 있다. 도 3을 참조하면, 정지 신호(STOP)의 라이징 에지 시점에 로직 하이를 유지하는 지연 시작 신호들(D_START 0 내지 D_START 4)의 개수는 2개이다. 이 경우, 시작 신호(START)와 정지 신호(STOP) 사이의 시간 간격은 단위 시간(UT) 간격의 두 배일 수 있다. 하지만 실제 시작 신호(START)와 정지 신호(STOP) 사이의 시간 간격은 단위 시간(UT) 간격의 두 배보다는 작다. 따라서 코스 타임-디지털 컨버터(100)를 이용하여 시작 신호(START)와 정지 신호(STOP) 사이의 시간 간격을 구한 값과 실제 시작 신호(START)와 정지 신호(STOP) 사이의 시간 간격 사이에는 오차가 발생할 수 있다. 예를 들어, 상기 오차는 지연 시작 신호 1(D_START 1)과 정지 신호(STOP) 사이의 시간 간격일 수 있다. 이 경우, 선택 지연 시작 신호(SD_START)는 지연 시작 신호 1(D_START 1)일 수 있다.
예를 들어, 코스 타임-디지털 컨버터(100)에 포함되는 나머지 선택기(150)는 지연 시작 신호들(D_START 0 내지 D_START 4) 중 지연 시작 신호 1(D_START 1)을 선택 지연 시작 신호(SD_START)로 선택하고, 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP)를 제공한다.
도 6에서 후술하는 바와 같이, 시간 증폭기(300)는 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 생성하고, 듀티 신호(DS)를 증폭하여 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 제공한다.
도 4는 도 1의 타임-디지털 컨버터에 포함되는 파인 타임-디지털 컨버터를 나타내는 블록도이고, 도 5는 도 4의 파인 타임-디지털 컨버터의 동작을 설명하기 위한 도면이다.
파인 타임-디지털 컨버터(500)는 증폭 시작 신호(A_START), 증폭 시작 신호(A_START)를 적어도 하나의 단위 시간(UT) 간격으로 지연시킨 지연 증폭 시작 신호들(DA_START 0 내지 DA_START 3) 및 증폭 정지 신호(A_STOP)에 기초하여 증폭 시작 신호(A_START)와 증폭 정지 신호(A_STOP) 사이의 시간 간격을 단위 시간(UT) 간격의 k (k는 양의 정수) 배에 상응하는 파인 디지털 신호(FDS)로 출력한다.
증폭 시작 신호(A_START) 및 복수의 파인 딜레이 셀들(511 내지 514)을 이용하여 지연 증폭 시작 신호들(DA_START 0 내지 DA_START 3)을 제공할 수 있다. 예를 들어, 증폭 시작 신호(A_START)는 지연 증폭 시작 신호 0(DA_START 0)일 수 있다. 제1 파인 딜레이 셀(511)의 입력단에 지연 증폭 시작 신호 0(DA_START 0)이 전달되면 제1 파인 딜레이 셀(511)의 출력단에서 지연 증폭 시작 신호 1(DA_START 1)이 제공될 수 있다. 코스 타임-디지털 컨버터(100)에서 설명한 바와 동일한 방식으로 제2 파인 딜레이 셀(512) 및 제3 파인 딜레이 셀(513)의 출력단에서 각각 지연 증폭 시작 신호 2(DA_START 2) 및 지연 증폭 시작 신호 3(DA_START 3)이 제공될 수 있다.
증폭 시작 신호(A_START)와 증폭 정지 신호(A_STOP) 사이의 시간 간격은 증폭 시작 신호(A_START), 지연 증폭 시작 신호들(DA_START 0 내지 DA_START 3) 및 증폭 정지 신호(A_STOP)에 기초하여 파인 디지털 신호(FDS)로 변환될 수 있다. 예를 들어, 지연 증폭 시작 신호 0(DA_START 0)은 제1 파인 플립플롭(531)의 입력단에 제공될 수 있고, 지연 증폭 시작 신호 1(DA_START 1)은 제2 파인 플립플롭(532)의 입력단에 제공될 수 있고, 지연 증폭 시작 신호 2(DA_START 2)은 제3 파인 플립플롭(533)의 입력단에 제공될 수 있고, 지연 증폭 시작 신호 3(DA_START 3)은 제4 파인 플립플롭(534)의 입력단에 제공될 수 있다. 예를 들어, 지연 증폭 시작 신호 0(DA_START 0)과 지연 증폭 시작 신호 1(DA_START 1)의 시간 간격은 단위 시간(UT) 간격일 수 있고, 코스 타임-디지털 컨버터(100)에서 설명한 것과 동일한 방식으로 지연 증폭 시작 신호 0(DA_START 0)과 지연 증폭 시작 신호 3(DA_START 3)의 시간 간격은 단위 시간(UT) 간격의 세 배일 수 있다.
파인 인코더(570)는 증폭 정지 신호(A_STOP)의 라이징 에지 시점에 로직 하이를 유지하는 지연 증폭 시작 신호들(DA_START 0 내지 DA_START 3)의 개수를 카운트하여 증폭 시작 신호(A_START)와 증폭 정지 신호(A_STOP) 사이의 시간 간격을 디지털 값(FDS)으로 출력할 수 있다. 도 5을 참조하면, 증폭 정지 신호(A_STOP)의 라이징 에지 시점에 로직 하이를 유지하는 지연 증폭 시작 신호들(DA_START 0 내지 DA_START 3)의 개수는 2개이다.
코스 타임-디지털 컨버터(100)를 이용하여 시간을 디지털 값으로 변환하는 경우 단위 시간(UT)보다 작은 간격의 시간에 대해서는 오차가 발생할 수 있다. 본 발명의 실시예들에 따른 타임-디지털 컨버터(10)는 코스 타임-디지털 컨버터(100)에서 발생하는 오차에 상응하는 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 생성하고, 듀티 신호(DS)를 증폭하여 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 제공한다. 파인 타임-디지털 컨버터(500)는 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 이용하여 코스 타임-디지털 컨버터(100)에서 발생하는 오차를 파인 디지털 신호(FDS)로 출력할 수 있다. 따라서 타임-디지털 컨버터(10)의 해상도가 증가할 수 있고, 듀티 신호(DS)의 듀티 사이클을 증폭하는 방식으로 시간 증폭기(300)를 구현함으로써 타임-디지털 컨버터(10)가 고속으로 동작할 수 있다.
도 6은 도 1의 타임-디지털 컨버터에 포함되는 시간 증폭기를 나타내는 블록도이고, 도 7은 도 6의 시간 증폭기에 포함되는 위상-듀티 변환기의 동작을 설명하기 위한 도면이다.
도 6및 도 7을 참조하면, 시간 증폭기(300)는 위상-듀티 변환기(310), 증폭부(330) 및 듀티-위상 변환기(350)를 포함할 수 있다. 위상-듀티 변환기(310)는 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 제공할 수 있다.
듀티 사이클은 펄스 폭을 펄스의 한 주기로 나눈 값일 수 있다. 펄스 폭이 TS이고 펄스의 한 주기가 2TS인 경우, 듀티 사이클은 1/2일 수 있다. 예를 들어 선택 지연 시작 신호(SD_START)는 지연 시작 신호 1(D_START 1)일 수 있다. 지연 시작 신호 1(D_START 1)과 정지 신호(STOP) 사이의 위상 차이(PD_ST)가 위상-듀티 변환기(310)의 입력으로 전달될 수 있다. 위상-듀티 변환기(310)의 출력은 펄스 폭이 TS-PD_ST인 듀티 신호(DS)일 수 있다. 이 경우, 듀티 신호(DS)의 듀티 사이클은 (TS-PD_ST)/(2TS)일 수 있다.
예시적인 실시예에 있어서, 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)가 변동하는 경우, 듀티 신호(DS)의 듀티 사이클은 변동할 수 있다. 예를 들어 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)가 증가하는 경우, 듀티 신호(DS)의 듀티 사이클은 감소할 수 있다. 또한 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)가 감소하는 경우, 듀티 신호(DS)의 듀티 사이클은 증가할 수 있다.
도 8은 도 6의 시간 증폭기에 포함되는 증폭부의 동작을 설명하기 위한 도면이다.
도 6 및 도 8을 참조하면, 증폭부(330)는 듀티 신호(DS)의 듀티 사이클을 증폭하여 증폭 듀티 신호(ADS)를 제공할 수 있다. 도 11에서 후술하는 바와 같이 증폭부(330)에 포함되는 로우 패스 필터(331)의 밴드위스를 조절하여 듀티 신호(DS)의 듀티 사이클을 증폭할 수 있다. 예를 들어, 증폭부(330)의 입력으로 펄스 폭이 TS-PD_ST인 듀티 신호(DS)가 전달될 수 있다. 증폭부(330)의 출력은 펄스 폭이 TS-G*PD_ST인 증폭 듀티 신호(ADS)일 수 있다. 이 경우, G는 듀티 신호(DS)의 듀티 사이클과 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)일 수 있다.
도 9는 도 6의 시간 증폭기에 포함되는 듀티-위상 변환기의 동작을 설명하기 위한 도면이다.
도 6 및 도 9를 참조하면, 듀티-위상 변환기(350)는 증폭 듀티 신호(ADS)의 듀티 사이클에 기초하여 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 제공할 수 있다.
예시적인 실시예에 있어서, 증폭 듀티 신호(ADS)의 듀티 사이클이 변동하는 경우, 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP) 사이의 위상 차이(PD_AA)가 변동할 수 있다. 예를 들어, 증폭 듀티 신호(ADS)의 듀티 사이클이 감소하는 경우, 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP) 사이의 위상 차이(PD_AA)는 증가할 수 있다. 또한 증폭 듀티 신호(ADS)의 듀티 사이클이 증가하는 경우, 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP) 사이의 위상 차이(PD_AA)는 감소할 수 있다.
도 10은 도 8의 증폭부의 일 예를 나타내는 블록도이고, 도 11은 도 10의 증폭부의 동작의 일 예를 설명하기 위한 도면이고, 도 12는 도 10의 증폭부의 동작의 다른 예를 설명하기 위한 도면이다.
도 10 내지 12를 참조하면, 증폭부(330)는 로우 패스 필터(331) 및 버퍼부(333)를 포함할 수 있다. 로우 패스 필터(331)는 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)를 결정할 수 있다. 버퍼부(333)는 증폭 듀티 신호(ADS)를 버퍼링할 수 있다.
도 11은 듀티 신호의 펄스 폭이 TS이고 주기가 2TS인 경우를 나타낸다. 듀티 사이클이 1/2인 듀티 신호(DS)가 로우 패스 필터(331)를 통과하는 경우, 증폭 듀티 신호(ADS)는 기준 전압을 기준으로 상하의 면적을 동일하게 유지할 수 있다. 증폭 듀티 신호(ADS)가 기준 전압을 기준으로 상하의 면적을 동일하게 유지하는 경우 증폭 듀티 신호(ADS)에 대한 버퍼부(333)의 출력은 듀티 사이클이 1/2인 증폭 듀티 신호(ADS)일 수 있다.
도 12은 듀티 신호(DS)의 펄스 폭이 TS-PD_ST이고 주기가 2TS인 경우를 나타낸다. 듀티 사이클이 1/2보다 작은 듀티 신호(DS)가 로우 패스 필터(331)를 통과하는 경우, 증폭 듀티 신호(ADS)의 듀티 사이클은 (TS-G*PD_ST)/(2TS)로 증폭될 수 있다. G는 듀티 신호(DS)의 듀티 사이클과 증폭 듀티 신호(ADS)의 듀티 사이클 간의 증폭 비일 수 있다.
예시적인 실시예에 있어서, 로우 패스 필터(331)의 밴드위스에 따라 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)가 결정될 수 있다. 예를 들어, 밴드위스가 감소함에 따라 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)가 증가할 수 있다. 또한 밴드위스가 증가함에 따라 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)가 감소할 수 있다.
코스 타임-디지털 컨버터(100)를 이용하여 시간을 디지털 값으로 변환하는 경우 단위 시간(UT)보다 작은 간격의 시간에 대해서는 오차가 발생할 수 있다. 본 발명의 실시예들에 따른 타임-디지털 컨버터(10)는 코스 타임-디지털 컨버터(100)에서 발생하는 오차에 상응하는 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 생성하고, 듀티 신호(DS)를 증폭하여 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 제공한다. 파인 타임-디지털 컨버터(500)는 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 이용하여 코스 타임-디지털 컨버터(100)에서 발생하는 오차를 파인 디지털 신호(FDS)로 출력할 수 있다. 따라서 타임-디지털 컨버터(10)의 해상도가 증가할 수 있고, 듀티 신호(DS)의 듀티 사이클을 증폭하는 방식으로 시간 증폭기(300)를 구현함으로써 타임-디지털 컨버터(10)가 고속으로 동작할 수 있다.
도 13은 도 10의 증폭부의 일 예를 나타내는 회로도이다.
증폭부(330)는 로우 패스 필터(331) 및 버퍼부(333)를 포함할 수 있다. 로우 패스 필터(331)는 저항(R1, R2)과 커패시터(CT)를 이용하여 구현될 수 있고, 버퍼부(333)는 씨모스 트랜지스터를 이용하여 구현될 수 있다. 듀티 신호(DS)가 로우 패스 필터(331)의 입력으로 전달되면 로우 패스 필터(331)의 밴드위스를 조절하여 듀티 신호(DS)의 듀티 사이클을 증폭할 수 있다.
예시적인 실시예에 있어서, 로우 패스 필터(331)에 포함되는 커패시터(CT)의 커패시턴스를 조절하여 밴드위스를 조절할 수 있다. 예를 들어 로우 패스 필터(331)에 포함되는 커패시터(CT)의 커패시턴스를 조절하여 로우 패스 필터(331)의 밴드위스가 감소하면, 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)가 증가할 수 있다. 또한 로우 패스 필터(331)에 포함되는 커패시터(CT)의 커패시턴스를 조절하여 로우 패스 필터(331)의 밴드위스가 증가하면, 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)가 감소할 수 있다.
도 14는 본 발명의 일 실시예에 따른 타임-디지털 컨버터를 나타내는 블록도이다.
도 14를 참조하면, 타임-디지털 컨버터(20)는 코스 타임-디지털 컨버터(100), 시간 증폭기(300), 파인 타임-디지털 컨버터(500), 듀티 정보 레지스터(800) 및 뺄셈기(700)를 포함한다.
코스 타임-디지털 컨버터(100)는 시작 신호(START), 시작 신호(START)를 적어도 하나의 단위 시간(UT) 간격으로 지연시킨 지연 시작 신호들(D_START 0 내지 D_START 4) 및 정지 신호(STOP)에 기초하여 시작 신호(START)와 정지 신호(STOP) 사이의 시간 간격을 단위 시간(UT) 간격의 j (j는 양의 정수) 배에 상응하는 코스 디지털 신호(CDS)로 출력한다.
시간 증폭기(300)는 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 생성하고, 듀티 신호(DS)를 증폭하여 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 제공한다.
파인 타임-디지털 컨버터(500)는 증폭 시작 신호(A_START), 증폭 시작 신호(A_START)를 적어도 하나의 단위 시간(UT) 간격으로 지연시킨 지연 증폭 시작 신호들(DA_START 0 내지 DA_START 3) 및 증폭 정지 신호(A_STOP)에 기초하여 증폭 시작 신호(A_START)와 증폭 정지 신호(A_STOP) 사이의 시간 간격을 단위 시간(UT) 간격의 k (k는 양의 정수) 배에 상응하는 파인 디지털 신호(FDS)로 출력한다.
듀티 정보 레지스터(800)는 타임-디지털 컨버터(20)가 노말 모드(normal mode)로 동작하기 이전에 듀티 사이클이 1/2인 듀티 정보가 저장될 수 있다. 예시적인 실시예에 있어서, 타임-디지털 컨버터(20)는 듀티 신호(DS)의 듀티 사이클이 1/2인 경우의 펄스 폭에 상응하는 디지털 값이 저장되는 듀티 정보 레지스터(800)를 더 포함할 수 있다.
뺄셈기(700)는 듀티 신호(DS)의 듀티 사이클이 1/2인 경우의 펄스 폭에 상응하는 디지털 값과 파인 디지털 신호(FDS)에 상응하는 값의 차를 출력할 수 있다. 예시적인 실시예에 있어서, 타임-디지털 컨버터(20)는 디지털 값과 파인 디지털 신호(FDS)에 상응하는 값의 차를 출력하는 뺄셈기(700)를 더 포함할 수 있다. 도 8및 도 9를 참조하면, 듀티 신호(DS) 및 증폭 듀티 신호(ADS)의 주기는 모두 2TS일 수 있다. 듀티 신호(DS)의 펄스 폭은 TS-PD_ST이고 증폭 듀티 신호(ADS)의 펄스 폭은 TS-G*PD_ST일 수 있다. 증폭 시작 신호(A_START)와 증폭 정지 신호(A_STOP) 사이의 시간 간격은 증폭 듀티 신호(ADS)의 펄스 폭인 TS-G*PD_ST에 상응하는 값일 수 있다. 이 경우, 선택 시작 지연 신호와 정지 신호(STOP) 사이의 시간 간격은 PS_ST일 수 있다. 시간 증폭기(300)는 선택 시작 지연 신호와 정지 신호(STOP) 사이의 시간 간격을 증폭하여 파인 타임-디지털 컨버터(500)에 전달할 수 있다. 그러나 시간 증폭기(300)에서 증폭된 값은 TS-G*PD_ST에 상응하는 값이기 때문에 G*PD_ST에 상응하는 디지털 값을 구하기 위해서 듀티 정보 레지스터(800)에 저장되는 듀티 신호(DS)의 듀티 사이클이 1/2인 경우의 펄스 폭에 상응하는 디지털 값에서 파인 디지털 신호(FDS)에 상응하는 디지털 값을 뺄 수 있다.
코스 타임-디지털 컨버터(100)를 이용하여 시간을 디지털 값으로 변환하는 경우 단위 시간(UT)보다 작은 간격의 시간에 대해서는 오차가 발생할 수 있다. 본 발명의 실시예들에 따른 타임-디지털 컨버터(20)는 코스 타임-디지털 컨버터(100)에서 발생하는 오차에 상응하는 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 생성하고, 듀티 신호(DS)를 증폭하여 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 제공한다. 파인 타임-디지털 컨버터(500)는 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 이용하여 코스 타임-디지털 컨버터(100)에서 발생하는 오차를 파인 디지털 신호(FDS)로 출력할 수 있다. 따라서 타임-디지털 컨버터(20)의 해상도가 증가할 수 있고, 듀티 신호(DS)의 듀티 사이클을 증폭하는 방식으로 시간 증폭기(300)를 구현함으로써 타임-디지털 컨버터(20)가 고속으로 동작할 수 있다.
도 15는 듀티 정보 레지스터 세팅 모드를 설명하기 위한 블록도이다.
도 15를 참조하면, 듀티 정보 레지스터 세팅 모드는 타임-디지털 컨버터(10)가 노말 모드로 동작하기 이전 듀티 정보 레지스터(800)에 듀티 정보를 세팅하는 과정일 수 있다. 시간 증폭기(300)는 제1 시간 증폭기(361), 제2 시간 증폭기(362), 제1 셀렉터(363) 및 제2 셀렉터(364)를 포함할 수 있다. 제1 시간 증폭기(361)는 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP)를 전달받아 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 제공할 수 있다. 제2 시간 증폭기(362)는 시작 신호(START)와 반전된 시작 신호(/START)를 전달받아 증폭 시작 신호(A_START)와 증폭 정지 신호(A_STOP)가 전달되는 채널을 통해서 듀티 신호(DS)의 듀티 사이클이 1/2인 경우의 펄스 폭에 상응하는 디지털 값이 듀티 정보 레지스터(800)에 저장되도록 듀티 정보를 제공할 수 있다. 제1 셀렉터(363) 및 제2 셀렉터(364)는 노말 모드와 듀티 정보 레지스터 세팅 모드를 구별할 수 있다. 노말 모드에서는 제1 셀렉터(363) 및 제2 셀렉터(364)는 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 출력할 수 있다. 듀티 정보 레지스터 세팅 모드에서는 제1 셀렉터(363) 및 제2 셀렉터(364)는 듀티 신호(DS)의 듀티 사이클이 1/2인 경우의 펄스 폭에 상응하는 디지털 값(DV)이 듀티 정보 레지스터(800)에 저장되도록 듀티 정보를 출력할 수 있다.
도 16은 게인 캘리브레이션 모드를 설명하기 위한 도면이다.
도 16을 참조하면, 게인 캘리브레이션 모드는 타임-디지털 컨버터(10)가 노말 모드로 동작하기 이전 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)를 세팅하는 과정일 수 있다. 캘리브레이션 블록은 제1 시간 증폭기, 제2 시간 증폭기 및 듀티 비교기(355)를 포함할 수 있다. 제1 시간 증폭기는 제1 위상-듀티 변환기(310a), 제1 로우 패스 필터(331a) 및 제1 듀티-위상 변환기(350a)를 포함할 수 있다. 제2 시간 증폭기는 제2 위상-듀티 변환기(310b), 제2 로우 패스 필터(331b) 및 제2 듀티-위상 변환기(350b)를 포함할 수 있다. 클럭 신호는 제1 시간 증폭기 및 제2 증폭기로 입력될 수 있다. 제1 시간 증폭기는 딜레이 셀들(356, 357)을 포함할 수 있다. 캘리브레이션 블록을 이용하면 위상-듀티 변환기(310a, 310b), 로우 패스 필터(331a, 331b) 및 듀티-위상 변환기(350a, 350b) 등에 오프 셋 에러가 발생하더라도 시간 증폭기의 증폭 비(G)는 일정하게 유지될 수 있다.
도 17은 본 발명의 실시예들에 따른 시간 증폭 방법을 나타내는 순서도이다.
도 6 내지 도 9 및 도 17을 참조하면, 시간 증폭 방법에서는 시작 신호(START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 생성한다 (S100). 시간 증폭기(300)는 위상-듀티 변환기(310), 증폭부(330) 및 듀티-위상 변환기(350)를 포함할 수 있다. 위상-듀티 변환기(310)는 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 제공할 수 있다. 예를 들어 선택 지연 시작 신호(SD_START)는 지연 시작 신호 1(D_START 1)일 수 있다. 지연 시작 신호 1(D_START 1)과 정지 신호(STOP) 사이의 위상 차이(PD_ST)가 위상-듀티 변환기(310)의 입력으로 전달될 수 있다. 위상-듀티 변환기(310)의 출력은 펄스 폭이 TS-PD_ST인 듀티 신호(DS)일 수 있다. 이 경우, 듀티 신호(DS)의 듀티 사이클은 (TS-PD_ST)/(2TS)일 수 있다.
듀티 신호(DS)의 듀티 사이클을 증폭하여 증폭 듀티 신호(ADS)를 제공한다(S101). 증폭부(330)는 듀티 신호(DS)의 듀티 사이클을 증폭하여 증폭 듀티 신호(ADS)를 제공할 수 있다. 도 11에서 전술하는 바와 같이 증폭부(330)에 포함되는 로우 패스 필터(331)의 밴드위스를 조절하여 듀티 신호(DS)의 듀티 사이클을 증폭할 수 있다. 예를 들어, 증폭부(330)의 입력으로 펄스 폭이 TS-PD_ST인 듀티 신호(DS)가 전달될 수 있다. 증폭부(330)의 출력은 펄스 폭이 TS-G*PD_ST인 증폭 듀티 신호(ADS)일 수 있다. 이 경우, G는 듀티 신호(DS)의 듀티 사이클과 증폭 듀티 신호(ADS)의 듀티 사이클 간의 증폭 비(G)일 수 있다.
증폭 듀티 신호(ADS)의 듀티 사이클에 기초하여 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 생성한다(S102). 예를 들어, 증폭 듀티 신호(ADS)의 듀티 사이클이 감소하는 경우, 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP) 사이의 위상 차이(PD_AA)는 증가할 수 있다. 또한 증폭 듀티 신호(ADS)의 듀티 사이클이 증가하는 경우, 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP) 사이의 위상 차이(PD_AA)는 감소할 수 있다.
도 18은 본 발명의 실시예들에 따른 타임-디지털 변환 방법을 나타내는 순서도이다.
도 6 및 도 18을 참조하면, 타임-디지털 변환 방법에서는 시작 신호(START)를 적어도 하나의 단위 시간(UT) 간격으로 지연시킨 지연 시작 신호들(D_START 0 내지 D_START 4) 중 선택되는 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP)를 제공한다(S200).
선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 생성하고, 듀티 신호(DS)를 증폭하여 증폭 시작 신호(A_START) 및 증폭 정지 신호(A_STOP)를 제공한다(S201). 시간 증폭기(300)는 위상-듀티 변환기(310), 증폭부(330) 및 듀티-위상 변환기(350)를 포함할 수 있다. 위상-듀티 변환기(310)는 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)를 듀티 사이클로 변환하여 듀티 신호(DS)를 제공할 수 있다. 듀티 사이클은 펄스 폭을 펄스의 한 주기로 나눈 값일 수 있다. 펄스 폭이 TS이고 펄스의 한 주기가 2TS인 경우, 듀티 사이클은 1/2일 수 있다. 예를 들어 선택 지연 시작 신호(SD_START)는 지연 시작 신호 1(D_START 1)일 수 있다. 지연 시작 신호 1(D_START 1)과 정지 신호(STOP) 사이의 위상 차이(PD_ST)가 위상-듀티 변환기(310)의 입력으로 전달될 수 있다. 위상-듀티 변환기(310)의 출력은 펄스 폭이 TS-PD_ST인 듀티 신호(DS)일 수 있다. 이 경우, 듀티 신호(DS)의 듀티 사이클은 (TS-PD_ST)/(2TS)일 수 있다. 예를 들어 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)가 증가하는 경우, 듀티 신호(DS)의 듀티 사이클은 감소할 수 있다. 또한 선택 지연 시작 신호(SD_START) 및 정지 신호(STOP) 사이의 위상 차이(PD_ST)가 감소하는 경우, 듀티 신호(DS)의 듀티 사이클은 증가할 수 있다.
증폭 시작 신호(A_START)와 증폭 정지 신호(A_STOP) 사이의 시간 간격을 단위 시간(UT) 간격의 k (k는 양의 정수) 배에 상응하는 파인 디지털 신호(FDS)로 출력한다(S202).
도 19는 본 발명의 실시예들에 따른 타임-디지털 컨버터 초기화 방법을 나타내는 순서도이다.
도15, 도 16 및 도 19를 참조하면, 타임-디지털 컨버터 초기화 방법에서는 시간 증폭기(300)에서 사용되는 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)를 세팅한다(S300). 게인 캘리브레이션 모드는 타임-디지털 컨버터(10)가 노말 모드로 동작하기 이전 듀티 신호(DS)의 듀티 사이클 및 증폭 듀티 신호(ADS)의 듀티 사이클 사이의 증폭 비(G)를 세팅하는 과정일 수 있다.
듀티 신호(DS)의 듀티 사이클이 1/2인 경우의 펄크 폭에 상응하는 디지털 값을 듀티 정보 레지스터(800)에 저장한다(S301). 듀티 정보 레지스터 세팅 모드는 타임-디지털 컨버터(10)가 노말 모드로 동작하기 이전 듀티 정보 레지스터(800)에 듀티 정보를 세팅하는 과정일 수 있다.
타임-디지털 컨버터가 시작 신호(START) 및 정지 신호(STOP)를 수신한다(S302).
코스 타임-디지털 컨버터를 이용하여 시간을 디지털 값으로 변환하는 경우 단위 시간보다 작은 간격의 시간에 대해서는 오차가 발생할 수 있다. 본 발명의 실시예들에 따른 타임-디지털 컨버터는 코스 타임-디지털 컨버터에서 발생하는 오차에 상응하는 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 생성하고, 듀티 신호를 증폭하여 증폭 시작 신호 및 증폭 정지 신호를 제공한다. 파인 타임-디지털 컨버터는 증폭 시작 신호 및 증폭 정지 신호를 이용하여 코스 타임-디지털 컨버터에서 발생하는 오차를 파인 디지털 신호로 출력할 수 있다. 따라서 타임-디지털 컨버터의 해상도가 증가할 수 있고, 듀티 신호의 듀티 사이클을 증폭하는 방식으로 시간 증폭기를 구현함으로써 타임-디지털 컨버터가 고속으로 동작할 수 있다.
Claims (14)
- 시작 신호, 상기 시작 신호를 적어도 하나의 단위 시간 간격으로 지연시킨 지연 시작 신호들 및 정지 신호에 기초하여 상기 시작 신호와 상기 정지 신호 사이의 시간 간격을 상기 단위 시간 간격의 j (j는 양의 정수) 배에 상응하는 코스 디지털 신호로 출력하고, 상기 지연 시작 신호들 중 선택되는 선택 지연 시작 신호 및 상기 정지 신호를 제공하는 코스 타임-디지털 컨버터;
상기 선택 지연 시작 신호 및 상기 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 생성하고, 상기 듀티 신호를 증폭하여 증폭 시작 신호 및 증폭 정지 신호를 제공하는 시간 증폭기; 및
상기 증폭 시작 신호, 상기 증폭 시작 신호를 상기 적어도 하나의 단위 시간 간격으로 지연시킨 지연 증폭 시작 신호들 및 상기 증폭 정지 신호에 기초하여 상기 증폭 시작 신호와 상기 증폭 정지 신호 사이의 시간 간격을 상기 단위 시간 간격의 k (k는 양의 정수) 배에 상응하는 파인 디지털 신호로 출력하는 파인 타임-디지털 컨버터를 포함하는 타임-디지털 컨버터. - 제1 항에 있어서, 상기 시간 증폭기는,
상기 선택 지연 시작 신호 및 상기 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 제공하는 위상-듀티 변환기;
상기 듀티 신호의 듀티 사이클을 증폭하여 증폭 듀티 신호를 제공하는 증폭부; 및
상기 증폭 듀티 신호의 듀티 사이클에 기초하여 상기 증폭 시작 신호 및 상기 증폭 정지 신호를 제공하는 듀티-위상 변환기를 포함하는 것을 특징으로 하는 타임-디지털 컨버터. - 제2 항에 있어서,
상기 선택 지연 시작 신호 및 상기 정지 신호 사이의 상기 위상 차이가 변동하는 경우, 상기 듀티 신호의 듀티 사이클은 변동하는 것을 특징으로 하는 타임-디지털 컨버터. - 제2 항에 있어서,
상기 증폭 듀티 신호의 상기 듀티 사이클이 변동하는 경우, 상기 증폭 시작 신호 및 상기 증폭 정지 신호 사이의 위상 차이가 변동하는 것을 특징으로 하는 타임-디지털 컨버터. - 제4 항에 있어서,
상기 증폭 듀티 신호의 상기 듀티 사이클이 감소하는 경우, 상기 증폭 시작 신호 및 상기 증폭 정지 신호 사이의 상기 위상 차이는 증가하는 것을 특징으로 하는 타임-디지털 컨버터. - 제2 항에 있어서, 상기 증폭부는,
상기 듀티 신호의 듀티 사이클 및 상기 증폭 듀티 신호의 듀티 사이클 사이의 증폭 비를 결정하는 로우 패스 필터; 및
상기 증폭 듀티 신호를 버퍼링하는 버퍼부를 포함하는 것을 특징으로 하는 타임-디지털 컨버터. - 제6 항에 있어서,
상기 로우 패스 필터의 밴드위스에 따라 상기 듀티 신호의 듀티 사이클 및 상기 증폭 듀티 신호의 듀티 사이클 사이의 상기 증폭 비가 결정되는 것을 특징으로 하는 타임-디지털 컨버터. - 제7 항에 있어서,
상기 밴드위스가 감소함에 따라 상기 듀티 신호의 듀티 사이클 및 상기 증폭 듀티 신호의 듀티 사이클 사이의 상기 증폭 비가 증가하는 것을 특징으로 하는 타임-디지털 컨버터. - 제8 항에 있어서,
상기 로우 패스 필터에 포함되는 커패시터의 커패시턴스를 조절하여 상기 밴드위스를 조절하는 것을 특징으로 하는 타임-디지털 컨버터. - 제1 항에 있어서, 상기 타임-디지털 컨버터는,
상기 듀티 신호의 듀티 사이클이 1/2인 경우의 펄스 폭에 상응하는 디지털 값이 저장되는 듀티 정보 레지스터를 더 포함하는 것을 특징으로 하는 타임-디지털 컨버터. - 제10 항에 있어서, 상기 타임-디지털 컨버터는,
상기 디지털 값과 상기 파인 디지털 신호에 상응하는 값의 차를 출력하는 뺄셈기를 더 포함하는 것을 특징으로 하는 타임-디지털 컨버터. - 시작 신호 및 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 생성하는 단계;
상기 듀티 신호의 듀티 사이클을 증폭하여 증폭 듀티 신호를 제공하는 단계; 및
상기 증폭 듀티 신호의 듀티 사이클에 기초하여 증폭 시작 신호 및 증폭 정지 신호를 생성하는 단계를 포함하는 시간 증폭 방법. - 시작 신호를 적어도 하나의 단위 시간 간격으로 지연시킨 지연 시작 신호들 중 선택되는 선택 지연 시작 신호 및 정지 신호를 제공하는 단계;
상기 선택 지연 시작 신호 및 상기 정지 신호 사이의 위상 차이를 듀티 사이클로 변환하여 듀티 신호를 생성하고, 상기 듀티 신호를 증폭하여 증폭 시작 신호 및 증폭 정지 신호를 제공하는 단계; 및
상기 증폭 시작 신호와 상기 증폭 정지 신호 사이의 시간 간격을 상기 단위 시간 간격의 k (k는 양의 정수) 배에 상응하는 파인 디지털 신호로 출력하는 단계를 포함하는 타임-디지털 변환 방법. - 시간 증폭기에서 사용되는 듀티 신호의 듀티 사이클 및 증폭 듀티 신호의 듀티 사이클 사이의 증폭 비를 세팅하는 단계;
상기 듀티 신호의 듀티 사이클이 1/2인 경우의 펄크 폭에 상응하는 디지털 값을 듀티 정보 레지스터에 저장하는 단계; 및
타임-디지털 컨버터가 시작 신호 및 정지 신호를 수신하는 단계를 포함하는 타임-디지털 컨버터 초기화 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140035855A KR101624509B1 (ko) | 2014-03-27 | 2014-03-27 | 타임-디지털 컨버터 및 타임-디지털 변환 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140035855A KR101624509B1 (ko) | 2014-03-27 | 2014-03-27 | 타임-디지털 컨버터 및 타임-디지털 변환 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150112217A true KR20150112217A (ko) | 2015-10-07 |
| KR101624509B1 KR101624509B1 (ko) | 2016-06-07 |
Family
ID=54343509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140035855A KR101624509B1 (ko) | 2014-03-27 | 2014-03-27 | 타임-디지털 컨버터 및 타임-디지털 변환 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR101624509B1 (ko) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20140327 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20140612 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20140327 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20150925 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20160328 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20160520 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20160520 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20190429 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20190429 Start annual number: 4 End annual number: 4 |
|
| PC1903 | Unpaid annual fee |
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