JP4906083B2 - スケルチ検出回路 - Google Patents

Description

本発明は、シリアルデータ通信において、所定の一定周期（データ転送レート）毎に転送される差動信号がスケルチレベルを超えている有効なものなのか、超えていない無効なものなのかを検出するスケルチ検出回路に関するものである。

ＵＳＢ（Universal Serial Bus）２．０、シリアルＡＴＡ（AT Attachment）、ＰＣＩ（Peripheral Component Interconnect）−Ｅｘｐｒｅｓｓなどのインターフェイスを採用するシリアルデータ転送装置では、データ転送状態（有効なデータが転送されている状態）なのか、非データ転送状態（無効なデータが転送されている状態）なのかを検知するためにスケルチ検出回路が用いられている。

スケルチ検出回路では、図８に示すように、差動信号（受信データ）が、図８中、点線で示す所定の電位振幅（スケルチレベル）を超えている場合にはデータ転送状態と判定され、スケルチレベルを超えていない場合には非データ転送状態と判定される。図８の例では、スケルチ検出回路からは、スケルチ信号として、データ転送状態の期間はローレベルが出力され、非データ転送状態の期間はハイレベルが出力される。

以下、図９に示す従来のスケルチ検出回路と、その動作を表す図１０に示すタイミングチャートを参照しながら、従来のスケルチ検出回路について説明する。

図９に示すスケルチ検出回路５０は、ヒステリシスコンパレータ５２と、パルス生成回路５４と、ダイオード５６と、抵抗素子Ｒ１と、容量素子Ｃ１と、シュミットトリガバッファ５８とによって構成されている。入力信号ＲＸ＋、ＲＸ−は、送信装置（図示省略）から送信され、このスケルチ検出回路５０を搭載する受信装置（図示省略）で受信される差動信号（受信データ）である。

差動信号ＲＸ＋、ＲＸ−は、ヒステリシスコンパレータ５２で受信される。ヒステリシスコンパレータ５２は、出力信号Ｖｓｏｕｔとして、差動信号ＲＸ＋、ＲＸ−の電位振幅が、スケルチレベルを超えていない場合にはローレベルを出力し、超えている場合にはハイレベルを出力する。その結果、コンパレータ５２からは、出力信号Ｖｓｏｕｔとして、図１０のタイミングチャートに示すように、データ転送状態の期間にだけ所定パルス幅のパルス信号が出力される。

パルス生成回路５４は、インバータ（反転遅延回路）６０と、ＡＮＤ回路６２とによって構成されている。信号Ｖｓｏｕｔは、インバータ６０と、ＡＮＤ回路６２の一方の入力端子に入力され、インバータ６０の出力信号はＡＮＤ回路６２の他方の入力端子に入力される。パルス発生回路５４は、信号Ｖｓｏｕｔの立ち上がりを検出し、その出力信号Ｖｐｌとして、図１０のタイミングチャートに示すように、インバータ６０の遅延時間に相当するハイレベルのパルス信号を発生する。

パルス生成回路５４の出力信号Ｖｐｌは、ダイオード５６に入力され、ダイオード５６の出力信号Ｖｒｃはシュミットトリガバッファ５８に入力される。そして、バッファ５８からは、その出力信号Ｓｑｕｅｌｃｈ（スケルチ信号）が出力される。また、抵抗素子Ｒ１と容量素子Ｃ１は、それぞれダイオード５６の出力信号Ｖｒｃのノードとグランドとの間に並列に接続されている。

図１０のタイミングチャートに示すように、パルス生成回路５４の出力信号Ｖｐｌとしてハイレベルのパルス信号が出力される毎に、ダイオード５６を介して容量素子Ｃ１がチャージアップされ、信号Ｖｒｃの電位はその都度上昇する。一方、信号Ｖｐｌとして、ハイレベルのパルス信号が出力されなくなると、容量素子Ｃ１に蓄積されたチャージは、抵抗素子Ｒ１を介してディスチャージされ、信号Ｖｒｃの電位は徐々に下降する。

すなわち、差動信号ＲＸ＋、ＲＸ−として、スケルチレベルを超える電位振幅のデータが所定数入力されると、信号Ｖｒｃの電位が徐々に上昇し、シュミットトリガバッファ５８のハイレベル側の閾値電圧を超えると、スケルチ信号Ｓｑｕｅｌｃｈはローレベル（データ転送状態）となる。一方、データの電位振幅がスケルチレベルを下回ると、信号Ｖｒｃの電位が徐々に降下し、バッファ５８のローレベルの閾値電圧を下回ると、スケルチ信号Ｓｑｕｅｌｃｈはハイレベル（非データ転送状態）となる。

次に、図１１に示す回路図を参照しながら、図９に示す従来のスケルチ検出回路５０で使用されているヒステリシスコンパレータ５２について説明する。

図１１に示すヒステリシスコンパレータ５２は、差動信号ＲＸ＋、ＲＸ−の入力部となる２つのＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）６４ａ、６４ｂと、定電流源のＮＭＯＳ６６と、第１のカレントミラー回路となる２つのＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）６８ａ、６８ｂと、第２のカレントミラー回路となる２つのＰＭＯＳ７０ａ、７０ｂと、それぞれノードＡ、Ｂの電位を反転増幅する２つのＰＭＯＳ７２ａ、７２ｂと、第３のカレントミラー回路となる２つのＮＭＯＳ７４ａ、７４ｂとによって構成されている。

このコンパレータ５２では、信号ＲＸ＋の電位振幅が、ＮＭＯＳ６４ａの閾値電圧を超えると、ＮＭＯＳ６４ａの方がＮＭＯＳ６４ｂよりもオン状態が強くなる。その結果、ノードＡの電位が下降し、ＰＭＯＳ６８ａ、６８ｂおよびＰＭＯＳ７２ａがオン状態となる。ノードＢおよびＣの電位は上昇し、ＰＭＯＳ７０ａ、７０ｂおよびＰＭＯＳ７２ｂがオフ状態となり、ＮＭＯＳ７４ａ、７４ｂはオン状態となる。そのため、出力信号ｏｕｔは、ＮＭＯＳ７４ｂを介してディスチャージされ、ローレベルとなる。

一方、信号ＲＸ−の電位振幅が、ＮＭＯＳ６４ｂの閾値電圧を超えると、ＮＭＯＳ６４ｂの方がＮＭＯＳ６４ａよりもオン状態が強くなる。その結果、ノードＢの電位が下降し、ＰＭＯＳ７０ａ、７０ｂおよびＰＭＯＳ７２ｂがオン状態となる。ノードＡの電位は上昇し、ＰＭＯＳ６８ａ、６８ｂおよびＰＭＯＳ７２ａがオフ状態となる。ノードＣは、ＮＭＯＳ７４ａを介してディスチャージされ、ＮＭＯＳ７４ａ、７４ｂはオフ状態となる。そのため、出力信号ｏｕｔは、ＰＭＯＳ７２ｂを介してチャージアップされ、ハイレベルとなる。

すなわち、コンパレータ５２では、信号ＲＸ＋の電位振幅が、ＮＭＯＳ６４ａの閾値電圧を超えると、その出力信号ｏｕｔがローレベルとなり、信号のＲＸ−の電位振幅が、ＮＭＯＳ６４ｂの閾値電圧を超えると、出力信号ｏｕｔはハイレベルとなる。従って、コンパレータ５２では、例えば信号ＲＸ＋がローレベルからハイレベルに遷移し、出力信号ｏｕｔがローレベルになる時の電位振幅と、信号ＲＸ＋がハイレベルからローレベルに遷移し、出力信号ｏｕｔがハイレベルになる時の電位振幅が異なるものとなる。

コンパレータ５２では、温度、プロセス、電源電圧の変動により、上記入力部のＮＭＯＳ６４ａ、６４ｂの閾値電圧が変動する。そのため、その閾値電圧の調整が非常に難しく、スケルチ検出回路５０の出力信号Ｓｑｕｅｌｃｈが安定しないという問題があった。

また、スケルチ検出回路５０では、スケルチレベルを超えている差動信号の遷移をその検出に用いているが、信号遷移の無い場合であっても、スケルチ信号Ｓｑｕｅｌｃｈを保持しておく必要がある。スケルチ信号Ｓｑｕｅｌｃｈは、容量素子Ｃ１のチャージによって保持されるが、データ遷移の無い期間中は、容量素子Ｃ１のチャージが抵抗素子Ｒ１を介してディスチャージされる。そのため、データ遷移の無い期間中もデータを十分保持できるように容量素子Ｃ１の容量値および抵抗素子Ｒ１の抵抗値を調整する必要がある。

例えば、一般的なシリアルデータ通信では、８ｂ／１０ｂコーディング技術が用いられる。この技術では、最大で５ビットの同一データが連続する場合がある（５ビット分のデータの転送期間中は、データ遷移が発生しない）（図１２参照）。その場合、データ通信状態において、最大データ通信レートの５ビット（５周期）分の期間中はスケルチ信号Ｓｑｕｅｌｃｈを保持できるように、容量素子Ｃ１の容量値および抵抗素子Ｒ１の抵抗値を調整する必要がある。

しかし、容量素子Ｃ１の容量値および抵抗素子Ｒ１の抵抗値は、プロセス変動の影響を受けるため、その調整が非常に難しく、同じくスケルチ検出回路５０の出力信号Ｓｑｕｅｌｃｈが安定しないという問題があった。

ここで、本発明に関わる先行技術文献としては、例えば特許文献１、２などがある。

特許文献１には、例えば第１及び第２の入力信号の差が正（＋）の値で特定値以上である場合、前記差を認知する信号を出力する第１感知部と、前記第１及び第２の入力信号の差が負（−）の値で前記特定値以上である場合、前記差を認知する信号を出力する第２感知部と、前記第１及び第２の感知部のオフセット電流量を一定量に調節して、前記特定値を決定するバイアス部と、前記第１感知部の出力信号と前記第２感知部の出力信号とに応答して、スケルチ信号を出力する出力手段とを含むスケルチ回路が開示されている。

また、特許文献２には、例えば差動の入力信号を増幅し、増幅信号を出力する差動増幅回路と、前記増幅信号に比例した電位を供給するゲイン比例回路と、前記ゲイン比例回路から供給された前記電位を保持する電位保持回路と、前記電位保持回路で保持された前記電位と基準電位とを比較して検出信号を出力する比較回路とを備えるスケルチ検出回路が開示されている。

特開２００３−１９８３９２号公報 特開２００５−８６６４６号公報

本発明の目的は、前記従来技術に基づく問題点を解消し、温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供することにある。

上記目的を達成するために、本発明は、シリアルデータ通信において、所定の一定周期毎に転送される差動信号がスケルチレベルを超えている有効なものなのか、前記スケルチレベルを超えていない無効なものなのかを検出するスケルチ検出回路であって、
前記差動信号の電位振幅が、前記スケルチレベルを超えているのか、いないのかを検出し、その検出信号を出力するピーク検出回路と、
前記ピーク検出回路の検出信号のパルス幅を、該検出信号のパルス幅の時間を含めて、前記差動信号の１周期分の時間以上の時間だけ延長するパルス幅延長回路とを備え、
前記ピーク検出回路は、前記差動信号の電位振幅に応じた電位を持つ第１および第２の信号を出力する入力アンプ回路と、
前記入力アンプ回路と同一構成であり、前記スケルチレベルに相当するリファレンス電圧に応じた電位を持つ第３および第４の信号を出力するレプリカアンプ回路と、
前記入力アンプ回路の第１および第２の信号に応じて流れる合成電流と前記レプリカアンプ回路の第３および第４の信号に応じて流れる固定電流とを比較し、その電流差に応じて、前記差動信号の電位振幅が前記リファレンス電圧を超えているのか、いないのかを表す前記検出信号を出力する電流比較回路とを備えることを特徴とするスケルチ検出回路を提供するものである。

ここで、前記入力アンプ回路は、
前記差動信号が入力される入力部の２つのトランジスタと、
２つのトランジスタを有し、その一方のトランジスタが電源またはグランドと前記入力部の一方のトランジスタの一方の端子との間に接続された第１のカレントミラー回路と、
２つのトランジスタを有し、その一方のトランジスタが電源またはグランドと前記入力部の他方のトランジスタの一方の端子との間に接続された第２のカレントミラー回路と、
前記入力部の２つのトランジスタの他方の端子とグランドまたは電源との間に接続された第１の定電流源と、
電源またはグランドに接続された前記第１および第２のカレントミラー回路の他方のトランジスタとグランドまたは電源との間にそれぞれ接続された第２および第３の定電流源とを備え、
前記第１および第２の信号は、それぞれ前記第１および第２のカレントミラー回路の他方のトランジスタと前記第２および第３の定電流源との間のノードから出力されることが好ましい。

また、前記電流比較回路は、
グランドまたは電源に接続された２つのトランジスタを有する第３のカレントミラー回路と、
電源またはグランドと前記第３のカレントミラー回路の一方のトランジスタとの間に並列に接続され、前記第１および第２の信号に各々対応する２つのトランジスタと、
電源またはグランドと前記第３のカレントミラー回路の他方のトランジスタとの間に並列に接続され、前記第３および第４の信号に各々対応する２つのトランジスタとを備え、
前記検出信号は、前記第１および第２の信号に各々対応する２つのトランジスタと前記第３のカレントミラー回路の一方のトランジスタとの間のノードから出力されることが好ましい。

本発明によれば、ピーク検出回路を用いているため、所定の電位振幅以上の信号が入力された時点で即座にスケルチ状態を検出することが可能である。また、レプリカバイアス技術を用いる（入力アンプ回路と同一構成のレプリカアンプ回路を用いる）ことで、プロセス、温度、電源電圧などの条件変動の影響を受けにくく、非常に安定したレベルでの検出が可能となる。また、パルス幅延長回路は、遅延が最小となる条件で必要な遅延時間を確保するように調整すれば良いだけなので、その設計が容易である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のスケルチ検出回路を詳細に説明する。

図１は、本発明のスケルチ検出回路の構成を表す一実施形態のブロック図である。同図に示すスケルチ検出回路１０は、シリアルデータ通信において、所定の一定周期（データ転送レート）毎に転送される差動信号ＲＸ＋、ＲＸ−がスケルチレベルを超えている有効なものなのか、それとも、スケルチレベルを超えていない無効なものなのかを検出する。スケルチ検出回路１０は、ピーク検出回路１２と、パルス幅延長回路１４とによって構成されている。

差動信号ＲＸ＋、ＲＸ−は、それぞれピーク検出回路１２の入力端子ＲＸ＋、ＲＸ−に入力される。ピーク検出回路１２は、所定の一定周期毎に入力される差動信号ＲＸ＋、ＲＸ−の電位振幅が、スケルチレベル（シリアル通信の規格によって決定されている所定の電位振幅）を超えているのか、いないのかを検出し、出力端子ｏｕｔ１から、その検出信号ｏｕｔ１を出力する。検出信号ｏｕｔ１はパルス幅延長回路１４の入力端子ｉｎに入力される。

パルス幅延長回路１４は、ピーク検出回路１２から入力される検出信号ｏｕｔ１のパルス幅を、検出信号ｏｕｔ１のパルス幅の時間を含めて、差動信号ＲＸ＋，ＲＸ−の１周期分の時間以上の時間だけ遅延する。パルス幅延長回路１４は、本実施形態では、検出信号ｏｕｔ１のハイレベルのパルス幅を延長する。パルス幅延長回路１４の出力端子ｏｕｔ２から出力される出力信号ｏｕｔ２は、スケルチ検出回路１０からスケルチ信号Ｓｑｕｅｌｃｈとして出力される。

以下、ピーク検出回路１２とパルス幅延長回路１４について順次説明する。まず、ピーク検出回路１２について説明する。

図２は、図１に示すピーク検出回路の構成を表す回路図である。同図に示すように、ピーク検出回路１２は、入力アンプ回路１６と、レプリカアンプ回路１８と、電流比較回路２０とによって構成されている。

入力アンプ回路１６は、差動信号ＲＸ＋、ＲＸ−の電位振幅に応じた電位を持つ第１および第２の信号Ｖｃａ、Ｖｃｂを出力する。入力アンプ回路１６は、差動信号ＲＸ＋、ＲＸ−の入力部となる２つのＮＭＯＳ２０ａ、２０ｂと、第１のカレントミラー回路となる２つのＰＭＯＳ２２ａ、２２ｂと、第２のカレントミラー回路となる２つのＰＭＯＳ２４ａ、２４ｂと、定電流源となる３つのＮＭＯＳ２６ａ、２６ｂ、２６ｃとによって構成されている。

なお、何ら限定されないが、本実施形態では、差動信号ＲＸ＋、ＲＸ−の電位振幅が等しい場合、ＰＭＯＳ２２ｂ、２４ｂに流れる電流が、ＮＭＯＳ２６ｂ、２６ｃに流れる電流の約２倍の電流を流すことができるように設計されている。

ＰＭＯＳ２２ａ、２２ｂおよびＰＭＯＳ２４ａ、２４ｂのソースは電源に接続されている。ＰＭＯＳ２２ａ、２２ｂのゲートはＰＭＯＳ２２ａのドレイン（ＮＭＯＳ２０ａのドレイン）に接続され、ＰＭＯＳ２４ａ、２４ｂのゲートはＰＭＯＳ２４ａのドレイン（ＮＭＯＳ２０ｂのドレイン）に接続されている。ＮＭＯＳ２０ａ、２０ｂのゲートは、それぞれ差動信号ＲＸ＋、ＲＸ−に接続され、そのソースはＮＭＯＳ２６ａのドレインに接続されている。ＰＭＯＳ２２ｂ、２４ｂのドレインは、それぞれＮＭＯＳ２６ｂ、２６ｃのドレインに接続されている。ＮＭＯＳ２６ａ、２６ｂ、２６ｃのゲートはバイアス電圧ｖｂｉａｓに接続され、そのソースはグランドに接続されている。

入力アンプ回路１６では、差動信号ＲＸ＋、ＲＸ−の電位振幅が等しい場合、ＮＭＯＳ２０ａ、２０ｂはほぼ同等の強さでオン状態となる。この時、ＮＭＯＳ２０ａ、２０ｂのドレインはほぼ同電位のローレベルとなり、ＰＭＯＳ２２ａ、２２ｂおよびＰＭＯＳ２４ａ、２４ｂはほぼ同じ強さでオン状態となる。前述の通り、ＰＭＯＳ２２ｂ、２４ｂは、ＮＭＯＳ２６ｂ、２６ｃの約２倍の電流を流す能力がある。その結果、ノードＶｃａ、Ｖｃｂはほぼ同電位のハイレベルとなり、ＰＭＯＳ２８ａ、２８ｂのオン状態は最も弱くなる。

一方、信号ＲＸ＋の電位振幅の方が信号ＲＸ−の電位振幅よりも大きくなると、ＮＭＯＳ２０ａの方がＮＭＯＳ２０ｂよりも強いオン状態となる。その結果、ＰＭＯＳ２２ａ、２２ｂの方がＰＭＯＳ２４ａ、２４ｂよりも強いオン状態となり、ＰＭＯＳ２２ｂに流れる電流量の方がＰＭＯＳ２４ｂに流れる電流量よりも多くなって、ノードＶｃａはハイレベル、ノードＶｃｂはローレベルになる。従って、ＰＭＯＳ２８ａの方がＰＭＯＳ２８ｂよりも強いオン状態となる。

差動信号ＲＸ＋、ＲＸ−の電位振幅の差が最大の場合が、ＰＭＯＳ２８ａ、２８ｂのオン状態の強さの差が最大となる。いずれにしても、ＰＭＯＳ２８ａを介して流れる電流Ｉｐ２ａと、ＰＭＯＳ２８ｂを介して流れる電流Ｉｐ２ｂは合成されて出力される。

なお、信号ＲＸ−の電位振幅の方が信号ＲＸ＋の電位振幅よりも大きい場合の入力アンプ回路１６の動作は、上記の場合と逆の状態となるから、ここでは、その繰り返しの説明は省略する。

レプリカアンプ回路１８は、スケルチレベルに相当するリファレンス電圧ｖｒｅｆｐ、ｖｒｅｆｎに応じた電位を持つ第３および第４の信号（第１および第２の信号Ｖｃａ、Ｖｃｂに相当する信号）を出力する。レプリカアンプ回路１８は、差動信号ＲＸ＋、ＲＸ−の代わりに、スケルチレベルに相当するリファレンス電圧ｖｒｅｆｐ、ｖｒｅｆｎ（図３および図７参照）が入力されている点を除いて、入力アンプ回路１６と全く同じ構成のものである。

図２では、両者の間で同一の構成要素に同一の符号を付して、レプリカアンプ回路１８の構成の説明は省略する。

レプリカアンプ回路１８では、図３のタイミングチャートに示すように、リファレンス電圧ｖｒｅｖｐ、ｖｒｅｆｎ（ｖｒｅｖｐ＞ｖｒｅｆｎ）の電位が固定されている。従って、入力アンプ回路１６の動作説明において述べた通り、ＰＭＯＳ３０ａの方がＰＭＯＳ３０ｂよりも強いオン状態となり、両者の合成電流Ｉｒｅｆ（固定電流）がＮＭＯＳ３２ｂを介して流れる。また、ＮＭＯＳ３２ａ、３２ｂはカレントミラー回路であるから、ＮＭＯＳ３２ａにも同じ固定電流Ｉｒｅｆが流れる。

電流比較回路２０は、第１および第２の信号Ｖｃａ、Ｖｃｂに応じて流れる合成電流Ｉｐ２ａ＋Ｉｐ２ｂと第３および第４の信号に応じて流れる固定電流Ｉｒｅｆとを比較し、その電流差に応じて、差動信号ＲＸ＋、ＲＸ−の電位振幅がリファレンス電圧ｖｒｅｖｐ、ｖｒｅｆｎを超えているのか、いないのかを表す検出信号ｏｕｔ１を出力する。電流比較回路２０は、それぞれ入力アンプ回路１６のＰＭＯＳ２２ｂ、２４ｂに対応する２つのＰＭＯＳ２８ａ、２８ｂと、同じく、それぞれレプリカアンプ回路１８のＰＭＯＳ２２ｂ、２４ｂに対応する２つのＰＭＯＳ３０ａ、３０ｂと、カレントミラー回路である２つのＮＭＯＳ３２ａ、３２ｂとによって構成されている。

ＰＭＯＳ２８ａ、２８ｂおよびＰＭＯＳ３０ａ、３０ｂのソースは電源に接続されている。ＰＭＯＳ２８ａ、２８ｂは並列に配置され、そのゲートは、それぞれ入力アンプ回路１６のＰＭＯＳ２２ｂ、２４ｂのドレイン（ノードＶｃａ、Ｖｃｂ）に接続され、そのドレインは、ＮＭＯＳ３２ａのドレインに接続されている。一方、ＰＭＯＳ３０ａ、３０ｂも並列に配置され、そのゲートは、レプリカアンプ回路１８のＰＭＯＳ２２ｂ、２４ｂのドレインに接続され、そのドレインは、ＮＭＯＳ３２ｂのドレインに接続されている。ＮＭＯＳ３２ａ、３２ｂのゲートは、ＮＭＯＳ３２ｂのドレインに接続され、そのソースはグランドに接続されている。また、ＮＭＯＳ３２ａのドレインから、電流比較回路２０、すなわち、ピーク検出回路１２の出力信号ｏｕｔ１が出力されている。

電流比較回路２０では、前述の通り、レプリカアンプ回路１８の作用により、ＮＭＯＳ３２ａを介して固定電流Ｉｒｅｆが流れる。また、入力アンプ回路１６の作用により、差動信号ＲＸ＋、ＲＸ−の電位振幅に応じてＰＭＯＳ２８ａ、２８ｂから合成電流Ｉｐ２ａ＋Ｉｐ２ｂが出力される。この時、出力信号ｏｕｔ１として、合成電流Ｉｐ２ａ＋Ｉｐ２ｂの方が固定電流Ｉｒｅｆよりも大きい場合にはハイレベルが出力され、小さい場合にはローレベルが出力される（図３参照）。

その結果、図３のタイミングチャートに示すように、差動信号ＲＸ＋、ＲＸ−の電位振幅が、リファレンス電圧ｖｒｅｖｐ、ｖｒｅｆｎを超えていると、ピーク検出回路１２の出力信号ｏｕｔ１としてハイレベルが出力され、超えていないとローレベルが出力される。そのため、データ転送レートの１周期毎にデータの値が変化すると、出力信号ｏｕｔ１として、パルス信号が出力される。また、複数ビット連続して同じデータが転送されると、それに応じてハイレベルのパルス幅も長くなる。

続いて、パルス幅延長回路１４について説明する。

図４は、図１に示すパルス幅延長回路の構成を表す概略図である。同図に示すように、パルス幅延長回路１４は、インバータ３４と、リセット付き遅延回路３６と、ＳＲフリップフロップ３８と、インバータ４０とによって構成されている。

リセット付き遅延回路３６の入力端子Ａには、入力信号ｉｎがインバータ３４によって反転された信号が入力され、その入力端子ｒｅｓｅｔには、入力信号ｉｎが入力されている。また、リセット付き遅延回路３６の出力端子Ｙからは、その出力信号ｒｅｓｔ＿ｏｕｔが出力されている。出力信号ｒｅｓｔ＿ｏｕｔは、次に述べるＳＲフリップフロップ３８に入力される。

ＳＲフリップフロップ３８は、２つのＮＡＮＤ回路４２ａ、４２ｂによって構成されている。ＮＡＮＤ回路４２ａの一方の入力端子には入力信号ｉｎが入力され、その他方の入力端子にはＮＡＮＤ回路４２ｂ、すなわち、ＳＲフリップフロップ３８の出力信号ＳＲ＿ｏｕｔが入力される。また、ＮＡＮＤ回路４２ｂの一方の入力端子にはリセット付き遅延回路３６の出力信号ｒｅｓｔ＿ｏｕｔが入力され、その他方の入力端子にはＮＡＮＤ回路４２ａの出力信号が入力される。

ＳＲフリップフロップ３８の出力信号ＳＲ＿ｏｕｔは、インバータ４０によって反転され、パルス幅延長回路１４の出力端子ｏｕｔ２から信号ｏｕｔ２として出力される。この出力信号ｏｕｔ２は、図１に示すように、スケルチ検出回路１０から、スケルチ信号Ｓｑｕｅｌｃｈとして出力される。

図５は、図４に示すリセット付き遅延回路の構成を表す回路図である。同図に示すように、リセット付き遅延回路３６は、インバータ４２と、２つのＰＭＯＳ４４ａ、４４ｂと、遅延回路となる４つのインバータ４６ａ、４６ｂ、４６ｃ、４６ｄと、２つのＮＭＯＳ４８ａ、４８ｂとによって構成されている。

ＰＭＯＳ４４ａ、４４ｂのソースは電源に接続され、そのゲートは、インバータ４２を介して入力端子ｒｅｓｅｔに接続され、そのドレインは、それぞれインバータ４６ａ、４６ｃの出力端子に接続されている。４つのインバータ４６ａ、４６ｂ、４６ｃ、４６ｄは、入力端子Ａと出力端子Ｙとの間に直列に接続されている。ＮＭＯＳ４８ａ、４８ｂのソースはグランドに接続され、そのゲートは入力端子ｒｅｓｅｔに接続され、そのドレインは、それぞれインバータ４６ｂ、４６ｄの出力端子に接続されている。

パルス幅延長回路１４では、図６のタイミングチャートに示すように、入力信号ｉｎがローレベルの場合、インバータ３４およびリセット付き遅延回路３６のインバータ４２の出力信号はハイレベルである。従って、リセット付き遅延回路３６のＮＭＯＳ４８ａ、４８ｂおよびＰＭＯＳ４４ａ、４４ｂはオフ状態であり、その出力信号ｒｅｓｔ＿ｏｕｔはハイレベルである。また、ＳＲフリップフロップ３８のＡＮＤ回路４２ａの出力信号はハイレベルであるから、ＳＲフリップフロップ３８のＡＮＤ回路４２ｂの出力信号ＳＲ＿ｏｕｔはローレベル、パルス幅延長回路１４の出力信号ｏｕｔ２はハイレベルである。

続いて、入力信号ｉｎがローレベルからハイレベルに立ち上がると、インバータ３４およびリセット付き遅延回路３６のインバータ４２の出力信号はローレベルとなる。従って、リセット付き遅延回路３６のＮＭＯＳ４８ａ、４８ｂおよびＰＭＯＳ４４ａ、４４ｂはオン状態となり、その出力信号ｒｅｓｔ＿ｏｕｔはローレベルにリセットされる。従って、ＡＮＤ回路４２ｂの出力信号ＳＲ＿ｏｕｔはハイレベル、ＡＮＤ回路４２ａの出力信号はローレベルとなり、パルス幅延長回路１４の出力信号ｏｕｔ２はローレベルとなる。

続いて、入力信号ｉｎがハイレベルからローレベルに立ち下がると、インバータ３４およびリセット付き遅延回路３６のインバータ４２の出力信号はハイレベルとなる。従って、リセット付き遅延回路３６のＮＭＯＳ４８ａ、４８ｂおよびＰＭＯＳ４４ａ、４４ｂはオフ状態となり、その出力信号ｒｅｓｔ＿ｏｕｔはインバータ４６ａ、４６ｂ、４６ｃ、４６ｄによる遅延時間の後にハイレベルとなる。また、ＡＮＤ回路４２ａの出力信号はハイレベルであるから、ＡＮＤ回路４２ｂの出力信号ＳＲ＿ｏｕｔはローレベル、パルス幅延長回路１４の出力信号ｏｕｔ２はハイレベルとなる。

すなわち、パルス幅延長回路１４では、入力信号ｉｎとして、所定パルス幅のハイレベルのパルス信号が入力されると、リセット付き遅延回路３６のインバータ４６ａ、４６ｂ、４６ｃ、４６ｄによる遅延時間に相当する時間の後に、出力信号ｏｕｔ２はハイレベルとなる。インバータ４６ａ、４６ｂ、４６ｃ、４６ｄによる遅延時間は、図７のタイミングチャートに示すように、出力信号ｏｕｔ１のハイレベルのパルス幅の時間を含めて、差動信号ＲＸ＋，ＲＸ−のデータ転送レートの１周期分の時間以上の時間である。

図７のタイミングチャートに示すように、パルス幅延長回路１４によって、ピーク検出回路１２の出力信号ｏｕｔ１のハイレベルは延長され、差動信号ＲＸ＋、ＲＸ−のデータ転送レートの１周期内でハイレベルからローレベルに変化することなく、データ転送状態である期間中、ハイレベルに維持される。なお、データ転送状態の最後の１周期の後に約１周期分のハイレベルが出力信号ｏｕｔ２に追加されるが、この追加分は、シリアルデータ通信の規格内に収まっていれば何の問題もない。

このパルス幅延長回路１４の出力端子ｏｕｔ２から出力される出力信号ｏｕｔ２は、図１に示すスケルチ検出回路１０から、スケルチ信号Ｓｑｕｅｌｃｈとして出力される。

以上のように、従来のスケルチ検出回路５０では、容量素子Ｃ１を所定の電位までチャージするために複数データの入力が必要であったが、本実施形態のスケルチ検出回路１０では、ピーク検出回路１２を用いているため、所定の電位振幅以上の信号が入力された時点で即座にスケルチ状態を検出することが可能である。また、レプリカバイアス技術を用いる（入力アンプ回路と同一構成のレプリカアンプ回路を用いる）ことで、プロセス、温度、電源電圧などの条件変動の影響を受けにくく、非常に安定したレベルでの検出が可能となる。また、パルス幅延長回路１４は、遅延が最小となる条件で必要な遅延時間を確保するように調整すれば良いだけなので、その設計が容易となるメリットを備えている。

なお、ピーク検出回路およびパルス幅延長回路の具体例を挙げて説明したが、本発明のスケルチ検出回路は、これらの具体的な回路だけに限定されず、同等の機能を果たすことができる各種構成の回路を採用することが可能である。

例えば、ピーク検出回路は、ＰＭＯＳとＮＭＯＳとを入れ替え、電源とグランドとを入れ替え、各信号の極性を反転させても同様の機能を実現できる。また、上記実施形態では、差動信号ＲＸ＋、ＲＸ−の電位振幅が等しい場合、ＰＭＯＳ２２ｂ、２４ｂに流れる電流が、ＮＭＯＳ２６ｂ、２６ｃに流れる電流の約２倍の電流を流すことができるように設計されている。しかし、本発明は、上記約２倍に限定されず、必要に応じて適宜決定することができる。

また、パルス幅延長回路は、実施形態では、リセット付き遅延回路を使用しているが、これも必須の構成要素ではない。パルス幅延長回路と同等の機能を果たす回路は、従来各種構成のものが知られている。本発明では、それら従来公知のものを含め、各種構成のパルス幅延長回路を使用することができる。また、必要に応じて、各信号の極性を適宜反転させてスケルチ検出回路を構成することも可能である。

本発明は、基本的に以上のようなものである。
以上、本発明のスケルチ検出回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のスケルチ検出回路の構成を表す一実施形態のブロック図である。 図１に示すピーク検出回路の構成を表す回路図である。 図２に示すピーク検出回路の動作を表すタイミングチャートである。 図１に示すパルス幅延長回路の構成を表す概略図である。 図４に示すリセット付き遅延回路の構成を表す回路図である。 図４に示すパルス幅延長回路の動作を表すタイミングチャートである。 図１に示すスケルチ検出回路の動作を表すタイミングチャートである。 スケルチ検出回路の動作を表す一例のタイミングチャートである。 従来のスケルチ検出回路の構成を表す一例の回路図である。 図９に示すスケルチ検出回路の動作を表すタイミングチャートである。 図９に示すヒステリシスコンパレータの構成を表す回路図である。 スケルチ検出回路の動作を表す別の例のタイミングチャートである。

符号の説明

１０、５０ スケルチ検出回路
１２ ピーク検出回路
１４ パルス幅延長回路
１６ 入力アンプ回路
１８ レプリカアンプ回路
２０ 電流比較回路
２０ａ、２０ｂ、２６ａ、２６ｂ、２６ｃ、３２ａ、３２ｂ、４８ａ、４８ｂ、６４ａ、６４ｂ、６６、７４ａ、７４ｂ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
２２ａ、２２ｂ、２４ａ、２４ｂ、２８ａ、２８ｂ、３０ａ、３０ｂ、４４ａ、４４ｂ、６８ａ、６８ｂ、７０ａ、７０ｂ、７２ａ、７２ｂ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
３４、４０、４２、４６ａ、４６ｂ、４６ｃ、４６ｄ、６０ インバータ
３６ リセット付き遅延回路
４２ａ、４２ｂ ＮＡＮＤ回路
５２ ヒステリシスコンパレータ
５４ パルス生成回路
５６ ダイオード
Ｒ１ 抵抗素子
Ｃ１ 容量素子
５８ シュミットトリガバッファ
６２ ＡＮＤ回路
ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）

Claims (3)

1. シリアルデータ通信において、所定の一定周期毎に転送される差動信号がスケルチレベルを超えている有効なものなのか、前記スケルチレベルを超えていない無効なものなのかを検出するスケルチ検出回路であって、
   前記差動信号の電位振幅が、前記スケルチレベルを超えているのか、いないのかを検出し、その検出信号を出力するピーク検出回路と、
   前記ピーク検出回路の検出信号のパルス幅を、該検出信号のパルス幅の時間を含めて、前記差動信号の１周期分の時間以上の時間だけ延長するパルス幅延長回路とを備え、
   前記ピーク検出回路は、前記差動信号の電位振幅に応じた電位を持つ第１および第２の信号を出力する入力アンプ回路と、
   前記入力アンプ回路と同一構成であり、前記スケルチレベルに相当するリファレンス電圧に応じた電位を持つ第３および第４の信号を出力するレプリカアンプ回路と、
   前記入力アンプ回路の第１および第２の信号に応じて流れる合成電流と前記レプリカアンプ回路の第３および第４の信号に応じて流れる固定電流とを比較し、その電流差に応じて、前記差動信号の電位振幅が前記リファレンス電圧を超えているのか、いないのかを表す前記検出信号を出力する電流比較回路とを備えることを特徴とするスケルチ検出回路。
2. 前記入力アンプ回路は、
   前記差動信号が入力される入力部の２つのトランジスタと、
   ２つのトランジスタを有し、その一方のトランジスタが電源またはグランドと前記入力部の一方のトランジスタの一方の端子との間に接続された第１のカレントミラー回路と、
   ２つのトランジスタを有し、その一方のトランジスタが電源またはグランドと前記入力部の他方のトランジスタの一方の端子との間に接続された第２のカレントミラー回路と、
   前記入力部の２つのトランジスタの他方の端子とグランドまたは電源との間に接続された第１の定電流源と、
   電源またはグランドに接続された前記第１および第２のカレントミラー回路の他方のトランジスタとグランドまたは電源との間にそれぞれ接続された第２および第３の定電流源とを備え、
   前記第１および第２の信号は、それぞれ前記第１および第２のカレントミラー回路の他方のトランジスタと前記第２および第３の定電流源との間のノードから出力されることを特徴とする請求項１に記載のスケルチ検出回路。
3. 前記電流比較回路は、
   グランドまたは電源に接続された２つのトランジスタを有する第３のカレントミラー回路と、
   電源またはグランドと前記第３のカレントミラー回路の一方のトランジスタとの間に並列に接続され、前記第１および第２の信号に各々対応する２つのトランジスタと、
   電源またはグランドと前記第３のカレントミラー回路の他方のトランジスタとの間に並列に接続され、前記第３および第４の信号に各々対応する２つのトランジスタとを備え、
   前記検出信号は、前記第１および第２の信号に各々対応する２つのトランジスタと前記第３のカレントミラー回路の一方のトランジスタとの間のノードから出力されることを特徴とする請求項１または２に記載のスケルチ検出回路。

Images