JP2003249966A - シリアルデータ検出回路及びシリアルデータ検出回路を使用した受信データ信号処理装置 - Google Patents
シリアルデータ検出回路及びシリアルデータ検出回路を使用した受信データ信号処理装置Info
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Abstract
(57)【要約】
【課題】 オフセット用の電流量をプロセス、温度等に
応じて調整することにより、しきい値のばらつきを低減
し高速動作を可能にしたＵＳＢ規格等に準拠したシリア
ルデータ検出回路及びシリアルデータ検出回路を使用し
た受信データ信号処理装置を得る。 【解決手段】 オペアンプ１８を用いて、異なる所定の
定電圧が入力されたリファレンスレシーバ１７の１対の
出力電圧Ｖｏ１及びＶｏ２が、同じ電圧になるように該
リファレンスレシーバ１７の差動増幅回路部２１に対す
るオフセット調整をオフセット回路部２３に行わせると
共に、該リファレンスレシーバ１７に対して行わせるオ
フセット調整と同じオフセット調整をレシーバ１１に対
しても行わせ、レシーバ１１のオフセットが一定になる
ようにした。
応じて調整することにより、しきい値のばらつきを低減
し高速動作を可能にしたＵＳＢ規格等に準拠したシリア
ルデータ検出回路及びシリアルデータ検出回路を使用し
た受信データ信号処理装置を得る。 【解決手段】 オペアンプ１８を用いて、異なる所定の
定電圧が入力されたリファレンスレシーバ１７の１対の
出力電圧Ｖｏ１及びＶｏ２が、同じ電圧になるように該
リファレンスレシーバ１７の差動増幅回路部２１に対す
るオフセット調整をオフセット回路部２３に行わせると
共に、該リファレンスレシーバ１７に対して行わせるオ
フセット調整と同じオフセット調整をレシーバ１１に対
しても行わせ、レシーバ１１のオフセットが一定になる
ようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＵＳＢ等を使用し
た高速シリアル通信システムに使用するシリアルデータ
検出回路と該シリアルデータ検出回路を使用した受信デ
ータ信号処理装置に関する。
た高速シリアル通信システムに使用するシリアルデータ
検出回路と該シリアルデータ検出回路を使用した受信デ
ータ信号処理装置に関する。
【０００２】
【従来の技術】近年、製品のインタフェースが高速化さ
れており、高速シリアル通信を使用したシステムの開発
が進んでおり、例えば、このような高速シリアル通信と
してＵＳＢを使用したものがある。ＵＳＢの規格として
は、ＵＳＢ１.１規格があったが、該規格よりも高速な
４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ
２.０規格を使用したシステムの開発が進んでいる。こ
のようなシステムでデータを受信する場合、伝送媒体の
接続の有無及び受信データの有無を、信号の振幅レベル
の値で判定し、該値が所定のしきい値を超えている場合
は、受信データに対して所定の信号再生処理を行い、し
きい値を超えていない場合は、受信データに対して該信
号再生処理を行わないようにしている。
れており、高速シリアル通信を使用したシステムの開発
が進んでおり、例えば、このような高速シリアル通信と
してＵＳＢを使用したものがある。ＵＳＢの規格として
は、ＵＳＢ１.１規格があったが、該規格よりも高速な
４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ
２.０規格を使用したシステムの開発が進んでいる。こ
のようなシステムでデータを受信する場合、伝送媒体の
接続の有無及び受信データの有無を、信号の振幅レベル
の値で判定し、該値が所定のしきい値を超えている場合
は、受信データに対して所定の信号再生処理を行い、し
きい値を超えていない場合は、受信データに対して該信
号再生処理を行わないようにしている。
【０００３】図１０は、該ＵＳＢ２.０規格に準拠した
受信データ信号処理装置の従来例を示したブロック図で
ある。図１０の受信データ信号処理装置１００は、シリ
アル伝送線路ＤＰ，ＤＭから伝送された相反する信号レ
ベルを有する１対のシリアルデータ信号を内部でディジ
タル信号に変換する通常の信号処理を行うノーマルレシ
ーバ１０１と、該ノーマルレシーバ１０１から出力され
た信号に対して所定の処理を行って出力するディジタル
信号処理回路１０２と、シリアル伝送線路ＤＰ，ＤＭか
らシリアル信号を受信したか否かの検出を行う信号検出
用レシーバ１０３とを備えている。
受信データ信号処理装置の従来例を示したブロック図で
ある。図１０の受信データ信号処理装置１００は、シリ
アル伝送線路ＤＰ，ＤＭから伝送された相反する信号レ
ベルを有する１対のシリアルデータ信号を内部でディジ
タル信号に変換する通常の信号処理を行うノーマルレシ
ーバ１０１と、該ノーマルレシーバ１０１から出力され
た信号に対して所定の処理を行って出力するディジタル
信号処理回路１０２と、シリアル伝送線路ＤＰ，ＤＭか
らシリアル信号を受信したか否かの検出を行う信号検出
用レシーバ１０３とを備えている。
【０００４】更に、信号検出用レシーバ１０３の出力信
号ＯＵＴｂを積分して出力する積分回路１０４と、該積
分回路１０４の出力信号を波形整形して、ノーマルレシ
ーバ１０１のイネーブル制御を行うためのレシーバイネ
ーブル信号ＲＥを生成しノーマルレシーバ１０１に出力
するシュミット回路１０５とを備えている。信号検出用
レシーバ１０３、積分回路１０４及びシュミット回路１
０５は、シリアル伝送線路ＤＰ，ＤＭからシリアルデー
タ信号が入力されたか否かの検出を行い、該検出結果に
応じてノーマルレシーバ１０１の駆動制御を行うシリア
ルデータ検出回路１０６を構成している。
号ＯＵＴｂを積分して出力する積分回路１０４と、該積
分回路１０４の出力信号を波形整形して、ノーマルレシ
ーバ１０１のイネーブル制御を行うためのレシーバイネ
ーブル信号ＲＥを生成しノーマルレシーバ１０１に出力
するシュミット回路１０５とを備えている。信号検出用
レシーバ１０３、積分回路１０４及びシュミット回路１
０５は、シリアル伝送線路ＤＰ，ＤＭからシリアルデー
タ信号が入力されたか否かの検出を行い、該検出結果に
応じてノーマルレシーバ１０１の駆動制御を行うシリア
ルデータ検出回路１０６を構成している。
【０００５】ＵＳＢ等のシステムでは、アイドル状態の
時にはシリアル伝送線路ＤＰ，ＤＭの各ノードがロー
（Ｌｏｗ）レベルになる。この時、ノーマルレシーバ１
０１の出力は不安定状態になり、ディジタル信号処理回
路１０２の信号処理で不具合が発生する場合があった。
このような不具合を回避するために、信号検出用レシー
バ１０３を設け、該信号検出用レシーバ１０３で信号を
検出した期間のみ、ノーマルレシーバ１０１が作動する
ように制御する。このため、信号検出用レシーバ１０３
には、しきい値にオフセットを設けたものを使用する。
時にはシリアル伝送線路ＤＰ，ＤＭの各ノードがロー
（Ｌｏｗ）レベルになる。この時、ノーマルレシーバ１
０１の出力は不安定状態になり、ディジタル信号処理回
路１０２の信号処理で不具合が発生する場合があった。
このような不具合を回避するために、信号検出用レシー
バ１０３を設け、該信号検出用レシーバ１０３で信号を
検出した期間のみ、ノーマルレシーバ１０１が作動する
ように制御する。このため、信号検出用レシーバ１０３
には、しきい値にオフセットを設けたものを使用する。
【０００６】図１１は、図１０の各部の信号例を示した
タイミングチャートである。信号検出用レシーバ１０３
は、しきい値にオフセットが設けられたレシーバをな
し、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ
信号の受信を検出すると、該データ信号に応じたパルス
信号を生成し出力信号ＯＵＴｂとして出力する。該出力
信号ＯＵＴｂは、積分回路１０４で積分された後、シュ
ミット回路１０５で波形整形されて２値の信号に変換さ
れ、レシーバイネーブル信号ＲＥとしてノーマルレシー
バ１０１に出力される。
タイミングチャートである。信号検出用レシーバ１０３
は、しきい値にオフセットが設けられたレシーバをな
し、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ
信号の受信を検出すると、該データ信号に応じたパルス
信号を生成し出力信号ＯＵＴｂとして出力する。該出力
信号ＯＵＴｂは、積分回路１０４で積分された後、シュ
ミット回路１０５で波形整形されて２値の信号に変換さ
れ、レシーバイネーブル信号ＲＥとしてノーマルレシー
バ１０１に出力される。
【０００７】すなわち、シリアルデータ検出回路１０６
は、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ
信号の受信を検出すると、レシーバイネーブル信号ＲＥ
をハイ（Ｈｉｇｈ）レベルに立ち上げてノーマルレシー
バ１０１を作動させる。また、シリアルデータ検出回路
１０６は、シリアルデータ信号の受信を検出していない
場合は、レシーバイネーブル信号ＲＥをローレベルにし
てノーマルレシーバ１０１の動作を停止させる。
は、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ
信号の受信を検出すると、レシーバイネーブル信号ＲＥ
をハイ（Ｈｉｇｈ）レベルに立ち上げてノーマルレシー
バ１０１を作動させる。また、シリアルデータ検出回路
１０６は、シリアルデータ信号の受信を検出していない
場合は、レシーバイネーブル信号ＲＥをローレベルにし
てノーマルレシーバ１０１の動作を停止させる。
【０００８】ここで、図１２は、図１０の信号検出用レ
シーバ１０３の回路例を示した図である。図１２の信号
検出用レシーバ１０３は、ノーマルタイプのレシーバと
同じ回路構成をなしているが、Ｐチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である
入力トランジスタ１１１と１１２を異なるサイズのトラ
ンジスタにすることによって、オフセットを設けてい
る。なお、ＰＭＯＳトランジスタ１１３のゲートには、
一定のバイアス電圧が印加されている。
シーバ１０３の回路例を示した図である。図１２の信号
検出用レシーバ１０３は、ノーマルタイプのレシーバと
同じ回路構成をなしているが、Ｐチャネル型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である
入力トランジスタ１１１と１１２を異なるサイズのトラ
ンジスタにすることによって、オフセットを設けてい
る。なお、ＰＭＯＳトランジスタ１１３のゲートには、
一定のバイアス電圧が印加されている。
【０００９】一方、図１３は、図１０の信号検出用レシ
ーバ１０３の他の回路例を示した図である。図１３の信
号検出用レシーバ１０３では、ＰＭＯＳトランジスタで
ある入力トランジスタ１２１と１２２は同じサイズのＰ
ＭＯＳトランジスタであって差動対をなしている。入力
トランジスタ１２１とＮチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）との接続部に、
定電流源１３０による定電流ｉａがＰＭＯＳトランジス
タ１３１〜１３３によって加えられ、しきい値にオフセ
ットが設けられている。
ーバ１０３の他の回路例を示した図である。図１３の信
号検出用レシーバ１０３では、ＰＭＯＳトランジスタで
ある入力トランジスタ１２１と１２２は同じサイズのＰ
ＭＯＳトランジスタであって差動対をなしている。入力
トランジスタ１２１とＮチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）との接続部に、
定電流源１３０による定電流ｉａがＰＭＯＳトランジス
タ１３１〜１３３によって加えられ、しきい値にオフセ
ットが設けられている。
【００１０】
【発明が解決しようとする課題】しかし、図１２及び図
１３のような構成では、プロセス、温度等の変動によっ
て、信号検出用レシーバ１０３内のトランジスタの特性
が変わり、オフセットが変動するという問題があった。
該オフセットのばらつきを小さくするためには、各入力
トランジスタのゲート面積を大きくする方法が考えられ
るが、このようにすると信号検出用レシーバ１０３の動
作スピードが低下するという問題が発生すると共に、抑
えることができるオフセットのばらつき範囲にも限界が
あった。
１３のような構成では、プロセス、温度等の変動によっ
て、信号検出用レシーバ１０３内のトランジスタの特性
が変わり、オフセットが変動するという問題があった。
該オフセットのばらつきを小さくするためには、各入力
トランジスタのゲート面積を大きくする方法が考えられ
るが、このようにすると信号検出用レシーバ１０３の動
作スピードが低下するという問題が発生すると共に、抑
えることができるオフセットのばらつき範囲にも限界が
あった。
【００１１】本発明は、上記のような問題を解決するた
めになされたものであり、オフセット用の電流量をプロ
セス、温度等に応じて調整することにより、オフセット
のばらつきを低減し高速動作を可能にした、ＵＳＢ規格
等に準拠したシリアルデータ検出回路及びシリアルデー
タ検出回路を使用した受信データ信号処理装置を得るこ
とを目的とする。
めになされたものであり、オフセット用の電流量をプロ
セス、温度等に応じて調整することにより、オフセット
のばらつきを低減し高速動作を可能にした、ＵＳＢ規格
等に準拠したシリアルデータ検出回路及びシリアルデー
タ検出回路を使用した受信データ信号処理装置を得るこ
とを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るシリアル
データ検出回路は、相反する信号レベルを有する１対の
シリアルデータ信号が入力されたか否かの検出を行うシ
リアルデータ検出回路において、所定の一方の前記シリ
アルデータ信号に対してオフセットを設け、他方の前記
シリアルデータ信号の電圧が該オフセットを設けたシリ
アルデータ信号の電圧よりも大きくなると、シリアルデ
ータ信号を検出したことを示す所定の信号を出力する、
差動増幅回路を有する信号検出回路部と、異なる所定の
各定電圧を差動増幅して出力する、一方の入力電圧に対
してオフセットを設ける差動増幅回路部と、該差動増幅
回路部の各出力信号の電圧が同じになるように、該差動
増幅回路部のオフセットを制御すると共に前記信号検出
回路部における差動増幅回路のオフセットを制御するオ
フセット制御回路部とを備えるものである。
データ検出回路は、相反する信号レベルを有する１対の
シリアルデータ信号が入力されたか否かの検出を行うシ
リアルデータ検出回路において、所定の一方の前記シリ
アルデータ信号に対してオフセットを設け、他方の前記
シリアルデータ信号の電圧が該オフセットを設けたシリ
アルデータ信号の電圧よりも大きくなると、シリアルデ
ータ信号を検出したことを示す所定の信号を出力する、
差動増幅回路を有する信号検出回路部と、異なる所定の
各定電圧を差動増幅して出力する、一方の入力電圧に対
してオフセットを設ける差動増幅回路部と、該差動増幅
回路部の各出力信号の電圧が同じになるように、該差動
増幅回路部のオフセットを制御すると共に前記信号検出
回路部における差動増幅回路のオフセットを制御するオ
フセット制御回路部とを備えるものである。
【００１３】具体的には、前記信号検出回路部は、所定
の一方の前記シリアルデータ信号に対してオフセットを
設け、他方の前記シリアルデータ信号の電圧と該オフセ
ットを設けたシリアルデータ信号の電圧との電圧差に応
じた２値の信号を出力する、差動増幅回路を有する１つ
のレシーバと、該レシーバの出力信号を保持して出力
し、出力信号がシリアルデータ信号を検出したか否かを
示す信号をなすフリップフロップと、前記レシーバの出
力信号が所定時間以上一定になると、該フリップフロッ
プを初期値にリセットするリセット回路とを備えるよう
にした。
の一方の前記シリアルデータ信号に対してオフセットを
設け、他方の前記シリアルデータ信号の電圧と該オフセ
ットを設けたシリアルデータ信号の電圧との電圧差に応
じた２値の信号を出力する、差動増幅回路を有する１つ
のレシーバと、該レシーバの出力信号を保持して出力
し、出力信号がシリアルデータ信号を検出したか否かを
示す信号をなすフリップフロップと、前記レシーバの出
力信号が所定時間以上一定になると、該フリップフロッ
プを初期値にリセットするリセット回路とを備えるよう
にした。
【００１４】また、前記信号検出回路部は、所定の一方
の前記シリアルデータ信号に対してオフセットを設け、
他方の前記シリアルデータ信号の電圧と該オフセットを
設けたシリアルデータ信号の電圧との電圧差に応じた２
値の信号を出力する、差動増幅回路を有する１つのレシ
ーバと、該レシーバの出力信号が入力され、出力信号が
シリアルデータ信号を検出したか否かを示す信号をなす
直列入力・直列出力型のシフトレジスタと、前記レシー
バの出力信号が所定時間以上一定になると、該シフトレ
ジスタに格納されたデータを初期値にリセットするリセ
ット回路とを備えるようにしてもよい。
の前記シリアルデータ信号に対してオフセットを設け、
他方の前記シリアルデータ信号の電圧と該オフセットを
設けたシリアルデータ信号の電圧との電圧差に応じた２
値の信号を出力する、差動増幅回路を有する１つのレシ
ーバと、該レシーバの出力信号が入力され、出力信号が
シリアルデータ信号を検出したか否かを示す信号をなす
直列入力・直列出力型のシフトレジスタと、前記レシー
バの出力信号が所定時間以上一定になると、該シフトレ
ジスタに格納されたデータを初期値にリセットするリセ
ット回路とを備えるようにしてもよい。
【００１５】また、具体的には、前記信号検出回路部
は、所定の一方の前記シリアルデータ信号である第１シ
リアルデータ信号に対してオフセットを設け、他方の前
記シリアルデータ信号である第２シリアルデータ信号の
電圧と該オフセットを設けた第１シリアルデータ信号の
電圧との電圧差に応じた２値の信号を出力する、差動増
幅回路を有する第１レシーバと、前記第２シリアルデー
タ信号に対してオフセットを設け、前記第１シリアルデ
ータ信号の電圧と該オフセットを設けた第２シリアルデ
ータ信号の電圧との電圧差に応じた２値の信号を出力す
る、差動増幅回路を有する第２レシーバと、前記第１レ
シーバ及び第２レシーバの各出力信号が対応する入力端
に入力されるＯＲ回路と、該ＯＲ回路の出力信号を保持
して出力し、出力信号がシリアルデータ信号を検出した
か否かを示す信号をなすフリップフロップと、前記ＯＲ
回路の出力信号が所定時間以上一定になると、該フリッ
プフロップを初期値にリセットするリセット回路とを備
えるようにした。
は、所定の一方の前記シリアルデータ信号である第１シ
リアルデータ信号に対してオフセットを設け、他方の前
記シリアルデータ信号である第２シリアルデータ信号の
電圧と該オフセットを設けた第１シリアルデータ信号の
電圧との電圧差に応じた２値の信号を出力する、差動増
幅回路を有する第１レシーバと、前記第２シリアルデー
タ信号に対してオフセットを設け、前記第１シリアルデ
ータ信号の電圧と該オフセットを設けた第２シリアルデ
ータ信号の電圧との電圧差に応じた２値の信号を出力す
る、差動増幅回路を有する第２レシーバと、前記第１レ
シーバ及び第２レシーバの各出力信号が対応する入力端
に入力されるＯＲ回路と、該ＯＲ回路の出力信号を保持
して出力し、出力信号がシリアルデータ信号を検出した
か否かを示す信号をなすフリップフロップと、前記ＯＲ
回路の出力信号が所定時間以上一定になると、該フリッ
プフロップを初期値にリセットするリセット回路とを備
えるようにした。
【００１６】また、前記信号検出回路部は、所定の一方
の前記シリアルデータ信号である第１シリアルデータ信
号に対してオフセットを設け、他方の前記シリアルデー
タ信号である第２シリアルデータ信号の電圧と該オフセ
ットを設けた第１シリアルデータ信号の電圧との電圧差
に応じた２値の信号を出力する、差動増幅回路を有する
第１レシーバと、前記第２シリアルデータ信号に対して
オフセットを設け、前記第１シリアルデータ信号の電圧
と該オフセットを設けた第２シリアルデータ信号の電圧
との電圧差に応じた２値の信号を出力する、差動増幅回
路を有する第２レシーバと、前記第１レシーバ及び第２
レシーバの各出力信号が対応する入力端に入力されるＯ
Ｒ回路と、該ＯＲ回路の出力信号が入力され、出力信号
がシリアルデータ信号を検出したか否かを示す信号をな
す直列入力・直列出力型のシフトレジスタと、前記ＯＲ
回路の出力信号が所定時間以上一定になると、該シフト
レジスタに格納されたデータを初期値にリセットするリ
セット回路とを備えるようにしてもよい。
の前記シリアルデータ信号である第１シリアルデータ信
号に対してオフセットを設け、他方の前記シリアルデー
タ信号である第２シリアルデータ信号の電圧と該オフセ
ットを設けた第１シリアルデータ信号の電圧との電圧差
に応じた２値の信号を出力する、差動増幅回路を有する
第１レシーバと、前記第２シリアルデータ信号に対して
オフセットを設け、前記第１シリアルデータ信号の電圧
と該オフセットを設けた第２シリアルデータ信号の電圧
との電圧差に応じた２値の信号を出力する、差動増幅回
路を有する第２レシーバと、前記第１レシーバ及び第２
レシーバの各出力信号が対応する入力端に入力されるＯ
Ｒ回路と、該ＯＲ回路の出力信号が入力され、出力信号
がシリアルデータ信号を検出したか否かを示す信号をな
す直列入力・直列出力型のシフトレジスタと、前記ＯＲ
回路の出力信号が所定時間以上一定になると、該シフト
レジスタに格納されたデータを初期値にリセットするリ
セット回路とを備えるようにしてもよい。
【００１７】一方、前記リセット回路は、前記レシーバ
の出力信号を積分して出力する積分回路と、該積分回路
の出力信号を２値の信号に変換して出力するシュミット
回路と、該シュミット回路の出力信号における信号レベ
ルの所定の変化に応じて前記フリップフロップに対する
リセット信号を生成して出力するリセット信号発生回路
とを備えるようにした。
の出力信号を積分して出力する積分回路と、該積分回路
の出力信号を２値の信号に変換して出力するシュミット
回路と、該シュミット回路の出力信号における信号レベ
ルの所定の変化に応じて前記フリップフロップに対する
リセット信号を生成して出力するリセット信号発生回路
とを備えるようにした。
【００１８】また、前記リセット回路は、前記第１レシ
ーバ及び第２レシーバの出力信号を合成し積分して出力
する積分回路と、該積分回路の出力信号を２値の信号に
変換して出力するシュミット回路と、該シュミット回路
の出力信号における信号レベルの所定の変化に応じて前
記シフトレジスタに対するリセット信号を生成して出力
するリセット信号発生回路とを備えるようにしてもよ
い。
ーバ及び第２レシーバの出力信号を合成し積分して出力
する積分回路と、該積分回路の出力信号を２値の信号に
変換して出力するシュミット回路と、該シュミット回路
の出力信号における信号レベルの所定の変化に応じて前
記シフトレジスタに対するリセット信号を生成して出力
するリセット信号発生回路とを備えるようにしてもよ
い。
【００１９】一方、前記信号検出回路部は、所定の一方
の前記シリアルデータ信号に対してオフセットを設け、
他方の前記シリアルデータ信号の電圧と該オフセットを
設けたシリアルデータ信号の電圧との電圧差に応じた２
値の信号を出力する、差動増幅回路を有する１つのレシ
ーバと、該レシーバの出力信号を積分して出力する積分
回路と、該積分回路の出力信号を２値の信号に変換して
出力し、出力信号がシリアルデータ信号を検出したか否
かを示す信号をなすシュミット回路とを備えるようにし
てもよい。
の前記シリアルデータ信号に対してオフセットを設け、
他方の前記シリアルデータ信号の電圧と該オフセットを
設けたシリアルデータ信号の電圧との電圧差に応じた２
値の信号を出力する、差動増幅回路を有する１つのレシ
ーバと、該レシーバの出力信号を積分して出力する積分
回路と、該積分回路の出力信号を２値の信号に変換して
出力し、出力信号がシリアルデータ信号を検出したか否
かを示す信号をなすシュミット回路とを備えるようにし
てもよい。
【００２０】また、前記信号検出回路部は、所定の一方
の前記シリアルデータ信号である第１シリアルデータ信
号に対してオフセットを設け、他方の前記シリアルデー
タ信号である第２シリアルデータ信号の電圧と該オフセ
ットを設けた第１シリアルデータ信号の電圧との電圧差
に応じた２値の信号を出力する、差動増幅回路を有する
第１レシーバと、前記第２シリアルデータ信号に対して
オフセットを設け、前記第１シリアルデータ信号の電圧
と該オフセットを設けた第２シリアルデータ信号の電圧
との電圧差に応じた２値の信号を出力する、差動増幅回
路を有する第２レシーバと、前記第１レシーバ及び第２
レシーバの出力信号を合成し積分して出力する積分回路
と、該積分回路の出力信号を２値の信号に変換して出力
し、出力信号がシリアルデータ信号を検出したか否かを
示す信号をなすシュミット回路とを備えるようにしても
よい。
の前記シリアルデータ信号である第１シリアルデータ信
号に対してオフセットを設け、他方の前記シリアルデー
タ信号である第２シリアルデータ信号の電圧と該オフセ
ットを設けた第１シリアルデータ信号の電圧との電圧差
に応じた２値の信号を出力する、差動増幅回路を有する
第１レシーバと、前記第２シリアルデータ信号に対して
オフセットを設け、前記第１シリアルデータ信号の電圧
と該オフセットを設けた第２シリアルデータ信号の電圧
との電圧差に応じた２値の信号を出力する、差動増幅回
路を有する第２レシーバと、前記第１レシーバ及び第２
レシーバの出力信号を合成し積分して出力する積分回路
と、該積分回路の出力信号を２値の信号に変換して出力
し、出力信号がシリアルデータ信号を検出したか否かを
示す信号をなすシュミット回路とを備えるようにしても
よい。
【００２１】また、前記レシーバは、対応する入力端に
前記各シリアルデータ信号が入力される差動増幅回路
と、前記オフセット制御回路部からの制御信号に応じ
て、該差動増幅回路の差動対をなす一方のトランジスタ
から出力される電流にオフセット電流を加えるオフセッ
ト回路とを備え、前記差動増幅回路部は、前記レシーバ
の差動増幅回路と同じ回路構成で同じ特性を有する差動
増幅回路、及び前記レシーバのオフセット回路と同じ回
路構成で同じ特性を有するオフセット回路を備えるよう
にした。
前記各シリアルデータ信号が入力される差動増幅回路
と、前記オフセット制御回路部からの制御信号に応じ
て、該差動増幅回路の差動対をなす一方のトランジスタ
から出力される電流にオフセット電流を加えるオフセッ
ト回路とを備え、前記差動増幅回路部は、前記レシーバ
の差動増幅回路と同じ回路構成で同じ特性を有する差動
増幅回路、及び前記レシーバのオフセット回路と同じ回
路構成で同じ特性を有するオフセット回路を備えるよう
にした。
【００２２】一方、前記第１レシーバ及び第２レシーバ
は、対応する入力端に前記各シリアルデータ信号が入力
される差動増幅回路と、前記オフセット制御回路部から
の制御信号に応じて、該差動増幅回路の差動対をなす一
方のトランジスタから出力される電流にオフセット電流
を加えるオフセット回路とをそれぞれ備え、第１レシー
バ、第２レシーバ及び前記差動増幅回路部は、同じ回路
構成で同じ特性を有する差動増幅回路と、同じ回路構成
で同じ特性を有するオフセット回路とをそれぞれ備える
ようにした。
は、対応する入力端に前記各シリアルデータ信号が入力
される差動増幅回路と、前記オフセット制御回路部から
の制御信号に応じて、該差動増幅回路の差動対をなす一
方のトランジスタから出力される電流にオフセット電流
を加えるオフセット回路とをそれぞれ備え、第１レシー
バ、第２レシーバ及び前記差動増幅回路部は、同じ回路
構成で同じ特性を有する差動増幅回路と、同じ回路構成
で同じ特性を有するオフセット回路とをそれぞれ備える
ようにした。
【００２３】また、この発明に係る受信データ信号処理
装置は、シリアル伝送線路から入力される相反する信号
レベルを有する１対のシリアルデータ信号を２値の信号
に変換して出力するレシーバ回路と、該レシーバ回路か
ら出力されるディジタル信号に対して所定の処理を行っ
て出力するディジタル信号処理回路と、前記１対のシリ
アルデータ信号が入力されたか否かの検出を行い、該シ
リアルデータ信号の入力が検出されると前記レシーバ回
路を作動させるシリアルデータ検出回路とを備える、Ｕ
ＳＢ等を使用した高速シリアル通信システムにおける受
信データ信号処理装置において、前記シリアルデータ検
出回路は、所定の一方の前記シリアルデータ信号に対し
てオフセットを設け、他方の前記シリアルデータ信号の
電圧が該オフセットを設けたシリアルデータ信号の電圧
よりも大きくなると、シリアルデータ信号を検出したこ
とを示す所定の信号を出力する、差動増幅回路を有する
信号検出回路部と、異なる所定の各定電圧を差動増幅し
て出力する、一方の入力電圧に対してオフセットを設け
る差動増幅回路部と、該差動増幅回路部の各出力信号の
電圧が同じになるように、該差動増幅回路部のオフセッ
トを制御すると共に前記信号検出回路部における差動増
幅回路のオフセットを制御するオフセット制御回路部と
を備えるものである。
装置は、シリアル伝送線路から入力される相反する信号
レベルを有する１対のシリアルデータ信号を２値の信号
に変換して出力するレシーバ回路と、該レシーバ回路か
ら出力されるディジタル信号に対して所定の処理を行っ
て出力するディジタル信号処理回路と、前記１対のシリ
アルデータ信号が入力されたか否かの検出を行い、該シ
リアルデータ信号の入力が検出されると前記レシーバ回
路を作動させるシリアルデータ検出回路とを備える、Ｕ
ＳＢ等を使用した高速シリアル通信システムにおける受
信データ信号処理装置において、前記シリアルデータ検
出回路は、所定の一方の前記シリアルデータ信号に対し
てオフセットを設け、他方の前記シリアルデータ信号の
電圧が該オフセットを設けたシリアルデータ信号の電圧
よりも大きくなると、シリアルデータ信号を検出したこ
とを示す所定の信号を出力する、差動増幅回路を有する
信号検出回路部と、異なる所定の各定電圧を差動増幅し
て出力する、一方の入力電圧に対してオフセットを設け
る差動増幅回路部と、該差動増幅回路部の各出力信号の
電圧が同じになるように、該差動増幅回路部のオフセッ
トを制御すると共に前記信号検出回路部における差動増
幅回路のオフセットを制御するオフセット制御回路部と
を備えるものである。
【００２４】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるシリアルデータ検出回路の例を示した回路図で
ある。なお、図１では、ＵＳＢ２.０規格に準拠する受
信データ信号処理装置に使用した場合を例にして示して
いる。図１において、受信データ信号処理装置１は、シ
リアル伝送線路ＤＰ，ＤＭから伝送された相反する信号
レベルを有する１対のシリアルデータ信号を内部でディ
ジタル信号に変換する、通常の信号処理を行うノーマル
レシーバ２と、該ノーマルレシーバ２から出力された信
号に対して所定の処理を行って出力するディジタル信号
処理回路３と、シリアル伝送線路ＤＰ，ＤＭからシリア
ルデータ信号が入力されたか否かの検出を行うシリアル
データ検出回路４とで構成されている。
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるシリアルデータ検出回路の例を示した回路図で
ある。なお、図１では、ＵＳＢ２.０規格に準拠する受
信データ信号処理装置に使用した場合を例にして示して
いる。図１において、受信データ信号処理装置１は、シ
リアル伝送線路ＤＰ，ＤＭから伝送された相反する信号
レベルを有する１対のシリアルデータ信号を内部でディ
ジタル信号に変換する、通常の信号処理を行うノーマル
レシーバ２と、該ノーマルレシーバ２から出力された信
号に対して所定の処理を行って出力するディジタル信号
処理回路３と、シリアル伝送線路ＤＰ，ＤＭからシリア
ルデータ信号が入力されたか否かの検出を行うシリアル
データ検出回路４とで構成されている。
【００２５】シリアルデータ検出回路４は、シリアル伝
送線路ＤＰ，ＤＭからシリアルデータ信号が入力された
ことを検出すると、レシーバイネーブル信号ＲＥをハイ
レベルに立ち上げてノーマルレシーバ２を作動させる。
また、シリアルデータ検出回路４は、シリアルデータ信
号が入力されたことを検出していない場合は、レシーバ
イネーブル信号ＲＥをローレベルにしてノーマルレシー
バ２の動作を停止させる。
送線路ＤＰ，ＤＭからシリアルデータ信号が入力された
ことを検出すると、レシーバイネーブル信号ＲＥをハイ
レベルに立ち上げてノーマルレシーバ２を作動させる。
また、シリアルデータ検出回路４は、シリアルデータ信
号が入力されたことを検出していない場合は、レシーバ
イネーブル信号ＲＥをローレベルにしてノーマルレシー
バ２の動作を停止させる。
【００２６】シリアルデータ検出回路４は、シリアル伝
送線路ＤＰ，ＤＭが対応する入力端に接続されて１対の
シリアルデータ信号が入力される差動増幅回路で構成さ
れたレシーバ１１と、該レシーバ１１の出力信号がクロ
ック信号入力端に入力されたＤフリップフロップ１２と
を備えている。レシーバ１１は、しきい値に所定のオフ
セットを有している。Ｄフリップフロップ１２の出力端
Ｑからノーマルレシーバ２の動作制御を行うためのレシ
ーバイネーブル信号ＲＥが出力され、Ｄフリップフロッ
プ１２のＤ入力端には電源電圧ＶＤＤが印加されてい
る。
送線路ＤＰ，ＤＭが対応する入力端に接続されて１対の
シリアルデータ信号が入力される差動増幅回路で構成さ
れたレシーバ１１と、該レシーバ１１の出力信号がクロ
ック信号入力端に入力されたＤフリップフロップ１２と
を備えている。レシーバ１１は、しきい値に所定のオフ
セットを有している。Ｄフリップフロップ１２の出力端
Ｑからノーマルレシーバ２の動作制御を行うためのレシ
ーバイネーブル信号ＲＥが出力され、Ｄフリップフロッ
プ１２のＤ入力端には電源電圧ＶＤＤが印加されてい
る。
【００２７】また、シリアルデータ検出回路４は、レシ
ーバ１１の出力信号を積分する積分回路１３と、該積分
回路１３から出力された信号の波形整形を行って出力す
るシュミット回路１４と、シュミット回路１４から入力
される信号に応じてパルスを生成しＤフリップフロップ
１２のリセット信号入力端Ｒに出力するパルス発生回路
１５とを備えている。
ーバ１１の出力信号を積分する積分回路１３と、該積分
回路１３から出力された信号の波形整形を行って出力す
るシュミット回路１４と、シュミット回路１４から入力
される信号に応じてパルスを生成しＤフリップフロップ
１２のリセット信号入力端Ｒに出力するパルス発生回路
１５とを備えている。
【００２８】更に、シリアルデータ検出回路４は、所定
の基準電圧Ｖｒを生成して出力する基準電圧発生回路１
６と、反転入力端に入力された信号に対してオフセット
を設けた差動増幅器をなすリファレンスレシーバ１７
と、該リファレンスレシーバ１７からの出力電圧Ｖｏ１
及びＶｏ２の電圧比較を行い、該比較結果に応じた電圧
をレシーバ１１とリファレンスレシーバ１７にそれぞれ
出力するオペアンプ１８とを備えている。なお、パルス
発生回路１５はリセット信号発生回路をなし、基準電圧
発生回路１６及びリファレンスレシーバ１７は差動増幅
回路部をなし、オペアンプ１８はオフセット制御回路部
をなす。
の基準電圧Ｖｒを生成して出力する基準電圧発生回路１
６と、反転入力端に入力された信号に対してオフセット
を設けた差動増幅器をなすリファレンスレシーバ１７
と、該リファレンスレシーバ１７からの出力電圧Ｖｏ１
及びＶｏ２の電圧比較を行い、該比較結果に応じた電圧
をレシーバ１１とリファレンスレシーバ１７にそれぞれ
出力するオペアンプ１８とを備えている。なお、パルス
発生回路１５はリセット信号発生回路をなし、基準電圧
発生回路１６及びリファレンスレシーバ１７は差動増幅
回路部をなし、オペアンプ１８はオフセット制御回路部
をなす。
【００２９】レシーバ１１において、非反転入力端には
シリアル伝送線路ＤＰが、反転入力端にはシリアル伝送
線路ＤＭがそれぞれ接続され、出力端はＤフリップフロ
ップ１２と積分回路１３にそれぞれ接続されている。リ
ファレンスレシーバ１７において、反転入力端には基準
電圧Ｖｒが入力され、非反転入力端には接地電圧が入力
されている。リファレンスレシーバ１７の出力電圧Ｖｏ
１は、オペアンプ１８の反転入力端に入力され、リファ
レンスレシーバ１７の出力電圧Ｖｏ２は、オペアンプ１
８の非反転入力端に入力される。オペアンプ１８の出力
信号は、オフセットを制御する制御信号Ｓｃとしてレシ
ーバ１１とリファレンスレシーバ１７にそれぞれ出力さ
れる。
シリアル伝送線路ＤＰが、反転入力端にはシリアル伝送
線路ＤＭがそれぞれ接続され、出力端はＤフリップフロ
ップ１２と積分回路１３にそれぞれ接続されている。リ
ファレンスレシーバ１７において、反転入力端には基準
電圧Ｖｒが入力され、非反転入力端には接地電圧が入力
されている。リファレンスレシーバ１７の出力電圧Ｖｏ
１は、オペアンプ１８の反転入力端に入力され、リファ
レンスレシーバ１７の出力電圧Ｖｏ２は、オペアンプ１
８の非反転入力端に入力される。オペアンプ１８の出力
信号は、オフセットを制御する制御信号Ｓｃとしてレシ
ーバ１１とリファレンスレシーバ１７にそれぞれ出力さ
れる。
【００３０】ここで、図２は、レシーバ１１の内部回路
例を示した図である。図２において、レシーバ１１は、
差動増幅回路部２１と、出力回路部２２と、オフセット
回路部２３とで構成されている。差動増幅回路部２１
は、ＰＭＯＳトランジスタ３１〜３３とＮＭＯＳトラン
ジスタ３４，３５で構成されており、電源電圧ＶＤＤと
接地電圧との間にＰＭＯＳトランジスタ３１，３２及び
ＮＭＯＳトランジスタ３４が直列に接続されている。
例を示した図である。図２において、レシーバ１１は、
差動増幅回路部２１と、出力回路部２２と、オフセット
回路部２３とで構成されている。差動増幅回路部２１
は、ＰＭＯＳトランジスタ３１〜３３とＮＭＯＳトラン
ジスタ３４，３５で構成されており、電源電圧ＶＤＤと
接地電圧との間にＰＭＯＳトランジスタ３１，３２及び
ＮＭＯＳトランジスタ３４が直列に接続されている。
【００３１】また、ＰＭＯＳトランジスタ３３とＮＭＯ
Ｓトランジスタ３５の直列回路が、ＰＭＯＳトランジス
タ３２とＮＭＯＳトランジスタ３４の直列回路と並列に
接続されている。ＮＭＯＳトランジスタ３４及び３５
は、それぞれゲートとドレインが接続されてダイオード
をなしている。ＰＭＯＳトランジスタ３１のゲートには
所定の定電圧が印加されてバイアスされており、ＰＭＯ
Ｓトランジスタ３１は定電流源をなしている。ＰＭＯＳ
トランジスタ３２のゲートは、非反転入力端をなしてシ
リアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ
３３のゲートは、反転入力端をなしてシリアル伝送線路
ＤＭが接続されている。
Ｓトランジスタ３５の直列回路が、ＰＭＯＳトランジス
タ３２とＮＭＯＳトランジスタ３４の直列回路と並列に
接続されている。ＮＭＯＳトランジスタ３４及び３５
は、それぞれゲートとドレインが接続されてダイオード
をなしている。ＰＭＯＳトランジスタ３１のゲートには
所定の定電圧が印加されてバイアスされており、ＰＭＯ
Ｓトランジスタ３１は定電流源をなしている。ＰＭＯＳ
トランジスタ３２のゲートは、非反転入力端をなしてシ
リアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ
３３のゲートは、反転入力端をなしてシリアル伝送線路
ＤＭが接続されている。
【００３２】出力回路部２２は、ＰＭＯＳトランジスタ
３７，３８及びＮＭＯＳトランジスタ３９，４０で構成
されており、ＰＭＯＳトランジスタ３７及び３８はカレ
ントミラー回路を形成している。また、ＮＭＯＳトラン
ジスタ３９はＮＭＯＳトランジスタ３４と、ＮＭＯＳト
ランジスタ４０はＮＭＯＳトランジスタ３５とそれぞれ
カレントミラー回路を形成している。電源電圧ＶＤＤと
接地電圧との間には、ＰＭＯＳトランジスタ３７とＮＭ
ＯＳトランジスタ３９の直列回路と、ＰＭＯＳトランジ
スタ３８とＮＭＯＳトランジスタ４０の直列回路がそれ
ぞれ並列に接続されている。ＰＭＯＳトランジスタ３７
とＮＭＯＳトランジスタ３９の接続部がレシーバ１１の
出力端をなし、出力信号ＯＵＴ１が出力される。
３７，３８及びＮＭＯＳトランジスタ３９，４０で構成
されており、ＰＭＯＳトランジスタ３７及び３８はカレ
ントミラー回路を形成している。また、ＮＭＯＳトラン
ジスタ３９はＮＭＯＳトランジスタ３４と、ＮＭＯＳト
ランジスタ４０はＮＭＯＳトランジスタ３５とそれぞれ
カレントミラー回路を形成している。電源電圧ＶＤＤと
接地電圧との間には、ＰＭＯＳトランジスタ３７とＮＭ
ＯＳトランジスタ３９の直列回路と、ＰＭＯＳトランジ
スタ３８とＮＭＯＳトランジスタ４０の直列回路がそれ
ぞれ並列に接続されている。ＰＭＯＳトランジスタ３７
とＮＭＯＳトランジスタ３９の接続部がレシーバ１１の
出力端をなし、出力信号ＯＵＴ１が出力される。
【００３３】ＰＭＯＳトランジスタ３７及び３８の各ゲ
ートは接続されてＰＭＯＳトランジスタ３８のドレイン
に接続されている。ＮＭＯＳトランジスタ３９のゲート
はＮＭＯＳトランジスタ３４のゲートに接続され、該接
続部がＮＭＯＳトランジスタ３４のドレインに接続され
ている。同様に、ＮＭＯＳトランジスタ４０のゲートは
ＮＭＯＳトランジスタ３５のゲートに接続され、該接続
部がＮＭＯＳトランジスタ３５のドレインに接続されて
いる。
ートは接続されてＰＭＯＳトランジスタ３８のドレイン
に接続されている。ＮＭＯＳトランジスタ３９のゲート
はＮＭＯＳトランジスタ３４のゲートに接続され、該接
続部がＮＭＯＳトランジスタ３４のドレインに接続され
ている。同様に、ＮＭＯＳトランジスタ４０のゲートは
ＮＭＯＳトランジスタ３５のゲートに接続され、該接続
部がＮＭＯＳトランジスタ３５のドレインに接続されて
いる。
【００３４】次に、オフセット回路部２３は、ＰＭＯＳ
トランジスタ４１及び４２で構成されており、電源電圧
ＶＤＤと、ＮＭＯＳトランジスタ３５のドレインとの間
に、ＰＭＯＳトランジスタ４１と４２の直列回路が接続
されている。ＰＭＯＳトランジスタ４１のゲートは接地
電圧に接続され、ＰＭＯＳトランジスタ４２のゲートに
は、オペアンプ１８からの制御信号Ｓｃが入力されてい
る。
トランジスタ４１及び４２で構成されており、電源電圧
ＶＤＤと、ＮＭＯＳトランジスタ３５のドレインとの間
に、ＰＭＯＳトランジスタ４１と４２の直列回路が接続
されている。ＰＭＯＳトランジスタ４１のゲートは接地
電圧に接続され、ＰＭＯＳトランジスタ４２のゲートに
は、オペアンプ１８からの制御信号Ｓｃが入力されてい
る。
【００３５】このようなレシーバ１１の構成において、
ＮＭＯＳトランジスタ３４のドレイン電流をｉ１とし、
ＮＭＯＳトランジスタ３５のドレイン電流をｉ２とす
る。更に、オフセット回路部２３からＮＭＯＳトランジ
スタ３５のドレインに流れる電流をｉ３とし、ＰＭＯＳ
トランジスタ３３のドレイン電流をｉ４とする。電流ｉ
２は電流ｉ３と電流ｉ４との和であり、電流ｉ３は、レ
シーバ１１のしきい値にオフセットを設けるためのもの
である。
ＮＭＯＳトランジスタ３４のドレイン電流をｉ１とし、
ＮＭＯＳトランジスタ３５のドレイン電流をｉ２とす
る。更に、オフセット回路部２３からＮＭＯＳトランジ
スタ３５のドレインに流れる電流をｉ３とし、ＰＭＯＳ
トランジスタ３３のドレイン電流をｉ４とする。電流ｉ
２は電流ｉ３と電流ｉ４との和であり、電流ｉ３は、レ
シーバ１１のしきい値にオフセットを設けるためのもの
である。
【００３６】電流ｉ１は、シリアル伝送線路ＤＰからの
入力電圧の電圧値で決まり、電流ｉ４は、シリアル伝送
線路ＤＭからの入力電圧の電圧値で決まる。電流ｉ３の
電流値に比例して、レシーバ１１のしきい値のオフセッ
トが大きくなり、該オフセット値は、オペアンプ１８か
ら入力される制御信号Ｓｃの電圧で調整することができ
る。すなわち、オペアンプ１８からの入力電圧が小さく
なるほど電流ｉ３は大きくなってオフセットが大きくな
り、オペアンプ１８からの入力電圧が大きくなるほど電
流ｉ３は小さくなってオフセットが小さくなる。このよ
うに、オペアンプ１８の出力信号Ｓｃに応じて、レシー
バ１１のオフセットを調整することができる。
入力電圧の電圧値で決まり、電流ｉ４は、シリアル伝送
線路ＤＭからの入力電圧の電圧値で決まる。電流ｉ３の
電流値に比例して、レシーバ１１のしきい値のオフセッ
トが大きくなり、該オフセット値は、オペアンプ１８か
ら入力される制御信号Ｓｃの電圧で調整することができ
る。すなわち、オペアンプ１８からの入力電圧が小さく
なるほど電流ｉ３は大きくなってオフセットが大きくな
り、オペアンプ１８からの入力電圧が大きくなるほど電
流ｉ３は小さくなってオフセットが小さくなる。このよ
うに、オペアンプ１８の出力信号Ｓｃに応じて、レシー
バ１１のオフセットを調整することができる。
【００３７】一方、図３は、リファレンスレシーバ１７
の内部回路例を示した図である。なお、図３では、図２
と同じものは同じ符号で示し、ここではその説明を省略
する。図３において、リファレンスレシーバ１７は、差
動増幅回路部２１と、オフセット回路部２３とで構成さ
れている。差動増幅回路部２１において、ＰＭＯＳトラ
ンジスタ３２のゲートには接地電圧が入力され、ＰＭＯ
Ｓトランジスタ３３のゲートには基準電圧Ｖｒが入力さ
れている。ＰＭＯＳトランジスタ３２とＮＭＯＳトラン
ジスタ３４の接続部からは出力電圧Ｖｏ１が出力され、
ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５
の接続部からは出力電圧Ｖｏ２が出力される。
の内部回路例を示した図である。なお、図３では、図２
と同じものは同じ符号で示し、ここではその説明を省略
する。図３において、リファレンスレシーバ１７は、差
動増幅回路部２１と、オフセット回路部２３とで構成さ
れている。差動増幅回路部２１において、ＰＭＯＳトラ
ンジスタ３２のゲートには接地電圧が入力され、ＰＭＯ
Ｓトランジスタ３３のゲートには基準電圧Ｖｒが入力さ
れている。ＰＭＯＳトランジスタ３２とＮＭＯＳトラン
ジスタ３４の接続部からは出力電圧Ｖｏ１が出力され、
ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５
の接続部からは出力電圧Ｖｏ２が出力される。
【００３８】このように、リファレンスレシーバ１７か
ら出力された差動出力はオペアンプ１８の対応する入力
端にそれぞれ入力され、リファレンスレシーバ１７は、
オペアンプ１８からの比較結果を示す電圧がフィードバ
ックされてオフセットの調整が行われる。オペアンプ１
８は、リファレンスレシーバ１７の出力電圧Ｖｏ１及び
Ｖｏ２が同じになるようにリファレンスレシーバ１７の
オフセットを調整する。このため、レシーバ１１及びリ
ファレンスレシーバ１７は、基準電圧Ｖｒに応じたしき
い値となり、プロセス、温度、電源電圧等が変化しても
レシーバ１１及びリファレンスレシーバ１７のしきい値
は一定になる。
ら出力された差動出力はオペアンプ１８の対応する入力
端にそれぞれ入力され、リファレンスレシーバ１７は、
オペアンプ１８からの比較結果を示す電圧がフィードバ
ックされてオフセットの調整が行われる。オペアンプ１
８は、リファレンスレシーバ１７の出力電圧Ｖｏ１及び
Ｖｏ２が同じになるようにリファレンスレシーバ１７の
オフセットを調整する。このため、レシーバ１１及びリ
ファレンスレシーバ１７は、基準電圧Ｖｒに応じたしき
い値となり、プロセス、温度、電源電圧等が変化しても
レシーバ１１及びリファレンスレシーバ１７のしきい値
は一定になる。
【００３９】一方、ＵＳＢ２.０規格で規定されたシリ
アルデータ信号の振幅は４００ｍＶであり、ＵＳＢ１.
１規格で規定された３.３Ｖからかなり小さい値になっ
ている。このようにシリアルデータ信号の振幅が小さく
なってデータ受信を判定することが難しくなった場合に
おいても、図１〜図３で示したシリアルデータ検出回路
４は、シリアル伝送線路ＤＰ，ＤＭからのシリアルデー
タ信号の受信判定を正確に行うことができる。また、シ
リアルデータ検出回路４は、従来のようにオフセットの
ばらつきを抑制するために入力トランジスタのゲート面
積を大きくする必要がなく、高速動作を行うことができ
る。
アルデータ信号の振幅は４００ｍＶであり、ＵＳＢ１.
１規格で規定された３.３Ｖからかなり小さい値になっ
ている。このようにシリアルデータ信号の振幅が小さく
なってデータ受信を判定することが難しくなった場合に
おいても、図１〜図３で示したシリアルデータ検出回路
４は、シリアル伝送線路ＤＰ，ＤＭからのシリアルデー
タ信号の受信判定を正確に行うことができる。また、シ
リアルデータ検出回路４は、従来のようにオフセットの
ばらつきを抑制するために入力トランジスタのゲート面
積を大きくする必要がなく、高速動作を行うことができ
る。
【００４０】次に、図４は、図１〜図３で示したシリア
ルデータ検出回路４の各部の波形例を示したタイミング
チャートであり、図４を用いてシリアルデータ検出回路
４におけるレシーバイネーブル信号ＲＥの生成動作例に
ついて説明する。なお、ＶＰは図２のＰＭＯＳトランジ
スタ３２とＮＭＯＳトランジスタ３４との接続部の電圧
を示し、ＶＭは図２のＰＭＯＳトランジスタ３３とＮＭ
ＯＳトランジスタ３５との接続部の電圧を示している。
また、Ｖ１は差動出力のオフセット電圧を示しており、
該オフセット電圧Ｖ１は基準電圧Ｖｒに比例した電圧に
なる。
ルデータ検出回路４の各部の波形例を示したタイミング
チャートであり、図４を用いてシリアルデータ検出回路
４におけるレシーバイネーブル信号ＲＥの生成動作例に
ついて説明する。なお、ＶＰは図２のＰＭＯＳトランジ
スタ３２とＮＭＯＳトランジスタ３４との接続部の電圧
を示し、ＶＭは図２のＰＭＯＳトランジスタ３３とＮＭ
ＯＳトランジスタ３５との接続部の電圧を示している。
また、Ｖ１は差動出力のオフセット電圧を示しており、
該オフセット電圧Ｖ１は基準電圧Ｖｒに比例した電圧に
なる。
【００４１】レシーバ１１の出力信号ＯＵＴ１がＤフリ
ップフロップ１２のクロック信号となり、Ｄフリップフ
ロップ１２は、Ｄ入力端に電源電圧ＶＤＤが印加されて
いることから該クロック信号が立ち上がると出力端Ｑか
らハイレベルのレシーバイネーブル信号ＲＥが出力さ
れ、ノーマルレシーバ２を作動させる。レシーバ１１か
ら出力された信号ＯＵＴ１は、同時に積分回路１３にも
入力され、積分回路１３で積分されてシュミット回路１
４に出力される。
ップフロップ１２のクロック信号となり、Ｄフリップフ
ロップ１２は、Ｄ入力端に電源電圧ＶＤＤが印加されて
いることから該クロック信号が立ち上がると出力端Ｑか
らハイレベルのレシーバイネーブル信号ＲＥが出力さ
れ、ノーマルレシーバ２を作動させる。レシーバ１１か
ら出力された信号ＯＵＴ１は、同時に積分回路１３にも
入力され、積分回路１３で積分されてシュミット回路１
４に出力される。
【００４２】シュミット回路１４は、入力された信号を
２値の信号に波形整形した信号Ｓ１をパルス発生回路１
５に出力する。シリアル伝送線路ＤＰ，ＤＭからシリア
ルデータが入力されている間は、レシーバ１１からパル
ス信号が出力され、この間はパルス発生回路１５の出力
端からはローレベルの信号が出力される。シリアル伝送
線路ＤＰ，ＤＭからシリアルデータが入力されなくなる
と、レシーバ１１の出力信号ＯＵＴ１はローレベルとな
りパルス発生回路１５の出力端からはハイレベルのパル
ス信号Ｓｒが出力される。
２値の信号に波形整形した信号Ｓ１をパルス発生回路１
５に出力する。シリアル伝送線路ＤＰ，ＤＭからシリア
ルデータが入力されている間は、レシーバ１１からパル
ス信号が出力され、この間はパルス発生回路１５の出力
端からはローレベルの信号が出力される。シリアル伝送
線路ＤＰ，ＤＭからシリアルデータが入力されなくなる
と、レシーバ１１の出力信号ＯＵＴ１はローレベルとな
りパルス発生回路１５の出力端からはハイレベルのパル
ス信号Ｓｒが出力される。
【００４３】パルス発生回路１５は、入力された信号Ｓ
１がハイレベルからローレベルに立ち下がると、所定の
ワンショットパルスを信号ＳｒとしてＤフリップフロッ
プ１２のリセット信号入力端Ｒに出力する。Ｄフリップ
フロップ１２は、リセット信号入力端Ｒにハイレベルの
パルスが入力されると、該パルスの立ち下がりと同時に
出力端Ｑからのレシーバイネーブル信号ＲＥをハイレベ
ルからローレベルに立ち下げ、ノーマルレシーバ２の動
作を停止させる。
１がハイレベルからローレベルに立ち下がると、所定の
ワンショットパルスを信号ＳｒとしてＤフリップフロッ
プ１２のリセット信号入力端Ｒに出力する。Ｄフリップ
フロップ１２は、リセット信号入力端Ｒにハイレベルの
パルスが入力されると、該パルスの立ち下がりと同時に
出力端Ｑからのレシーバイネーブル信号ＲＥをハイレベ
ルからローレベルに立ち下げ、ノーマルレシーバ２の動
作を停止させる。
【００４４】このように、本第１の実施の形態における
シリアルデータ検出回路は、オペアンプ１８を用いて、
異なる所定の定電圧が入力されたリファレンスレシーバ
１７の１対の出力電圧Ｖｏ１及びＶｏ２が、同じ電圧に
なるように該リファレンスレシーバ１７の差動増幅回路
部２１に対するオフセット調整をオフセット回路部２３
に行わせると共に、該リファレンスレシーバ１７に対し
て行わせるオフセット調整と同じオフセット調整をレシ
ーバ１１に対しても行わせ、レシーバ１１のオフセット
が一定になるようにした。このようにすることにより、
ＵＳＢ規格等に規定されたシリアルデータ検出用のレシ
ーバにおけるオフセットのばらつきを低減させることが
でき、ＵＳＢ２.０規格等のような振幅が小さいシリア
ルデータ信号の検出を正確かつ高速に行うことができ
る。
シリアルデータ検出回路は、オペアンプ１８を用いて、
異なる所定の定電圧が入力されたリファレンスレシーバ
１７の１対の出力電圧Ｖｏ１及びＶｏ２が、同じ電圧に
なるように該リファレンスレシーバ１７の差動増幅回路
部２１に対するオフセット調整をオフセット回路部２３
に行わせると共に、該リファレンスレシーバ１７に対し
て行わせるオフセット調整と同じオフセット調整をレシ
ーバ１１に対しても行わせ、レシーバ１１のオフセット
が一定になるようにした。このようにすることにより、
ＵＳＢ規格等に規定されたシリアルデータ検出用のレシ
ーバにおけるオフセットのばらつきを低減させることが
でき、ＵＳＢ２.０規格等のような振幅が小さいシリア
ルデータ信号の検出を正確かつ高速に行うことができ
る。
【００４５】第２の実施の形態．ＵＳＢ規格において
は、シリアル伝送線路からの１対のシリアルデータ信号
が所定のビット長以上ハイレベル又はローレベルである
状態を禁止している。しかし、前記第１の実施の形態で
は、このような状態が発生するとシリアルデータ信号が
検出できなかったとしてノーマルレシーバ２の動作を停
止させるため、前記のような異常状態の発生を検出する
ことができない。そこで、シリアル伝送線路からの１対
のシリアルデータ信号が所定のビット長以上ハイレベル
又はローレベルである状態が発生してもノーマルレシー
バ２の動作を停止させないようにしたものを本発明の第
２の実施の形態とする。
は、シリアル伝送線路からの１対のシリアルデータ信号
が所定のビット長以上ハイレベル又はローレベルである
状態を禁止している。しかし、前記第１の実施の形態で
は、このような状態が発生するとシリアルデータ信号が
検出できなかったとしてノーマルレシーバ２の動作を停
止させるため、前記のような異常状態の発生を検出する
ことができない。そこで、シリアル伝送線路からの１対
のシリアルデータ信号が所定のビット長以上ハイレベル
又はローレベルである状態が発生してもノーマルレシー
バ２の動作を停止させないようにしたものを本発明の第
２の実施の形態とする。
【００４６】図５は、本発明の第２の実施の形態におけ
るシリアルデータ検出回路の例を示した回路図である。
なお、図５では、図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に図１との相違点
のみ説明する。また、図５においても、ＵＳＢ２.０規
格に準拠する受信データ信号処理装置に使用した場合を
例にして示している。図５における図１との相違点は、
レシーバ５１及びＯＲ回路５２を追加したことと、レシ
ーバ５１の追加に伴って図１の積分回路１３の回路構成
を変えて積分回路５３にしたことにあり、これらのこと
から図１のシリアルデータ検出回路４をシリアルデータ
検出回路４ａに、図１の受信データ信号処理装置１を受
信データ信号処理装置１ａにしたことにある。
るシリアルデータ検出回路の例を示した回路図である。
なお、図５では、図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に図１との相違点
のみ説明する。また、図５においても、ＵＳＢ２.０規
格に準拠する受信データ信号処理装置に使用した場合を
例にして示している。図５における図１との相違点は、
レシーバ５１及びＯＲ回路５２を追加したことと、レシ
ーバ５１の追加に伴って図１の積分回路１３の回路構成
を変えて積分回路５３にしたことにあり、これらのこと
から図１のシリアルデータ検出回路４をシリアルデータ
検出回路４ａに、図１の受信データ信号処理装置１を受
信データ信号処理装置１ａにしたことにある。
【００４７】図５において、受信データ信号処理装置１
ａは、ノーマルレシーバ２と、ディジタル信号処理回路
３と、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ
信号が入力されたか否かの検出を行うシリアルデータ検
出回路４ａとで構成されている。シリアルデータ検出回
路４ａは、シリアル伝送線路ＤＰ，ＤＭからシリアルデ
ータ信号が入力されたことを検出すると、レシーバイネ
ーブル信号ＲＥをハイレベルに立ち上げてノーマルレシ
ーバ２を作動させる。また、シリアルデータ検出回路４
ａは、シリアルデータ信号が入力されたことを検出して
いない場合は、レシーバイネーブル信号ＲＥをローレベ
ルにしてノーマルレシーバ２の動作を停止させる。
ａは、ノーマルレシーバ２と、ディジタル信号処理回路
３と、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ
信号が入力されたか否かの検出を行うシリアルデータ検
出回路４ａとで構成されている。シリアルデータ検出回
路４ａは、シリアル伝送線路ＤＰ，ＤＭからシリアルデ
ータ信号が入力されたことを検出すると、レシーバイネ
ーブル信号ＲＥをハイレベルに立ち上げてノーマルレシ
ーバ２を作動させる。また、シリアルデータ検出回路４
ａは、シリアルデータ信号が入力されたことを検出して
いない場合は、レシーバイネーブル信号ＲＥをローレベ
ルにしてノーマルレシーバ２の動作を停止させる。
【００４８】シリアルデータ検出回路４ａは、レシーバ
１１と、シリアル伝送線路ＤＰ，ＤＭが対応する入力端
に接続され、１対のシリアルデータ信号が入力される差
動増幅回路で構成されたレシーバ５１と、該レシーバ１
１及び５１の各出力信号ＯＵＴ１，ＯＵＴ２に対してＯ
Ｒ演算を行うＯＲ回路５２と、該ＯＲ回路５２の出力信
号がクロック信号入力端に入力されたＤフリップフロッ
プ１２とを備えている。
１１と、シリアル伝送線路ＤＰ，ＤＭが対応する入力端
に接続され、１対のシリアルデータ信号が入力される差
動増幅回路で構成されたレシーバ５１と、該レシーバ１
１及び５１の各出力信号ＯＵＴ１，ＯＵＴ２に対してＯ
Ｒ演算を行うＯＲ回路５２と、該ＯＲ回路５２の出力信
号がクロック信号入力端に入力されたＤフリップフロッ
プ１２とを備えている。
【００４９】なお、この場合、レシーバ１１は第１レシ
ーバを、レシーバ５１は第２レシーバをそれぞれなす。
レシーバ５１は、レシーバ１１と同様、しきい値に所定
のオフセットを有している。また、シリアルデータ検出
回路４ａは、レシーバ１１及び５１の各出力信号を合成
して積分する積分回路５３と、該積分回路５３から出力
された信号の波形整形を行って出力するシュミット回路
１４と、パルス発生回路１５と、基準電圧発生回路１６
と、リファレンスレシーバ１７と、オペアンプ１８とを
備えている。
ーバを、レシーバ５１は第２レシーバをそれぞれなす。
レシーバ５１は、レシーバ１１と同様、しきい値に所定
のオフセットを有している。また、シリアルデータ検出
回路４ａは、レシーバ１１及び５１の各出力信号を合成
して積分する積分回路５３と、該積分回路５３から出力
された信号の波形整形を行って出力するシュミット回路
１４と、パルス発生回路１５と、基準電圧発生回路１６
と、リファレンスレシーバ１７と、オペアンプ１８とを
備えている。
【００５０】レシーバ１１の出力端は、ＯＲ回路５２の
一方の入力端と積分回路５３にそれぞれ接続されてい
る。また、レシーバ５１において、非反転入力端にはシ
リアル伝送線路ＤＭが、反転入力端にはシリアル伝送線
路ＤＰがそれぞれ接続され、出力端はＯＲ回路５２の他
方の入力端と積分回路５３にそれぞれ接続されている。
一方、オペアンプ１８の出力信号は、オフセットを制御
する制御信号Ｓｃとして、レシーバ１１，５１及びリフ
ァレンスレシーバ１７にそれぞれ出力される。なお、レ
シーバ５１の内部回路例は、図２のレシーバ１１と同じ
であることからその説明を省略する。ただし、レシーバ
５１の場合、図２のＰＭＯＳトランジスタ３２のゲート
にシリアル伝送線路ＤＭが接続され、図２のＰＭＯＳト
ランジスタ３３のゲートにシリアル伝送線路ＤＰが接続
されている。
一方の入力端と積分回路５３にそれぞれ接続されてい
る。また、レシーバ５１において、非反転入力端にはシ
リアル伝送線路ＤＭが、反転入力端にはシリアル伝送線
路ＤＰがそれぞれ接続され、出力端はＯＲ回路５２の他
方の入力端と積分回路５３にそれぞれ接続されている。
一方、オペアンプ１８の出力信号は、オフセットを制御
する制御信号Ｓｃとして、レシーバ１１，５１及びリフ
ァレンスレシーバ１７にそれぞれ出力される。なお、レ
シーバ５１の内部回路例は、図２のレシーバ１１と同じ
であることからその説明を省略する。ただし、レシーバ
５１の場合、図２のＰＭＯＳトランジスタ３２のゲート
にシリアル伝送線路ＤＭが接続され、図２のＰＭＯＳト
ランジスタ３３のゲートにシリアル伝送線路ＤＰが接続
されている。
【００５１】次に、図６は、図５で示したシリアルデー
タ検出回路４ａの各部の波形例を示したタイミングチャ
ートであり、図６を用いてシリアルデータ検出回路４ａ
におけるレシーバイネーブル信号ＲＥの生成動作例につ
いて説明する。なお、図６では、レシーバ１１及び５１
の差動出力の各オフセット電圧は、それぞれＶ１とな
る。レシーバ１１及び５１の各出力信号ＯＵＴ１，ＯＵ
Ｔ２がＯＲ回路５２でＯＲ演算されて得られた信号がＤ
フリップフロップ１２のクロック信号となる。また、レ
シーバ１１及び５１から出力された各信号ＯＵＴ１，Ｏ
ＵＴ２は、同時に積分回路５３にも入力され、積分回路
５３で合成し積分されてシュミット回路１４に出力され
る。
タ検出回路４ａの各部の波形例を示したタイミングチャ
ートであり、図６を用いてシリアルデータ検出回路４ａ
におけるレシーバイネーブル信号ＲＥの生成動作例につ
いて説明する。なお、図６では、レシーバ１１及び５１
の差動出力の各オフセット電圧は、それぞれＶ１とな
る。レシーバ１１及び５１の各出力信号ＯＵＴ１，ＯＵ
Ｔ２がＯＲ回路５２でＯＲ演算されて得られた信号がＤ
フリップフロップ１２のクロック信号となる。また、レ
シーバ１１及び５１から出力された各信号ＯＵＴ１，Ｏ
ＵＴ２は、同時に積分回路５３にも入力され、積分回路
５３で合成し積分されてシュミット回路１４に出力され
る。
【００５２】ここで、図７は、図５で示した積分回路５
３の内部回路例を示した図であり、図７において、積分
回路５３は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトラ
ンジスタ６２，６３及びローパスフィルタ６４で構成さ
れている。電源電圧ＶＤＤと接地電圧との間には、ＰＭ
ＯＳトランジスタ６１とＮＭＯＳトランジスタ６２が直
列に接続されている。更に、ＮＭＯＳトランジスタ６２
と並列にＮＭＯＳトランジスタ６３が接続され、ＰＭＯ
Ｓトランジスタ６１のゲートは接地電圧に接続されてい
る。ＮＭＯＳトランジスタ６２のゲートにレシーバ１１
からの出力信号ＯＵＴ１が入力され、ＮＭＯＳトランジ
スタ６３のゲートにレシーバ５１からの出力信号ＯＵＴ
２が入力されている。ＰＭＯＳトランジスタ６１、ＮＭ
ＯＳトランジスタ６２及び６３の接続部がローパスフィ
ルタ６４の入力端に接続されている。
３の内部回路例を示した図であり、図７において、積分
回路５３は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトラ
ンジスタ６２，６３及びローパスフィルタ６４で構成さ
れている。電源電圧ＶＤＤと接地電圧との間には、ＰＭ
ＯＳトランジスタ６１とＮＭＯＳトランジスタ６２が直
列に接続されている。更に、ＮＭＯＳトランジスタ６２
と並列にＮＭＯＳトランジスタ６３が接続され、ＰＭＯ
Ｓトランジスタ６１のゲートは接地電圧に接続されてい
る。ＮＭＯＳトランジスタ６２のゲートにレシーバ１１
からの出力信号ＯＵＴ１が入力され、ＮＭＯＳトランジ
スタ６３のゲートにレシーバ５１からの出力信号ＯＵＴ
２が入力されている。ＰＭＯＳトランジスタ６１、ＮＭ
ＯＳトランジスタ６２及び６３の接続部がローパスフィ
ルタ６４の入力端に接続されている。
【００５３】ここで、ＮＭＯＳトランジスタ６２及び６
３の各電流駆動能力は、ＰＭＯＳトランジスタ６１より
もそれぞれ大きくし、ＰＭＯＳトランジスタ６１のオン
抵抗に対してＮＭＯＳトランジスタ６２及び６３の各オ
ン抵抗は十分に小さいものとする。このようにすること
により、ＮＭＯＳトランジスタ６２及び６３の各ゲート
に入力されたそれぞれの信号ＯＵＴ１，ＯＵＴ２は、信
号レベルが反転されてローパスフィルタ６４に入力さ
れ、ローパスフィルタ６４で積分されてシュミット回路
１４に出力される。
３の各電流駆動能力は、ＰＭＯＳトランジスタ６１より
もそれぞれ大きくし、ＰＭＯＳトランジスタ６１のオン
抵抗に対してＮＭＯＳトランジスタ６２及び６３の各オ
ン抵抗は十分に小さいものとする。このようにすること
により、ＮＭＯＳトランジスタ６２及び６３の各ゲート
に入力されたそれぞれの信号ＯＵＴ１，ＯＵＴ２は、信
号レベルが反転されてローパスフィルタ６４に入力さ
れ、ローパスフィルタ６４で積分されてシュミット回路
１４に出力される。
【００５４】シュミット回路１４は、入力された信号を
２値の信号に波形整形し信号レベルを反転させてパルス
発生回路１５に出力することから、図５の場合、シュミ
ット回路１４はインバータ回路をなしている。なお、図
１で示した積分回路１３は、図７のＮＭＯＳトランジス
タ６３をなくした構成にしてもよく、このようにした場
合、図１のシュミット回路１４においてもインバータ回
路をなすようにすればよい。
２値の信号に波形整形し信号レベルを反転させてパルス
発生回路１５に出力することから、図５の場合、シュミ
ット回路１４はインバータ回路をなしている。なお、図
１で示した積分回路１３は、図７のＮＭＯＳトランジス
タ６３をなくした構成にしてもよく、このようにした場
合、図１のシュミット回路１４においてもインバータ回
路をなすようにすればよい。
【００５５】シリアル伝送線路ＤＰ，ＤＭからシリアル
データ信号が入力されている間は、レシーバ１１及び５
１からそれぞれパルス信号が出力され、この間はパルス
発生回路１５の出力端からはローレベルの信号Ｓｒが出
力される。シリアル伝送線路ＤＰ，ＤＭからシリアルデ
ータ信号が入力されなくなると、レシーバ１１及び５１
の各出力信号ＯＵＴ１，ＯＵＴ２はそれぞれローレベル
となりパルス発生回路１５の出力端からはハイレベルの
パルス信号Ｓｒが出力される。
データ信号が入力されている間は、レシーバ１１及び５
１からそれぞれパルス信号が出力され、この間はパルス
発生回路１５の出力端からはローレベルの信号Ｓｒが出
力される。シリアル伝送線路ＤＰ，ＤＭからシリアルデ
ータ信号が入力されなくなると、レシーバ１１及び５１
の各出力信号ＯＵＴ１，ＯＵＴ２はそれぞれローレベル
となりパルス発生回路１５の出力端からはハイレベルの
パルス信号Ｓｒが出力される。
【００５６】また、例えば、シリアル伝送線路ＤＰから
規格で定められた以上の長さのローレベルの信号が入力
されると、シリアル伝送線路ＤＭから該ローレベルの長
さと同じ長さのハイレベルの信号が入力される。この
間、レシーバ１１の出力端からはローレベルの信号ＯＵ
Ｔ１が出力されるのに対して、レシーバ５１の出力端か
らはハイレベルの信号ＯＵＴ２が出力されるため、シュ
ミット回路１４の出力信号Ｓ１はハイレベルを維持し、
パルス発生回路１５からパルス信号が出力されることは
なく、Ｄフリップフロップ１２からはハイレベルのレシ
ーバイネーブル信号ＲＥが出力される。
規格で定められた以上の長さのローレベルの信号が入力
されると、シリアル伝送線路ＤＭから該ローレベルの長
さと同じ長さのハイレベルの信号が入力される。この
間、レシーバ１１の出力端からはローレベルの信号ＯＵ
Ｔ１が出力されるのに対して、レシーバ５１の出力端か
らはハイレベルの信号ＯＵＴ２が出力されるため、シュ
ミット回路１４の出力信号Ｓ１はハイレベルを維持し、
パルス発生回路１５からパルス信号が出力されることは
なく、Ｄフリップフロップ１２からはハイレベルのレシ
ーバイネーブル信号ＲＥが出力される。
【００５７】なお、シリアル伝送線路ＤＭから規格で定
められた以上の長さのローレベルの信号が入力される場
合も同様である。このようにして、シリアル伝送線路Ｄ
Ｐ，ＤＭから規格で定められた以上の時間、信号レベル
が反転しない場合が生じても、シリアルデータ検出回路
４ａによってノーマルレシーバ２の動作を停止させるこ
とをなくすことができる。
められた以上の長さのローレベルの信号が入力される場
合も同様である。このようにして、シリアル伝送線路Ｄ
Ｐ，ＤＭから規格で定められた以上の時間、信号レベル
が反転しない場合が生じても、シリアルデータ検出回路
４ａによってノーマルレシーバ２の動作を停止させるこ
とをなくすことができる。
【００５８】このように、本第２の実施の形態における
シリアルデータ検出回路は、シリアル伝送線路ＤＰをレ
シーバ１１の非反転入力端とレシーバ５１の反転入力端
にそれぞれ接続すると共にシリアル伝送線路ＤＭをレシ
ーバ１１の反転入力端とレシーバ５１の非反転入力端に
それぞれ接続し、オペアンプ１８を用いて、異なる所定
の定電圧が入力されたリファレンスレシーバ１７の１対
の出力電圧Ｖｏ１及びＶｏ２が、同じ電圧になるように
該リファレンスレシーバ１７の差動増幅回路部２１に対
するオフセット調整をオフセット回路部２３に行わせる
と共に、該リファレンスレシーバ１７に対して行わせる
オフセット調整と同じオフセット調整をレシーバ１１及
び５１に対してもそれぞれ行わせ、レシーバ１１及び５
１のオフセットがそれぞれ一定になるようにした。
シリアルデータ検出回路は、シリアル伝送線路ＤＰをレ
シーバ１１の非反転入力端とレシーバ５１の反転入力端
にそれぞれ接続すると共にシリアル伝送線路ＤＭをレシ
ーバ１１の反転入力端とレシーバ５１の非反転入力端に
それぞれ接続し、オペアンプ１８を用いて、異なる所定
の定電圧が入力されたリファレンスレシーバ１７の１対
の出力電圧Ｖｏ１及びＶｏ２が、同じ電圧になるように
該リファレンスレシーバ１７の差動増幅回路部２１に対
するオフセット調整をオフセット回路部２３に行わせる
と共に、該リファレンスレシーバ１７に対して行わせる
オフセット調整と同じオフセット調整をレシーバ１１及
び５１に対してもそれぞれ行わせ、レシーバ１１及び５
１のオフセットがそれぞれ一定になるようにした。
【００５９】このようにすることにより、前記第１の実
施の形態と同様の効果を得ることができると共に、シリ
アル伝送線路からの１対のシリアルデータが所定のビッ
ト長以上ハイレベル又はローレベルである異常状態が発
生してもノーマルレシーバを作動させることができ、後
段の回路に該異常状態のデータを出力することができる
ため、該後段の回路によって該異常状態に対する処理を
行うことができる。
施の形態と同様の効果を得ることができると共に、シリ
アル伝送線路からの１対のシリアルデータが所定のビッ
ト長以上ハイレベル又はローレベルである異常状態が発
生してもノーマルレシーバを作動させることができ、後
段の回路に該異常状態のデータを出力することができる
ため、該後段の回路によって該異常状態に対する処理を
行うことができる。
【００６０】なお、前記第１及び第２の各実施の形態で
は、Ｄフリップフロップ１２は１段である場合を例にし
て説明したが、該Ｄフリップフロップ１２の後段に少な
くとも１つのＤフリップフロップを直列に接続して、直
列入力・直列出力型のシフトレジスタを形成するように
してもよい。例えば３つのＤフリップフロップ１２，１
２ａ，１２ｂを使用して該シフトレジスタを形成する場
合、Ｄフリップフロップ１２の出力端ＱをＤフリップフ
ロップ１２ａのクロック信号入力端に接続し、Ｄフリッ
プフロップ１２ａの出力端ＱをＤフリップフロップ１２
ｂのクロック信号入力端に接続する。
は、Ｄフリップフロップ１２は１段である場合を例にし
て説明したが、該Ｄフリップフロップ１２の後段に少な
くとも１つのＤフリップフロップを直列に接続して、直
列入力・直列出力型のシフトレジスタを形成するように
してもよい。例えば３つのＤフリップフロップ１２，１
２ａ，１２ｂを使用して該シフトレジスタを形成する場
合、Ｄフリップフロップ１２の出力端ＱをＤフリップフ
ロップ１２ａのクロック信号入力端に接続し、Ｄフリッ
プフロップ１２ａの出力端ＱをＤフリップフロップ１２
ｂのクロック信号入力端に接続する。
【００６１】Ｄフリップフロップ１２ｂの出力端Ｑから
出力される信号がレシーバイネーブル信号ＲＥとしてノ
ーマルレシーバ２に出力される。また、Ｄフリップフロ
ップ１２，１２ａ，１２ｂにおいて、各Ｄ入力端にはそ
れぞれ電源電圧ＶＤＤが印加され、各リセット信号入力
端Ｒにはそれぞれパルス発生回路１５からの信号Ｓｒが
それぞれ入力されている。このようにすることにより、
シリアルデータ信号の検出に要する時間が長くなるが、
ノイズ等の要因でレシーバが反応した時にレシーバイネ
ーブル信号ＲＥを誤って出力することが発生しにくくな
る。また、Ｄフリップフロップの段数は、受信データ信
号処理装置を使用するシステムに応じた数にすればよ
い。
出力される信号がレシーバイネーブル信号ＲＥとしてノ
ーマルレシーバ２に出力される。また、Ｄフリップフロ
ップ１２，１２ａ，１２ｂにおいて、各Ｄ入力端にはそ
れぞれ電源電圧ＶＤＤが印加され、各リセット信号入力
端Ｒにはそれぞれパルス発生回路１５からの信号Ｓｒが
それぞれ入力されている。このようにすることにより、
シリアルデータ信号の検出に要する時間が長くなるが、
ノイズ等の要因でレシーバが反応した時にレシーバイネ
ーブル信号ＲＥを誤って出力することが発生しにくくな
る。また、Ｄフリップフロップの段数は、受信データ信
号処理装置を使用するシステムに応じた数にすればよ
い。
【００６２】また、前記第１及び第２の実施の形態で
は、Ｄフリップフロップ１２を使用したが、該Ｄフリッ
プフロップを使用せずにシュミット回路１４の出力信号
Ｓ１をレシーバイネーブル信号ＲＥにすることもでき
る。このようにした場合、図１は図８のように、図５は
図９のようにそれぞれなり、シリアルデータ信号の検出
に要する時間が長くなり、プロセス等の変動でも該時間
が変わるが、回路規模を小さくすることができる。
は、Ｄフリップフロップ１２を使用したが、該Ｄフリッ
プフロップを使用せずにシュミット回路１４の出力信号
Ｓ１をレシーバイネーブル信号ＲＥにすることもでき
る。このようにした場合、図１は図８のように、図５は
図９のようにそれぞれなり、シリアルデータ信号の検出
に要する時間が長くなり、プロセス等の変動でも該時間
が変わるが、回路規模を小さくすることができる。
【００６３】
【発明の効果】上記の説明から明らかなように、本発明
のシリアルデータ検出回路によれば、差動増幅回路部と
オフセット制御回路部のフィードバック信号を用いて、
信号検出回路部のオフセット値を決めている。このこと
から、プロセス、温度等が変動した場合においても、該
オフセット値の変動を低減させることができ、ＵＳＢ規
格等に準拠した安定したシステムを提供することができ
ると共に、シリアルデータを受信した時にシリアルデー
タ信号を検出したことを示す信号を高速に生成すること
ができる。
のシリアルデータ検出回路によれば、差動増幅回路部と
オフセット制御回路部のフィードバック信号を用いて、
信号検出回路部のオフセット値を決めている。このこと
から、プロセス、温度等が変動した場合においても、該
オフセット値の変動を低減させることができ、ＵＳＢ規
格等に準拠した安定したシステムを提供することができ
ると共に、シリアルデータを受信した時にシリアルデー
タ信号を検出したことを示す信号を高速に生成すること
ができる。
【００６４】具体的には、信号検出回路部に、レシーバ
の出力信号を保持して出力し、出力信号がシリアルデー
タ信号を検出したか否かを示す信号をなすフリップフロ
ップを使用することにより、シリアルデータ信号の検出
を正確に行うことができると共に該検出に要する時間を
短くすることができる。
の出力信号を保持して出力し、出力信号がシリアルデー
タ信号を検出したか否かを示す信号をなすフリップフロ
ップを使用することにより、シリアルデータ信号の検出
を正確に行うことができると共に該検出に要する時間を
短くすることができる。
【００６５】また、信号検出回路部に、レシーバの出力
信号が入力され、出力信号がシリアルデータ信号を検出
したか否かを示す信号をなす直列入力・直列出力型のシ
フトレジスタを使用することによって、ノイズ等の混入
に起因するシリアルデータ信号の誤検出を防止すること
ができる。
信号が入力され、出力信号がシリアルデータ信号を検出
したか否かを示す信号をなす直列入力・直列出力型のシ
フトレジスタを使用することによって、ノイズ等の混入
に起因するシリアルデータ信号の誤検出を防止すること
ができる。
【００６６】また、具体的には、信号検出回路部に、第
１レシーバ及び第２レシーバの各出力信号のＯＲ演算が
行われた結果を示す信号を保持して出力し、出力信号が
シリアルデータ信号を検出したか否かを示す信号をなす
フリップフロップを使用するようにした。このことか
ら、シリアルデータ信号の検出を正確に行うことができ
ると共に該検出に要する時間を短くすることができ、１
対のシリアルデータ信号の信号レベルが所定レベルで一
定になる時間が所定値を超える異常状態が発生しても後
段の回路に該異常状態のデータを出力することができる
ため、該後段の回路によって該異常状態に対する処理を
行わせることができる。
１レシーバ及び第２レシーバの各出力信号のＯＲ演算が
行われた結果を示す信号を保持して出力し、出力信号が
シリアルデータ信号を検出したか否かを示す信号をなす
フリップフロップを使用するようにした。このことか
ら、シリアルデータ信号の検出を正確に行うことができ
ると共に該検出に要する時間を短くすることができ、１
対のシリアルデータ信号の信号レベルが所定レベルで一
定になる時間が所定値を超える異常状態が発生しても後
段の回路に該異常状態のデータを出力することができる
ため、該後段の回路によって該異常状態に対する処理を
行わせることができる。
【００６７】また、信号検出回路部に、第１レシーバ及
び第２レシーバの各出力信号のＯＲ演算が行われた結果
を示す信号を順次保持して出力し、出力信号がシリアル
データ信号を検出したか否かを示す信号をなす直列入力
・直列出力型のシフトレジスタを使用するようにした。
このことから、シリアルデータ信号の検出を正確に行う
ことができ、１対のシリアルデータ信号の信号レベルが
所定レベルで一定になる時間が所定値を超える異常状態
が発生しても後段の回路に該異常状態のデータを出力す
ることができるため、該後段の回路によって該異常状態
に対する処理を行わせることができる。更に、ノイズ等
の混入に起因するシリアルデータ信号の誤検出を防止す
ることができる。
び第２レシーバの各出力信号のＯＲ演算が行われた結果
を示す信号を順次保持して出力し、出力信号がシリアル
データ信号を検出したか否かを示す信号をなす直列入力
・直列出力型のシフトレジスタを使用するようにした。
このことから、シリアルデータ信号の検出を正確に行う
ことができ、１対のシリアルデータ信号の信号レベルが
所定レベルで一定になる時間が所定値を超える異常状態
が発生しても後段の回路に該異常状態のデータを出力す
ることができるため、該後段の回路によって該異常状態
に対する処理を行わせることができる。更に、ノイズ等
の混入に起因するシリアルデータ信号の誤検出を防止す
ることができる。
【００６８】一方、信号検出回路部において、レシーバ
の出力信号を積分し該積分して得られた信号を２値の信
号に変換してシリアルデータ信号を検出したか否かを示
す信号を生成するようにした。このことから、回路規模
の増大を小さくして回路のレイアウト面積の増加を小さ
くすることができる。
の出力信号を積分し該積分して得られた信号を２値の信
号に変換してシリアルデータ信号を検出したか否かを示
す信号を生成するようにした。このことから、回路規模
の増大を小さくして回路のレイアウト面積の増加を小さ
くすることができる。
【００６９】また、信号検出回路部において、第１レシ
ーバ及び第２レシーバの各出力信号を合成して積分し該
積分して得られた信号を２値の信号に変換してシリアル
データ信号を検出したか否かを示す信号を生成するよう
にした。このことから、回路規模の増大を小さくして回
路のレイアウト面積の増加を小さくすることができる。
ーバ及び第２レシーバの各出力信号を合成して積分し該
積分して得られた信号を２値の信号に変換してシリアル
データ信号を検出したか否かを示す信号を生成するよう
にした。このことから、回路規模の増大を小さくして回
路のレイアウト面積の増加を小さくすることができる。
【００７０】また、前記差動増幅回路部及びレシーバ
は、同じ回路構成で同じ特性を有する差動増幅回路、及
び同じ回路構成で同じ特性を有するオフセット回路をそ
れぞれ備えるようにした。このことから、プロセス、温
度等が変動した場合においても、レシーバのオフセット
値の変動を更に低減させることができる。
は、同じ回路構成で同じ特性を有する差動増幅回路、及
び同じ回路構成で同じ特性を有するオフセット回路をそ
れぞれ備えるようにした。このことから、プロセス、温
度等が変動した場合においても、レシーバのオフセット
値の変動を更に低減させることができる。
【００７１】一方、前記差動増幅回路部、第１レシーバ
及び第２レシーバは、同じ回路構成で同じ特性を有する
差動増幅回路、及び同じ回路構成で同じ特性を有するオ
フセット回路をそれぞれ備えるようにした。このことか
ら、プロセス、温度等が変動した場合においても、各レ
シーバのオフセット値の変動を更に低減させることがで
きる。
及び第２レシーバは、同じ回路構成で同じ特性を有する
差動増幅回路、及び同じ回路構成で同じ特性を有するオ
フセット回路をそれぞれ備えるようにした。このことか
ら、プロセス、温度等が変動した場合においても、各レ
シーバのオフセット値の変動を更に低減させることがで
きる。
【００７２】また、本発明の受信データ信号処理装置
は、シリアルデータ検出回路において、差動増幅回路部
とオフセット制御回路部のフィードバック信号を用い
て、信号検出回路部のオフセット値を決めている。この
ことから、プロセス、温度等が変動した場合において
も、該オフセット値の変動を低減させることができ、Ｕ
ＳＢ規格等に準拠する安定したシステムを提供すること
ができると共に、シリアルデータを受信した時にシリア
ルデータ信号を検出したことを示す信号を高速に生成す
ることができるため、シリアルデータ信号の受信を正確
に検出することができ、受信した信号に対する正確な信
号処理を行うことができる。
は、シリアルデータ検出回路において、差動増幅回路部
とオフセット制御回路部のフィードバック信号を用い
て、信号検出回路部のオフセット値を決めている。この
ことから、プロセス、温度等が変動した場合において
も、該オフセット値の変動を低減させることができ、Ｕ
ＳＢ規格等に準拠する安定したシステムを提供すること
ができると共に、シリアルデータを受信した時にシリア
ルデータ信号を検出したことを示す信号を高速に生成す
ることができるため、シリアルデータ信号の受信を正確
に検出することができ、受信した信号に対する正確な信
号処理を行うことができる。
【図１】 本発明の第１の実施の形態におけるシリアル
データ検出回路の例を示した回路図である。
データ検出回路の例を示した回路図である。
【図２】 図１におけるレシーバ１１の内部回路例を示
した図である。
した図である。
【図３】 図１におけるリファレンスレシーバ１７の内
部回路例を示した図である。
部回路例を示した図である。
【図４】 図１〜図３で示したシリアルデータ検出回路
４の各部の波形例を示したタイミングチャートである。
４の各部の波形例を示したタイミングチャートである。
【図５】 本発明の第２の実施の形態におけるシリアル
データ検出回路の例を示した回路図である。
データ検出回路の例を示した回路図である。
【図６】 図５で示したシリアルデータ検出回路４ａの
各部の波形例を示したタイミングチャートである。
各部の波形例を示したタイミングチャートである。
【図７】 図５で示した積分回路５３の内部回路例を示
した図である。
した図である。
【図８】 本発明の第１の実施の形態におけるシリアル
データ検出回路の他の例を示した回路図である。
データ検出回路の他の例を示した回路図である。
【図９】 本発明の第２の実施の形態におけるシリアル
データ検出回路の他の例を示した回路図である。
データ検出回路の他の例を示した回路図である。
【図１０】 従来の受信データ信号処理装置の例を示し
たブロック図である。
たブロック図である。
【図１１】 図１０の各部の信号例を示したタイミング
チャートである。
チャートである。
【図１２】 図１０における信号検出用レシーバ１０３
の回路例を示した図である。
の回路例を示した図である。
【図１３】 図１０における信号検出用レシーバ１０３
の他の回路例を示した図である。
の他の回路例を示した図である。
１，１ａ 受信データ信号処理装置
２ ノーマルレシーバ
３ ディジタル信号処理回路
４，４ａ シリアルデータ検出回路
１１，５１ レシーバ
１２ Ｄフリップフロップ
１３，５３ 積分回路
１４ シュミット回路
１５ パルス発生回路
１６ 基準電圧発生回路
１７ リファレンスレシーバ
１８ オペアンプ
２１ 差動増幅回路部
２２ 出力回路部
２３ オフセット回路部
５２ ＯＲ回路
Claims (12)
- 【請求項１】 相反する信号レベルを有する１対のシリ
アルデータ信号が入力されたか否かの検出を行うシリア
ルデータ検出回路において、 所定の一方の前記シリアルデータ信号に対してオフセッ
トを設け、他方の前記シリアルデータ信号の電圧が該オ
フセットを設けたシリアルデータ信号の電圧よりも大き
くなると、シリアルデータ信号を検出したことを示す所
定の信号を出力する、差動増幅回路を有する信号検出回
路部と、 異なる所定の各定電圧を差動増幅して出力する、一方の
入力電圧に対してオフセットを設ける差動増幅回路部
と、 該差動増幅回路部の各出力信号の電圧が同じになるよう
に、該差動増幅回路部のオフセットを制御すると共に前
記信号検出回路部における差動増幅回路のオフセットを
制御するオフセット制御回路部と、を備えることを特徴
とするシリアルデータ検出回路。 - 【請求項２】 前記信号検出回路部は、 所定の一方の前記シリアルデータ信号に対してオフセッ
トを設け、他方の前記シリアルデータ信号の電圧と該オ
フセットを設けたシリアルデータ信号の電圧との電圧差
に応じた２値の信号を出力する、差動増幅回路を有する
１つのレシーバと、 該レシーバの出力信号を保持して出力し、出力信号がシ
リアルデータ信号を検出したか否かを示す信号をなすフ
リップフロップと、 前記レシーバの出力信号が所定時間以上一定になると、
該フリップフロップを初期値にリセットするリセット回
路と、を備えることを特徴とする請求項１記載のシリア
ルデータ検出回路。 - 【請求項３】 前記信号検出回路部は、 所定の一方の前記シリアルデータ信号に対してオフセッ
トを設け、他方の前記シリアルデータ信号の電圧と該オ
フセットを設けたシリアルデータ信号の電圧との電圧差
に応じた２値の信号を出力する、差動増幅回路を有する
１つのレシーバと、 該レシーバの出力信号が入力され、出力信号がシリアル
データ信号を検出したか否かを示す信号をなす直列入力
・直列出力型のシフトレジスタと、 前記レシーバの出力信号が所定時間以上一定になると、
該シフトレジスタに格納されたデータを初期値にリセッ
トするリセット回路と、を備えることを特徴とする請求
項１記載のシリアルデータ検出回路。 - 【請求項４】 前記信号検出回路部は、 所定の一方の前記シリアルデータ信号である第１シリア
ルデータ信号に対してオフセットを設け、他方の前記シ
リアルデータ信号である第２シリアルデータ信号の電圧
と該オフセットを設けた第１シリアルデータ信号の電圧
との電圧差に応じた２値の信号を出力する、差動増幅回
路を有する第１レシーバと、 前記第２シリアルデータ信号に対してオフセットを設
け、前記第１シリアルデータ信号の電圧と該オフセット
を設けた第２シリアルデータ信号の電圧との電圧差に応
じた２値の信号を出力する、差動増幅回路を有する第２
レシーバと、 前記第１レシーバ及び第２レシーバの各出力信号が対応
する入力端に入力されるＯＲ回路と、 該ＯＲ回路の出力信号を保持して出力し、出力信号がシ
リアルデータ信号を検出したか否かを示す信号をなすフ
リップフロップと、 前記ＯＲ回路の出力信号が所定時間以上一定になると、
該フリップフロップを初期値にリセットするリセット回
路と、を備えることを特徴とする請求項１記載のシリア
ルデータ検出回路。 - 【請求項５】 前記信号検出回路部は、 所定の一方の前記シリアルデータ信号である第１シリア
ルデータ信号に対してオフセットを設け、他方の前記シ
リアルデータ信号である第２シリアルデータ信号の電圧
と該オフセットを設けた第１シリアルデータ信号の電圧
との電圧差に応じた２値の信号を出力する、差動増幅回
路を有する第１レシーバと、 前記第２シリアルデータ信号に対してオフセットを設
け、前記第１シリアルデータ信号の電圧と該オフセット
を設けた第２シリアルデータ信号の電圧との電圧差に応
じた２値の信号を出力する、差動増幅回路を有する第２
レシーバと、 前記第１レシーバ及び第２レシーバの各出力信号が対応
する入力端に入力されるＯＲ回路と、 該ＯＲ回路の出力信号が入力され、出力信号がシリアル
データ信号を検出したか否かを示す信号をなす直列入力
・直列出力型のシフトレジスタと、 前記ＯＲ回路の出力信号が所定時間以上一定になると、
該シフトレジスタに格納されたデータを初期値にリセッ
トするリセット回路と、を備えることを特徴とする請求
項１記載のシリアルデータ検出回路。 - 【請求項６】 前記リセット回路は、 前記レシーバの出力信号を積分して出力する積分回路
と、 該積分回路の出力信号を２値の信号に変換して出力する
シュミット回路と、 該シュミット回路の出力信号における信号レベルの所定
の変化に応じて前記フリップフロップに対するリセット
信号を生成して出力するリセット信号発生回路と、を備
えることを特徴とする請求項２又は４記載のシリアルデ
ータ検出回路。 - 【請求項７】 前記リセット回路は、 前記第１レシーバ及び第２レシーバの出力信号を合成し
積分して出力する積分回路と、 該積分回路の出力信号を２値の信号に変換して出力する
シュミット回路と、 該シュミット回路の出力信号における信号レベルの所定
の変化に応じて前記シフトレジスタに対するリセット信
号を生成して出力するリセット信号発生回路と、を備え
ることを特徴とする請求項３又は５記載のシリアルデー
タ検出回路。 - 【請求項８】 前記信号検出回路部は、 所定の一方の前記シリアルデータ信号に対してオフセッ
トを設け、他方の前記シリアルデータ信号の電圧と該オ
フセットを設けたシリアルデータ信号の電圧との電圧差
に応じた２値の信号を出力する、差動増幅回路を有する
１つのレシーバと、 該レシーバの出力信号を積分して出力する積分回路と、
該積分回路の出力信号を２値の信号に変換して出力し、
出力信号がシリアルデータ信号を検出したか否かを示す
信号をなすシュミット回路と、を備えることを特徴とす
る請求項１記載のシリアルデータ検出回路。 - 【請求項９】 前記信号検出回路部は、 所定の一方の前記シリアルデータ信号である第１シリア
ルデータ信号に対してオフセットを設け、他方の前記シ
リアルデータ信号である第２シリアルデータ信号の電圧
と該オフセットを設けた第１シリアルデータ信号の電圧
との電圧差に応じた２値の信号を出力する、差動増幅回
路を有する第１レシーバと、 前記第２シリアルデータ信号に対してオフセットを設
け、前記第１シリアルデータ信号の電圧と該オフセット
を設けた第２シリアルデータ信号の電圧との電圧差に応
じた２値の信号を出力する、差動増幅回路を有する第２
レシーバと、 前記第１レシーバ及び第２レシーバの出力信号を合成し
積分して出力する積分回路と、 該積分回路の出力信号を２値の信号に変換して出力し、
出力信号がシリアルデータ信号を検出したか否かを示す
信号をなすシュミット回路と、を備えることを特徴とす
る請求項１記載のシリアルデータ検出回路。 - 【請求項１０】 前記レシーバは、対応する入力端に前
記各シリアルデータ信号が入力される差動増幅回路と、
前記オフセット制御回路部からの制御信号に応じて、該
差動増幅回路の差動対をなす一方のトランジスタから出
力される電流にオフセット電流を加えるオフセット回路
とを備え、前記差動増幅回路部は、前記レシーバの差動
増幅回路と同じ回路構成で同じ特性を有する差動増幅回
路、及び前記レシーバのオフセット回路と同じ回路構成
で同じ特性を有するオフセット回路を備えることを特徴
する請求項２、４又は８記載のシリアルデータ検出回
路。 - 【請求項１１】 前記第１レシーバ及び第２レシーバ
は、対応する入力端に前記各シリアルデータ信号が入力
される差動増幅回路と、前記オフセット制御回路部から
の制御信号に応じて、該差動増幅回路の差動対をなす一
方のトランジスタから出力される電流にオフセット電流
を加えるオフセット回路とをそれぞれ備え、第１レシー
バ、第２レシーバ及び前記差動増幅回路部は、同じ回路
構成で同じ特性を有する差動増幅回路と、同じ回路構成
で同じ特性を有するオフセット回路とをそれぞれ備える
ことを特徴する請求項３、５又は９記載のシリアルデー
タ検出回路。 - 【請求項１２】 シリアル伝送線路から入力される相反
する信号レベルを有する１対のシリアルデータ信号を２
値の信号に変換して出力するレシーバ回路と、該レシー
バ回路から出力されるディジタル信号に対して所定の処
理を行って出力するディジタル信号処理回路と、前記１
対のシリアルデータ信号が入力されたか否かの検出を行
い、該シリアルデータ信号の入力が検出されると前記レ
シーバ回路を作動させるシリアルデータ検出回路とを備
える、ＵＳＢ等を使用した高速シリアル通信システムに
おける受信データ信号処理装置において、 前記シリアルデータ検出回路は、 所定の一方の前記シリアルデータ信号に対してオフセッ
トを設け、他方の前記シリアルデータ信号の電圧が該オ
フセットを設けたシリアルデータ信号の電圧よりも大き
くなると、シリアルデータ信号を検出したことを示す所
定の信号を出力する、差動増幅回路を有する信号検出回
路部と、 異なる所定の各定電圧を差動増幅して出力する、一方の
入力電圧に対してオフセットを設ける差動増幅回路部
と、 該差動増幅回路部の各出力信号の電圧が同じになるよう
に、該差動増幅回路部のオフセットを制御すると共に前
記信号検出回路部における差動増幅回路のオフセットを
制御するオフセット制御回路部と、を備えることを特徴
とする受信データ信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002045933A JP3926645B2 (ja) | 2002-02-22 | 2002-02-22 | シリアルデータ検出回路 |
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|---|---|---|---|
| JP2002045933A JP3926645B2 (ja) | 2002-02-22 | 2002-02-22 | シリアルデータ検出回路 |
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|---|---|---|---|
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|---|---|---|---|---|
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| US8538362B2 (en) | 2010-07-16 | 2013-09-17 | Qualcomm Incorporated | Squelch detection circuit and method |
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|---|---|---|---|---|
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| US5963496A (en) * | 1998-04-22 | 1999-10-05 | Atmel Corporation | Sense amplifier with zero power idle mode |
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- 2002-02-22 JP JP2002045933A patent/JP3926645B2/ja not_active Expired - Fee Related
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- 2003-02-19 US US10/368,878 patent/US6781905B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| US7768439B2 (en) | 2005-09-07 | 2010-08-03 | Nec Corporation | Data transmission system |
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| US20030179016A1 (en) | 2003-09-25 |
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