KR100239705B1 - 펄스폭 검출기능을 갖는 스켈치 회로 - Google Patents

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Abstract

본 발명은 펄스폭 검출기능을 갖는 리시브 스켈치회로에 관한 것으로, 종래에는 드레쉬홀드 전압을 결정해주는 스켈치 회로에는 레벨 검출만 해주고 입력신호에 대한 타이밍 체크가 되지않아 수신 데이터 검출에 오류가 발생할 가능성이 있어서 전송 데이타 시스템에 장애 또는 오류가 생기는 문제점이 있다. 따라서 본 발명은 수신데이타의 정상 및 비정상상태를 검출하고 스켈치회로의 드레쉬홀드 전압의 레벨을 결정하여 입력데이타의 수신여부와 잡음소거를 정확하게 행함으로써 랜(LAN)과 같은 통신시스템에서 에러발생시 보다 정확히 검출할 수 있도록 한다.

Description

펄스폭 검출기능을 갖는 리시브 스켈치회로
제1도는 종래의 리시브 스켈치회로도.
제2도는 제1도에서, 프로그래머블 콘트롤 네트웍을 설명하기 위한 실시예.
제3도는 본 발명의 펄스폭 검출기능을 갖는 리시브 스켈치회로도.
제4도는 제3도에서, 각 부의 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 스켈치회로 12,14 : N채널 입력 트랜지스터
18 : 다이오드 N채널 트랜지스터 20 : 프로그래머블 콘트롤 네트웍
22,26 : 제1, 제2N채널 소오스 트랜지스터
30,32 : 비교기 70,80 : 펄스검출용 트랜지스터
24,28 : 제1, 제2N채널 콘트롤 트랜지스터
100 : 펄스폭 검출부
본 발명은 수신기에서 입력이 없을 때 생기는 커다란 잡음을 소거하기 위한 스켈치 회로에 관한 것으로, 특히 입력측에 펄스폭 검출기능을 부가하여 수신데이타의 정상 및 비정상 펄스를 검출하여 스켈치회로의 동작상태를 조정함으로써 수신데이타 검출에 의한 오류가 발생하지 않도록 한 펄스폭 검출기능을 갖는 리시브 스켈치회로에 관한 것이다.
종래의 스켈치회로는, 제1도에 도시된 바와같이, 차동입력신호(V+)(V-)에 의해 구동되며, 정전원단자에 서로 병령연결된 제1, 제2 N채널 트랜지스터(12)(14)와; 상기 제1, 제2 N채널 트랜지스터(12)(14)의 소오스측에 각각 연결된 제1, 제2부하저항(R1)(R2)과; 상기 제1, 제2 N채널 트랜지스터(12)(14)와 병렬 연결된 전류원(16)와; 상기 전류원(16)의 출력측에 연결되고, 게이트와 드레인이 서로 연결된 다이오드 N채널 트랜지스터(18)와; 상기 다이오드 N채널 트랜지스터(18)의 소오스와 부전원단자 사이에 연결된 제1소오스 저항(RS3)과; 제1부하저항(R1)의 출력측 노드와 부전원단자에 직렬연결된 제2소오스저항(RS1) 사이에 연결된 제1 N채널 소오스 트랜지스터(22)와; 제1부하저항(R1)의 출력측노드와 상기 부전원단자에 직렬연결된 제1가변저항(RV1)사이에 연결된 제1 N채널 콘트롤 트랜지스터(24)와; 제2부하저항(R2)의 출력측 노드와 부전원단자에 직렬연결된 제3소오스저항(RS2) 사이에 연결된 제2 N채널 소오스 트랜지스터(26)와; 두번째 부하저항(R2)의 출력측노드와 부전원단자에 직렬연결된 제2가변저항(RV2) 사이에 연결된 제2 N 채널 콘트롤 트랜지스터(28)과; 반전단자(-)가 상기 제2부하저항(R2)의 입력측 노드에 연결되고 비반전단자(+)가 상기 제1부하저항(R1)의 출력측 노드에 연결된 제1비교기(30)와; 반전단자(-)가 상기 제1부하저항(R1)의 입력측노드에 연결되고 비반전단자(+)가 상기 제1부하저항(R2)의 출력측 노드에 연결된 제2비교기(32)로 구성되며, 상기에서 제1 내지 제3소오스 저항(RS3)(RS1)(RS2)는 매칭되고, 제1가변저항과 제2가변저항(RV1)(RV2)은 입력제어전압신호(VCONTROL)에 의해 제어되며, 제1, 제2 N채널 소오스 트랜지스터(22)(26)와, 제1, 제2 N채널 콘트롤 트랜지스터(24)(28)의 게이트는 상기 다이오드 N채널 트랜지스터(18)의 게이트에 공통으로 연결된다.
상기에서 미설명부호 10은 스켈치회로이고, 20은 프로그래머블 콘트롤 네트웍이다.
이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.
트위스트 페어(TP) 케이블(즉 통신채널)에서 사용되는 차동입력신호(V+)(V-)가 각각 N채널 입력 트랜지스터(12)(14)의 게이트로 각각 입력되면, 상기 N채널 입력 트랜지스터(12)(14)가 구동되고 이에따라 전류원(16)에는 전류(I)가 흐르기 시작한다.
상기 전류원(16)에서 전류 I가 흐르기 시작하면 다이오드 N채널 트랜지스터(18)의 드레인과 게이트가 공통으로 연결됨에 따라 항상 턴온상태가 되므로 상기 다이오드 N채널 트랜지스터(18)를 통해 전류 I가 흐르게 된다.
이때 매칭되는 N채널 소오스 트랜지스터(22)(26)와 N채널 콘트롤 트랜지스터(24)(28)의 게이트는 다이오드 N채널 트랜지스터(18)의 게이트와 공통으로 연결됨에 따라 전류미러를 구성하며, 제1, 제2, 제3소오스 저항(RS3)(RS1)(RS2)이 매칭되므로 전류 I는 다이오드 N채널 트랜지스터(18)와 N채널 소오스 트랜지스터(22)(26)를 통해서만 흐른다.
이때 N채널 콘트롤 트랜지스터(24)(28)를 통해 흐르는 전류는 입력제어전압신호(VCONTROL)에 의해 각각 설정되는 가변저항(RV1)(RV2)의 값에 의해 제어된다.
따라서, 제1, 제2부하저항(R1)(R2)으로의 전압강하 즉, 드레쉬홀드 전압(VTH)을 살펴보면 VTH=(I+kI)R2 (0＜k＜1)이다.
결국 전압강하와 드레쉬홀드 전압은 입력제어전압신호(VCONTROL)에 의하여 변화됨을 알 수 있다.
이때 비교기(30)의 반전단자(-)로는 제2부하저항(R2)의 입력측 노드에 걸리는 전압을 입력받고, 비반전단자(+)로는 제1부하저항(R1)의 출력측 노드에 걸리는 전압을 입력받아 비교한 포지티브(positive) 드레쉬홀드 전압(VTHP)의 값만큼 비반전단자(+)의 입력전압 보다 더 높아야 한다.
마찬가지로 비교기(32)이 반전단자(-)로는 제1부하저항(R1)의 입력측 노드에 걸리는 전압을 입력받고, 비반전단자(+)로는 제2부하저항(R2)의 출력측노드에 걸리는 전압을 입력받아 비교한 네가티브(negative) 드레쉬홀드전압(VTHN)을 출력한다.
그러면 비교기(32)로 부터 하이상태의 드레쉬홀드 전압(VTHN)을 얻기 위하여는 반전단자(-)의 전압은 네가티브 드레쉬홀드 전압(VTHN)의 값만큼 비반전단자(+)의 입력전압보다 더 높아야 한다.
스켈치회로(10)에서 드레쉬홀드 전압(VTHP)(VTHN)값을 정하기 위하여 아날로그 제어신호를 사용하지 않고, 제2도에서와 같이, 모스 트랜지스터(52,54,56,58)들이 전류미러 트랜지스터(50)에 접속되어 있는 프로그래머블 제어 네트웍(20)을 사용한다.
즉, 콘트롤 트랜지스터(52',54',56',58')의 온/오프상태는 다비트 디지탈 입력인 게이트 구동신호(VCONTROL1-VCONTROL4)에 의해 결정되는데, 이의 동작을 살펴보면 다음과 같다.
예를들어, 게이트 구동신호(VCONTROL1)(VCONTROL3)가 하이이고, 게이트 구동신호(VCONTROL2)(VCONTROL4)가 로우상태이면 콘트롤 트랜지스터(52')(56')는 온상태가 되고 콘트롤 트랜지스터(54')(58')는 오프상태가 된다.
이때 공통 연결된 드레인과 게이트를 갖는 전류미러 트랜지스터(50)의 게이트가 콘트롤 트랜지스터(52,54,56,58)의 게이트에 연결됨에 따라 상기 콘트롤 트랜지스터(52,54,56,58)는 항상 턴온상태가 된다.
따라서, 프로그래머블 콘트롤 네트웍(20)에 의한 드레쉬홀드 전압(VTH)은 전류미러 트랜지스터(50)에 의한 전류(I)와 콘트롤 트랜지스터(52,52')(56,56')에 의한 전류(4I)에 의하여 VTH= (I+4I)R1이 된다.
이상에서와 같이 프로그래머블 콘트롤 네트웍(20)의 콘트롤 트랜지스터가 입력되는 다비트 디지탈 입력에 의해 전류값을 결정하면, 이때 결정되는 전류값은 부하저항(R1)(R2)에 의해 스켈치회로(10)의 드레쉬홀드 전압값을 결정한다.
이 드레쉬홀드 전압값을 이용하여 데이터 수신시 생기는 잡음을 소거한다.
이상에서와 같이 스켈치회로에서 드레쉬홀드 전압의 레벨을 검출하여 수신데이타의 잡음을 제거하여 주기위한 것은 1995년 4월 18일에 출원된 미국특허 USP 5,408,694에 상세하게 언급되어 있다.
그러나, 상기에서와 같은 종래기술에 있어서, 드레쉬홀드 전압을 결정해주는 스켈치회로에는 레벨 검출만 해주고 입력신호에 대한 타이밍 체크가 되지않아 수신데이터 검출시 오류가 발생할 가능성이 있다.
따라서 전송시스템에 문제가 생겨 데이타 지연이 발생되면 전송 데이타 시스템에 장애 또는 오류가 생기는 문제점이 있다.
따라서, 상기에서와 같은 문제점을 해결하기 위한 본 발명의 목적은 리시브 스켈치회로에 펄스폭 검출기능을 부가하여 수신데이타의 유무를 정확히 검출하도록 함으로써 데이타의 시간지연이나 전송시스템의 장애 또는 오류를 방지하도록 한 펄스폭 검출기능을 갖는 리시브 스켈치회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명 펄스폭 검출기능을 갖는 리시브 스켈치회로는, 제3도에 도시한 바와같이, 차동입력신호(V+)(V-)에 의해 구동되며, 정전원단자에 서로 병렬연결된 제1, 제2 N채널 입력 트랜지스터(12)(14)와; 상기 제1, 제2 N채널 입력 트랜지스터(12)(14)의 소오스측에 각각 연결된 제1, 제2부하저항(R1)(R2)과; 상기 제1, 제2 N채널 트랜지스터(12)(14)와 병렬 연결된 전류원(16)과; 상기 전류원(16)의 출력측에 연결되고, 게이트와 드레인이 서로 연결된 다이오드 N채널 트랜지스터(18)와; 상기 다이오드 N채널 트랜지스터(18)의 소오스와 부전원단자 사이에 연결된 제1소오스 저항(RS3)과; 제1부하저항(R1)의 출력측 노드와 부전원단자에 직렬연결된 제2소오스저항(RS1) 사이에 연결된 제1 N채널 소오스 트랜지스터(22)와; 제1부하저항(R1)의 출력측노드와 상기 부전원단자에 직렬연결된 제1가변저항(RV1) 사이에 연결된 제1 N채널 콘트롤 트랜지스터(24)와; 제2부하저항(R2)의 출력측 노드와 부전원단자에 직렬연결된 제3소오스저항(RS2) 사이에 연결된 제2 N채널 소오스 트랜지스터(26)와; 두번째 부하저항(R2)의 출력측노드와 부전원단자에 직렬연결된 제2가변저항(RV2) 사이에 연결된 제2 N채널 콘트롤 트랜지스터(28)과; 반전단자(-)가 상기 제2부하저항(R2)의 입력측 노드에 연결되고 비반전단자(+)가 상기 제1부하저항(R1)의 출력측노드에 연결된 제1비교기(30)와; 반전단자(-)가 상기 제1부하저항(R1)의 입력측 노드에 연결되고 비반전단자(+)가 상기 제1부하저항(R2)의 출력측 노드에 연결된 제2비교기(32)와, 상기 N채널 입력 트랜지스터(12)(14)에 각각 인가되는 차동입력제어신호(V+)(V-)의 레벨과 기준레벨을 비교하여 정상펄스 및 비정상펄스인지를 체크하여, 수신데이터의 오류발생여부를 판단하는 펄스폭 검출부(100)로 구성한다.
상기 펄스폭 검출부(100)는 정전원단자와 연결되어 전원공급시 일정전류를 공급하는 전류원(I1)(I2)과, 상기 차동입력 제어신호(V+)(V-)에 따라 턴온 또는 턴오프되어 수신데이터의 펄스폭을 검출하는 입력 트랜지스터(50)(51)와, 상기 입력 트랜지스터(50)(51)와 병렬연결된 커패시터(C1)(C2)를 통해 입력되는 수신데이터의 펄스폭과 기준값을 비교하여 펄스폭의 이상유무를 검출하는 펄스검출용 비교기(70)(80)로 구성한다.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.
제4도의 (a)에서와 같은 차동입력제어신호(V+)(V-)가 정상적인 상태로 N채널 입력 트랜지스터(12)(14)와 펄스폭 검출부(100)의 입력 트랜지스터(50)(51)의 게이트로 각각 입력되면, 상기 입력 트랜지스터(50)(51)가 턴온 또는 턴오프됨에 따라 전류원(I1)(I2)과 캐패시터(C1)(C2)에 의하여 제4도의 (b)에서와 같은 펄스파형을 발생한다.
즉, 차동입력제어신호(V+)(V-)가 정상상태인 정상펄스가 입력되면, 입력 트랜지스터(50)(51)의 드레인에는 일정한 형태의 펄스가 발생되고, 차동입력제어신호(V+)(V-)가 비정상상태인 펄스가 입력되면, 상기 입력 트랜지스터(50)(51)의 드레인에는 비정상적인 형태의 펄스가 발생된다.
이렇게 발생된 펄스파형은 펄스검출용 비교기(70)(80)의 비반전단자(+)로 입력되어 그의 반전단자(-)로 입력되는 기준값과 비교하고 그에따른 신호를 출력한다.
즉, 펄스검출용 비교기(70)(80)의 비반전단자(+)로 입력되는 펄스가 제4도의 (b)에서와 같이 정상폭의 펄스가 입력되면, 제4도의 (c)에서와 같이 로우신호(Cout1)(Cout2)를 발생시키고, 정상폭 이하의 폭을 갖는 펄스가 입력되면 하이신호를 발생시킨다.
그리고, 상기 펄스검출용 비교기(70)(80)의 출력신호(Cout1)(Cout2)가 로우상태로 수신데이타의 펄스가 정상상태일때, 스켈치회로의 N채널 입력 트랜지스터(12)(14)는 상기 제4도의 (a)에서와 같은 차동입력제어신호(V+)(V-)에 의해 구동되고 전류원(16)에는 전류(I)가 흐르기 시작한다.
상기 전류원(16)에서 전류 I가 흐르기 시작하면 다이오드 N채널 트랜지스터(18)의 드레인과 게이트가 공통으로 연결됨에 따라 항상 턴온상태가 되므로 상기 다이오드 N채널 트랜지스터(18)를 통해 전류 I가 흐르게 된다.
이때 매칭되는 N채널 소오스 트랜지스터(22)(26)와 N채널 콘트롤 트랜지스터(24)(28)은 다이오드 N채널 트랜지스터(18)의 게이트와 공통으로 연결됨에 따라 전류미러를 구성하며, 제1, 제2, 제3소오스 저항(RS3)(RS1)(RS2)이 매칭되므로 전류 I는 다이오드 N채널 트랜지스터(18)와 N채널 소오스 트랜지스터(22)(26)를 통해서만 흐른다.
그런데 N채널 콘트롤 트랜지스터(24)(28)를 통해 흐르는 전류는 입력제어전압신호(VCONTRONL)에 의해 각각 설정되는 가변저항(RV1)(RV2)의 값에 의해 제어되므로 상기 N채널 소오스 트랜지스터(22)(26)와 동일한 전류는 흐르지 않고 저항값에 의해 제어되는 전류가 흐른다.
이때 제1비교기(30)는 반전단자(-)로는 제2부하저항(R2)의 입력측 노드에 걸리는 전압을 입력받고 비반전단자(+)로는 제1부하저항(R1)의 출력측 노드에 걸리는 전압을 입력받아 비교하고 그에따른 포지티브(positive) 드레쉬홀드 전압(VTHP)를 출력하고, 제2비교기(32)는 반전단자(-)로는 제1부하저항(R1)의 입력측 노드에 걸리는 전압을 입력받고 비반전단자(+)로는 제2부하저항(R2)의 출력측 노드에 걸리는 전압을 입력받아 비교하고 그에따른 네가티브(negative) 드레쉬홀드 전압(VTHP)을 출력한다.
결국, 펄스폭 검출부(100)의 N채널 입력 트랜지스터(50)(51)와 펄스검출용 비교기(70)(80)에서 검출한 펄스가 정상적일 때, 프로그래머블 콘트롤 네트웍(20)에 의해 결정되는 스켈치회로의 드레쉬홀드 전압레벨을 이용하여 데이터 수신시 생기는 잡음을 소거한다.
그리고, 상기 펄스폭 검출부(100)의 N채널 입력 트랜지스터(50)(51)와 펄스검출용 비교기(70)(80)에서 검출한 펄스가 비정상적인 경우, 상기 스켈치회로(10)의 드레쉬홀도 전압레벨로 잡음을 소거시키는 동작을 행하지 않는다.
이렇게 수신데이타의 정상 및 비정상상태를 검출하고 스켈치회로의 드레쉬홀드전압의 레벨을 결정하여 입력데이타의 수신여부와 잡음소거를 정확하게 행함으로써 랜(LAN)과 같은 통신시스템에서 에러발생시 보다 정확히 검출할 수 있도록 한다.

Claims (2)

  1. 차동입력신호(V+)(V-)에 의해 구동되며, 정전원단자에 서로 병렬연결된 제1,제2 N채널 입력 트랜지스터(12)(14)와; 상기 제1,제2 N채널 입력 트랜지스터(12)(14)의 소오스측에 각각 연결된 제1, 제2부하저항(R1)(R2)과; 상기 제1, 제2 N채널 트랜지스터(12)(14)와 병렬 연결된 전류원(16)과; 상기 전류원(16)의 출력측에 연결되고, 게이트와 드레인이 공통으로 연결된 다이오드 N채널 트랜지스터(18)와; 상기 다이오드 N채널 트랜지스터(18)의 소오스와 부전원단자 사이에 연결된 제1소오스 저항(RS3)과; 제1부하저항(R1)의 출력측 노드와 부전원단자에 직렬연결된 제2소오스저항(RS1) 사이에 연결된 제1 N채널 소오스 트랜지스터(22)와; 제1부하저항(R1)의 출력측노드와 상기 부전원단자에 직렬연결된 제1가변저항(RV1) 사이에 연결된 제1 N채널 콘트롤 트랜지스터(24)와; 제2부하저항(R2)의 출력측 노드와 부전원단자에 직렬연결된 제3소오스저항(RS2) 사이에 연결된 제2 N채널 소오스 트랜지스터(26)와; 두번째 부하저항(R2)의 출력측노드와 부전원단자에 직렬연결된 제2가변저항(RV2) 사이에 연결된 제2 N채널 콘트롤 트랜지스터(28)과; 반전단자(-)가 상기 제2부하저항(R2)의 입력측 노드에 연결되고 비반전단자(+)가 상기 제1부하저항(R1)의 출력측노드에 연결된 제1비교기(30)와; 반전단자(-)가 상기 제1부하저항(R1)의 입력측 노드에 연결되고 비반전단자(+)가 상기 제1부하저항(R2)의 출력측 노드에 연결된 제2비교기(32)와, 상기 N채널 입력 트랜지스터(12)(14)에 각각 인가되는 차동입력제어신호(V+)(V-)의 레벨과 기준레벨을 비교하여 정상펄스 및 비정상펄스의 상태를 체크하여, 수신데이터의 오류발생여부를 판단하는 펄스폭 검출부(100)을 포함한 것을 특징으로 하는 펄스폭 검출기능을 갖는 리시브 스켈치회로.
  2. 제1항에 있어서, 펄스폭 검출부(100)는 입력되는 차동입력제어신호(V+)(V-)의 펄스폭을 검출하는 N채널 입력 트랜지스터(50)(51)와, 상기 N채널 입력 트랜지스터(50)(51)의 온/오프동작에 의해 일정정류를 공급하는 전류원과, 상기 N채널 입력 트랜지스터(50)(51)를 통해 검출한 차동입력제어신호의 펄스폭과 기준펄스폭을 비교하여 정상펄스인지 비정상펄스인지를 판단하는 펄스검출용 비교기(70)(80)로 구성된 것을 특징으로 하는 펄스폭 검출기능을 잦는 리시브 스켈회로.
KR1019960051755A 1996-11-04 1996-11-04 펄스폭 검출기능을 갖는 스켈치 회로 KR100239705B1 (ko)

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