JP2008124966A - クロック分周回路 - Google Patents

Abstract

【課題】様々な分周比の分周クロックを位相関係がずれることなく生成することができるクロック分周回路を提供する。
【解決手段】各分周クロックの分周比の最小公倍数をカウントする最小公倍数カウンタ１２で定期的に各分周カウンタ１０−ａ〜１０−ｃにクリアをかけることにより、各分周クロック同士の位相ずれを防ぐ。また、非同期リセットの解除タイミングずれに起因する位相ずれに関しては、非同期リセットの同期化によっても防ぐことができる。これにより、多彩な分周比のクロックが必要なシステムを高信頼性の元で構築が可能となり、機器の高機能化、省電力化が可能となる。
【選択図】図１

Description

本発明は、複数の周波数の異なるクロックで動作するシステムに用いて好適なクロック分周回路に関する。

近年、システムＬＳＩ（Large Scale Integration）の大規模化、複雑化に伴い、ＬＳＩで使用されるクロックの数や種類が増えてきている。それらのクロックは大元のクロックを分周することで生成されるが、分周クロック系の同期回路間のデータのやり取りがある場合、それら分周クロック間の位相を揃えることが前提とされるシステムもある。それに対して、従来、大元のクロックとその２のｎ乗分周クロック間のクロックスキューを抑えるような回路上の工夫を行ってクロックエッジを揃えるようにしているものがある（例えば、特許文献１参照）。また、ある基準となるクロックに対して分周クロックの位相がノイズによりずれないように工夫しているものもある（例えば、特許文献２参照）。

特開平１１−１２２０９７号公報 特開平０７−０６６７２０号公報

ところで、ＬＳＩのクロック系のさらなる複雑化に伴い、様々な分周比のクロックが必要になってきているが、それら分周クロック同士の位相関係が一定であることが必要な場合がある。しかしながら、これら分周クロックはそれぞれ異なる分周比であるため、大元のクロックから別々のカウンタによって分周されている。そのため、ノイズや非同期リセットのタイミングずれなど何らかの理由で一旦各分周クロックの位相関係がずれると、正常な位相関係に戻すことができなくなる。その場合、分周クロック間位相関係が一定に保たれていることを前提に同期回路間のデータのやり取りが構成されているシステムでは、誤動作が起こり、システムが正常動作の状態に復帰できなくなる。以下、この問題について、具体例を挙げて詳細に説明する。

図５は、従来のクロック分周回路の概略構成を示すブロック図である。同図に示すクロック分周回路は、大元のクロックｃｌｋをＭカウント、Ｎカウント、Ｌカウントをする分周カウンタ１０−ａ〜１０−ｃを有し、これらの分周カウンタ１０−ａ〜１０−ｃを動作させることにより、大元のクロックｃｌｋからＭ分周、Ｎ分周、Ｌ分周のクロックを生成している。このような構成で、Ｍ＝２、Ｎ＝３、Ｎ＝６とした場合、つまり大元のクロックｃｌｋに対して２分周、３分周、６分周のクロックを生成する場合、タイミングは図６に示すようになる。同図に示すタイミングは、各分周クロック間の位相が揃っており、正常に動作している場合である。

一方、図７は、図５のような従来の構成でクロック分周回路を構成した場合で、分周クロック間に位相差が出てしまう時のタイミングの一例を示すタイミング図である。同図では、６分周クロックを生成する分周カウンタ１０−ｃに入力されている非同期リセットの解除タイミングが他の２分周クロック、３分周クロックを生成する分周カウンタ１０−ａ、分周カウンタ１０−ｂに入力されている非同期リセットより早く解除されているので、６分周クロックと２分周クロック、３分周クロックの位相に差が生じてしまっている。このように分周クロック間に位相差が生じてしまうと、位相差を正すことは不可能となる。

図８は、同様に図５のような従来の構成でクロック分周回路を構成した場合で、ノイズなどの影響により、６分周クロックを生成する分周カウンタ１０−ｃが異常動作して、６分周クロックが他の２分周クロック、３分周クロックよりも早くなってしまい、位相差が生じてしまったタイミングの一例を示すタイミング図である。

本発明は、係る事情に鑑みてなされたものであり、様々な分周比の分周クロックを位相関係がずれることなく生成することができるクロック分周回路を提供することを目的とする。

上記目的は下記構成又は方法により達成される。
（１） 分周比の異なる複数の分周カウンタを備え、周波数の異なる複数のクロックを生成するクロック分周回路において、前記複数のクロック夫々の位相関係が全て揃う時点で前記各分周カウンタをクリアするリセット手段を備える。

この構成によれば、複数のクロック夫々の位相関係が全て揃う時点で各分周カウンタをクリアするので、各分周クロックの位相関係がずれても、正常な位相関係に戻すことができる。

（２） 上記（１）に記載のクロック分周回路において、前記リセット手段は、位相関係を揃わせる必要のある全てのクロック分周比の最小公倍数をカウントするカウンタである。

この構成によれば、複数のクロック夫々の位相関係が全て揃う時点即ちクロック分周比の最小公倍数をカウントした時点で各分周カウンタをクリアするので、各分周クロック間の位相ずれを防止することができる。

（３） 上記（１）又は（２）に記載のクロック分周回路において、初期リセットとして非同期リセットの他に該非同期リセットを同期化して前記各分周カウンタに同期リセットとして入力する同期化リセット手段を備える。

この構成によれば、非同期リセットを同期化して同期リセットとして用いるので、各分周クロックの位相ずれが起こるのを防止することができる。

（４） 分周比の異なる複数の分周カウンタを備え、周波数の異なる複数のクロックを生成するクロック分周回路のクロック間位相ずれ防止方法において、前記各分周カウンタの分周比の最小公倍数をカウントする毎に前記各分周カウンタをクリアする。

この方法によれば、複数のクロック夫々の位相関係が全て揃う時点即ちクロック分周比の最小公倍数をカウントした時点で各分周カウンタをクリアするので、各分周クロックの位相がずれても、正常な位相関係に戻すことができる。

本発明によれば、分周クロックの位相関係の同期を保つことが可能となり、多彩な分周比のクロックが必要なシステムにおいて、信頼性の高いシステムの構築が可能となる。そして、多種なクロックを使用することが可能となることにより、機器の高信頼性化、高機能化、省電力化が可能になる。

以下、本発明を実施するための好適な実施の形態について、図面を参照して詳細に説明する。

図１は、本発明の一実施の形態に係るクロック分周回路の概略構成を示すブロック図である。同図において、本実施の形態のクロック分周回路は、分周カウンタ１０−ａ〜１０−ｃを有する従来同様の回路構成に加えて、位相関係を一定にする必要がある分周クロックの各分周比の最小公倍数をカウントする最小公倍数カウンタ（リセット手段）１２と、この最小公倍数カウンタ１２によるクリアがかかる以前の位相ずれを発生させないためのフリップフロップ（同期化リセット手段）１３と、最小公倍数カウンタ１２の出力とフリップフロップ１３の出力とのＯＲ（論理和）をとるＯＲゲート１４とを備えている。

最小公倍数カウンタ１２は、最小公倍数をカウントする時点、つまり各分周クロックの位相関係が全て一致すべき時点で各分周カウンタ１０−ａ〜１０−ｃに定期的にクリアをかける。この動作により、分周クロックの位相ずれが起きた場合に位相ずれが修正され、各分周クロック間の位相関係を保つことが可能となる。

また、非同期リセットの解除タイミングずれによる各分周クロックの位相ずれに関しては、最小公倍数カウンタ１２によるクリアでも位相ずれを直すことも可能であるが、最小公倍数カウンタ１２によるクリアがかかる以前の位相ずれを発生させないために上述したフリップフロップ１３を備えている。このフリップフロップ１３で非同期リセットを同期化して、各分周カウンタ１０−ａ〜１０−ｃの同期リセットとして供給することにより位相ずれを防ぐようにしている。このフリップフロップ１３を設けることで、この出力と最小公倍数カウンタ１２の出力のＯＲをとるために上述したＯＲゲート１４を備えている。尚、ここでは、同期リセットと最小公倍数カウンタ出力を共に正論理としているいため、ＯＲゲートとしている。正論理でない場合はその限りではない。

図２は、本実施の形態のクロック分周回路の構成で、Ｍ＝２、Ｎ＝３、Ｌ＝６とした場合、つまり大元のクロックに対して２分周、３分周、６分周のクロックを生成する場合のタイミングを示す図である。同図では、６分周クロックを生成する分周カウンタ１０−ｃに入力されている非同期リセットの解除タイミングが他の２分周クロック，３分周クロックを生成する分周カウンタ１０−ａ，１０−ｂに入力されている非同期リセットより早く解除されるが、非同期リセットを同期化したクリア信号を各分周カウンタ１０−ａ〜１０−ｃに供給しているので、６分周クロックと２分周クロック、３分周クロックの間に位相差は生じていない。また、ノイズなど影響により、６分周クロックを生成する分周カウンタ１０−ｃが異常動作しても最小公倍数カウンタ１２からのクリア信号で、６分周クロックが他の２分周クロック、３分周クロックと位相関係が揃うべき時点でクリアされるので、６分周クロックは正常な動作に復帰し、２分周クロック、３分周クロックと位相が揃っている。

図３は、本発明を適用したクロック分周回路の具体例を示すブロック図である。同図に示す例では、このクロック分周回路は、５つのクロック分周バイナリーカウンタ２０−ａ〜２０−ｅから構成され、５７６ＭＨｚを大元のクロックとして、これから図４に示すように２，３，４，６，８，１２，１６，１８，２４，４８，９６，１４４の分周比で、２８８，１９２，１４４，９６，７２，４８，３６，３２，２４，１２，６，４ＭＨｚの分周クロックを生成している。

主カウンタ２０−ａは最小公倍数カウンタで、分周比の最小公倍数である２８８をカウントしてクリア信号を出力する。主カウンタ２０−ａは２，４，８，１６分周のカウンタとしての機能も兼ねている。この主カウンタ２０−ａからのクリア信号により、１２種類のクロックの位相関係が一定に保たれる。クロック分周バイナリーカウンタ２０−ａ，ｂ，ｃ，ｄ，ｅは減算カウンタで、各カウンタのビットをそのまま分周クロックとして出力している。これにより各分周クロックの立ち上がりエッジが同時に起こるような位相関係になっている。この例では非同期リセットの同期化は省略しているが、もちろん、省略しなくても良い。

このように本実施の形態のクロック分周回路によれば、位相関係を一定にする必要がある分周クロックの各分周比の最小公倍数をカウントする最小公倍数カウンタ１２を備え、この最小公倍数カウンタ１２が最小公倍数をカウントする時点（各分周クロックの位相関係が全て一致すべき時点）で各分周カウンタ１０−ａ〜１０−ｃに定期的にクリアをかけるので、各分周クロックの位相がずれても正常な位相関係に戻すことができ、各分周クロック間の位相関係を保つことが可能となる。

また、最小公倍数カウンタ１２によるクリアがかかる以前の位相ずれを発生させないためのフリップフロップ１３で非同期リセットを同期化して、各分周カウンタ１０−ａ〜１０−ｃの同期リセットとして供給するので、非同期リセットの解除タイミングずれに起因する位相ずれを防止することができる。

したがって、各分周クロックの位相関係の同期を保つことが可能となり、多彩な分周比のクロックが必要なシステムにおいて、信頼性の高いシステムの構築が可能となる。そして、多種なクロックを使用することが可能となることにより、機器の高信頼性化、高機能化、省電力化が可能になる。

本発明は、様々な分周比の分周クロックを位相関係がずれることなく生成することができるといった効果を有し、携帯電話、デジタルカメラ、テレビ受信機などの省電力化が必要なあらゆる電子機器向けのシステムＬＳＩのクロック供給部への適用が可能である。

本発明の一実施の形態に係るクロック分周回路の概略構成を示すブロック図 上記実施の形態のクロック分周回路の動作を説明するためのタイミング図 本発明を適用したクロック分周回路の具体例を示すブロック図 図３のクロック分周回路における各分周クロックの周波数、分周比及び分周比の素因数を示す図 従来のクロック分周回路の概略構成を示すブロック図 従来のクロック分周回路の正常動作を説明するためのタイミング図 従来のクロック分周回路の異常動作を説明するためのタイミング図 従来のクロック分周回路の異常動作を説明するためのタイミング図

符号の説明

１０−ａ、１０−ｂ、１０−ｃ 分周カウンタ
１２ 最小公倍数カウンタ
１３ フリップフロップ
１４ ＯＲゲート
２０−ａ、２０−ｂ、２０−ｃ、２０−ｄ、２０−ｅ クロック分周バイナリーカウンタ

Claims (4)

1. 分周比の異なる複数の分周カウンタを備え、周波数の異なる複数のクロックを生成するクロック分周回路において、
   前記複数のクロック夫々の位相関係が全て揃う時点で前記各分周カウンタをクリアするリセット手段を備えるクロック分周回路。
2. 前記リセット手段は、位相関係を揃わせる必要のある全てのクロック分周比の最小公倍数をカウントするカウンタである請求項１に記載のクロック分周回路。
3. 初期リセットとして非同期リセットの他に該非同期リセットを同期化して前記各分周カウンタに同期リセットとして入力する同期化リセット手段を備える請求項１又は２に記載のクロック分周回路。
4. 分周比の異なる複数の分周カウンタを備え、周波数の異なる複数のクロックを生成するクロック分周回路のクロック間位相ずれ防止方法において、
   前記各分周カウンタの分周比の最小公倍数をカウントする毎に前記各分周カウンタをクリアするクロック間位相ずれ防止方法。

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