JP2018129660A - 通信装置 - Google Patents
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Links
- 238000004891 communication Methods 0.000 title claims abstract description 25
- 230000000087 stabilizing effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 68
- 230000003287 optical effect Effects 0.000 description 58
- 238000000034 method Methods 0.000 description 26
- 238000000605 extraction Methods 0.000 description 14
- 238000012546 transfer Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 9
- 238000005070 sampling Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 101000577645 Homo sapiens Non-structural maintenance of chromosomes element 1 homolog Proteins 0.000 description 1
- 101001065830 Homo sapiens Protein LRATD1 Proteins 0.000 description 1
- 102100028884 Non-structural maintenance of chromosomes element 1 homolog Human genes 0.000 description 1
- 229910052792 caesium Inorganic materials 0.000 description 1
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】入力クロックに急激な位相変動が発生した場合でも、データの読み漏れや二重データ読み込みを未然に防止することが可能となる通信装置を提供する。【解決手段】NSE(通信装置)1はクロック受信部100、DP PLL部101、PG/DIS部102を有する。DP PLL部101は、周波数制御部103、DCXO104、出力位相制御部105を有する。出力位相制御部105は、前段装置から受信した受信クロックと、位相同期回路101の出力クロックとの間で位相差の比較を行う位相調整を行う。【選択図】図10
Description
通信装置に関する。
Synchronous Digital Hierarchy(SDH)システムは、ネットワーク全体での同期を前提としたデジタル多重システムであって、各装置(各SDH装置)に接続されるNetwork Synchronous Equipment(NSE:網同期装置)によりネットワークのクロック同期を行っている(下記の特許文献1を参照)。例えば、リングネットワークに接続するSDH装置においては、0系/1系の両系の伝送路からの伝送路クロックを再生(抽出)し、系を選択し、選択した系の伝送路クロックを自身(SDH装置)に接続するNSEへ渡す。NSEでは、渡されたクロックを高安定発信器に同期させて安定度の高いクロックに復元し、復元したクロックをSDH装置へ戻している。
選択された系の伝送路の異常やパッケージ(PKG)故障などによって再生された伝送路クロック(クロックパス)の切り替えが発生すると、NSEではSDH装置から受信したクロックの位相ジャンプ(位相変動)が発生する。位相変動が発生したとしても、SDH装置の光インタフェース盤には伝送路クロックから装置クロック(SDH装置内で使用するクロック)に乗せ換えるためのメモリが具備されている。このメモリにより、伝送路クロックと装置クロックの間でのクロック位相変動が許容されているため問題とはならない。このメモリは、例えばFIFO、ビットバッファ、Elastic Store(ES)などである。
しかし、複数回のクロック位相変動を繰り返し、クロック位相変動が許容範囲を超えると変動した位相を戻す(スリップする)ことで、データの読み漏れや二重データ読み込みが起こる問題がある。
そこで、本発明の1つの側面として、NSEへの入力クロックに急激な位相変動が発生した場合でも、データの読み漏れや二重データ読み込みを未然に防止することが可能となる。
態様の一例では、位相同期回路を有する通信装置であって、前段装置から受信した受信クロックと、前記位相同期回路の出力クロックとの間で位相調整を行う出力位相制御部を有する。
NSEへの入力クロックに急激な位相変動が発生した場合でも、データの読み漏れや二重データ読み込みを未然に防止することが可能となる。
以下、本発明を実施するための形態について図面を参照しながら説明する。
実施の形態の通信装置(NSE)は、前段装置から受信した受信クロック(入力2kHzクロック)と、位相同期回路の出力クロック(出力8kHzクロック)との間で位相調整を行う出力位相制御部を有する。前段装置とは例えばSDH装置(High Speed(HS)とも言う)であり、位相同期回路とは例えば後述するDP PLL11である。
上述した特許文献1の発明(以下、前提発明とも言う)は、位相比較結果を順次記憶する記憶手段と、記憶手段に記憶された所定期間毎の位相差を用いて電圧制御発振器に制御電圧を入力する演算処理手段を備えた位相同期回路についての発明である。実施の形態の通信装置と異なる点は、入力クロックの位相変動に対し、出力クロックの位相調整までは考慮していない点である。あくまでも電圧制御発振器への制御電圧の制御のために演算処理手段を用いることで、入力クロックと電圧制御発振器の位相同期を行うことを目的とするものである。
他にも位相同期回路に関する発明(特開2003−32107号公報)がある。この発明は伝送路データから抽出される入力クロックとVCXO(電圧制御発振器)から出力される出力クロックとを位相同期させる位相同期回路に関する発明である。具体的には、入力クロックと出力クロックとの位相差の変動量に基づきVCXOを制御する手段を備える位相同期回路についての発明である。実施の形態の通信装置との異なる点は、入力クロックの位相変動に対し、出力クロックの位相調整までは考慮していない点である。あくまでも入力クロックの位相変動に対しVCXOの周波数を制御することで、位相同期回路における入力クロックと出力クロックの位相差を同じにすることを目的とするものである。
以下では、まず前提発明の通信装置(位相同期回路を有するクロック同期装置)が配置されるネットワーク及びネットワーク内で発生する問題について説明する。なお、実施の形態の通信装置が配置されるネットワークも以下で説明するネットワークと基本的に同様であるため、実施の形態の通信装置が配置されるネットワークについての説明は省略する。
通信装置(NSE)は、ネットワーク内を同期化する(網同期する)ために必要な装置である。網同期するため、例えば図1に示すネットワーク内に主局(最上位局)10を置き、主局10は不図示の最上位からの高安定セシウム原子発振器に従属したクロックを従局11(11a、11b)に配信する。従局11はこのクロックのクロック周波数に合わせたクロックを生成して下位層の従局12(12a、12b、12j、12k)へ分配する。このような従属同期方式によってネットワーク内のすべての局の周波数を合わせる。
なお、図1には図2のHSは図示されていないが、実際には従局11や従局12の配下にHSが配置され、隣接するHS同士が後述する2つの光伝送路を利用してクロックやデータのやり取りを行っている。ネットワークの構成はこれに限定されるものではなく、他の構成であってもよい。
図2に示すように、主局10からのクロックは従局(NSE(M))11へ配信され、NSE11は配信されたクロックのクロック周波数に合わせたクロックを生成し、下位のHS20aへ分配する。NSE11はNSEのマスタ(M)を示し、NSE12(12aから12g)はNSE11のスレーブ(S:従属)を示している。なお、図2に示す(a)から(c)は図1に示す(a)から(c)にそれぞれ対応している。
このとき、ネットワークはリングネットワークであり2つの系統(0系及び1系)の光伝送路21、22があるため、NSE11はクロックをHS20aへ分配する際、光伝送路(0系)21と光伝送路(1系)22へクロックを伝送する。このときの両クロックは時間的には同期するクロックであるが位相が同期していないクロックである。
HS20aは2つの光伝送路21、22のクロックを受信すると、それぞれの光伝送路を用いてクロックを各HSを介してNSE12(12aから12g)へ伝送する。ここでは2つの光伝送路があるが、通常時(例えば、非異常時)は予め決められた優先度などに応じて1つの光伝送路(例えば、光伝送路21)を用いてクロックを伝送し、各HSに接続するNSE12(12aから12g)へクロックが渡される。
上記ネットワークにおいて、光伝送路又は経由するHSの要因により、HS間のクロックパスが異常となるとHS内でクロックパスの切り替えが発生する。例えばHS20bとHS20cの間のクロックパスが異常となって回線断が発生すると、HS20b内でクロックパスの切り替え(光伝送路21から光伝送路22への切り替え)が発生する。クロックパスの切り替えの際、伝送路抽出クロック(例えば、光伝送路21で伝送されるクロック)の断検出を行いクロックパスの切り替えを行う。
しかし、図3に示すように、回線断が発生してから断検出(クロック断検出)するまでのクロックに歯抜けが生じるため、HS20bからNSE12eに出力されるクロックの位相が急激に変動する場合がある。位相変動の1つの要因として、SDHシステム内に複数のNSEがある場合、ジッタ・ワンダによる定量的なクロック位相変動が生じるが、特にNSEが不安定な状態になった時に大きなクロック位相変動が生じる。位相変動がメモリの許容範囲を超えるとスリップし回線に瞬断が発生してしまう。
図3では、光伝送路21で抽出される抽出クロックと光伝送路22で抽出される抽出クロックのクロック位相がそれぞれ示されている。上述したように両クロックの位相は同期していない。また、図3では通常時に選択される光伝送路21のクロックの位相がクロックパス選択の位相として示されている。この位相は上記光伝送路21のクロック位相と同じである。
また、図3ではクロック盤出力、すなわち図4に示すHS20bのクロック盤44からNSE12eへの出力のクロック位相が示されている。HS20bの構成例については後述する。クロックパスの回線断が発生する前は、クロックパス選択のクロック位相を分周した位相が出力されている。クロック盤44の1/N分周48によって分周されているため、出力されるクロックの位相はクロックパス選択のクロック位相が間延びしたようになる。分周とは周波数を下げることを言う。
光伝送路21で回線断が発生するとクロックの伝送が停止されクロック抽出が行われない。そのため、光伝送路21の抽出クロックのクロック位相の出力はなくなる。一方、光伝送路22では回線断の影響はないため、光伝送路82の抽出クロックのクロック位相は回線断の発生後も出力される。
光伝送路21で回線断が発生し、回線断が検出されるとクロックパスの切り替え(光伝送路21から光伝送路22へ切り替え)が行われる。これにより、クロックパス選択のクロック位相は光伝送路22の抽出クロックのクロック位相となる。しかし、光伝送路21で回線断が発生してから回線断が検出されるまでの間はクロックパス選択のクロック位相に歯抜けが生じる。そのため、クロックパスの切り替え後のクロック盤出力のクロック位相は回線断の前と比べて急激な位相変動が発生する。
この急激な位相変動は、周波数の精度的には問題にならないが、NSE12eからクロック供給を受けているHS20bへのクロックにも位相変動が生じる。このクロック位相変動が繰り返され長い年月の間に蓄積されることで、最終的にはHS20bの光インタフェース盤において、メモリの許容範囲を越えてスリップし、データの読み漏れや二重データ読み込みなどによって回線が瞬断してしまう。なお、クロックの位相変動は回線断によるもの以外に、定期的に行われるシステムメンテナンスなどよる回線断によっても生じる。
実施の形態のNSEはデータの読み漏れや二重データ読み込みを未然に防止することを可能とするものであるが、実施の形態のNSEの詳細について説明する前にHSの構成及びHSに接続する上記前提発明の通信装置について説明する。以下で説明するHSは実施の形態のNSEに接続するHSでもある。以下ではHS20bを例にとって説明するが、他のHSも同様の構成であるため他のHSの構成については説明を省略する。
図4に示すように、HS20bは2つの伝送路、光伝送路(0系)21及び光伝送路(1系)22に接続されている。具体的には、それぞれの光伝送路は光インタフェース盤40(40a、40b)に接続されている。光インタフェース盤40aも光インタフェース盤40bも同様の構成であるため、光インタフェース盤40aのみについて説明する。
光インタフェース盤40aは、光モジュール41a、クロック抽出部42a、クロック乗換え部43aから構成されている。光モジュール41aは光伝送路21から受信した光信号を電気信号に変換するモジュールであり、変換後の電気信号をクロック抽出部42a及びクロック乗換え部43aへ出力する。
クロック抽出部42aは光モジュール41aによって変換された電気信号からクロック(伝送路クロック)を抽出する。
クロック乗換え部43aは光モジュール41aによって変換された電気信号に含まれる伝送路入力データ(書き込みデータ)をクロック乗換え部43a内のメモリ51に記録する。クロック乗換え部43aの詳細が図5に示されている。
また、クロック乗換え部43aはクロック抽出部42aによって抽出された伝送路クロック(光伝送路抽出クロック)と装置クロックの乗せ替えを行う。すなわち、図5に示すように、クロック乗換え部43aは、書き込み側/読み出し側位相監視部52による伝送路クロック監視結果に基づいて書き込みデータを任意の位相(書き込み位相)でメモリ51へ書き込む。書き込む際の書き込みクロックは光伝送路抽出クロックである。また、クロック乗換え部43aは、書き込み側/読み出し側位相監視部52による装置クロック監視結果に基づいてメモリ51に蓄積したデータを読み出し位相(書き込み位相から180度ずらした位相)でデータ(乗り換え後データ)を読み出す。読み出す際の読み出しクロックは装置クロックである。書き込み位相と読み込み位相を180度ずらすのは近接を避けるためである。
システムが正常であれば、書き込み位相と読み出し位相は180度の位相関係を保っているが、上記で説明したようにクロック位相変動が生じた場合、この位相関係が崩れ、最終的には書き込み位相と読み出し位相が近接し、スリップが発生する。
書き込み位相と読み出し位相の近接によるスリップの発生について図6を用いて説明する。回線断などによるクロックパスの切り替えが発生せずクロックの位相変動がない場合には通常時に示されるように、書き込みデータ(伝送路データ)は書き込み位相のある位相64を先頭にメモリ51に書き込まれる。すなわち、書き込みデータ(データ1からデータ8)のデータ1が伝送路クロックの位相64でメモリ51に書き込まれ、データ2からデータ8は順にメモリ51に書き込まれる。書き込みデータがメモリ51に書き込まれると、他の書き込みデータ(他のデータ1からデータ8)がある位相65を先頭に同様にしてメモリ111に書き込まれる。
一方、読み出しデータ(メモリ51に蓄積されたデータ)は読み出し位相のある位相66を先頭にデータをメモリ51から読み出す。すなわち、読み出しデータ(データ1からデータ8)のデータ1が装置クロックの位相66でメモリ51から読み出され、データ2からデータ8は順にメモリ51から読み出される。読み出しデータがメモリ51から読み出されると、他の読み出しデータ(他のデータ1からデータ8)がある位相67を先頭に同様にしてメモリ51から読み出される。このように、位相変動がない場合には書き込み位相と読み出し位相は180度の位相関係が保たれる。
しかし、クロックの位相変動が生じると、読み出し位相変動時に示されるように、データの読み出しのタイミング(位相66)が変動して書き込みのタイミング(位相65)に徐々に近づいてしまう。ここでは書き込みのタイミングは通常時と変わらないとする。この場合、通常時の読み出し位相の先頭の位相66が入力位相変動の繰り返しにより変動し、書き込みタイミング(位相65)に近接していく。これはNSE12eからHS20bへ供給されるクロックに位相変動が生じるためである。図6に示す読み出し位相変動時では、書き込みタイミング(位相65)と読み出しタイミング(位相66)がまさに重なろうとしている。
このように近接すると、位相近接時に示されるように、メモリ51の許容範囲を超えるため、読み出し位相は通常時の読み出し位相に強制的に位相制御される。この位相制御により読み出し位相が通常時の読み出し位相に戻されるため、データの欠落などが発生し、エラー(瞬断)が発生してしまう。
HSの構成の説明に戻る。
HS20bは光インタフェース盤40(40a、40b)以外にクロック盤44を有する。クロック盤44は、断検出部45(45a、45b)、カウント部46、クロックパス選択部47、1/N分周(器)48、クロック選択部49、(Phase Locked Loop)PLL50を有する。
断検出部45aは、クロック抽出部42aからの伝送路クロックの有無に基づいて光伝送路21の回線断が発生したか否かを検出する。また、断検出部45bは、クロック抽出部42bからの伝送路クロックの有無に基づいて光伝送路22の回線断が発生したか否かを検出する。
カウント部46は、断検出部45の検出結果に基づいて選択すべきクロックパスを決定する。例えば、クロック抽出部42aからの伝送路クロックが断検出部45aに届かない場合、断検出部45aは光伝送路21で回線断が発生したことを検出する。一方、クロック抽出部42bからの伝送路クロックが断検出部45bに届いている場合、断検出部45bは光伝送路22で回線断が発生したことを検出しない。カウント部46は、断検出部45aのみが回線断の検出をしたことにより、今まで使用していたクロックパス(光伝送路21)を他方のクロックパス(光伝送路22)に変更することを決定する。
クロックパス選択部47は、カウント部46によるクロックパスの選択決定に基づいて、抽出された伝送路クロックの選択を行う。例えば、カウント部46によってクロックパスが光伝送路22に選択された場合、クロックパス選択部47はクロック抽出部42bからの伝送路クロックを選択する。
1/N分周48は、クロックパス選択部47によって選択された伝送路クロックの分周を行い、例えば64kHzクロックに分周する。
クロック選択部49は、NSE12eからの出力クロックを受け取り、HS20b内で使用するクロックを選択する。
PLL50は、クロック選択部49によって選択されたクロックの周波数と同期したHS20b内で使用するクロック(装置クロック)を生成する。生成された装置クロックは光インタフェース盤40のクロック乗換え部43へ送られ、装置クロックに応じてメモリ51に蓄積されたデータが読み出される。なお、図4に示す各吹き出しの番号は図2に示す各吹き出しの番号にそれぞれ対応している。
以下では通信装置(NSE)について説明する。図7に示すように、NSE70はクロック受信部71、DP PLL部72、PG/DIS部73を有する。クロック受信部71はクロック受信71aと1/N分周71bをさらに有する。DP PLL部72は、周波数制御部73、Digitally-Controlled Oscillators(DCXO:デジタル制御発振器)74、1/N分周75をさらに有する。周波数制御部73は、位相比較部73a、カウント部73b、周波数制御(CPU)73c、D/A変換73d、1/N分周73eを有する。
クロック受信部71のクロック受信71aはHSから入力されるクロックを受信し、クロック受信部71の1/N分周71bはDP PLL部72で使用する2kHzクロックに分周する。
PG/DIS部73は、DP PLL部72からの出力8kHzクロックと同期した、HSで使用するクロックの生成及びHSへの分配を行う。
DP PLL部72は、クロック受信部71からのクロック(入力2kHz)を高安定発振器(DCXO74)に同期させ、入力2kHzとDCXO2kHzの位相差が一定になるように制御する。
具体的には、入力2kHzとDCXO2kHzの位相差を高速なDCXO74の出力クロックでカウント(サンプリング)し、前回のカウント値(位相差)と差分があった場合、周波数制御部73のD/A変換73dによってDCXO74の制御電圧を変化させる。DCXO74の周波数を変化させることでDCXO2kHzの位相を変化させ、同じ位相差になるように制御する。なお、入力の周波数の変動がない場合の制御によるDCXO74の周波数変動は偏りがなくDCXO74の出力周波数の差は小さいため、HSへの出力クロックの位相に影響はない。
一方、入力2kHzとDCXO2kHzの位相差が急激に変化(入力2kHzの位相ジャンプが発生)した場合も同様に、前回のカウント値(位相差)と今回のカウント値(位相差)の差分によりDCXO74の制御電圧を変化させる。制御電圧を変化させることでDCXO74の周波数を変化させ、周波数を早く又は遅くしDCXO2kHzの位相を変化させる。
より具体的には、DP PLL部72の周波数制御部73の位相比較部73aは、DP PLL部72への入力2kHzクロックと、DCXO74からの出力を1/N分周73eで分周したDCXO2kHzクロックとの位相を比較する。
カウント部73bは、位相比較した結果をサンプリングし、前回の位相差のサンプリング値(カウント値)と今回の位相差のサンプリング値の差分をとる。
周波数制御(CPU)73cは、DCXO74の電圧を制御するため、カウント部73bによる差分結果に基づいて周波数制御値を算出する。
D/A変換73dは、デジタル処理された周波数制御値をDCXO74の周波数制御用電圧にアナログ変換する。
DCXO74は、アナログ変換された周波数制御用電圧によりDCXO74の制御電圧を変化させ、DCXO74の周波数を変化させ、周波数を早く又は遅くしDCXO2kHzの位相を制御する。
1/N分周75は、DCXO74からの出力クロックを分周して8kHzクロックとしてPG/DIS部73へ出力する。
入力2kHzの位相ジャンプが発生した際の上記制御では、1回あたりに制御される位相は位相差よりも小さいため、位相差が大きいと複数回の位相制御を行う必要があり、DCXO74の出力周波数の変動時間が長くなる。DCXO74の出力周波数変動によりNSE70からHSへ供給するクロック位相も徐々に変動してしまっていた。これにより、HSにおいてスリップが生じてデータの読み漏れや二重データ読み込みが起こっていた。
NSE70の周波数制御部73における動作についてさらに説明する。図8の上段の図にはNSE70へ入力されるクロック(クロックパス入力)の位相、周波数制御部73の位相比較部133aへ入力される入力2kHzクロック及びDCXO2kHzクロックの位相などが示されている。
入力2KHzクロックはクロックパス入力を分周して生成されたものであるため、位相が間延びしたようになっている。一方、DCXO2kHzクロックはDCXO74の出力を分周して生成されたものであるため、入力2kHzクロックと同様に間延びした位相となっている。
位相比較出力は、両2kHzクロックの位相比較をして出力されたものであり、入力2kHzクロックの位相の変化点からDCXO2kHzクロックの位相の変化点までを出力している。
DCXO出力はDCXO74からの出力の位相を示しており、カウント出力では位相比較出力(変化点の終点)をDCXO出力でカウント(サンプリング)されたものが出力され、これはカウント部73bによって周波数制御部73へ出力される。
また、図8の下段の図にはクロックパス切り替えによって変動した位相を元の位相差に戻す処理が示されている。クロックパス切り替えが発生する前の入力2kHzの位相とDCXO2kHzの位相の差がNであるとする。また、入力2kHzの位相と1/N分周75からPG/DIS部73へ出力されるクロック(出力8kHz)の位相の差はNよりもさらに大きいとする。
この状況において、HSでクロックパスの切り替えが発生した場合、入力2kHzに位相変動が生じて位相がaずれたとする。このとき、クロックパスの切り替えが発生する前の前回の位相比較結果と比較して入力2kHzとDCXO2kHzの位相差を検出する。この場合、前回の位相差がNであったため、クロックパスが発生したことによる両クロックの位相差はN−aとなる。
このように、クロックパスの切り替えによってクロックパスの切り替え発生前の位相差Nがずれてしまうため、クロックパスの切り替え発生前の位相差Nに戻す処理が生じる。元の位相差Nに戻すための周波数制御が複数回(N回)行われる。
1回目の周波数制御では、位相差Nに戻すため入力2kHzとDCXO2kHzの位相差N−aに、DCXO74の制御(位相制御)による位相変動xを加える。ここでの位相変動xは1回あたりに変動可能な変動量である。DCXO74の周波数変化によって出力8kHzの位相も変動する。この場合の位相変動をyとする。
2回目の周波数制御でも同様に位相差Nに戻すように、入力2kHzとDCXO2kHzの位相差N−a+xにDCXO74の制御(位相制御)による位相変動xを加える。DCXO74の周波数変化によって出力8kHzの位相も変動し、トータルの位相変動をy2とする。
このような周波数制御を繰り返して、n回目の周波数制御において入力2kHzとDCXO2kHzの位相差がNに戻る。しかし、DCXO74の周波数を変化させたことにより出力8kHzの位相変動bが生じてしまう。
上述の位相制御フローを図9に示す。
周波数制御部73は入力2kHzとDCXO2kHzの位相差(位相差カウント値)Nに差異があるか否かを判断する(ステップS901)。すなわち、クロックパスの切り替えが発生したか否かを判断する。差異がある場合(S901でYes)、DCXO74の周波数を変化させて位相差Nに戻すための位相制御を行う(ステップS902)。すなわち、クロックパス切り替えの発生前の位相差Nに戻すように位相制御を行う。
周波数制御部73は入力2kHzとDCXO2kHzの位相差(位相差カウント値)Nに差異があるか否かを判断する(ステップS901)。すなわち、クロックパスの切り替えが発生したか否かを判断する。差異がある場合(S901でYes)、DCXO74の周波数を変化させて位相差Nに戻すための位相制御を行う(ステップS902)。すなわち、クロックパス切り替えの発生前の位相差Nに戻すように位相制御を行う。
NSE70では出力8kHzの位相変動が生じてしまうため、HSへ供給されるクロックに影響が出てスリップが生じてデータの読み漏れや二重データ読み込みが起こる。
そこで、実施の形態の通信装置(NSE)では、入力クロック(入力2kHz)と出力クロック(出力8kHz)の位相を比較することで出力クロックの位相変動をサンプリングし、出力クロックの位相を一定に保つよう出力クロックの位相制御を行う出力位相制御部を設けた。これにより、入力クロックの位相変動が出力クロックの位相に影響を与えないよう制御し、HSへの影響を極力回避する。
以下では、実施の形態の通信装置(NSE)の詳細について説明する。
(第1の実施の形態)
図10は第1及び第2の実施の形態のNSEの構成の概略図であり、図11は第1の実施の形態のNSEの構成を詳細に示した図である。図10に示すように、NSE1はクロック受信部100、DP PLL部101、PG/DIS部102を有する。DP PLL部101は、周波数制御部103、DCXO104、出力位相制御部105をさらに有する。クロック受信部100及びPG/DIS部102は基本的に前提発明のものと同様の機能を有する。
図10は第1及び第2の実施の形態のNSEの構成の概略図であり、図11は第1の実施の形態のNSEの構成を詳細に示した図である。図10に示すように、NSE1はクロック受信部100、DP PLL部101、PG/DIS部102を有する。DP PLL部101は、周波数制御部103、DCXO104、出力位相制御部105をさらに有する。クロック受信部100及びPG/DIS部102は基本的に前提発明のものと同様の機能を有する。
クロック受信部100は、図11に示すように、クロック受信100a、1/N分周100bをさらに有する。前提発明と同様、クロック受信100aはHSからのクロックを受信し、1/N分周100bはDP PLL部101で使用する2kHzクロック(入力2kHz)に分周する。
周波数制御部103は、図11に示すように、位相比較部103a、カウント部103b、周波数制御(CPU)103c、D/A変換103d、1/N分周103eをさらに有する。
出力位相制御部105は、図11に示すように、位相比較部(比較回路とも言う)105a、カウント部105b、1/N分周105c、周波数制御(CPU)103cをさらに有する。周波数制御(CPU)103cは周波数制御部103と重複した構成要素となっている。すなわち、周波数制御(CPU)103cは前提発明の周波数制御(CPU)73cの機能を有するとともに、本発明特有の機能を有する。
位相比較部103aは、クロック受信部100からの入力2kHzクロックと、DCXO104からの出力を1/N分周103eで分周したDCXO2kHzクロックとの位相を比較する。
カウント部103bは、位相比較した結果をサンプリングし、前回の位相差のサンプリング値(カウント値)と今回の位相差のサンプリング値の差分をとる。
周波数制御(CPU)103cは、DCXO104の電圧を制御するため、カウント部103bによる差分結果に基づいて周波数制御値を算出する。具体的には、周波数制御(CPU)103cは、カウント部103bによる差分がある場合にはDCXO104の電圧を制御するために周波数制御値を算出する。
また、周波数制御(CPU)103cは、クロック受信部100からの入力2kHzと、1/N分周105cからの出力8kHzとの位相比較結果(出力8kHzクロックの位相情報)をサンプリングした値(後述する位相差M)をカウント部105bから受け取り、保持する。
また、周波数制御(CPU)103cは、入力2kHzとDCXO2kHzの位相差の急激な位相変動(位相ジャンプ)の有無を判断する。
また、周波数制御(CPU)103cは、入力2kHzとDCXO2kHzの位相差の急激な位相変動があった場合、位相変動時の位相比較結果(例えば、後述する位相差M−a)をサンプリングする。周波数制御(CPU)103cは、位相変動時の位相比較結果(位相差M−a)と、入力2kHzとDCXO2kHzの位相差を位相変動前の位相差に戻した際の入力2kHzと出力8kHzの位相差(例えば、後述するM−a+b)とを比較する。そして、周波数制御(CPU)103cは位相変動時の位相比較結果に戻すよう制御を行う。すなわち、周波数制御(CPU)0は位相比較部105aの位相比較結果(位相差)に基づいて1/N分周105cの分周比を変化させるよう1/N分周15cを制御する。
D/A変換103dは、デジタル処理された周波数制御値をDCXO104の周波数制御用電圧にアナログ変換する。
1/N分周103eは、DCXO104からの出力を分周してDCXO2kHzを生成する。
DCXO104は、アナログ変換された周波数制御用電圧によりDCXO104の制御電圧を変化させ、DCXO104の周波数を変え、周波数を早く又は遅くして位相制御する。
位相比較部105aは、クロック受信部100からの入力2kHzと出力8kHzとの位相を比較する。
カウント部105bは、位相比較した結果をサンプリングし、位相比較結果(出力8kHzクロックの位相情報)をサンプリングした値を周波数制御(CPU)103cへ送出する。
1/N分周105cは、周波数制御(CPU)103cによる入力2kHzと出力8kHzの位相差(M−a+b)を位相変動時の位相比較結果(M−a)に戻す制御に基づいて、分周比を変化させてDCXO104からの出力の位相をずらす。
第1の実施の形態のNSEにおける位相制御方法について図12を用いて説明する。
位相比較部105aはDP PLL部101の出力8kHz(DCXO出力8kHz)クロックと入力2kHzクロックの位相を比較し、カウント部105bは比較結果(出力8kHzクロックの位相情報)をサンプリングした値(後述する位相差M)を周波数制御(CPU)103cへ送出する。入力2kHzクロックとDCXO104からの出力を分周したDCXO2kHzクロックとの位相差に大きな差異を検出した(位相ジャンプが発生した)場合、周波数制御(CPU)103cは位相変動時の位相の比較結果(出力8kHzクロックの位相情報)を保持(記憶)する。ここで保持される比較結果は例えば後述する位相差M−aである。そして、周波数制御(CPU)103cは前提発明で説明した処理、すなわち変動した入力2kHzとDCXO2kHzの位相差(例えばN−a)を元の位相差(例えばN)に戻す処理(通常の同期追従動作)を行う(図8を参照)。
DCXO制御完了後位相が安定した(通常の同期追従動作完了)後、周波数制御(CPU)103cは上記処理により変動した入力2kHzと出力8kHzの位相差を上記処理前の位相差(M−a)に戻す処理を行う。具体的には、周波数制御(CPU)103cはDCXO104の出力を8kHzへ1/N分周する1/N分周105cの分周比を数秒に1回微小変化(例えば、通常の分周比1/1250を1/1251や1/1249に変化)させる。
そして、HSのクロック受信に影響がないレベルで、出力8kHz位相を保持しておいた出力8kHzの位相へ徐々に戻していく。これにより、HSへの位相変動による影響を低減する。DCXO制御完了後位相が安定したとは、入力2kHzとDCXO2kHzの位相差がクロックパス切り替え発生前の位相差に戻ることを言う。
図12では、入力2kHzの位相、DCXO2kHzの位相、出力8kHzの位相がそれぞれ示されている。ここで、入力2kHzのクロックとDCXO2kHzのクロックの位相差はNであり、入力2kHzのクロックと出力8kHzのクロックとの位相差はMであるとする。これらの位相差は位相比較部103aや位相比較部105aの比較結果によってサンプリングされる。
HSでクロックパスの切り替えが発生すると、クロックパスの切り替えにより入力2kHzでは位相の変動が起き、このときの位相変動がaであるとする。これにより、入力2kHzとDCXO2kHzの位相差はN−aとなり、出力8kHzとの位相差はM−aとなる。出力8kHzとの位相差は位相比較部105aによる比較結果によってサンプルリングされる。
まず、入力2kHzとDCXO2kHzとの位相差をクロックパスの切り替えが発生する前の位相差Nに戻すため周波数制御を繰り返す。この周波数制御については前提発明の位相戻し処理(図8を参照)と同様であるため説明を省略する。
DCXO制御完了後位相が安定した、すなわち入力2kHzとDCXO2kHzとの位相差がクロックパスの切り替えが発生する前の位相差Nに戻ると、入力2kHzと出力8kHzの位相差を位相差に戻す位相制御が行われる。すなわち、入力2kHzと出力8kHzの位相差(M−a)+bを位相差M−aに戻すよう1/N分周の分周比を制御する。
この例では、n回の1/N分周比制御によって入力2kHzと出力8kHzの位相差をM−aに戻している。これにより、出力8kHzの位相制御も行われ、HSへの位相変動による影響を低減させることが可能となる。
第1の実施の形態のNSEにおける位相制御のフローについて図13を用いて説明する。まず、周波数制御部103は、入力2kHzクロックとDCXO104からの出力を分周した2kHzクロックとの位相差に大きな差異(急激な位相変動)を検出したか否かを判断する(ステップS1301)。急激な位相変動を検出しない場合(ステップS1301でNO)、入力2kHzとDCXO2kHzとの位相差がクロックパス切り替え前の位相差カウント値N(位相差N)と差異があるか否かを判断する(ステップS1302)。差異がない場合(ステップS1302でNO)、ステップS1301へ戻る。
一方、差異がある場合(ステップS1302でYES)、DCXO104の周波数を変化させて位相差Nになるよう位相制御を行う(ステップS1303)。ステップS1302の差異とは、クロックパスの切り替えによる差異ではなく、例えばNSE1が置かれた環境の変化などによる差異を言う。
急激な位相変動を検出した場合(ステップS1301でYES)、周波数制御部103は出力8kHzの位相の前回の値(位相差M−a)を保持する(ステップS1304)。前回の値は、入力2kHzと出力8kHzとの位相比較部105aによる位相比較結果によりサンプリングされる。入力2kHzとDCXO2kHzとの位相差がクロックパス切り替え前の位相差カウント値N(位相差N)と差異があるか否かを判断する(ステップS1305)。差異がある場合(ステップS1305でYES)、DCXO104の周波数を変化させて位相差がNになるよう位相制御を行う(ステップS1306)。
一方、差異がない場合(ステップS1305でNO)、すなわちDCXO制御完了後位相が安定した場合、分周比を制御し、入力2kHzと出力8kHzの位相差を保持していた位相値(位相差M−a)に徐々に戻す位相制御を行う(ステップS1307)。
(第2の実施の形態)
第2の実施の形態について説明する。第2の実施の形態のNSEの構成は図11に示す第1の実施の形態のNSEの構成と同様であるため、第2の実施の形態の説明では図11を用いるとともに、さらに図14、図15を用いて説明する。NSEの構成要素については第1の実施の形態と同様であるため、ここでは各構成要素の説明を省略する。
(第2の実施の形態)
第2の実施の形態について説明する。第2の実施の形態のNSEの構成は図11に示す第1の実施の形態のNSEの構成と同様であるため、第2の実施の形態の説明では図11を用いるとともに、さらに図14、図15を用いて説明する。NSEの構成要素については第1の実施の形態と同様であるため、ここでは各構成要素の説明を省略する。
第2の実施の形態のNSEにおける位相制御方法について図14を用いて説明する。
第2の実施の形態では、第1の実施の形態のように、出力8kHzの位相制御をDCXO制御完了後位相が安定した(通常の同期追従動作完了)後に実施するのではなく、通常の同期追従動作中に並行して出力8kHzの位相も制御する。すなわち、周波数制御(CPU)103cは、DCXO制御完了後位相の安定とともに、並行して出力8kHzの位相制御のために1/N分周105cの分周比を変化させる。これにより、HSへの位相変動による影響を低減する。
DP PLL部101の出力8kHzクロックと入力2kHzクロックの位相を比較し、比較結果(出力8kHzクロックの位相情報)をサンプリングした値(後述する位相差M)を周波数制御(CPU)103cに送出する。入力2kHzクロックとDCXO104からの出力を分周した2kHzクロックとの位相差に大きな差異を検出した(位相ジャンプが発生した)場合は、位相ジャンプ前(同期安定中)の出力8kHzクロックの位相情報(後述する位相差M−a)を保持する。そして、前提発明で説明した処理、すなわち変動した位相を元の位相に戻す処理(通常の同期追従動作)を行う(図8を参照)。
上記同期追従動作によりDCXO104の周波数が変化するため、出力8kHzの位相も先に保持した値(後述するM−a)から変化する。同期追従動作は連続するため、次の同期追従の制御時に1/N分周する1/N分周105cの分周比を微小変化させることで先に保持した値に戻す動作を行う。DCXO104の制御による追従動作中は、出力8kHzの位相を保持した値に合わせても再度位相変動してしまう。そのため、1/N分周105eへの制御も随時行うことで出力8kHzの位相の変動を抑えることにより、HSへの位相変動による影響を低減することが可能になる。
図14では入力2kHzの位相、DCXO2kHzの位相、出力8kHzの位相がそれぞれ示されている。ここで、入力2kHzのクロックとDCXO2kHzのクロックの位相差はNであり、入力2kHzのクロックと出力8kHzのクロックとの位相差はMであるとする。これらの位相差は位相比較部103aや位相比較部105aの比較によってサンプリングされる。
この状況において、HSでクロックパスの切り替えが発生すると、クロックパスの切り替えにより入力2kHzでは位相の変動が起き、その際の位相変動がaであるとする。これにより、入力2kHzとDCXO2kHzの位相差はN−aとなり、出力8kHzとの位相差はM−aとなる。出力8kHzとの位相差は位相比較部105aによる比較によってサンプルリングされる。
1回目の周波数制御では、入力2kHzとDCXO2kHzとの位相差をクロックパスの切り替えが発生する前の位相差Nに戻すためDCXO104の周波数を制御する。このときの位相変動はxである。一方で、DCXO104の周波数の変化により出力8kHzの位相がyだけ変動し、入力2kHzと出力8kHzとの位相差はM−a+yとなる。
2回目の周波数制御では、1回目の周波数制御と同様、入力2kHzとDCXO2kHzとの位相差をクロックパスの切り替えが発生する前の位相差Nに戻すためDCXO104の周波数を制御する。このときの位相変動はx2である。一方で、入力2kHzと出力8kHzとの位相差をM−aに戻すよう、1/N分周105eの分周比を制御する。この例では、周波数制御をn回行うことによって、入力2kHzとDCXO2kHzの位相差をNに戻し、入力2kHzと出力8kHzの位相差をM−aに戻している。
このように、入力2kHzと出力8kHzの位相差をM−aに戻す処理を、入力2kHzとDCXO2kHzの位相差をNに戻す処理と並行して行うことにより、出力8kHzの位相変動が少なくて済み、位相制御の時間を短縮することが可能となる。すなわち、入力2kHzとDCXO2kHzの位相差をNに戻す処理の時間内で入力2kHzと出力8kHzの位相差をM−aに戻す処理を完了させることが可能となる。
第2の実施の形態のNSEにおける位相制御のフローについて図15を用いて説明する。まず、入力2kHzとDCXO2kHzとの位相差がクロックパス切り替え前の位相差カウント値N(位相差N)と差異があるか否かを判断する(ステップS1501)。差異がない場合(ステップS1501でNO)、ステップS1501へ戻る。一方、差異がある場合(ステップS1501でYES)、DCXO104の周波数を変化させて位相差Nになるよう位相制御を行う(ステップS1502)。
また、差異がある場合(ステップS1501でYES)、入力2kHzと出力8kHzとの位相差がクロックパスの切り替え発生時の位相差カウント値(位相差M−a)と差異があるか否かを判断する(ステップS1503)。差異がある場合(ステップS1503でYES)、出力8kHzの分周比を変化させ位相差M−aになるよう位相制御を行う(ステップS1504)。
一方、差異がない場合(ステップS1503でNO)、入力2kHzとDCXO2kHzとの位相差が位相差カウント値N(位相差N)と差異があるか否かを判断する(ステップS1505)。入力2kHzとDCXO2kHzとの位相差がNになっていない場合には位相差をNにする追従動作が継続し、それに伴って出力8kHzの位相も再度位相変動してしまうため、位相差がNになるまで出力8kHzの位相制御を行う必要がある。差異がある場合(ステップS1505でYES)、ステップS1504へ戻る。
一方、差異がない場合(ステップS1505でNO)、入力2kHzとDCXO2kHzの位相差と、入力2kHzと出力8kHzの位相差がそれぞれ元に戻ったことにより位相制御を終了する。
上述したスリップが顧客システムなどで発生した場合、HS側で解析や調査を求められ、顧客信頼性低下を招き、信頼回復までに莫大な時間と労力を費やす。上記実施の形態のNSEでは、クロック位相変動を抑止し、スリップ事象を回避することが可能となる。
以上の実施形態に関して、更に以下の付記を開示する。
(付記1)位相同期回路を有する通信装置による位相制御方法であって、前段装置から受信した受信クロックと、前記位相同期回路の出力クロックとの間で位相調整を行う、
ことを特徴とする位相制御方法。
(付記2)前記受信クロックと前記出力クロックとの位相差を求める、
ことを特徴とする付記1に記載の位相制御方法。
(付記3)求められた前記位相差を記憶する、
ことを特徴とする付記2に記載の位相制御方法。
(付記4)前記位相差に基づいて、前記出力クロックを生成する分周回路の分周比を変化させる、
ことを特徴とする付記2又は3に記載の位相制御方法。
(付記5)前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させた後に、前記分周回路の分周比を変化させる、
ことを特徴とする付記4に記載の位相制御方法。
(付記6)前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させるとともに、並行して前記分周回路の分周比を変化させる、
ことを特徴とする付記4に記載の位相制御方法。
(付記1)位相同期回路を有する通信装置による位相制御方法であって、前段装置から受信した受信クロックと、前記位相同期回路の出力クロックとの間で位相調整を行う、
ことを特徴とする位相制御方法。
(付記2)前記受信クロックと前記出力クロックとの位相差を求める、
ことを特徴とする付記1に記載の位相制御方法。
(付記3)求められた前記位相差を記憶する、
ことを特徴とする付記2に記載の位相制御方法。
(付記4)前記位相差に基づいて、前記出力クロックを生成する分周回路の分周比を変化させる、
ことを特徴とする付記2又は3に記載の位相制御方法。
(付記5)前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させた後に、前記分周回路の分周比を変化させる、
ことを特徴とする付記4に記載の位相制御方法。
(付記6)前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させるとともに、並行して前記分周回路の分周比を変化させる、
ことを特徴とする付記4に記載の位相制御方法。
1 通信装置
10 主局
11(11a、11b) 従局
12(12a〜12g、12j、12k) 従局
20(20a、20b、20c) HS
21 光伝送路(0系)
22 光伝送路(1系)
40(40a、40b) 光インタフェース盤
41(41a、41b) 光モジュール
42(42a、42b) クロック抽出部
43(43a、43b) クロック乗換え部
44 クロック盤
45(45a、45b) 断検出部
46 カウント部
47 クロックパス選択部
48 1/N分周
49 クロック選択部
50 PLL
51 メモリ
52 書き込み側/読み出し側位相監視部
64、65、66 位相
70 NSE
71 クロック受信部
71a クロック受信
71b 1/N分周
72 DP PLL部
73 PG/DIS部
73a 位相比較部
73b カウント部
73c 周波数制御(CPU)
73d D/A変換
73e 1/N分周
74 DCXO
75 1/N分周
100 クロック受信部
100a クロック受信
100b 1/N分周
101 DP PLL部
102 PG/DIS部
103 周波数制御部
103a 位相比較部
103b カウント部
103c 周波数制御(CPU)
103d D/A変換
103e 1/N分周
104 DCXO
105 出力位相制御部
105a 位相比較部
105b カウント部
105c 1/N分周
10 主局
11(11a、11b) 従局
12(12a〜12g、12j、12k) 従局
20(20a、20b、20c) HS
21 光伝送路(0系)
22 光伝送路(1系)
40(40a、40b) 光インタフェース盤
41(41a、41b) 光モジュール
42(42a、42b) クロック抽出部
43(43a、43b) クロック乗換え部
44 クロック盤
45(45a、45b) 断検出部
46 カウント部
47 クロックパス選択部
48 1/N分周
49 クロック選択部
50 PLL
51 メモリ
52 書き込み側/読み出し側位相監視部
64、65、66 位相
70 NSE
71 クロック受信部
71a クロック受信
71b 1/N分周
72 DP PLL部
73 PG/DIS部
73a 位相比較部
73b カウント部
73c 周波数制御(CPU)
73d D/A変換
73e 1/N分周
74 DCXO
75 1/N分周
100 クロック受信部
100a クロック受信
100b 1/N分周
101 DP PLL部
102 PG/DIS部
103 周波数制御部
103a 位相比較部
103b カウント部
103c 周波数制御(CPU)
103d D/A変換
103e 1/N分周
104 DCXO
105 出力位相制御部
105a 位相比較部
105b カウント部
105c 1/N分周
Claims (6)
- 位相同期回路を有する通信装置であって、
前段装置から受信した受信クロックと、前記位相同期回路の出力クロックとの間で位相調整を行う出力位相制御部を有することを特徴とする通信装置。 - 前記出力位相制御部は、前記受信クロックと前記出力クロックとの位相差を求める比較回路を有することを特徴とする請求項1に記載の通信装置。
- 前記出力位相制御部は、前記比較回路によって求められた位相差を記憶することを特徴とする請求項2に記載の通信装置。
- 前記出力位相制御部は、前記位相差に基づいて前記出力クロックを生成する分周回路の分周比を変化させることを特徴とする請求項2又は3に記載の通信装置。
- 前記出力位相制御部は、前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させた後に、前記分周回路の分周比を変化させることを特徴とする請求項4に記載の通信装置。
- 前記出力位相制御部は、前記受信クロックと、前記位相同期回路の発振器からの発振器出力クロックとの位相差を安定させるとともに、並行して前記分周回路の分周比を変化させることを特徴とする請求項4に記載の通信装置。
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2017
- 2017-02-08 JP JP2017021141A patent/JP2018129660A/ja active Pending
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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