KR20010078195A - 최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로 - Google Patents

최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로 Download PDF

Info

Publication number
KR20010078195A
KR20010078195A KR1020010004520A KR20010004520A KR20010078195A KR 20010078195 A KR20010078195 A KR 20010078195A KR 1020010004520 A KR1020010004520 A KR 1020010004520A KR 20010004520 A KR20010004520 A KR 20010004520A KR 20010078195 A KR20010078195 A KR 20010078195A
Authority
KR
South Korea
Prior art keywords
output
signal
clock signal
circuit
clock
Prior art date
Application number
KR1020010004520A
Other languages
English (en)
Other versions
KR100418470B1 (ko
Inventor
토마스 하인
틸로 막스
파트릭 하이네
토르스텐 파르취
Original Assignee
추후제출
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후제출, 인피니언 테크놀로지스 아게 filed Critical 추후제출
Publication of KR20010078195A publication Critical patent/KR20010078195A/ko
Application granted granted Critical
Publication of KR100418470B1 publication Critical patent/KR100418470B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

DDR-SDRAM-메모리 칩에 있어서, 저장된 데이터를 적절한 순간에 데이터 트랙에 제공하기 위해, 매우 정확한 출력 클록 신호가 필요하다. 상기 신호는 대칭적 회로(1)에 의해 발생되고, 상기 회로는 멀티플렉서가 클록 비율 보상기에 통합됨으로써 출력 클록 신호를 최소 시간 내에 발생시킨다.

Description

최적의 신호 발생 시간에 출력 클록 신호를 발생시키기 위한 회로 {CIRCUIT FOR GENERATING OUTPUT-CLOCKSIGNAL AT OPTIMIZED SIGNAL GENERATING TIME}
본 발명은 메모리의 셀 필드의 출력부에 있는 출력 지연 장치로부터 데이터 트랙으로 데이터가 출력되는 시점을 제어하기 위한 로컬 출력 클록 신호를 발생시키기 위한 회로에 관한 것이다. 이 경우
- 상기 로컬 출력 클록 신호는 클록 비율 보상기 및 멀티플렉서에 의해 차동 입력 클록 신호 및 프로그램 가능한 전환 신호에 따라,
- 상기 데이터 트랙으로의 데이터의 출력이 데이터 트랙의 전체 클록 사이클 또는 그의 정수 부분과 동기화되는 방식으로 발생 가능하다.
메모리 칩은 일반적으로 데이터가 저장된 다수의 셀 필드 또는 셀 필드 스트립으로 이루어지고, 셀 필드는 다수의 제어 장치 및 데이터 트랙에 의해 메모리 칩의 입력부/출력부와 접속된다.
셀 필드에 데이터가 액세스되는 동안 발생되는 데이터 흐름을 조정하기 위해, 클록 신호가 사용된다. 상기 신호가 작동하고, 상기 신호는 셀 필드의 신호 입력부에 제공된 이후에, 전체 셀 필드를 통해, 활성화된 메모리 셀에 위치한 데이터가 판독되도록 하고, 셀 필드의 출력부에 제공되도록 하고, 여기로부터 상기 데이터가 데이터 트랙에 도달한다.
"Double-Data-Rate-Synchronous-Dynamic-Random-Access-Memory"-메모리 칩(동기 액세스 이중 데이터 레이트-메모리 칩), 짧은 DDR-SDRAM에 있어서, 클록 신호로서 차동 입력 클록 신호가 사용된다. 상기 신호는 절반 클록 사이클 주위로 서로 이동하는 동일한 주파수의 2 개의 클록으로 이루어진다.
데이터 충돌을 방지하기 위해, 셀 필드의 출력부에 제공된 데이터는 데이터 트랙의 클록과 동기화되어야하는 정확하게 규정된 출력 시점에서 데이터 트랙으로 출력되어야한다. 이 경우 데이터 트랙으로의 데이터 출력은 데이터 트랙의 전체 클록 사이클 또는 그의 정수 부분과 동기화될 수 있다. 액세스되어야 하는 개별 데이터는 셀 필드 내부의 이동된 장소에 저장되기 때문에, 상기 개별 데이터는 "전도된" 차례로, 너무 이르게 또는 너무 늦게 셀 필드의 출력부에 도달할 수 있다. 이 때문에, 특히 DDR-SDRAM 에 있어서 통상적으로 셀 필드의 출력부에 출력 지연 장치가 제공될 수 있고, 상기 장치는 도달되는 데이터가 올바르게 분류되도록하고, 정확하게 규정된 시점에서 데이터 트랙으로 출력되도록 한다. 상기 출력 지연 장치는 예컨대 공지된 시프트 레지스터에 의해 구현된다.
상기 출력 지연 장치에 의해 데이터 출력을 제어하기 위해, 특히 매우 정확한 출력 클록 신호가 필요하며, 상기 신호는 차동 입력 클록 신호의 2 개의 클록에 의해 국지적으로 출력 지연 장치에서 다시 발생된다. 상기 출력 클록 신호는 거의 50 %의 클록 비율을 가져야만 한다. 차동 클록의 하강 에지는 셀 필드를 통한 동작에 의해 "평탄화"되고, 즉 예리함 및 클록 효과가 상실되기 때문에, 상기 차동 입력 클록 신호는 그 자체로는 상기 목적에 있어서 부적합하다.
출력 클록 신호의 발생은 일반적으로 차동 입력 클록 신호의 에지 형태, 예컨대 "평탄화"될 문제가 발생하지 않고, 따라서 전체 클록 사이클과 예컨대 절반 클록 사이클용으로 알맞은 크기를 제공하는 상승 에지만 클록 비율 보상기에 영향을 미침으로써 이루어진다. 상기 보상기는 차동 입력 클록 신호의 2 개의 클록 신호의 2 개의 상승 에지로부터, 2 개의 클록 신호로 이루어진 출력 클록 신호를 발생시키고, 상기 출력 클록 신호는 예리한 상승 에지와 예리한 하강 에지에 의해 "최대" 클록 비율을 가진다. 즉 2 개의 클록 신호의 펄스가 최대로 넓어지지만, 서로 중첩되지는 않는다.
상기 출력 지연 장치가 가급적 유연하게 사용될 수 있기 위해, 상기 출력 지연 장치를 제어하는,클록 비율 보상기에 의해 발생된 출력 클록 신호는 프로그램 가능한 전환 신호를 통해, 임의의 클록 사이클 시간 동안 추가로 변경될 수 있다. 따라서 상기 전환 신호는 출력 클록 신호의 클록 레이트에 영향을 미치며, 가능한 출력 시점 중 어느 시점에서 상응하는 데이터(비트)가 출력되는지를 결정한다. 상기한 바와 같이, 가능한 출력 시점 자체는 차동 입력 클록 신호에 의해 결정된다.
상기 클록 비율 보상기에 의해 "추출된" 출력 클록 신호의 변경은 예컨대 하부에 접속된 멀티플렉서에 의해 이루어지고, 상기 멀티플렉서는 프로그램 가능한 전환 신호에 따라 출력 클록 신호의 2 개의 클록 신호의 신호 레벨을 임의로 교환한다.
상기 종래 기술의 단점은 클록 비율 보상기가 클록 비율 보상기 내부의 신호 전파 시간 차이에 의해, 2 개의 "추출된" 클록 신호를 클록 비율 보상기의 출력부에서 서로 전도시키지 않고, 추가로 작은 부품 주위로 서로 이동시키는데도 불구하고, 이것은 신호 중첩을 발생시키고, 따라서 데이터 출력시 문제를 야기할 수 있다는 것이다. 또한 클록 비율 보상기 및 멀티플렉서의 연속적인 접속은 출력 클록 신호가 "완성"될 때까지 상대적으로 많은 시간이 소요되게 하며, 이것은 데이터 트랙의 클록과의 동기화 문제를 야기할 수 있으며, 따라서 메모리의 최대 클록 주파수가 제한된다.
도 4 에 종래 기술에 따른 클록 비율 보상기가 도시된다 :
상승 에지가 예컨대 인버터(I) 및 게이트(G)로 이루어진 회로의 입력부(31)와 충돌한다면, 이로인해 발생되는 임펄스에 의해 노드(29)와 노드(30)는 고전압("H") 또는 저전압("L")으로 세팅된다. 그러나 AND-게이트의 출력부(28)에서부터 노드(30)까지의 신호는 노드(28)에서부터 노드(29)까지의 신호보다 더 많은 전파 시간을 필요로 한다. 따라서 노드(29 및 30)는 상이한 시점에서 세팅된다. 즉 이것은 신호 중첩을 발생시킨다.
상기 노드(29,30)는 통상적으로 멀티플렉서(MUX)와 접속되고(도 5 참조), 상기 멀티플렉서는 전환 신호(CLAT) 및 노드(29,30)의 각 상태("H" 또는 "L")에 따라 출력 클록 신호(DLLCLK 또는 bDLLCLK)를 공급한다.
본 발명의 목적은 전파 시간이 제한되는 단점을 제거한 회로를 제공하는 데 있다.
도 1 은 본 발명에 따른 회로의 실시예이고,
도 2 는 중첩되지 않은 차동 입력 클록 신호에 있어서 도 1 의 회로의 상이한 포인트에 대한 전압 값이고,
도 3 은 중첩되는 차동 입력 클록 신호에 있어서 도 1 의 회로의 상이한 포인트에 대한 전압 값이고,
도 4 는 종래 기술에 따른 클록 비율 보상기이고, 및
도 5 는 종래 기술에 따른 멀티플렉서를 도시한다.
*도면의 주요 부호에 대한 설명*
1 : 회로 2,3 : 대칭 브랜치
4,5,6,7 : 스위치 4a, 5a ,6a, 7a :신호 공급점
8,9 : 입력부 10,11 :출력부
12,13,26,27: 노드 18, 20 : 지지 부재 15,16,21,22,23 : 트랜지스터
상기 목적은 본 발명에 따라
- 클록 비율 보상기가 2 개의 결합된, 서로 대칭된 브랜치로 형성되고,
- 각각 적어도 2 개의 프로그램 가능한 신호 공급점을 가진 멀티플렉서가 상기 브랜치(2,3)에 통합되고, 상기 신호 공급점은 전환 신호에 따라 출력 클록 신호를 발생시키고, 스위치를 통해 회로의 출력부와 접속되고,
- 상기 스위치는 차동 입력 클록 신호에 따라 개방되거나 또는 폐쇄됨으로써 달성된다.
바람직한 개선예는 특히 종속항에 제시된다.
상기 클록 비율 보상기는 2 개의 서로 대칭된 브랜치로 형성된다. 회로의 2 개의 입력부 중 각 하나의 입력부는 2 개의 브랜치 중 하나와 접속된다. 상기 각 브랜치는 주기적으로 반복되고 2 개의 상으로 분할될 수 있는 작동 사이클을 가진다 : 출력 클록 신호 준비 위상 및 출력 클록 신호 출력 위상. 상기 2 개의 브랜치의 작동 상는 서로 보완적이다. 즉 제 1 브랜치가 출력 클록 신호 준비 위상에 위치하는 동안, 회로의 제 2 브랜치는 출력 클록 신호 출력 위상에 위치한다.
각 브랜치는 적어도 2 개의 신호 공급점을 포함하고, 상기 공급점은 각 하나의 스위치를 통해, 예컨대 전달 부재에 의해 구현되고, 회로의 출력부 중 하나와 접속된다. 출력 클록 신호 준비 위상에서 다음에 출력되는 출력 클록 신호는 2 개의 신호 공급점에서 각 브랜치의 전환 신호에 의해 준비되고, 스위치가 개방되고, 따라서 출력 클록 신호는 회로의 출력부에 도달할 수 없다. 차동 입력 클록 신호의 상승 에지에 의해 각 브랜치의 입력부에 도입되는 출력 클록 신호 출력 위상에서 스위치가 폐쇄되고, 따라서 선행된 출력 클록 신호 준비 위상에서 준비된 출력 클록 신호는 2 개의 출력부에 인가된다. 이후에 2 개의 스위치가 다시 폐쇄된다.
이 경우 상기 2 개의 브랜치는 제 1 브랜치에 의한 출력 신호의 출력이 제 2 브랜치의 신호 준비 위상의 개시를 야기하고 전환하는 방식으로 결합된다.
본 발명의 중요한 특징은 클록 비율 보상기에 신호 공급점이 제공되는 동안, 멀티플렉서의 기능이 상기 클록 비율 보상기에 의해 스스로 전달되는데 있다. 지금까지 종래의 기술에서 나타난 바와 같이, 소정의 출력 클록 신호를 얻기 위해 클록 비율 보상기에 의해 발생된 신호가 계속해서 멀티플렉서에 의해 조작될 필요가 없고, 소정의 출력 클록 신호는 하나의 프로세스에서만 발생된다. 이것은 클록 비율 보상기의 뒤에 접속된 멀티플렉서가 생략되는 장점을 가지며, 이로써 종래의 기술에서 필요한 멀티플렉서의 처리 시간이 생략된다. 이러한 시간 절약에 의해 재차 메모리 칩의 높은 클록 레이트가 구현될 수 있게 된다.
신호 공급점에 의해 발생될 수 있는, 전환 신호에 따라 프로그램 가능한 출력 클록 신호는 상승 에지의 도달시 즉시 지연되지 않고 출력부에 인가되기 위해, 차동 입력 클록 신호의 상승 에지가 회로의 브랜치의 상응하는 입력부에 영향을 미치기 전에 준비된다.
본 발명의 추가 장점은 대칭된 구조에 의해, 출력 클록 신호를 구성하는 2 개의 출력 클록 사이의 전파 시간 차이가 회로의 2 개의 출력부에서 발생하지 않는다는 점이다.
본 발명의 상기 특징 및 추가 특징 및 장점은 이어서 열거된 도면과 관련하여 더 자세히 설명된다.
도 1 은 본 발명에 따른 회로(1)의 매우 바람직한 실시예를 도시한다.
상기 회로(1)는 2 개의 서로 대칭된 브랜치(2 및 3)로 이루어지고, 상기 브랜치 중 각 브랜치는 (여기서는 예컨대 브랜치(2)가 제공된다) 입력부(8), 5 개의트랜지스터(15,16,21,22 및 23), 2 개의 신호 공급점(4a 및 5a), 각 하나의 전달 부재로 이루어진 2 개의 스위치(4 및 5), 각 2 개의 인버터로 이루어진 2 개의 지지 부재(18 및 20), 및 출력부(10)를 포함한다. 상기 부품은 도 1 에 도시된 방식으로 서로 접속된다.
이어서 상기 회로(1)의 동작이 더 자세히 기술되어야 한다. 이를 위해, 중첩된, 차동 입력 클록 신호에서 브랜치(2)의 전체 클록 사이클이 기술되고, 상기 클록 사이클은 4 개의 시점(t1 내지 t2)에 의해 특징 지워진다. 동일한 고찰이 중첩되지 않은, 차동 입력 클록 신호에 있어서도 해당된다(도 2 참조).
시점(t1)에서 노드(19)가 방전된다. 이것은 상기 노드(19)에 의해 제어되는 트랜지스터(15)가 도전되는 것을 의미한다. 이것은 재차 노드(12)가 충전되는 결과를 가져온다. 상기 시점(t1)에서 노드(14)도 마찬가지로 충전된다. 이것은 트랜지스터(16)가 도전되도록 하고, 이것은 재차 노드(13)가 접지를 통해 방전되는 결과를 가져온다.
충전된 노드(12)와 방전된 노드(13)로 이루어진 조합물은 스위치(4 및 5)가 차단시킨다. 상기 스위치(4 및 5)는 바람직하게 각각 하나의 p-채널-전계 효과 트랜지스터 및 하나의 n-채널-전계 효과 트랜지스터로 이루어진 전달 부재에 의해 구현된다. 상기 차단된 스위치(4,5)는 공급점(4a 또는 5a)에 의해 공급되는 신호(CLA0 (도 2,3, 각 행 1 과 비교) 또는 bCLA0)가 프로그램 가능한 전환 신호(CLAT)를 통해 발생되고, 상기 스위치(4,5)에 인가되고, 회로의 출력부(10 및 11)에는 도달할 수 없는 것을 제한한다. 상기 신호(bCLA0)는 CLA0 에 대해 반전된신호이다. 노드(17)의 신호는 이후에 최종적으로 지지 부재(18)에 의해 고정된다.
시점(t2)에서 노드(19)가 충전되고, 이것은 트랜지스터(15)가 차단되는 결과를 가져온다. 또한 상기 시점(t2)에서 노드(14)가 방전되고, 이것은 트랜지스터(16)가 마찬가지로 차단되는 결과를 가져온다. 이것은 전류 공급 회로의 2 개의 노드(12 및 13)가 트랜지스터(15) 또는 트랜지스터(23)를 통해 "분리"되는 것을 의미한다. 노드(12 및 13)에서 우세한 전압 값은 분리의 시점 이후에 최종적으로 지지부재(20)에 의해 고정된다.
시점(t3)에서 단 하나의 상승 에지만이 입력부(8)에 도달한다. 차동 입력 클록 신호가(phighDLCLK)(도 2,3, 각 행(2) 참조) 교체되고, 즉 그 값이 낮은 전압에서 높은 전압으로 교체된다. 이것은 트랜지스터(21)가 도전되는 결과를 가져온다. 트랜지스터(22)는 충전된 노드(19)에 의해 마찬가지로 도전되기 때문에, 노드(12)는 접지로 방전된다. 노드(14)는 방전되기 때문에, 트랜지스터(23)는 마찬가지로 도전되고, 입력부(8)를 통해 노드(13)의 충전을 야기한다. 방전되는 노드(12)와 충전되는 노드(13)로 이루어진 조합물은 2 개의 스위치(4 또는 5)가 도전되도록 하고, 준비된 신호(CLA0 또는 bCLA0)가 출력부(10 및 11)에 인가되도록 하고, 여기서 상기 신호는 출력 클록 신호(DLLCLK 또는 bDLLCLK)로서 감소될 수 있다(도 2,3 각 마지막 행 참조 ; 노드(19,14,13 및 12)의 신호 전파 시간은 도 2,3 에서 각 행(3 내지 6)에서 도시된다.)
시점(t4)에서 스위치(4)에 의해 출력부(10)에 공급된 신호(CLA0)는 지연 라인(24)을 통해 노드(25)에 도달한다. 상기 노드는 이로인해 충전되고, 이것은 트랜지스터(23)가 차단되고, 또한 트랜지스터(16)가 도전되는 결과를 가져온다. 이것은 노드(13)가 접지를 통해 방전되도록 한다. 다른 한편으로 노드(25)의 충전은 노드(19)가 방전되는 것을 야기한다. 이로인해, 재차 트랜지스터(22)가 차단되고, 트랜지스터(15)가 도전되는 결과가 초래된다. 이것은 재차 노드(12)가 충전되는 결과를 가져온다. 충전되는 노드(12)와 방전되는 노드(13)로 이루어진 조합물은 2 개의 스위치(4 및 5)가 차단되는 것을 야기한다.
따라서 전체 클록 사이클이 순환하고, 시점(t1)에 의해 규정된 상태가 다시 얻어진다.
노드(25)를 통한 브랜치(2)와 브랜치(3)의 결합은 노드(25)가 충전되는 경우, 2 개의 노드(26 또는 27)가 전류 공급 회로로부터 분리되는 것을 야기한다. 따라서 브랜치(2)의 상기 스위치(4 및 5)가 다시 차단되는 정확한 시점에서 도 1 하부의 브랜치(3)는 상승 에지가 입력부(9)에 도달할 경우, 2 개의 스위치(6 및 7)가 도전되도록 하고, 따라서 신호(bCLAO 또는 CLA0)가 2 개의 출력부(10 및 11)에 인가될 수 있다. 따라서 브랜치(2)의 준비 위상에서 소정의 출력 클록 신호의 출력은 브랜치(3)에 의해 전달될 수 있다. 이것은 소정의, 신호 전파 시간 또는 신호 발생 시간에 있어서 최적의 출력 클록 신호(DLLCLK 또는 bDLLCLK)를 발생시킨다.
도 2 및 도 3 에 나타난 바와 같이, 상기 출력 클록 신호(DLLCLK 또는 bDLLCLK)의 발생은 중첩되는 또한 중첩되지 않는 차동 입력 클록 신호의 경우에 모두 가능하다. 이것은 출력 클록 신호를 발생시키기 위해 차동 입력 클록신호(phighDLCLK 또는 plowDLCLK)의 상승 에지만 사용됨으로써 일어나는 결과이다.
본 발명의 목적에 따라 전파 시간이 제한되는 단점이 제거된 회로가 제공된다.

Claims (8)

  1. 메모리의 셀 필드의 출력부에 있는 출력 지연 장치로부터 데이터 트랙으로 데이터가 출력되는 시점을 제어하기 위한 로컬 출력 클록 신호를 발생시키기 위한 회로(1)로서,
    - 상기 로컬 출력 클록 신호는 클록 비율 보상기 및 멀티플렉서에 의해 차동 입력 클록 신호 및 프로그램 가능한 전환 신호에 따라,
    - 상기 데이터 트랙으로의 데이터 출력이 데이터 트랙의 전체 클록 사이클 또는 그의 정수 부분과 동기화되는 방식으로 발생 가능한 회로에 있어서,
    - 상기 클록 비율 보상기는 2 개의 결합된, 서로 대칭된 브랜치(2,3)로 형성되고,
    - 각각 적어도 2 개의 프로그램 가능한 신호 공급점(4a,5a,6a,7a)을 가진 멀티플렉서가 상기 브랜치(2,3)에 통합되고, 상기 신호 공급점은 전환 신호에 따라 출력 클록 신호를 발생시키고, 스위치(4,5,6,7)를 통해 상기 회로의 출력부(10,11)와 접속되고,
    - 상기 스위치(4,5,6,7)는 차동 입력 클록 신호에 따라 개방되거나 또는 폐쇄되는 것을 특징으로 하는 회로.
  2. 제 1 항에 있어서,
    상기 클록 비율 보상기의 각 대칭 브랜치(2,3)가 적어도 하나의입력부(8,9), 적어도 2 개의 신호 공급점(4a,5a,6a,7a), 적어도 2 개의 거기에 결합된 스위치(4,5,6,7), 적어도 2 개의 지지 부재(18,20) 및 적어도 하나의 입력부(10,11)로 이루어지는 것을 특징으로 하는 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스위치(4,5,6,7)가 각각 4 개의 단자를 포함하고,
    상기 단자 중 제 1 단자는 상기 출력부(10,11) 중 하나와 접속되고,
    상기 단자 중 제 2 단자는 상기 신호 공급점(4a,5a,6a,7a) 중 하나와 접속되고,
    상기 단자 중 나머지 2 개의 단자는 스위치를 제어하는 각 하나의 노드(12,13,26,27)와 접속되는 것을 특징으로 하는 회로.
  4. 제 1 항 또는 제 2 항에 있어서.
    상기 스위치(4,5,6,7)는 각각 하나의 p-채널-전계 효과 트랜지스터 및 하나의 n-채널-전계 효과 트랜지스터로 이루어지는 것을 특징으로 하는 회로.
  5. 제 3 항에 있어서,
    각각 상이한 브랜치(2,3)의 각 2 개의 스위치(4,5,6,7)가 동일한 출력부(10,11)와 접속되는 것을 특징으로 하는 회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    메모리가 SDRAM-칩(동기 액세스 기록-판독 메모리)으로 이루어지는 것을 특징으로 하는 회로.
  7. 제 6 항에 있어서,
    상기 SDRAM-칩이 DDR-SDRAM-칩 (동기 액세스 이중 데이터 레이트-기록-판독 메모리)인 것을 특징으로 하는 회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 로컬 출력 클록 신호는 데이터 트랙으로의 데이터 출력이 데이터 트랙의 전체 클록 사이클 또는 절반 클록 사이클과 동기화되는 방식으로 발생되는 것을 특징으로 하는 회로.
KR10-2001-0004520A 2000-01-31 2001-01-31 최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로 KR100418470B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10004108.6 2000-01-31
DE10004108A DE10004108C1 (de) 2000-01-31 2000-01-31 Schaltungsanordnung zur Generierung eines Ausgangs-Taktsignals mit optimierter Signalgenerierungszeit

Publications (2)

Publication Number Publication Date
KR20010078195A true KR20010078195A (ko) 2001-08-20
KR100418470B1 KR100418470B1 (ko) 2004-02-14

Family

ID=7629299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0004520A KR100418470B1 (ko) 2000-01-31 2001-01-31 최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로

Country Status (6)

Country Link
US (1) US6366527B2 (ko)
EP (1) EP1122738A1 (ko)
JP (1) JP3479045B2 (ko)
KR (1) KR100418470B1 (ko)
DE (1) DE10004108C1 (ko)
TW (1) TW517245B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873509B2 (en) 2002-05-13 2005-03-29 Infineon Technologies Ag Use of an on-die temperature sensing scheme for thermal protection of DRAMS
US6809914B2 (en) 2002-05-13 2004-10-26 Infineon Technologies Ag Use of DQ pins on a ram memory chip for a temperature sensing protocol
US6711091B1 (en) 2002-09-27 2004-03-23 Infineon Technologies Ag Indication of the system operation frequency to a DRAM during power-up
US6985400B2 (en) * 2002-09-30 2006-01-10 Infineon Technologies Ag On-die detection of the system operation frequency in a DRAM to adjust DRAM operations
US7177379B1 (en) 2003-04-29 2007-02-13 Advanced Micro Devices, Inc. DDR on-the-fly synchronization
CN115273926B (zh) * 2022-08-09 2024-05-17 长鑫存储技术有限公司 时钟输入电路及存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440515A (en) * 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
KR100216676B1 (ko) * 1996-06-29 1999-09-01 김영환 스트로브클럭신호 생성을 위한 장치를 갖는 동기식 반도체장치
US5810999A (en) 1996-11-27 1998-09-22 Fountainhead Technologies, Inc. Water strainer/purifier and method of using same
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US5923613A (en) * 1998-03-18 1999-07-13 Etron Technology, Inc. Latched type clock synchronizer with additional 180°-phase shift clock
KR100359157B1 (ko) * 1998-12-30 2003-01-24 주식회사 하이닉스반도체 라이트 명령어 레이턴시회로 및 그 제어방법

Also Published As

Publication number Publication date
KR100418470B1 (ko) 2004-02-14
EP1122738A1 (de) 2001-08-08
TW517245B (en) 2003-01-11
US6366527B2 (en) 2002-04-02
JP2001229675A (ja) 2001-08-24
JP3479045B2 (ja) 2003-12-15
US20010033523A1 (en) 2001-10-25
DE10004108C1 (de) 2001-08-09

Similar Documents

Publication Publication Date Title
KR100295674B1 (ko) 아날로그 혼용 디지탈 디엘엘
US5999030A (en) Flip-flop circuit
EP0668592B1 (en) Internal timing method and circuit for programmable memories
JPH06350416A (ja) デジタルデータ遅延回路
KR100525096B1 (ko) Ｄｌｌ 회로
KR20010078195A (ko) 최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로
US5896341A (en) Synchronous semiconductor memory circuit
KR20020055910A (ko) 반도체 메모리소자의 지연동기회로
US5355036A (en) Timed make-before-break circuit for analog switch control
KR100260556B1 (ko) 내부 클럭 발생회로
US20020021586A1 (en) Semiconductor memory device for providing margin of data setup time and data hold time of data terminal
KR100316184B1 (ko) 자동 프리차지 제어장치
JPH03191409A (ja) 出力制御回路
KR20030021429A (ko) 위상 분할 회로
JPS59221115A (ja) クロツク信号切換回路
KR950015047B1 (ko) 클럭 전환 회로
US20240192721A1 (en) System and a method for aligning a programmable clock or strobe
KR100279726B1 (ko) 내부 클럭 발생회로
JP2014511599A (ja) シフトレジスタ及び択一型シフトレジスタ
KR100282486B1 (ko) 반도체 장치의 클럭 발생 회로
KR100206725B1 (ko) 전력소모를 저감하기 위한 디지탈 지연 동기회로
KR19990015872A (ko) 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로
KR100228528B1 (ko) 동기형 반도체 메모리 장치의 전력소모를 저감하기 위한 디지탈 지연 동기회로
KR0147680B1 (ko) 클럭지연회로
KR100428688B1 (ko) 전원 전압에 따른 지연 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080128

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee