JP2006314108A - 制御可能な遅延デバイス - Google Patents

Abstract

【課題】動作に必要な回路素子の最大の負荷を従来技術よりも少なくし、かつ、鎖の長さに依存しないようにする。
【解決手段】直列接続されたｎ個の単向性遅延素子をそれぞれ有する２つの遅延鎖（ＫＦ，ＫＧ）は、電気信号の遅延を、回路入力部と少なくとも１つの回路出力部（ＹＧ）との間で制御できる。早い遅延素子（Ｆ；Ｇ）は、一定の遅延時間を有する能動素子である。第１鎖（Ｆ）の第１遅延素子（Ｆ１）の入力部は、回路入力部（Ｘ）に接続され、第１遅延鎖（ＫＦ）の各遅延素子（Ｆｉ）の出力部は、複数のスイッチ（ＳＧ１…ｎ）から成る第１グループのそれぞれ関連付けられたスイッチ（ＳＧｉ）を介して、第２遅延鎖（ＫＧ）の（ｎ−ｉ＋１）番目の遅延素子（Ｇｉ）の入力部に選択的に接続可能である。第２鎖（ＫＧ）の最後の遅延素子（Ｇ１）の出力部は、第１回路出力部（ＹＧ）に接続されている。
【選択図】図５

Description

発明の詳細な説明

本発明は、請求項１の前提部に基づいて電気信号の遅延を制御できる回路構造に関するものである。本発明の好ましい使用分野は、デジタル回路におけるクロック信号の制御可能な遅延であるが、この分野に制限されない。

既知の一般的に使用されている制御可能な遅延回路は、それぞれ一定の（および、多くの場合は、同じ）遅延時間の複数の遅延素子から成る鎖を有し、鎖のタップに接続されている選択装置を備えており、この選択装置は、それぞれ必要とされるタップを選択するため、および、タップを選択することによって、鎖にある必要な下位区画を、回路入力部と回路出力部との間に挿入するためのものである。したがって、入力部と出力部との間の有効な合計遅延は、選択された下位区画に配置されている遅延素子の遅延時間の合計に等しい。選択装置は、通常、選択されたタップの各々を選択的に接続することのできるスイッチングリンクを備え、このスイッチングリンクは、上記選択されたタップから共通の接続部に繋がっている。複数の既知の形態では、この共通の接続部は、回路の入力部であり、この入力部に、遅延される信号が入力される（送込み多重通信システム）。他の形態では、上記共通の接続部は、遅延された信号が取り出される出力部である（取出し多重通信システム）。１つの入力部から制御可能なように遅延された２つの信号を得るために、２つの出力部を有する形態も知られている。これらの信号は、相互に一定の量だけ時間的にシフトされている。この形態では、２つの選択デバイスが備えられており、これらのデバイスは、交互配置されており、同じ鎖のタップに対して交互に割り付けられている（送込み多重通信システムの場合）、または、これらのデバイスの各々は、並行して動作する２つの鎖の別々の鎖に割付られている（取出し多重通信システムの場合）。

従来技術の全てのこれらの実施形態は、添付の図１〜図４を参照して以下で非常に詳しく説明されるある種の欠点を有している。

図１は、送込み多重通信システムと単一の出力部とを有する既知の遅延回路を示す図である。

図２は、取出し多重通信システムと単一の出力部とを有する既知の遅延回路を示す図である。

図３は、送込み多重通信システムと２つの出力部とを有する既知の遅延回路を示す図である。

図４は、取出し多重通信システムと２つの出力部とを有する既知の遅延回路を示す図である。

全ての図において、同じまたは類似の素子にはそれぞれ同一の大文字の参照符号が付されている。これらの大文字の参照符号の後には、より正確に識別するための継続番号として数字または小文字が続いている。以下の説明では、小文字「ｉ」を、「任意の」数を表すものとして使用する。

図１に示す既知の形態の遅延回路は、多数の、つまり、ｎ個の同様の遅延素子Ａ１〜Ａｎから成る鎖Ｋを備えている。遅延素子Ａ１〜Ａｎは、直列接続されている。また、遅延素子Ａ１〜Ａｎの各々は、規定された一定の遅延時間（「初期遅延」）τ_Ｅを有する能動的な（つまり、非受動的な）単向性回路である。図に示す例では、ｎ＝６である。「単向性」および「能動的」の定義は、素子が、信号を一方向のみに伝送し、信号レベルが素子から素子へと鎖を通過するときに顕著に下がらないように、ドライバとしての役割を果たすことを意味している。したがって、図１の遅延素子Ａ１…ｎ（および、全てのほかの図の遅延素子）は、三角形の通常のドライバ符号によって表されており、三角形の形状の先鋭部が、出力部を示している。遅延される信号が、クロック信号やデジタル信号などのバイナリ信号である場合は、２つ（２つ以上の偶数）のそれぞれ直列接続されたインバータを、遅延素子Ａ１…ｎとして使用することが好ましい。

図１の遅延回路の入力接続部Ｘは、鎖Ｋの入力側に、すなわち、第１遅延素子Ａ１の入力部にある。鎖Ｋは、各素子Ａ１…ｎの各々の出力部に、タップを備えている。このタップを、出力接続部Ｙに選択的に接続することができる。この目的のために、素子Ａ１…ｎの出力部のタップの各々に１つずつ、合計ｎ個のスイッチングリンクＳＡ１…ｎが備えられている。これらのスイッチングリンクの各々を、関連付けられた制御信号によって導電（「接続」）または遮断することができる。スイッチングリンクは、見やすいように、機械的な線路開閉器のように象徴的に記載されている。実際は、スイッチングリンクは、電子的なスイッチであり、例えば電界効果トランジスタ（好ましくはＭＯＳＦＥＴ）の形状である。図１では、全て同じように構成されている全てのスイッチＳＡ１…ｎの代表として、スイッチＳＡ１の対応する形態を詳しく示す。図示した電界効果トランジスタＦＥＴは、ソース拡散Ｓとドレイン拡散Ｄとの間のチャネルを用いて、該スイッチングリンクを形成している。このリンクは、ＦＥＴのゲートＧに印加されたバイナリ制御信号０／１がバイナリ値「０」を有している場合は、遮断され（非伝導「０状態」）、制御信号がバイナリ値「１」を有している場合は、伝導（接続「１状態」）する。

図１の遅延回路を動作させるには、ｎ個のスイッチングリンクＳＡ１…ｎのうち常にたった１つだけを接続し、入力接続部Ｘから出力接続部Ｙまでの合計遅延τ_Ｙを、対応するスイッチングリンクの選択により決定する。一般的に、ｉ番目のスイッチングリンクＳＡｉを接続する、ということは、入力信号が入力部Ｘから出力部Ｙまでにｉ個の遅延素子（つまり、素子Ａ１…ｉ）を通過する、ということに該当する。各接続線とスイッチングリンクとを介した遅延時間が取るに足らないほど短い理想的な場合は、合計遅延τ_Ｙの値はｉ＊τ_Ｅとなる（記号＊は、ここでは、および、以下の文章では、乗算の演算子を意味する）。しかしながら、実際には、以下のような問題の生じる可能性がある。

第１の問題は、ライン遅延である。このライン遅延は、実際には、多くの場合、重大なものであり、遅延回路の調節が著しく不正確になる可能性がある。これらの遅延の時間定数は、それぞれ導通したスイッチングリンクの実効的な抵抗値であって、鎖Ｋの関連付けられたタップと回路出力部との間の線の長さの電気容量によって乗算される。マルチプレクサの設定が異なる場合は遅延される信号の通過する線の長さが異なる、ということは、図１の回路構造では回避しにくいことなので、合計遅延τ_Ｙに対するライン遅延の影響は、設定毎に異なる。したがって、合計遅延は、ＸからＹまでの間に信号が通過する遅延素子の数に対して線形的に変化しない。すなわち、制御特性（ｉの関数としてのτ_Ｙ）は、非線形的である。このことは、多くのアプリケーションに対しては望ましくない。線形性を生成するためには、多大な努力によって、例えば、鎖Ｋにおける遅延素子Ａ１…ｎの遅延時間が様々に異なるようにトリミングすることによって、または、追加の遅延素子を配線システムに挿入しトリミングすることによって、遅延回路を調整する必要がある。これを行うには、遅延回路を完成後に測定するしかない。

第２の問題は、その都度導通したスイッチングリンクＳＡｉを介して関連付けられた遅延素子Ａｉによって駆動される必要のある合計負荷である。出力接続部Ｙにおける外部出力負荷とは別に、この合計負荷は、複数の内部負荷成分を含んでいる。複数の内部負荷成分とは、すなわち、第１に、後続の遅延素子Ａｉ＋１の入力インピーダンス、第２に、導通しているスイッチングリンクＳＡｉの寄生容量、第３に、スイッチングリンクＳＡ１…ｎと出力接続部Ｙとの間の配線システム全体の電気容量、そして、第４に、この配線システムに接続されている全ての他の（導通していない）スイッチングリンクの端部において有効な全ての寄生容量である。電界効果トランジスタが使用されている場合は、上記寄生スイッチ容量は、主に、ソース拡散ＳとバルクＢ（基板）との間の容量Ｃ_ＳＢ、および、ドレイン拡散ＤとバルクＢとの間の容量Ｃ_ＤＢである。これらの容量は、図１に示すＦＥＴに記載されている。

当然、上記合計負荷は、遅延鎖Ｋの長さとともに、すなわち、遅延素子の数ｎとともに増大し、いずれは、負荷が個々の遅延素子Ａｉに対して大きくなりすぎてしまう。したがって、鎖の最大の長さを制限する必要がある。このことは、欠点である。なぜなら、結果として、設定可能な最大の遅延が制限されるからである。これを回避する１つの方法は、鎖をさらに分割して複数の区画にすることである。複数の区画の各々を、別々のマルチプレクサで操作する。次に、複数の区画は、増幅器をそれぞれ挿入することにより、１つまたは複数の他のマルチプレクサレベルを介して、ツリー状回路にまとめられる。この段階的な多重化の他の欠点は、回路コストが高いということ以外に、段階的にすること自体で追加のライン遅延が生じてしまい、その結果、調節可能な遅延の最小の値が比較的大きくなってしまう点である。さらに、上記追加の遅延は、信号が通過する遅延素子の数の線形的な関数ではない。その結果、制御特性を線形化するために、上記のような調整の努力が増える。

遅延回路が、図２に示すような送込み多重通信システムによる動作のために設計されている場合は、同様の問題が生じる。図２の構造では、遅延鎖Ｋにある各遅延素子Ａｉの前に、スイッチＳＡｉが設けられている。このスイッチＳＡｉを選択的に動作させて、該遅延素子の入力部を入力接続部Ｘに接続することができる。このような接続が確立されている場合は、鎖にある先行する遅延素子Ａ（ｉ−１）の出力部を、入力接続部Ｘから効率的に切断することが好ましい。このことは、例えば、図２に対応するスイッチ記号によって示されているように、スイッチを切り替えスイッチ（２：１マルチプレクサ）として構成することにより行える。各スイッチＳＡｉは、バイナリ制御信号０／１によって２つの状態の間を切り替えられ、該遅延素子Ａｉの入力部を、接続「１」（スイッチの「１状態」）を介して、入力接続部Ｘに接続し、または、該遅延素子Ａｉの入力部を、接続「０」（スイッチの「０」状態）を介して、先行する遅延素子Ａ（ｉ−１）の出力部に接続する。第１遅延素子Ａ１に先行するスイッチＳＡ１の「０」接続は使用されないままである。

図２の遅延回路にあるスイッチＳＡ１…ｎも、その接続に影響を及ぼす寄生容量を有している。これらのスイッチは、全て同じように構成されている全てのスイッチＳＡ１…ｎの代表として図２のスイッチＳＡ２について詳しく示すように、ＦＥＴとして形成されていてもよい。電界効果トランジスタＦＥＴ１のチャネルは、後続の遅延素子の入力部に対する「１」接続部からのスイッチングリンクを形成し、バイナリ制御信号０／１がバイナリ値「１」を有している場合は導通する。電界効果トランジスタＦＥＴ０のチャネルは、後続の遅延素子の入力部に対する「０」接続部からのスイッチングリンクを形成し、バイナリ制御信号０／１がバイナリ値「０」を有している場合は導通する。

図２の回路の動作では、常にスイッチＳＡ１…ｎのたった１つだけを１状態に設定する。したがって、遅延される信号は、入力接続部Ｘから関連付けられた遅延素子の入力部まで通過し、次に、鎖Ｋの残りの部分を出力接続部Ｙまで通過する。出力接続部Ｙは、最後の遅延素子Ａｎの出力部に位置し、出力接続部Ｙに、（ｎ−ｉ＋１）＊τ_Ｅだけ遅延された信号を取出すことができる。

ここで、入力信号は、スイッチＳＡ１…ｎの「１」接続部における寄生容量の合計と、入力接続部Ｘおよびこれらのスイッチの間の配線システム全体のインピーダンスとから成る負荷に引きずり込まれてしまうに違いない。鎖が非常に長いので、大量の電力を有するドライバが必要である。多くの環境では、このようなドライバは実用的でない。その結果、実際には、鎖の最大の長さを制限する必要がある。ライン遅延に関しては、図１の回路構造で生じた問題と同じ問題が生じる。

既に記載の通り、上記のようなタイプの制御可能な遅延回路を、以下のように拡張することも知られている。一定の時間スケールだけ相互にシフトされた２つの入力信号のバージョン、つまり、制御可能な遅延時間の「早い」バージョンと、早いバージョンよりも一定の時間スケールτ_Ｅだけ遅れて現れる「遅い」バージョンとを、２つの出力端子から取り出すことができるように拡張することも知られている。このような遅延回路は、他のものと共に、ＤＬＬ（遅延ロックループ）において、特にバイナリクロック信号の時間シフトを制御するために使用される。このようなクロック信号は、通常、パルスシーケンスから成り、パルスシーケンスの立ち上がりエッジまたは立下りエッジは、所定の閾値に達する度にクロックサイクルを決定する。クロックエッジのτ_Ｅだけ遅延された遅いバージョンをこのエッジの早いバージョンに重み付けして適切なミキサーで重ね合わせることによって、早いバージョンと遅いバージョンとの間の時間間隔の範囲内の時間で閾値に達するクロックエッジを結果的に得ることができる。この時間は、ミキサーによって相対的な重み付けを制御することにより、制御されている。

図３に、クロック信号の上記の早いバージョンおよび遅いバージョンを入力端に供給するための制御可能な遅延回路の第１の既知の形態を示す。この回路は、取出し多重通信システムによって動作する。また、この回路と図１の回路との相違点は、単一の出力接続部Ｙの代わりに、２つの出力接続部Ｙａ・Ｙｂが備えられている点である。２つ目毎の遅延素子Ａ２，Ａ４，…（全ての偶数の素子）の出力部における遅延鎖Ｋのタップは、関連づけられたスイッチングリンクＳＡｂ１，ＳＡｂ２，…を介して、第２出力接続部Ｙｂに接続されており、その他の遅延素子Ａ１，Ａ３，…（全ての奇数の素子）の出力部におけるタップは、関連付けられたスイッチングリンクＳＡａ１，ＳＡａ２，…を介して、出力接続部Ｙａに接続されている。一対のスイッチＳＡａｉ・ＳＡｂｉをそれぞれ選択的に導通させることにより、入力接続部Ｘに印加されるクロック信号は、出力接続部Ｙｂには２ｉ＊τ_Ｅだけ遅延された「遅い」クロックとして現れ、出力接続部Ｙａには（２ｉ−１）＊τ_Ｅだけ遅延された「早い」クロックとして現れる。

図４に、クロック信号の早いバージョンと遅いバージョンとを入力端に供給するように制御可能な遅延回路の既知の形態を示す。この回路は、図２の回路に類似した送込み多重通信システムによって動作するが、２つの遅延鎖Ｋａ・Ｋｂを備えている。２つの遅延鎖Ｋａ・Ｋｂの各々は、別々の出力接続部Ｙａ・Ｙｂにそれぞれ接続されている。鎖Ｋｂは、ｎ個の遅延素子Ｂ１…ｎを備え、素子Ｂ１，Ｂ３，…（つまり、全ての奇数の素子）の入力部は、関連付けられたスイッチＳＢ１，ＳＢ３，…を介して、入力接続部Ｘに選択的に接続可能である。鎖Ｋａは、ｎ−１個の遅延素子Ａ１…（ｎ−１）を備え、素子Ａ１，Ａ３，…（つまり、全ての奇数の素子）の入力部は、関連付けられたスイッチＳＡ１，ＳＡ３，…を介して、入力接続部Ｘに選択的に接続可能である。一対のスイッチＳＢｉ・ＳＡｉをそれぞれ１状態に選択的に切り替えることにより、入力接続部Ｘに印加されるクロック信号は、出力接続部Ｙｂには（ｎ−２ｉ＋２）＊τ_Ｅだけ遅延された「遅い」クロックとして現れ、出力接続部Ｙａには１τ_Ｅだけ少なく（ｎ−２ｉ＋１）＊τ_Ｅだけ遅延された「早い」クロックとして現れる。

図３および図４の既知の早い／遅い遅延回路では、図１および図２の既知の回路について上記で説明したのと同じ結果になってしまう。すなわち、従来技術では、遅延鎖が長くなる場合、個々の回路区画における負荷と、さらに、そのつど設定される遅延の不正確さとが大きくなる。図４のような変化形の他の欠点は、比較的多数の遅延素子が必要である、つまり、１τ_Ｅからｎ＊τ_Ｅまでの遅延の制御範囲に対して合計２＊ｎ−１個の遅延素子が必要である、という点である。

本発明の目的は、タップされた遅延鎖によって動作する制御可能な遅延回路を、動作に必要な回路素子の最大の負荷を従来技術よりも少なくし、かつ、鎖の長さに依存しないようにして構成することである。本発明によれば、この目的は、請求項１の特徴によって達成される。

したがって、本発明は、電気信号の遅延を回路入力部と少なくとも１つの回路出力部との間で制御できる回路構造として実施されており、この回路構造は、直列接続されたｎ個の単向性遅延素子を含む第１遅延鎖を備え、この単向性遅延素子の各々は、一定の遅延時間を有する能動回路であり、第１遅延素子の入力部は、回路入力部に接続されており、各遅延素子の出力部は、複数のスイッチかならなる第１グループの個々に関連付けられたスイッチを介して、第１回路出力部につながる順方向回路に選択的に接続可能である。本発明によれば、順方向回路は、第２遅延鎖を備え、この第２遅延鎖は、第１回路出力部につながっており、直列接続されたｎ個の単向性遅延素子を備えている。この単向性遅延素子の各々は、一定の遅延時間を有する能動回路である。第１遅延素子の各遅延素子の出力部は、複数のスイッチから成る第１グループのそれぞれ関連付けられたスイッチを介して、第２遅延鎖（ＫＧ）の（ｎ−ｉ＋１）番目の遅延素子（Ｇｉ）の入力部に選択的に接続可能である。なお、ｉ＝１…ｎは、第１遅延鎖（ＫＦ）の遅延素子の順序数である。

本発明の２つの遅延鎖を使用する場合、既存のスイッチを選択的に制御することにより、対になった遅延素子を、回路入力部と回路出力部との間に、任意の数だけ直列に挿入できる。各素子への負荷、および、回路入力部における合計負荷とは、低いままであり、遅延素子の長さには依存していない。したがって、鎖を任意の長さにすることができ、しかも、負荷の問題は生じない。

本発明の有利な形態は、従属請求項に記載されている。関連付けられたスイッチを有する第３遅延鎖を追加することにより、制御可能なように遅延された早いバージョンと、回路入力部に入力された信号よりも一定の時間スケールだけ遅延されたバージョンとを簡単に得ることができる。この構成では、遅延のｎ段の制御範囲に対して必要な遅延素子はたった３ｎ／２個である。

以下の文章では、図５および図６を参照して本発明の実施例について詳しく説明する。

図５は、単一の出力部を有する本発明の遅延回路の一実施形態を示す図である。

図６は、入力信号の制御可能な早い遅延と遅い遅延とに対して２つの出力部を有する本発明の遅延回路を示す図である。

図５および図６では、本発明の遅延回路にあるスイッチと遅延素子とは、図２および図４と同じ符号で表されており、図２から図４について説明してきたのと同じようにそれぞれ構成されている。

図５の回路は、直列なｎ個の遅延素子Ｆ１…ｎを有する第１遅延鎖ＫＦを備えている。遅延素子Ｆ１…ｎの各々は、一定の遅延時間τ_Ｅを有する双方向性能動素子である。ここに示す例では、ｎ＝５である。上記鎖ＫＦの第１遅延素子Ｆ１の入力部は、遅延される信号の印加される回路入力部Ｘに接続されている。

さらに、直列なｎ個の遅延素子Ｇｎ…１を有する第２遅延鎖ＫＧが備えられている。遅延素子Ｇｎ…１の各々は、一定の遅延時間τ_Ｅを有する双方向性能動素子である。図５および以下の説明の文章では、第２鎖ＫＧの遅延素子Ｇｎ…１は、自然な順序の順序数とは逆の降順で番号が付されている、すなわち、第１素子がＧｎで表されており、ｎ番目の素子がＧ１で表されている（したがって、Ｇｉは、遅延鎖ＫＧの（ｎ−ｉ＋１）番目の遅延素子を表している）。鎖ＫＧの最後の遅延素子の出力部は、回路出力部ＹＧに接続されている。

第２遅延鎖ＫＧでは、複数のスイッチから成るグループが備えられており、このグループは、ｎ個のスイッチＳＧ１…ｎを含んでいる。図示した実施例では、このグループの各スイッチＳＧｉは、切り替えスイッチとして構成されている。この切り替えスイッチは、２つの状態、つまり０状態と、１状態との間を切り替えることができる。０状態では、第２鎖ＫＧの個々に関連付けられた遅延素子Ｇｉの入力部が、この鎖の（もしあれば）先行する遅延素子Ｇ（ｉ＋１）の出力部に接続される。１状態では、第２鎖ＫＧの個々に関連付けられた遅延素子Ｇｉの入力部が、第１鎖ＦＧの個々に関連付けられた遅延素子Ｆｉの出力部に接続される。

所望の遅延時間τ_ＹＧを回路入力部Ｘと回路出力部ＹＧとの間で設定するためには、複数のスイッチＳＧ１…ｎのたった１つのスイッチＳＧｉだけをその都度選択して１状態に切り替える。一方、その他のスイッチは０状態のままである。一般的に言えば、鎖ＫＧの（ｎ−ｉ＋１）番目の入力部のスイッチＳＧｉが１状態の場合は、回路入力部Ｘに印加された信号は、第１鎖ＫＦの最初のｉ個の遅延素子Ｆ１…ｉを通過し、次に、スイッチＳＧｉを通過し、そして、第２遅延鎖ＫＧの最後のｉ個の遅延素子を通過した後に回路出力部ＹＧに現れる。スイッチＳＧｉの遅延時間をτ_Ｓとし、鎖ＫＦに対する接続線の遅延時間をτ_Ｑｉとすると、合計遅延は、
τ_ＹＧ＝２ｉ＊τ_Ｅ＋ｉ＊τ_Ｓ＋τ_Ｑｉ（式１）
となる。なお、ｉは整数１…ｎである。

図５から分かる通り、鎖にある個々の遅延素子への負荷は、従来技術よりもかなり低い。遅延素子の各々は、２つの回路素子だけを負荷と「みなす」。第１鎖ＫＦの各遅延素子は、この鎖の（もしあれば）次ぎの後続の素子の入力部と、その出力部に関連付けられたスイッチの寄生容量とだけを、負荷とみなし、このスイッチが１状態である場合は、このスイッチを介して動作する他の鎖ＫＧの遅延素子の入力部も負荷とみなす。第２鎖ＫＧの最初のｎ−１個の第１遅延素子の各々、すなわち、素子Ｇ２…ｎの各々は、次ぎの後続のスイッチの寄生容量を負荷とみなし、このスイッチが０状態である場合は、この鎖の後続の各遅延素子の入力部を負荷とみなす。鎖ＫＧの最後の遅延素子Ｇ１は、回路出力部ＹＧに接続された外部負荷の入力インピーダンスのみを負荷とみなす。

したがって、個々の遅延素子の負荷に全く影響を及ぼさずに、遅延鎖ＫＦ・ＫＧを任意の長さにすることができる（つまり、遅延鎖ＫＦ・ＫＧの段の数ｎは任意の大きさである）。第１鎖ＫＦの最後の遅延素子Ｆｎの出力部は、最後の遅延素子に他の遅延素子と同じように負荷をかけるために、他の遅延素子Ｆ（ｎ＋１）に接続されているか、または、各遅延素子の入力インピーダンスに等しい負荷インピーダンスを形成するその他の何らかの素子に接続されていることが好ましい。

２つの遅延鎖ＫＦ・ＫＧを、図示したように、空間的に互いに平行に、且つ、信号の流れが向かい合う方向になるように（つまり「逆行に」）配置することにより、遅延鎖ＫＦ・ＫＧ間の全ての接続パスを、最短の同じ長さにすることができる。したがって、上記式１におけるτ_Ｑｉの値は、最小になり、かつ、どのスイッチＳＧ１…ｎが閉鎖されているかに依存しなくなる。したがって、合計遅延τ_ＹＧは、信号が通過する遅延素子の数の線形関数となり、それゆえ、制御特性を線形化するように調整する努力は不要である。τ_Ｑｉの値は、線形的な制御特性におけるオフセットとしてのみ顕著になる。このオフセットは、第２鎖ＫＧの最後の素子Ｇ１の遅延時間をτ_Ｅ−τ_Ｑｉにトリミングすることにより、簡単に補償できる（または、図５に示す回路において、第１鎖ＫＦの第１素子Ｆ１を、対応するようにトリムしてもよい）。

図６に、回路入力部Ｘに印加される信号を、第１出力部ＹＧにおいて得られるバージョンよりも１＊（τ_Ｅ＋τ_Ｓ）だけ遅延して、第２回路出力部ＹＨにおいて得るために、図５の遅延回路をどのようにして補足できるかを示す。この補足は、ｎ＋１個の直列の遅延素子Ｈｎ…０を有する第３遅延鎖ＫＨを備えることである。遅延素子Ｈｎ…０は、スイッチＳＨｎ…０から成る第２グループのスイッチにそれぞれ関連付けられている。第３鎖ＫＨの遅延素子Ｈｎ…０およびスイッチＳＨｎ…０は、第２鎖ＫＧの遅延素子およびスイッチと全く同じように構成されている。

第３鎖ＫＨの第１のｎ個の遅延素子Ｈｎ…１、および、この遅延素子Ｈｎ…１に関連付けられたスイッチＳＨｎ…１は、第２鎖ＫＧの遅延素子Ｇｎ…１およびスイッチＳＧｎ…１と同じ配置を形成し、さらに、第１鎖ＫＦに同じように接続されている。第３鎖ＫＨの最後の遅延素子Ｈ０の出力部は、第２回路出力部ＹＨに接続されている。スイッチＳＨ０は、最後の遅延素子Ｈ０の入力部を、０状態である場合は最後から１つ前の遅延素子Ｈ１の出力部に接続し、１状態である場合は回路入力部Ｘに接続する。

必要な遅延時間τ_ＹＨを回路入力部Ｘと第２回路出力部ＹＨとの間で設定するために、ｎ＋１個のスイッチＳＨ０…ｎのうちのたった１つのスイッチＳＨｉだけをその都度選択して１状態に切り替える。たとえば、スイッチＳＨ０が１状態である場合は、回路入力部Ｘに印加された信号は、第２回路出力部ＹＨまでに、たった１つの遅延素子、つまり、第３鎖ＫＨの最後の素子Ｈ０だけを通過する。最後より１つ前の遅延素子Ｈ１の入力部に対するスイッチＳＨ１が１状態である場合は、回路入力部Ｘに印加された信号は、３つの遅延素子、つまり、第１鎖ＫＦの第１遅延素子Ｆ１と、第３鎖ＫＨの少なくとも２つの遅延素子Ｈ１・Ｈ０とを通過する。一般的にいえば、鎖ＫＨの遅延素子Ｈｉの入力部に対するスイッチＳＨｉが１状態である場合は、回路入力部Ｘに印加される信号は、（２ｉ＋１）＊（τ_Ｅ＋τ_Ｓ）だけ遅延されて回路出力部ＹＨに現れる。なお、τ_Ｓは、個々のスイッチの遅延時間である。鎖ＫＦ・ＫＨ間のスイッチＳＨｉを介して延びる接続線の遅延時間をτ_Ｑｉで表すと、合計遅延は
τ_ＹＨ＝（２ｉ＋１）＊ｔＥ＋（ｉ＋１）＊τ_Ｓ＋τ_Ｑｉ（式２）
となる。なお、ｉは、整数０…ｎである。図５について上記で説明したのと同様に、この場合も、測度τ_Ｑｉの値を最小にし、かつ、スイッチの選択に依存しないようにすることができる。また、τ_Ｑｉによって引き起こされるオフセットを、第３鎖ＫＨの最後の遅延素子Ｈ０を相応にトリミングすることにより補償できる。

したがって、図６の遅延回路を使用する場合は、ｎ＋１個のスイッチＳＨ０…ｎのうちの１つの任意のスイッチＳＨｉを１状態に切り替えることによって、τ_Ｅ＋τ_Ｓの任意の奇数の倍数である合計遅延を、出力部ＹＨにおいて得ることができる。同時に、ｎ個のスイッチＳＧ１…ｎの１つの任意のスイッチＳＧｉを１状態に切り替えることによって、τ_Ｅ＋τ_Ｓの任意の偶数の倍数である合計遅延を、他方の出力部ＹＧにおいて得ることができる。

既述のように、これを利用して、入力端に印加されるクロック信号から２つのバージョン、すなわち、均一なステップ長τ_Ｅ＋τ_Ｓで制御可能な早いバージョンと、１ステップτ_Ｅ＋τ_Ｓ分だけさらに遅延された遅いバージョンとを得ることができる。早いバージョンの遅延がτ_Ｅ＋τ_Ｓの奇数の倍数２ｉ＋１である場合は、スイッチＳＨｉ・ＳＧ（ｉ＋１）が１状態に切り替えられ、早いバージョンが出力部ＹＨにおいて取り出され、一方、遅いバージョンが出力部ＹＧにおいて取り出される。早いバージョンの遅延がτ_Ｅ＋τ_Ｓの偶数の倍数である場合は、スイッチＳＨｉ・ＳＧｉが１状態に切り替えられ、早いバージョンが出力部ＹＧにおいて取り出され、一方、遅いバージョンは出力部ＹＨにおいて取り出される。

他方では、図６の遅延回路を使用して、単一の出力信号を得ることができる。この信号の遅延は、均一なステップ長τ_Ｅ＋τ_Ｓで制御することができる。このために、２つの出力部ＹＧ・ＹＨを相互に接続することのみが必要であり、所望の遅延時間を設定するために、複数のスイッチＳＧ１…ｎから成るグループまたは複数のスイッチＳＨ０…ｎから成るグループのうちのたった１つのスイッチを閉鎖することのみが必要である。

図６に示す遅延回路においても、鎖にある個々の遅延素子への動的負荷は、図３または図４に記載の従来技術よりも非常に低い。各遅延素子への最大の負荷は、遅延回路の合計の長さに依存していない。鎖ＫＦの各遅延素子Ｆｉが駆動する必要のある負荷インピーダンスは、常に、たった３つである。つまり、この鎖の後続の遅延素子Ｆ（ｉ＋１）の入力インピーダンスと、２つの他の負荷とである。２つの他の負荷の各々は、スイッチの寄生容量のインピーダンスと、スイッチが１状態である場合は、さらに、他の鎖のうちの１つの遅延素子の、スイッチを介して見た入力インピーダンスとである。上記回路入力部Ｘには、鎖ＫＦの個々の遅延素子と同じように回路入力部に対するドライバ（図示せず）に負荷するために、他の遅延素子Ｇ０、または、遅延素子の各々の入力インピーダンスに等しい負荷インピーダンスを形成する何らかの他の素子が接続されていることが好ましい。

他の鎖ＫＧ・ＫＦの最初から最後よりも１つ前までの遅延素子の各々は、常に、たった１つの負荷インピーダンスを駆動する必要がある。この負荷インピーダンスは、スイッチの寄生容量を含み、スイッチが０状態の場合は、該鎖における後続の遅延素子の入力インピーダンスも含んでいる。鎖ＫＧ・ＫＨの最後の遅延素子Ｇ１・Ｈ０は、それぞれ接続されている外部負荷（図示せず）によってのみ負荷されている。

図５および図６の回路構造における個々のスイッチに対する制御信号０／１を、制御デバイスによって生成し、関連付けられた制御線を介したスイッチの制御接続部に対して印加することができる。スイッチに対する制御デバイスおよび制御線は、これらの図では個別に示されていない。

図５および図６を参照して上記で説明した回路構造は、単なる例であり、本発明の構想の範囲内で様々な方法で変更できる。したがって、鎖ＫＧ・ＫＨにおける連続的な遅延素子を、直接相互に接続し、図示した切り替えスイッチ（２：１マルチプレクサ）の代わりに、簡単な線路開閉器を鎖の間の接続線に挿入することもできる。第１鎖ＫＦの選択された遅延素子Ｆｉの出力部と、他の鎖ＫＧまたはＫＨの遅延素子Ｇｉまたは他の鎖ＫＨの遅延素子Ｈｉの入力部との間に接続を生成するため、該スイッチをその都度閉鎖する。このために生成された制御信号を、該他の鎖ＫＧまたはＫＨにおいて、閉鎖されたスイッチによって確立された接続に先行する遅延素子Ｇ（ｉ−１）またはＨ（ｉ−１）の出力部を不活性化するためにも使用することができる。この不活性化は、遅延素子を適切に構成することにより(例えば、トライステート出力部を使用することにより)可能となる。

必要に応じて、第１鎖ＫＦでは、選択的に制御可能な他のスイッチ（図示せず）を、各遅延素子Ｆｉの前に備えることもできる。これは、この鎖の直前のタップが他の鎖（または複数の他の鎖）に接続されている場合に、信号がこの素子（および鎖ＫＦの全ての後続の素子）へ流れるのを中断するためである。その結果、動作電流が低減される。

送込み多重通信システムと信号出力部とを有する既知の遅延回路を示す図である。 取出し多重通信システムと信号出力部とを有する既知の遅延回路を示す図である。 送込み多重通信システムと２つの出力部とを有する既知の遅延回路を示す図である。 取出し多重通信システムと２つの出力部とを有する既知の遅延回路を示す図である。 単一の出力部を有する本発明の遅延回路の一実施形態を示す図である。 入力信号の制御可能な早い遅延と遅い遅延とに対して２つの出力部を有する本発明の遅延回路を示す図である。

Claims (9)

1. 電気信号の遅延を回路入力部と少なくとも１つの回路出力部との間で制御できる回路構造であって、直列接続されたｎ個の単向性遅延素子（Ｆ１…ｎ）を含む第１遅延鎖（ＫＦ）を備え、上記単向性遅延素子（Ｆ１…ｎ）の各々は、一定の遅延時間を有する能動回路であり、最初の遅延素子（Ｆ１）の上記入力部は、上記回路入力部（Ｘ）に接続されており、各遅延素子（Ｆｉ）の上記出力部は、複数のスイッチ（ＳＧ１…ｎ）から成る第１グループの個々に関連付けられたスイッチ（ＳＧｉ）を介して、第１回路出力部（ＹＧ）につながる順方向回路に選択的に接続可能である回路構造において、
   上記順方向回路が、第２遅延鎖（ＫＧ）を備え、上記第２遅延鎖（ＫＧ）は、上記第１回路出力部（ＹＧ）につながっており、直列接続されたｎ個の単向性遅延素子（Ｇｎ…１）を備え、上記単向性遅延素子（Ｇｎ…１）の各々は、一定の遅延時間を有する能動回路であり、
   上記第１遅延素子（ＫＦ）の各遅延素子（Ｆｉ）の上記出力部が、複数のスイッチから成る上記第１グループのそれぞれ関連付けられたスイッチ（ＳＧｉ）を介して、上記第２遅延鎖（ＫＧ）の上記（ｎ−ｉ＋１）番目の上記遅延素子（Ｇｉ）の上記入力部に選択的に接続可能であり、ｉ＝１…ｎは、上記第１遅延鎖（ＫＦ）の上記遅延素子の順序数である回路構造。
2. 上記順方向回路が、第３遅延鎖（ＫＨ）を備え、上記第３遅延鎖（ＫＨ）は、第２回路出力部（ＹＨ）につながっており、直列接続されたｎ＋１個の単向性遅延素子（Ｈｎ…０）を備え、上記単向性遅延素子（Ｈｎ…０）の各々は、一定の遅延時間を有する能動回路であり、
   上記第３遅延鎖（ＫＨ）の上記最後の遅延素子（Ｈ０）の上記入力部は、複数のスイッチ（ＳＨ０…ｎ）から成る第２グループの関連付けられたスイッチを介して、上記回路入力部（Ｘ）に接続可能であり、
   上記第１遅延鎖（ＫＦ）の各遅延素子（Ｆｉ）の上記出力部は、複数のスイッチから成る上記第２グループのそれぞれ関連付けられた他のスイッチ（ＳＨｉ）を介して、上記第３遅延鎖（ＫＨ）の上記（ｎ−ｉ＋１）番目の遅延素子（Ｈｉ）の上記入力部に選択的に接続可能であり、ｉ＝１…ｎは、上記第１遅延鎖（ＫＦ）の上記遅延素子の上記順序数である請求項１に記載の回路構造。
3. 上記回路入力部（Ｘ）には、他の負荷インピーダンス（Ｇ０）が接続されており、上記負荷インピーダンス（Ｇ０）の値は、上記遅延鎖の各遅延素子の上記入力インピーダンスに等しい請求項２に記載の回路構造。
4. 上記第１遅延鎖（ＫＦ）の上記最後の遅延素子（Ｆｎ）の上記出力部は、他の負荷インピーダンス（Ｆ（ｎ＋１））に接続されており、
   上記負荷インピーダンス（Ｆ（ｎ＋１））の値は、上記遅延鎖の各遅延素子の上記入力インピーダンスに等しい請求項１〜３のいずれか１項に記載の回路構造。
5. 上記他の負荷インピーダンス（Ｇ０；（Ｆ（ｎ＋１））は、上記遅延鎖の上記遅延素子と同様の遅延素子によって形成される請求項３または４に記載の回路構造。
6. 上記遅延鎖（ＫＦ，ＫＧ；ＫＦ，ＫＧ，ＫＨ）を、空間的に互いに平行な方向に配置し、すべて同じ間隔で同じ長さの接続部が上記遅延鎖間に配置されている、請求項１〜５のいずれか１項に記載の回路構造。
7. 上記遅延鎖（ＫＦ，ＫＧ；ＫＦ，ＫＧ，ＫＨ）間の全ての接続部は、同じ遅延時間τ_Ｑを有している請求項１〜６のいずれか１項に記載の回路構造。
8. 上記遅延鎖（ＫＦ，ＫＧ，ＫＨ）の全ての遅延素子（Ｆｉ，Ｇｉ，Ｈｉ）は、同じ遅延時間τ_Ｅを有している請求項１〜７のいずれか１項に記載の回路構造。
9. 上記第１遅延鎖（ＫＦ）の全ての遅延素子（Ｆ１…ｎ）と、上記順方向回路の上記または各他の遅延鎖（ＫＧ；ＫＧ，ＫＨ）の上記各最後の遅延素子（Ｇ１；Ｈ０）以外の全ての遅延素子とは、上記同じ遅延時間τ_Ｅを有し、
   上記順方向回路の各遅延素子（ＫＧ；ＫＨ）の上記それぞれ最後の遅延素子（Ｇ１；Ｈ０）の上記遅延時間は、τ_Ｅ−τ_Ｑｉに等しい請求項７に記載の回路構造。

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