KR20010079511A - 제 1의 디지털 신호의 에지와 제 2의 디지털 신호의 에지사이의 시간차를 검출하는 회로 - Google Patents

제 1의 디지털 신호의 에지와 제 2의 디지털 신호의 에지사이의 시간차를 검출하는 회로 Download PDF

Info

Publication number
KR20010079511A
KR20010079511A KR1020017000262A KR20017000262A KR20010079511A KR 20010079511 A KR20010079511 A KR 20010079511A KR 1020017000262 A KR1020017000262 A KR 1020017000262A KR 20017000262 A KR20017000262 A KR 20017000262A KR 20010079511 A KR20010079511 A KR 20010079511A
Authority
KR
South Korea
Prior art keywords
signal
unit
input
memory
output
Prior art date
Application number
KR1020017000262A
Other languages
English (en)
Other versions
KR100629538B1 (ko
Inventor
마르틴 부크
Original Assignee
추후제출
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후제출, 인피니언 테크놀로지스 아게 filed Critical 추후제출
Publication of KR20010079511A publication Critical patent/KR20010079511A/ko
Application granted granted Critical
Publication of KR100629538B1 publication Critical patent/KR100629538B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명의 회로는 다수의 기본 소자의 직렬 회로에 제 1 의 신호를 제공하기 위한 제 1 의 입력부를 가지며, 각각의 기본 소자는 상기 기본 소자의 입력부에 제공되는 신호 레벨의 저장을 위한 메모리 소자(M)를 가지며, 상기 메모리 소자(M)의 출력부는 그 다음 기본 소자의 입력부에 연결되어 있다. 그 외에도, 상기 회로는 각각의 기본 소자의 제어 입력부에 연결되어 있으며 제 2 의 신호(S2)의 제공을 위한 제 2 의 입력부를 가지며, 상기 메모리 소자(M)는 제 2 의 신호가 제 1 의 레벨인 경우 선행하는 메모리 소자에 저장된 신호 레벨을 제어하며, 상기 메모리 소자(M)는 제 2 의 신호가 제 2 의 레벨인 경우 그에 저장된 신호 레벨을 유지한다. 그 외에도 상기 회로는 비교 유니트(XOR)를 가지며, 상기의 2개의 인접한 기본 소자의 메모리 유니트(M)에 의해 저장되는 신호 레벨이 상기 비교 유니트에 제공된다.

Description

제 1의 디지털 신호의 에지와 제 2의 디지털 신호의 에지 사이의 시간차를 검출하는 회로 {CIRCUIT FOR DETERMINING THE TIME DIFFERENCE BETWEEN TWO EDGES OF A FIRST AND OF A SECOND DIGITAL SIGNAL}
이러한 종류의 회로는 DE-C1 195 06 543에 공지되어 있다. 상기 회로의 경우 인버터의 직렬 회로에 제 1의 신호가 제공된다. 연속하는 2개의 인버터의 출력은 AND-게이트의 입력에 연결되어 있다. 상기 AND-게이트는 제 2 의 신호를 통해 동작 또는 부동작될 수 있다. 상기 제 2 의 신호의 정의 에지의 경우 상기 AND-게이트가 동작되고, 그의 입력에서 입력 신호들을 비교하여 상기 AND-게이트는 상기 제 1 의 신호의 정의 에지가 상기 직렬 회로의 인버터를 지나가는지 여부를 표시한다. 상기 AND-게이트의 출력 신호는 플립-플롭-회로에 저장된다.
본 발명은 제 1의 디지털 신호의 에지와 제 2의 디지털 신호의 에지 사이의 시간차를 검출하는 회로에 관한 것이다.
도 1 은 본 발명의 실시예;
도 2 는 도 1 의 제 1 의 그리고 제 2 의 신호의 파형.
본 발명의 목적은 종래 기술에서보다 더 적은 수의 소자를 필요로하는 회로를 제공하는데 있다.
상기 목적은 제 1 항에 따른 회로에 의해 달성된다. 본 발명의 바람직한 실시예 및 개선예는 종속항의 대상이 된다.
제 1의 디지털 신호의 에지와 제 2의 디지털 신호의 에지 사이의 시간차를 검출하는 본 발명에 따른 회로는 다수의 기본 소자의 직렬 회로에 제 1의 신호를 제공하기 위한 제 1의 입력부를 갖는다. 상기 기본 소자 각각은 상기 기본 소자의 입력부에 전달되는 신호 레벨을 저장하기 위한 메모리 유니트를 가지며, 이때 상기 메모리 소자의 출력부는 그 다음 기본 소자의 입력부에 연결되어 있다. 그 외에도, 상기 회로는 각각의 기본 소자의 제어 입력부에 연결되어 있으며 상기 제 2 의 신호의 제공을 위한 제 2 의 입력부를 갖는다. 상기 메모리 소자는 상기 제 2 의 신호가 제 1 의 레벨인 경우 선행하는 메모리 소자에 저장된 신호 레벨을 제어하며 제 2 의 신호가 제 2 의 레벨인 경우 그들 각각에 저장된 신호 레벨을 유지한다. 그 외에도, 상기 회로는 서로 이웃하는 기본 소자의 메모리 유니트에 저장된 신호 레벨을 제공받는 비교 유니트를 가지며, 상기 비교 유니트는 그의 출력부에서 결과 신호를 전달한다. 이때 2개의 동일한 신호 레벨을 제공하는 경우 상기 비교 유니트는 2개의 다른 신호 레벨을 제공하는 경우와는 다른 각가의 결과 신호를 전달한다.
그러므로 본 발명에 따라 기본 소자의 직렬 회로 내에, 즉 제 1 의 신호의 신호 통로에 메모리 유니트가 배열된다. 상기 기본 소자의 직렬 회로는 직렬 회로의 입력부에 제 1 의 신호의 에지 발생과 제 2 의 신호의 에지 발생 사이의 시간을 검출하는데 이용되며 지연 라인의 기능을 갖는다. 그러므로 상기 메모리 소자는 상기 직렬 회로에 들어있으며 그것에 저장되는 신호 레벨에 대해 그의 출력에서 조정되는 신호 레벨의 지연을 야기하여, 상기 메모리 소자는 제 1 의 신호의 에지의 지연에 일조한다.
그러므로 상기 메모리 소자는 2가지 기능에 이용된다: 한편으로 제 1 의 신호의 에지가 상기 기본 소자의 직렬 회로를 통해 제 2 의 신호의 에지 발생때까지 얼마나 큰 지에 대한 정보의 저장에 이용되며, 다른 한편으로 상기 기본 소자의 직렬 회로를 통해 발생하는 제 1 의 신호의 에지의 지연에 이용된다. 그에 반해 전술한 DE-C1 195 06 543의 경우 여러 소자들이 상기 직렬 회로에서 제 1 의 신호를 지연하며 제 2 의 신호의 에지의 발생 시에 검출된 결과를 저장한다. 상기 특허 공보에서 이는 제 1 의 경우에 인버터이며 제 2 의 경우에 플립 플롭이다. 그러므로 본 발명에 따른 회로는 메모리 소자의 이중 기능 때문에 적은 소자로 동작할 수 있다.
본 발명은 하기에서 도면을 이용해 상술된다.
도 1 의 본 발명에 따른 회로는 기본 소자의 직렬 회로를 가지며, 상기 기본 소자 각각은 제 1 의 스위칭 유니트(SW1)와 메모리 유니트(M)를 포함한다. 각각의 메모리 유니트(M)는 홀드 회로를 형성하는 2개의 역병렬 인버터(I)와 그 뒤에 배열된 또 다른 인버터(I)를 갖는다. 상기 기본 소자의 직렬 회로의 입력부에 제 1 의신호(S1)가 제공된다. 제 1 의 모든 스위칭 유니트(SW1)가 도통하면, 제 1 의 신호(S1)의 에지가 상기 기본 소자의 직렬 회로를 통해 그리고 상기 메모리 유니트(M)의 인버터(I)를 통해 지연된다. 제 1 의 모든 스위칭 유니트(SW1)는 제 2 의 신호(S2)에 연결되어 있는 제어 입력부를 갖는다. 상기 제 1 의 스위칭 유니트(SW1)의 스위칭 모드는 제 2 의 신호(S2)의 신호 레벨을 통해 정해진다. 이는 하기에서 도 2를 이용해 상술된다.
도 2에는 상기 양 신호(S1, S2)의 파형이 도시되어 있다. 제 1 의 시점(t1) 전에서 양 신호(S1, S2)는 낮은 레벨을 갖는다. 이 경우 제 2 의 신호(S2)의 낮은 레벨을 통해 제 1 의 모든 스위칭 유니트(SW1)는 도통하게 된다. 그러므로 제 1 의 신호(S1)의 낮은 레벨은 모든 메모리 유니트(M)에 저장된다. 제 1 의 시점(t1)에서 상기 제 1 의 신호(S1)는 정의 에지를 가지며, 상기 정의 에지는 상기 기본 소자의 직렬 회로를 통해 전달된다. 이 때 제 1 의 스위칭 유니트(SW1)는 제 2 의 신호(S2)의 낮은 레벨 때문에 도통된다. 제 2 의 시점(t2)에서 제 2 의 신호(S2)가 낮은 레벨로부터 높은 레벨로 변경되며, 상기 높은 레벨은 제 1 의 모든 스위칭 유니트(SW1)의 동시 차단을 야기시킨다. 그러므로 제 2 의 시점(t2)에서 상기 메모리 유니트(M)는 그 안에 저장된 신호 레벨을 유지한다. 이 때문에 상기 메모리 유니트(M)까지 상기 제 1 의 신호(S1)의 정의 에지가 시점(t2)까지 연장되며, 상기 메모리 유니트는 그 다음의 메모리 유니트(M)와 다른 레벨을 저장한다.
도 1에서 2개의 이웃하는 메모리 유니트(M)의 입력부가 XOR-게이트의 입력부에 연결되어 있다. 높은 레벨은, 입력부에 제공되는 양 신호 레벨이 그에 상응하는 메모리 유니트(M)에 저장되며 상기 양 신호 레벨이 서로 다르면, 상기 XOR-게이트의 출력부에서 발생한다. 그러므로 상기 XOR-게이트를 이용해 확인할 수 있는 것은 제 2 의 신호(S2)의 정의 에지가 발생하기 전에, 어디까지 상기 제 1 의 신호(S1)의 정의 에지가 상기 기본 소자의 직렬 회로를 통해 연장되는지이다. 상기 XOR-게이트의 출력 신호는 제 2 의 신호(S2)의 에지가 몇 개나 제 1 의 신호(S1)의 에지에 비해 지연되는지를 보여준다.
상기 XOR-게이트의 출력 신호를 평가하기 위해, 본 발명에 따른 회로의 또 다른 소자가 도 1에 도시된 것처럼 제공될 수 있다. 도 1 의 회로는 다수의 지연 소자의 직렬 회로를 갖는다. 각각의 지연 소자는 2개의 인버터(I)의 직렬 회로를 갖는다. 각각의 지연 소자(V)의 출력은 제 2 의 스위칭 유니트(SW2)에 의해 출력부(OUT)에 연결되어 있다. 상기 지연 소자(V)와 제 2 의 스위칭 유니트(SW2)는 지연 유니트를 형성하며, 이 때 상기 지연 유니트의 입력은 상기 지연 소자(V)의 직렬 회로의 입력이다. 상기 지연 유니트의 입력부에 기준 신호(REF)가 제공된다. 제 2 의 스위칭 유니트(SW2)는 각각 제어 입력부를 가지며, 상기 입력부는 XOR-게이트 중 하나의 출력부에 연결되어 있다. 제 2 의 시점(t2)에서 상기 제 2 의 신호(S2)의 정의 에지의 발생 후에 상기 XOR-게이트의 하나의 출력 신호만이 높은 레벨을 갖는다. 제 2 의 스위칭 유니트(SW2)는, 이의 제어 입력부에 낮은 레벨이제공되면, 차단되고, 그에 높은 레벨이 제공되면, 도통된다. 그러므로 제 2 의 시점(t2)에서 제 2 의 스위칭 유니트(SW2)만이 도통하며, 그의 XOR-게이트는 출력부에서 높은 레벨을 제공한다. 상기 기준 신호(REF)의 에지는 지연 소자(V)를 통해 지연되어 상기 지연 유니트의 출력부(OUT)에 전달된다. 이 때 지연의 정도는 상기 지연 소자(V)의 몇 개가 도통하는지에 따른다. 이는 다시 제 2 의 스위칭 유니트(SW2) 중 어느 것이 도통하는지에 따라 정해진다. 그러므로 상기 기준 신호(REF)의 지연의 조정은 상기 XOR-게이트의 출력 신호에 따라서 그 결과 상기 양 신호(S1, S2)의 에지 사이의 시간차에 따라서 지연 유니트를 통해 이루어진다.
기준 신호(REF)로서 특히 클록 신호가 적합하다. 상기 제 1 의 그리고 제 2 의 스위칭 유니트(SW1, SW2)는 예를 들어 트랜지스터를 이용해 실현될 수 있다. 이것은 특히 트랜스퍼 게이트이다. 메모리 유니트(M)로서 도 1에 도시된 것과 다른 것이 이용될 수도 있다. 각각의 경우에 도 1에서 위쪽에 도시된 기본 소자의 직렬 회로 배열의 장점은 그 안에 있는 메모리 유니트(M)가 그의 메모리 기능 외에 상기 기본 소자의 직렬 회로 안에서 제 1 의 신호(S1)의 에지의 지연에 이용된다는 것이다. 상기 메모리 유니트(M)는 이중 기능을 실행한다. 그러므로 직렬 회로에서 부가의 지연 소자가 또는 상기 기본 소자의 직렬 회로 밖에서 부가의 저장 수단이 없어도 되므로, 도시된 회로는 상대적으로 적은 소자로 동작할 수 있다.
도 1과 달리, 상기 기본 소자는 메모리 유니트(M)와 와 제 1 의 스위칭 유니트(SW1)외에도 예를 들어 또 다른 인버터의 형태인 지연 유니트를 포함하여 기본소자마다 더 큰 지연 시간을 얻을 수 있다. 도 1에서 인버터(I)를 통한 상기 메모리 유니트(M)의 장점은 적은 소자만으로 특히 간단하게 구성할 수있다는 것이다. 동시에 상기 메모리 유니트(M) 안에 인버터(I)의 직렬 회로를 통해 종래의 지연 회로에서처럼 상기 직렬 회로를 통해 제 1 의 신호(S1)의 원하는 지연의 간단하고 정확한 조정의 장점이 얻어진다.

Claims (5)

  1. - 제 1 의 신호(S1)를 다수의 기본 소자의 직렬 회로에 공급하기 위한 제 1 의 입력부를 가지며, 이 때 각각의 기본 소자는 이 기본 소자의 입력부에 전달되는 신호 레벨의 저장을 위한 메모리 유니트(M)를 가지며, 상기 메모리 유니트(M)의 출력부는 그 다음 기본 소자의 입력부에 연결되며,
    - 각각의 기본 소자의 제어 입력부에 연결되어 있는 제 2 의 신호(S2)의 제공을 위한 제 2 의 입력부를 가지며, 이 때 상기 메모리 유니트(M)는 제 2 의 신호의 제 1 의 레벨에서 선행하는 메모리 소자에 저장되어 있는 신호 레벨을 제어하며, 상기 메모리 소자(M)는 제 2 의 신호가 제 2 의 레벨인 경우 그 안에 저장되어 있는 신호 레벨을 유지하며,
    - 2개의 이웃하는 기본 소자의 메모리 유니트(M)에 의해 저장된 신호 레벨이 제공되는 비교 유니트(XOR)를 가지며, 상기 비교 유니트는 그 출력부에서 적절한 결과 신호를 제공하며,
    - 각각의 비교 유니트(XOR)는 2개의 동일한 신호 레벨의 제공 시에 2개의 다른 신호 레벨의 제공 때와 다른 결과 신호를 제공하는, 제 1 의 디지털 신호의 에지(S1)와 제 2 의 디지털 신호(S2)의 에지 사이의 시간차를 검출하는 것을 특징으로 하는 회로.
  2. 제 1 항에 있어서, 상기 기본 소자는 제 1 의 스위칭 유니트(SW1)와 상기 메모리 소자(M)의 직렬 회로를 포함하며, 상기 기본 소자의 제어 입력부는 스위칭 유니트의 제어 입력부인 것을 특징으로 하는 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 비교 유니트(XOR)가 XOR-게이트인 것을 특징으로 하는 회로.
  4. 상기 항들 중 어느 한 항에 있어서,
    - 기준 신호(REF)의 제공을 위한 입력부와 출력부(OUT)를 포함하는 지연 유니트를 가지며,
    - 상기 지연 유니트의 출력부는 다수의 지연 소자(V)의 직렬 회로에 연결되어 있으며,
    - 상기 지연 유니트는 제 2 의 스위칭 유니트(SW2)를 가지며, 상기 스위칭 유니트는 상기 지연 소자의 하나의 출력부와 상기 지연 유니트의 출력부(OUT) 사이에 배열되고,
    - 제 2 의 스위칭 소자(SW2)는 비교 유니트(XOR)의 하나의 출력부에 연결되어 있는 제어 입력부를 가지는 것을 특징으로 하는 회로.
  5. 상기 항들 중 어느 한 항에 있어서,
    상기 메모리 유니트는 각각 2개의 역병렬 인버터를 가지는 것을 특징으로 하는 회로.
KR1020017000262A 1998-07-08 1999-07-01 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로 KR100629538B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19830570A DE19830570A1 (de) 1998-07-08 1998-07-08 Schaltung zur Ermittlung der Zeitdifferenz zwischen Flanken eines ersten und eines zweiten digitalen Signals
DE19830570.2 1998-07-08

Publications (2)

Publication Number Publication Date
KR20010079511A true KR20010079511A (ko) 2001-08-22
KR100629538B1 KR100629538B1 (ko) 2006-09-27

Family

ID=7873382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017000262A KR100629538B1 (ko) 1998-07-08 1999-07-01 제 1 디지털 신호의 에지와 제 2 디지털 신호의 에지 사이의 시간차를 검출하는 회로

Country Status (7)

Country Link
US (1) US7039143B2 (ko)
EP (1) EP1095284B1 (ko)
JP (1) JP2002520928A (ko)
KR (1) KR100629538B1 (ko)
DE (2) DE19830570A1 (ko)
TW (1) TW436629B (ko)
WO (1) WO2000003254A2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4784530B2 (ja) * 2007-03-01 2011-10-05 パナソニック株式会社 タイマ装置
WO2009015689A1 (en) * 2007-07-31 2009-02-05 Telefonaktiebolaget Lm Ericsson (Publ) All optical batcher banyan switch, batcher switch, banyan switch and contention manager
DE102015200619A1 (de) 2015-01-16 2016-07-21 Zf Friedrichshafen Ag Induktive Positionsbestimmung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0225396B1 (de) 1985-12-12 1990-09-26 Deutsche ITT Industries GmbH Digitale Phasenmesschaltung
US5245231A (en) * 1991-12-30 1993-09-14 Dell Usa, L.P. Integrated delay line
US5349612A (en) * 1992-06-19 1994-09-20 Advanced Micro Devices, Inc. Digital serializer and time delay regulator
US5457719A (en) * 1993-08-11 1995-10-10 Advanced Micro Devices Inc. All digital on-the-fly time delay calibrator
DE19506543C1 (de) * 1995-02-24 1996-05-09 Siemens Ag Takterzeugungsschaltung
US5818890A (en) * 1996-09-24 1998-10-06 Motorola, Inc. Method for synchronizing signals and structures therefor
US6040725A (en) * 1998-06-02 2000-03-21 International Business Machines Corporation Dynamically configurable variable frequency and duty cycle clock and signal generation

Also Published As

Publication number Publication date
WO2000003254A3 (de) 2000-02-24
DE19830570A1 (de) 2000-01-20
WO2000003254A2 (de) 2000-01-20
US7039143B2 (en) 2006-05-02
EP1095284A2 (de) 2001-05-02
EP1095284B1 (de) 2003-02-12
JP2002520928A (ja) 2002-07-09
KR100629538B1 (ko) 2006-09-27
US20010020854A1 (en) 2001-09-13
DE59904281D1 (de) 2003-03-20
TW436629B (en) 2001-05-28

Similar Documents

Publication Publication Date Title
US5361290A (en) Clock generating circuit for use in single chip microcomputer
US6107841A (en) Synchronous clock switching circuit for multiple asynchronous clock source
KR890004502A (ko) 신호 위상 정렬 회로
KR100244466B1 (ko) 클럭 위상 비교기
US5638017A (en) Pulse width modulation circuit
KR940006148A (ko) 테스트 기능을 가진 메모리장치
JPH0541088A (ja) 半導体集積回路
US20010052096A1 (en) Low power scan flipflop
US6661265B2 (en) Delay locked loop for generating complementary clock signals
US6756808B2 (en) Clock edge detection circuit
US20020075042A1 (en) Clock switchover circuit
EP0915566A2 (en) Reset circuit for flipflop
US7183831B2 (en) Clock switching circuit
KR20010079511A (ko) 제 1의 디지털 신호의 에지와 제 2의 디지털 신호의 에지사이의 시간차를 검출하는 회로
US6842052B2 (en) Multiple asynchronous switching system
KR970076821A (ko) 래치회로
US5469083A (en) Circuit configuration for synchronous clock generation of at least two clock signals
KR0147680B1 (ko) 클럭지연회로
US6369607B2 (en) Digital circuit
US6400188B1 (en) Test mode clock multiplication
JPH07249739A (ja) 半導体装置
KR100273246B1 (ko) 스테이트머신에러수정장치
KR100206888B1 (ko) 마스크롬의 내부제어신호 발생회로
KR100249176B1 (ko) 출력 버퍼 회로
KR100465873B1 (ko) 클럭홀드회로

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120914

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130912

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140911

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee