JPH07249969A - マクロブロック素子 - Google Patents
マクロブロック素子Info
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- JPH07249969A JPH07249969A JP6042394A JP4239494A JPH07249969A JP H07249969 A JPH07249969 A JP H07249969A JP 6042394 A JP6042394 A JP 6042394A JP 4239494 A JP4239494 A JP 4239494A JP H07249969 A JPH07249969 A JP H07249969A
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- delay
- wiring
- macroblock
- switch
- clock
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Abstract
(57)【要約】 （修正有）
【目的】マクロブロック素子混在チップのクロック信号
のスキューを低減するディレイ調節可能なクロック端子
を持つマクロブロック素子を提供する。 【構成】半導体集積回路チップ上のクロック信号の供給
を受けるマクロブロック素子１において、複数のディレ
イ値に切り替え可能な端子１７，１９，２１を有するス
イッチを有し、かつ互いに異なる最大ディレイ値を有す
るディレイ素子１１，１３，１５を二つ以上備え、前記
ディレイ素子を前記スイッチにて調節することでディレ
イの最適化を行うためのディレイ最適化手段を設けてあ
る。
のスキューを低減するディレイ調節可能なクロック端子
を持つマクロブロック素子を提供する。 【構成】半導体集積回路チップ上のクロック信号の供給
を受けるマクロブロック素子１において、複数のディレ
イ値に切り替え可能な端子１７，１９，２１を有するス
イッチを有し、かつ互いに異なる最大ディレイ値を有す
るディレイ素子１１，１３，１５を二つ以上備え、前記
ディレイ素子を前記スイッチにて調節することでディレ
イの最適化を行うためのディレイ最適化手段を設けてあ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上の論理セ
ルに配線を施すことにより所望の回路動作を実現する半
導体集積回路に関し、特にクロック信号供給を受けるマ
クロブロック素子に関する。
ルに配線を施すことにより所望の回路動作を実現する半
導体集積回路に関し、特にクロック信号供給を受けるマ
クロブロック素子に関する。
【０００２】
【従来の技術】同期式のシステムにおいては、クロック
信号の立ち上がり（立ち下がり）のタイミングによって
回路を動作させているため、クロック信号は、いずれの
場所においても全く同じクロックのタイミングが得られ
ることが回路の正常動作の上で望ましい。しかしなが
ら、実際にはクロックの信号を引き回すための配線の抵
抗、配線の容量、及び接続している素子の端子容量によ
って、前記クロックの信号遅れ（以下ディレイという）
が生じる。このため、クロック信号の入力から最も近い
素子と、最も遠い素子とでは、得ることができるクロッ
ク信号に到達時間差（以下スキューという）が生じてし
まう。回路の正常動作ためには前記スキューの最小化が
必要不可欠である。そこで前記スキューの最小化の方法
として、２分木型状（ツリー）配線を用いて配線径路を
調整することにより適当にクロック信号を分配する方法
が用いられることが多い。
信号の立ち上がり（立ち下がり）のタイミングによって
回路を動作させているため、クロック信号は、いずれの
場所においても全く同じクロックのタイミングが得られ
ることが回路の正常動作の上で望ましい。しかしなが
ら、実際にはクロックの信号を引き回すための配線の抵
抗、配線の容量、及び接続している素子の端子容量によ
って、前記クロックの信号遅れ（以下ディレイという）
が生じる。このため、クロック信号の入力から最も近い
素子と、最も遠い素子とでは、得ることができるクロッ
ク信号に到達時間差（以下スキューという）が生じてし
まう。回路の正常動作ためには前記スキューの最小化が
必要不可欠である。そこで前記スキューの最小化の方法
として、２分木型状（ツリー）配線を用いて配線径路を
調整することにより適当にクロック信号を分配する方法
が用いられることが多い。
【０００３】上記方法は、素子同士を結線してディレイ
の釣合い点を求め、さらにその釣合い点と別の釣合い点
とを結線していきスキューの小さいツリーを構築して、
スキュー最小のクロック分配配線を得るものである。例
えば特願平３−０３０７２１では、スキューが最小とな
るような点に分岐点を設定して径路を作っている。この
配線方法では、多段バッファリングを行ってディレイの
低減を図ることができる。配線によるディレイを増やさ
ないように、迂回径路は避け、配線径路長をなるべく短
くすることが重要である。
の釣合い点を求め、さらにその釣合い点と別の釣合い点
とを結線していきスキューの小さいツリーを構築して、
スキュー最小のクロック分配配線を得るものである。例
えば特願平３−０３０７２１では、スキューが最小とな
るような点に分岐点を設定して径路を作っている。この
配線方法では、多段バッファリングを行ってディレイの
低減を図ることができる。配線によるディレイを増やさ
ないように、迂回径路は避け、配線径路長をなるべく短
くすることが重要である。
【０００４】近年、一般素子のみのチップだけでなく、
ＲＡＭ／ＲＯＭやＣＰＵ等のマクロブロック素子の混在
するチップが多く使用されるようになってきた。一般的
なマクロブロック素子は、クロックの供給を受ける端子
に固定のディレイ値（ディレイの範囲）の情報を持って
おり、その値を用いて前記方法により配線を行う。
ＲＡＭ／ＲＯＭやＣＰＵ等のマクロブロック素子の混在
するチップが多く使用されるようになってきた。一般的
なマクロブロック素子は、クロックの供給を受ける端子
に固定のディレイ値（ディレイの範囲）の情報を持って
おり、その値を用いて前記方法により配線を行う。
【０００５】上記のようなツリー構造でマクロブロック
素子と配線する際には、等ディレイとなるようなツリー
の位置（段位）に於いてマクロブロック素子とツリーと
を結線することになる。しかし、この段階では大まかに
ディレイを揃えることしかできない。これは、多段バッ
ファされたツリー構造にてバッファを１段介すことによ
ってディレイを付加することでディレイを調節しようと
すると、前記バッファの内部遅延のためにディレイが付
きすぎてしまう場合が多いためである。従って、スキュ
ーを小さくするにはツリー上の配線径路を長くすること
でディレイ調節をすることになる。
素子と配線する際には、等ディレイとなるようなツリー
の位置（段位）に於いてマクロブロック素子とツリーと
を結線することになる。しかし、この段階では大まかに
ディレイを揃えることしかできない。これは、多段バッ
ファされたツリー構造にてバッファを１段介すことによ
ってディレイを付加することでディレイを調節しようと
すると、前記バッファの内部遅延のためにディレイが付
きすぎてしまう場合が多いためである。従って、スキュ
ーを小さくするにはツリー上の配線径路を長くすること
でディレイ調節をすることになる。
【０００６】しかしながら、マクロブロック素子の内部
の固定のディレイ値は非常に大きいため、配線経路を長
くすることによる前記ディレイの調節によりスキューを
最小化しようとすると、非常に長い配線を引き回すこと
になるので回路全体としてのクロック信号のディレイが
増加し、また、他の信号線の配線の妨げにもなる。
の固定のディレイ値は非常に大きいため、配線経路を長
くすることによる前記ディレイの調節によりスキューを
最小化しようとすると、非常に長い配線を引き回すこと
になるので回路全体としてのクロック信号のディレイが
増加し、また、他の信号線の配線の妨げにもなる。
【０００７】従って、このように、前記バッファを１段
介すことによるディレイの調節、及び配線長のみによる
ディレイを調節することは、結局大きなディレイ差（ス
キュー）を残す結果となり、スキュー最小化を難しくし
ていた。
介すことによるディレイの調節、及び配線長のみによる
ディレイを調節することは、結局大きなディレイ差（ス
キュー）を残す結果となり、スキュー最小化を難しくし
ていた。
【０００８】
【発明が解決しようとする課題】本発明は上記事情を鑑
みて成されたものであり、その目的とするところは、マ
クロブロック素子混在チップのクロック信号のスキュー
を低減するディレイ調節可能なクロック端子を持つマク
ロブロック素子を提供することにある。
みて成されたものであり、その目的とするところは、マ
クロブロック素子混在チップのクロック信号のスキュー
を低減するディレイ調節可能なクロック端子を持つマク
ロブロック素子を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、半導体集積回路チップ上の
クロック信号の供給を受けるマクロブロック素子におい
て、複数のディレイ値に切り替えるためのスイッチを有
し、かつ互いに異なる最大ディレイ値ｄn （nは説明の
便宜を図るためのディレイ素子の番号を示し、またディ
レイ素子の個数を表す）を有するディレイ素子を二つ以
上備え、前記ディレイ素子を前記スイッチにて調節する
ことで所望ディレイを設定可能としたことにある。
に、本発明の第１の特徴は、半導体集積回路チップ上の
クロック信号の供給を受けるマクロブロック素子におい
て、複数のディレイ値に切り替えるためのスイッチを有
し、かつ互いに異なる最大ディレイ値ｄn （nは説明の
便宜を図るためのディレイ素子の番号を示し、またディ
レイ素子の個数を表す）を有するディレイ素子を二つ以
上備え、前記ディレイ素子を前記スイッチにて調節する
ことで所望ディレイを設定可能としたことにある。
【００１０】また、本発明の第２の特徴は、前記ディレ
イ素子間を接続する配線に上記迂回経路の端子を備え、
所望ディレイとなるように配線を行って、ディレイの調
節を可能としたことにある。
イ素子間を接続する配線に上記迂回経路の端子を備え、
所望ディレイとなるように配線を行って、ディレイの調
節を可能としたことにある。
【００１１】また、本発明の第３の特徴は、前記マクロ
ブロック素子の入力端子、前記ディレイ素子間などを接
続する配線の近傍に、配線線分を複数本設け、所望ディ
レイに応じて前記配線と前記配線線分とを電気的接続を
行うためのＶＩＡを設定し、ディレイの調節を可能とし
たことにある。
ブロック素子の入力端子、前記ディレイ素子間などを接
続する配線の近傍に、配線線分を複数本設け、所望ディ
レイに応じて前記配線と前記配線線分とを電気的接続を
行うためのＶＩＡを設定し、ディレイの調節を可能とし
たことにある。
【００１２】
【作用】マクロブロック素子上に、スイッチ機能を持っ
たディレイ素子をｎ個、ブロック入力端子から直列に接
続する。前記ディレイ素子のスイッチの組み合わせを選
択してディレイを調節する。
たディレイ素子をｎ個、ブロック入力端子から直列に接
続する。前記ディレイ素子のスイッチの組み合わせを選
択してディレイを調節する。
【００１３】また前記組み合わせにおいても調節するこ
とができない微小なディレイ値にはディレイ素子間を接
続する配線に迂回径路の端子を設け、所望のディレイの
長さに配線を行ってディレイを調節して使用する。ま
た、ディレイ素子間を接続する配線に対して、例えば、
交差するような配線層の異なる配線線分を複数本設け、
所望のディレイに応じて前記配線線分の一部または全て
に対して電気的接続をするためのＶＩＡを設定すること
によって前記微小なディレイを調節するのである。
とができない微小なディレイ値にはディレイ素子間を接
続する配線に迂回径路の端子を設け、所望のディレイの
長さに配線を行ってディレイを調節して使用する。ま
た、ディレイ素子間を接続する配線に対して、例えば、
交差するような配線層の異なる配線線分を複数本設け、
所望のディレイに応じて前記配線線分の一部または全て
に対して電気的接続をするためのＶＩＡを設定すること
によって前記微小なディレイを調節するのである。
【００１４】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。 実施例１ 本実施例のマクロブロック素子について説明する。図１
は本発明のマクロブロック素子の内部を示す一例の概要
図である。前記マクロブロック素子１は、直列に接続さ
れた３個のスイッチ機能を持ったディレイ素子１１，１
３，及び１５と、外部からクロックの入力を行う端子で
あるクロック入力端子３と、前記ディレイ素子１１，１
３，及び１５のスイッチ用の端子１７，１９，及び２１
と、内部のクロック配線５と、クロック入力端子３から
ディレイ素子１１の間、及び各ディレイ素子の間（ディ
レイ素子１１とディレイ素子１３、及びディレイ素子１
３とディレイ素子１５）の配線７とから構成される。
説明する。 実施例１ 本実施例のマクロブロック素子について説明する。図１
は本発明のマクロブロック素子の内部を示す一例の概要
図である。前記マクロブロック素子１は、直列に接続さ
れた３個のスイッチ機能を持ったディレイ素子１１，１
３，及び１５と、外部からクロックの入力を行う端子で
あるクロック入力端子３と、前記ディレイ素子１１，１
３，及び１５のスイッチ用の端子１７，１９，及び２１
と、内部のクロック配線５と、クロック入力端子３から
ディレイ素子１１の間、及び各ディレイ素子の間（ディ
レイ素子１１とディレイ素子１３、及びディレイ素子１
３とディレイ素子１５）の配線７とから構成される。
【００１５】ここで、ディレイ素子１１のディレイ値を
単位ディレイ値とし、ディレイ素子１３はディレイ素子
１１の２倍のディレイ値を有し、またディレイ素子１５
はディレイ素子１３の２倍ディレイ値（単位ディレイ値
の４倍）を上記各々のスイッチのｏｎ状態で上記ディレ
イが発生するようにする。すると図２に示したようにス
イッチ１７，１９，及び２１に電気的信号を与えること
によりｏｎ（１）／ｏｆｆ（０）の組み合わせることに
よって、ディレイ値を８通りの中から選択することがで
きる。つまり、ディレイ値は０〜７単位の任意の値に設
定することにより広範な自由度をもって調節することが
できる。
単位ディレイ値とし、ディレイ素子１３はディレイ素子
１１の２倍のディレイ値を有し、またディレイ素子１５
はディレイ素子１３の２倍ディレイ値（単位ディレイ値
の４倍）を上記各々のスイッチのｏｎ状態で上記ディレ
イが発生するようにする。すると図２に示したようにス
イッチ１７，１９，及び２１に電気的信号を与えること
によりｏｎ（１）／ｏｆｆ（０）の組み合わせることに
よって、ディレイ値を８通りの中から選択することがで
きる。つまり、ディレイ値は０〜７単位の任意の値に設
定することにより広範な自由度をもって調節することが
できる。
【００１６】更に、本実施例ではディレイ素子を３個と
したが、ディレイ素子をｎ個とし、その単位ディレイ値
をｄとした場合には、２i-1 ＊ｄ（ｉ＝１，２，…，
ｎ）のディレイ値を持ったディレイ素子を並び順に接続
することによって、２n 通りのディレイ値の設定が可能
となる。
したが、ディレイ素子をｎ個とし、その単位ディレイ値
をｄとした場合には、２i-1 ＊ｄ（ｉ＝１，２，…，
ｎ）のディレイ値を持ったディレイ素子を並び順に接続
することによって、２n 通りのディレイ値の設定が可能
となる。
【００１７】また、図３は、ディレイ素子の内部構造を
示す例の図である。上記ディレイ素子９は、入力端子２
３と、出力端子２７と、バッファ素子２５と、スイッチ
端子２９，３１，３３，及び３５とから構成される。デ
ィレイ素子９のディレイを使用する場合にはスイッチ端
子２９とスイッチ端子３１を結線し、バッファ素子２５
側を通電させる。ディレイを使用しない場合には、スイ
ッチ端子３３とスイッチ端子３５を結線することによっ
てディレイ付加のｏｎ／ｏｆｆが可能となる。従って、
上記ディレイ付加を変化させる必要がない場合やスイッ
チ素子の配線が不可能な場合等は上述のような電気的信
号による方法でなくてもスイッチ機能を備えることがで
きる。なお、上記結線については、チップの製造時等に
結線に行えばよい。
示す例の図である。上記ディレイ素子９は、入力端子２
３と、出力端子２７と、バッファ素子２５と、スイッチ
端子２９，３１，３３，及び３５とから構成される。デ
ィレイ素子９のディレイを使用する場合にはスイッチ端
子２９とスイッチ端子３１を結線し、バッファ素子２５
側を通電させる。ディレイを使用しない場合には、スイ
ッチ端子３３とスイッチ端子３５を結線することによっ
てディレイ付加のｏｎ／ｏｆｆが可能となる。従って、
上記ディレイ付加を変化させる必要がない場合やスイッ
チ素子の配線が不可能な場合等は上述のような電気的信
号による方法でなくてもスイッチ機能を備えることがで
きる。なお、上記結線については、チップの製造時等に
結線に行えばよい。
【００１８】次に、上記マクロブロック素子を用いて、
実際のディレイの例で求めてみると、いま、所望のディ
レイ値Ｄを１．２（ｎｓｅｃ）、ディレイ素子１１の単
位ディレイ値ｄを０．２（ｎｓｅｃ）とすると、組み合
わせの単位は、Ｄ／ｄ＝１．２／０．２＝６となる。従
って、スイッチ１７，１９，２１はそれぞれ順に、ｏｆ
ｆ（０）、ｏｎ（１）、ｏｎ（１）と組み合わせを設定
すればよい。
実際のディレイの例で求めてみると、いま、所望のディ
レイ値Ｄを１．２（ｎｓｅｃ）、ディレイ素子１１の単
位ディレイ値ｄを０．２（ｎｓｅｃ）とすると、組み合
わせの単位は、Ｄ／ｄ＝１．２／０．２＝６となる。従
って、スイッチ１７，１９，２１はそれぞれ順に、ｏｆ
ｆ（０）、ｏｎ（１）、ｏｎ（１）と組み合わせを設定
すればよい。
【００１９】次の例として、所望のディレイＤ値を０．
９（ｎｓｅｃ）、ディレイ素子１１の単位ディレイ値ｄ
を０．２（ｎｓｅｃ）とすると、組み合わせの単位は、
Ｄ／ｄ＝０．９／０．２＝４．５なる。ここで整数部
（４）においては、スイッチ１７，１９，２１はそれぞ
れ並び順にｏｆｆ（０）、ｏｆｆ（０）、ｏｎ（１）と
組み合わせを設定すればよいが、上述したディレイ調節
では小数点以下（０．５）は調整することができない。
そこで、小数点以下のディレイ調節はその他の調節、例
えば以下のように配線長によって調節する。
９（ｎｓｅｃ）、ディレイ素子１１の単位ディレイ値ｄ
を０．２（ｎｓｅｃ）とすると、組み合わせの単位は、
Ｄ／ｄ＝０．９／０．２＝４．５なる。ここで整数部
（４）においては、スイッチ１７，１９，２１はそれぞ
れ並び順にｏｆｆ（０）、ｏｆｆ（０）、ｏｎ（１）と
組み合わせを設定すればよいが、上述したディレイ調節
では小数点以下（０．５）は調整することができない。
そこで、小数点以下のディレイ調節はその他の調節、例
えば以下のように配線長によって調節する。
【００２０】上述のようなディレイ素子以外にも細かい
ディレイ調節を行うものとして、図４のように、配線７
とは交差する方向に配線層の異なる短い配線３７を平行
に数本用意する。所望のディレイを計算し、ディレイ調
節分を配線３７を選択してＶＩＡ３９で接続する。配線
３７を短く分割することで配線抵抗によるディレイはほ
とんど抑えられており、付けたした配線３７の線分はゲ
ートのｏｎ抵抗に対する負荷容量の増加分とみなすこと
ができるため、ディレイを細かく調整することができ
る。
ディレイ調節を行うものとして、図４のように、配線７
とは交差する方向に配線層の異なる短い配線３７を平行
に数本用意する。所望のディレイを計算し、ディレイ調
節分を配線３７を選択してＶＩＡ３９で接続する。配線
３７を短く分割することで配線抵抗によるディレイはほ
とんど抑えられており、付けたした配線３７の線分はゲ
ートのｏｎ抵抗に対する負荷容量の増加分とみなすこと
ができるため、ディレイを細かく調整することができ
る。
【００２１】また、図５のように、配線７の間に端子５
５を用意しておき、迂回径路５７の端子に接続し経路の
長さによってディレイの調節を行うこともできる。この
ＶＩＡ３９の発生、迂回径路５７の端子の接続は、チッ
プの製造時等に行えばよい。
５を用意しておき、迂回径路５７の端子に接続し経路の
長さによってディレイの調節を行うこともできる。この
ＶＩＡ３９の発生、迂回径路５７の端子の接続は、チッ
プの製造時等に行えばよい。
【００２２】本実施例では、一のディレイ素子を単位デ
ィレイ素子とし、上記単位ディレイ素子の２倍、４倍と
設定したが、それに限らず、マクロブロック素子のディ
レイ値等必要に応じて自由に設定してもよい。
ィレイ素子とし、上記単位ディレイ素子の２倍、４倍と
設定したが、それに限らず、マクロブロック素子のディ
レイ値等必要に応じて自由に設定してもよい。
【００２３】また、本実施例ではディレイ素子のスイッ
チ（ディレイ付加のｏｎ／ｏｆｆ）が１つの場合である
が、ディレイ素子のスイッチを２つ設定し、内部構造を
例えば、内部のバッファ素子のディレイの異なる上記デ
ィレイ素子２つ以上を連結して１つのディレイ素子とし
た場合に、２つ以上のスイッチの組み合わせを選択する
ことによって３種類以上のディレイ値を１個のディレイ
素子にて設定することもでき、複数のスイッチを持たせ
ることによるディレイ素子も可能となる。
チ（ディレイ付加のｏｎ／ｏｆｆ）が１つの場合である
が、ディレイ素子のスイッチを２つ設定し、内部構造を
例えば、内部のバッファ素子のディレイの異なる上記デ
ィレイ素子２つ以上を連結して１つのディレイ素子とし
た場合に、２つ以上のスイッチの組み合わせを選択する
ことによって３種類以上のディレイ値を１個のディレイ
素子にて設定することもでき、複数のスイッチを持たせ
ることによるディレイ素子も可能となる。
【００２４】実施例２ 第１実施例を拡張し、チップをボード（プリント基板、
マルチチップモジュール）のレベル、即ち、マクロブロ
ック素子をチップのレベルとした場合において、チップ
のＩ／Ｏ部に図６のようなスイッチ機能を持ったディレ
イ素子４１を設定することで、同様の結果を得ることが
できる。スイッチ機能を持ったディレイ素子４１は、入
力端子２３と、出力端子２７と、バッファ素子２５と、
伝送回路５１，及び５３と、伝送回路用の信号４５，及
び４７と、伝送回路用の反転信号用インバータ素子４９
と、伝送回路用のスイッチ端子４３とから構成される。
伝送回路用のスイッチ端子４３がｏｆｆ（＝０）の時、
伝送信号４５はｏｆｆ、４７はインバータ素子４９のた
めｏｎ（＝１）となり、伝送信号４５はｏｆｆ（＝
０）、伝送信号４７はｏｎ（＝１）となるため伝送回路
５１に信号通過が起きるので、出力信号２７には入力信
号２３の信号が出力される。一方、伝送回路用のスイッ
チ端子４３がｏｎ（＝１）の時、伝送信号４５はｏｎ、
伝送信号４７はインバータ素子４９のためｏｆｆ（＝
０）となり、伝送信号４５はｏｎ（＝１）、伝送信号４
７はｏｆｆ（＝０）となるため伝送回路５３に信号通過
が起きるので、出力信号２７にはバッファ素子２５の出
力信号が出力される。バッファ素子２５を通った信号
は、バッファ素子のディレイがつくことになる。ディレ
イの異なったディレイ素子４１をｎ個、直列に接続して
おき、クロック配線時に所望のディレイを計算し、その
ディレイに応じて伝送回路用のスイッチ４３のそれぞれ
をｏｆｆ（＝０）、ｏｎ（＝１）に対応するＶＤＤ、Ｖ
ＳＳに接続して固定することによって、ディレイの調節
をすることが可能となり、スキューの低減を図ることが
できる。
マルチチップモジュール）のレベル、即ち、マクロブロ
ック素子をチップのレベルとした場合において、チップ
のＩ／Ｏ部に図６のようなスイッチ機能を持ったディレ
イ素子４１を設定することで、同様の結果を得ることが
できる。スイッチ機能を持ったディレイ素子４１は、入
力端子２３と、出力端子２７と、バッファ素子２５と、
伝送回路５１，及び５３と、伝送回路用の信号４５，及
び４７と、伝送回路用の反転信号用インバータ素子４９
と、伝送回路用のスイッチ端子４３とから構成される。
伝送回路用のスイッチ端子４３がｏｆｆ（＝０）の時、
伝送信号４５はｏｆｆ、４７はインバータ素子４９のた
めｏｎ（＝１）となり、伝送信号４５はｏｆｆ（＝
０）、伝送信号４７はｏｎ（＝１）となるため伝送回路
５１に信号通過が起きるので、出力信号２７には入力信
号２３の信号が出力される。一方、伝送回路用のスイッ
チ端子４３がｏｎ（＝１）の時、伝送信号４５はｏｎ、
伝送信号４７はインバータ素子４９のためｏｆｆ（＝
０）となり、伝送信号４５はｏｎ（＝１）、伝送信号４
７はｏｆｆ（＝０）となるため伝送回路５３に信号通過
が起きるので、出力信号２７にはバッファ素子２５の出
力信号が出力される。バッファ素子２５を通った信号
は、バッファ素子のディレイがつくことになる。ディレ
イの異なったディレイ素子４１をｎ個、直列に接続して
おき、クロック配線時に所望のディレイを計算し、その
ディレイに応じて伝送回路用のスイッチ４３のそれぞれ
をｏｆｆ（＝０）、ｏｎ（＝１）に対応するＶＤＤ、Ｖ
ＳＳに接続して固定することによって、ディレイの調節
をすることが可能となり、スキューの低減を図ることが
できる。
【００２５】
【発明の効果】以上詳述したように本発明によれば、マ
クロブロック素子内部に設置されたスイッチ機能を持っ
たディレイ素子の組み合わせを選択することによって、
そのマクロブロック素子のクロック入力端子のディレイ
を調節し、クロック配線のスキュー低減をすることがで
きる。
クロブロック素子内部に設置されたスイッチ機能を持っ
たディレイ素子の組み合わせを選択することによって、
そのマクロブロック素子のクロック入力端子のディレイ
を調節し、クロック配線のスキュー低減をすることがで
きる。
【図１】本発明に係るマクロブロック素子の内部を示す
一例の概要図である。
一例の概要図である。
【図２】図１におけるスイッチ端子の組み合わせによる
ディレイ量を示す図である。
ディレイ量を示す図である。
【図３】スイッチ機能を持ったディレイ素子の内部構造
を示す例の図である。
を示す例の図である。
【図４】細かいディレイを付加するための、予め配線を
設置したディレイ素子間の配線の例を示す図である。
設置したディレイ素子間の配線の例を示す図である。
【図５】細かいディレイを付加するための、冗長配線用
の端子を設置したディレイ素子間の配線の例を示す図で
ある。
の端子を設置したディレイ素子間の配線の例を示す図で
ある。
【図６】チップのＩ／Ｏ部に設定するスイッチ機能を持
ったディレイ素子の内部構造を示す図である。
ったディレイ素子の内部構造を示す図である。
１ マクロブロック素子 ３ クロック入力端子 ５ クロック配線 ７ クロック入力端子、ディレイ素子間等に接続する
配線 ９ ディレイ素子 １１ ディレイ素子 １３ ディレイ素子 １５ ディレイ素子 １７ ディレイ素子１１用スイッチ １９ ディレイ素子１３用スイッチ ２１ ディレイ素子１５用スイッチ ２３ 入力端子 ２５ バッファ素子 ２７ 出力端子 ２９ スイッチ端子 ３１ スイッチ端子 ３３ スイッチ端子 ３５ スイッチ端子 ３７ 負荷容量用配線 ３９ ＶＩＡ ４１ ディレイ素子 ４３ ディレイ付加用スイッチ ４５ 伝送回路信号 ４７ 伝送回路信号（反転） ４９ 伝送信号用インバータ素子 ５１ 伝送回路 ５３ 伝送回路 ５５ スイッチ端子 ５７ スイッチ端子 ５９ 迂回配線
配線 ９ ディレイ素子 １１ ディレイ素子 １３ ディレイ素子 １５ ディレイ素子 １７ ディレイ素子１１用スイッチ １９ ディレイ素子１３用スイッチ ２１ ディレイ素子１５用スイッチ ２３ 入力端子 ２５ バッファ素子 ２７ 出力端子 ２９ スイッチ端子 ３１ スイッチ端子 ３３ スイッチ端子 ３５ スイッチ端子 ３７ 負荷容量用配線 ３９ ＶＩＡ ４１ ディレイ素子 ４３ ディレイ付加用スイッチ ４５ 伝送回路信号 ４７ 伝送回路信号（反転） ４９ 伝送信号用インバータ素子 ５１ 伝送回路 ５３ 伝送回路 ５５ スイッチ端子 ５７ スイッチ端子 ５９ 迂回配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】また、本発明の第３の特徴は、前記マクロ
ブロック素子の入力端子、前記ディレイ素子間などを接
続する配線の近傍に、配線線分を複数本設け、所望ディ
レイに応じて前記配線と前記配線線分とを電気的接続を
行うためのＶＩＡを設定することにより、ディレイの調
節を可能としたことにある。
ブロック素子の入力端子、前記ディレイ素子間などを接
続する配線の近傍に、配線線分を複数本設け、所望ディ
レイに応じて前記配線と前記配線線分とを電気的接続を
行うためのＶＩＡを設定することにより、ディレイの調
節を可能としたことにある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｄ
Claims (3)
- 【請求項１】 半導体集積回路チップ上のクロック信号
の供給を受けるマクロブロック素子において、 複数のディレイ値に切り替え可能なスイッチを有し、か
つ互いに異なる最大ディレイ値を有するディレイ素子を
二つ以上備え、前記ディレイ素子を前記スイッチにて調
節することでディレイの最適化を行うためのディレイ最
適化手段を設けたことを特徴とするマクロブロック素
子。 - 【請求項２】 前記ディレイ素子間に迂回経路と、上記
迂回経路の端子を備え、前記迂回経路を設けることによ
りディレイの調節を行うことを特徴とする請求項１記載
のマクロブロック素子。 - 【請求項３】 前記マクロブロック素子の入力側または
出力側の配線の近傍に、配線線分を複数本設け、前記配
線線分の一部または全てと前記マクロブロック素子の配
線とを電気的接続を行うためのＶＩＡを設定することに
よりディレイの調節をすることを特徴とする請求項１又
は請求項２記載のマクロブロック素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042394A JPH07249969A (ja) | 1994-03-14 | 1994-03-14 | マクロブロック素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042394A JPH07249969A (ja) | 1994-03-14 | 1994-03-14 | マクロブロック素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249969A true JPH07249969A (ja) | 1995-09-26 |
Family
ID=12634856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042394A Pending JPH07249969A (ja) | 1994-03-14 | 1994-03-14 | マクロブロック素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249969A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006161A (en) * | 1996-08-02 | 1999-12-21 | Aisin Aw Co., Ltd. | Land vehicle navigation system with multi-screen mode selectivity |
| WO2021205895A1 (ja) * | 2020-04-09 | 2021-10-14 | ソニーセミコンダクタソリューションズ株式会社 | 信号処理装置、センシングモジュール |
-
1994
- 1994-03-14 JP JP6042394A patent/JPH07249969A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6006161A (en) * | 1996-08-02 | 1999-12-21 | Aisin Aw Co., Ltd. | Land vehicle navigation system with multi-screen mode selectivity |
| WO2021205895A1 (ja) * | 2020-04-09 | 2021-10-14 | ソニーセミコンダクタソリューションズ株式会社 | 信号処理装置、センシングモジュール |
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