JPH01219917A - クロック・スキュー調整回路 - Google Patents
クロック・スキュー調整回路Info
- Publication number
- JPH01219917A JPH01219917A JP63044475A JP4447588A JPH01219917A JP H01219917 A JPH01219917 A JP H01219917A JP 63044475 A JP63044475 A JP 63044475A JP 4447588 A JP4447588 A JP 4447588A JP H01219917 A JPH01219917 A JP H01219917A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- signal
- delay
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック・スキニー調整回路に係わり、特に集
積回路、チップの製造工程におけるバラツキによって生
じるクロック分配回路の遅延時間の差を少なくするクロ
ック・スキュー調整回路に関する。
積回路、チップの製造工程におけるバラツキによって生
じるクロック分配回路の遅延時間の差を少なくするクロ
ック・スキュー調整回路に関する。
この種の集積回路チップ（以下、ｒＬｓＩＬＳＩチップ
う）は、複数の回路素子を１つのチップ上に組み込んで
なり、かつクロックに同期して動作する回路として提供
されている。かかるＬＳＩチップは、これの製造工程に
おけるバラツキによって、回路素子の１つであるトラン
ジスタのスイッチング遅延時間が異なり、同一構造のク
ロック分配回路を備えていてもチップ間でクロック信号
の遅延時間に差のでることがある。このクロックのずれ
は、クロック・スキニーと称されている。
う）は、複数の回路素子を１つのチップ上に組み込んで
なり、かつクロックに同期して動作する回路として提供
されている。かかるＬＳＩチップは、これの製造工程に
おけるバラツキによって、回路素子の１つであるトラン
ジスタのスイッチング遅延時間が異なり、同一構造のク
ロック分配回路を備えていてもチップ間でクロック信号
の遅延時間に差のでることがある。このクロックのずれ
は、クロック・スキニーと称されている。
ところで、複数のＬＳＩチップが搭載された基板でチッ
プ間のクロック・スキューを調整しようとするには、従
来、各ＬＳＩチップに、基板上でりロックを分配してい
る回路部分に右いて、デイレーライン等を使用して調整
していた。
プ間のクロック・スキューを調整しようとするには、従
来、各ＬＳＩチップに、基板上でりロックを分配してい
る回路部分に右いて、デイレーライン等を使用して調整
していた。
しかしながら、上記従来のクロック・スキニー調整方法
は、基板上の部品を使用して調整を行うので、基板上の
スペースが取られてしまい、１枚の基板に搭載できるＬ
ＳＩチップの数が少なくなってしまい、ＬＳＩ化による
ハードウェアの小型化の効果が薄れてしまうという欠点
がある。
は、基板上の部品を使用して調整を行うので、基板上の
スペースが取られてしまい、１枚の基板に搭載できるＬ
ＳＩチップの数が少なくなってしまい、ＬＳＩ化による
ハードウェアの小型化の効果が薄れてしまうという欠点
がある。
本発明は上述した課題を解決するためになされたもので
、基板上の部品点数を増加されることなくクロック・ス
キニーを小さくできるクロック・スキュー調整回路を提
供することを目的とする。
、基板上の部品点数を増加されることなくクロック・ス
キニーを小さくできるクロック・スキュー調整回路を提
供することを目的とする。
本発明のクロック・スキュー調整回路は、複数の回路素
子を１つのチップ上に組み込んでなり、かつクロックに
同期して動作する集積回路において、クロック入力信号
から複数の互いに異なるクロック信号を形成する遅延回
路と、クロック・スキュー制御入力信号により前記した
遅延回路からの複数のクロック信号のうちの１つを選択
して出力する選択回路と、この選択回路から出力された
クロック信号を各回路素子に分配する分配回路と、この
分配回路から出力されるクロック信号をクロック観測出
力信号として外部に出力できるようにした回路手段とか
ら構成されたことを特徴とするものである。
子を１つのチップ上に組み込んでなり、かつクロックに
同期して動作する集積回路において、クロック入力信号
から複数の互いに異なるクロック信号を形成する遅延回
路と、クロック・スキュー制御入力信号により前記した
遅延回路からの複数のクロック信号のうちの１つを選択
して出力する選択回路と、この選択回路から出力された
クロック信号を各回路素子に分配する分配回路と、この
分配回路から出力されるクロック信号をクロック観測出
力信号として外部に出力できるようにした回路手段とか
ら構成されたことを特徴とするものである。
このように構成された本発明によれば、基板上の部品点
数を少なくでき、かつクロック・スキューを小さくでき
ることになる。
数を少なくでき、かつクロック・スキューを小さくでき
ることになる。
次に、本発明について図面を参照して説明する。
第１図は本発明のクロック・スキニー調整回路の一実施
例を示すブロック図である。
例を示すブロック図である。
第１図において、ＬＳＩチップ１は次のように構成され
ている。すなわち、クロック入力信号２は遅延回路３に
供給されるように回路が構成されている。この遅延回路
３は、このクロック入力信号２から複数の互いに異なる
クロック信号を形成して出力できるような構成を有して
いる。クロック・スキュー制御入力信号４は、ｎ入力１
出力選択回路５に供給されるように回路が接続されてい
る。また、遅延回路３からの複数のクロック信号は、ｎ
入力１出力選択回路５に供給されるように回路が接続さ
れている。このｎ人力１出力選択回路５は、クロック・
スキニー制御入力信号４により遅延回路３からの複数の
クロック信号のうちの１つを選択して出力する回路構成
となっている。
ている。すなわち、クロック入力信号２は遅延回路３に
供給されるように回路が構成されている。この遅延回路
３は、このクロック入力信号２から複数の互いに異なる
クロック信号を形成して出力できるような構成を有して
いる。クロック・スキュー制御入力信号４は、ｎ入力１
出力選択回路５に供給されるように回路が接続されてい
る。また、遅延回路３からの複数のクロック信号は、ｎ
入力１出力選択回路５に供給されるように回路が接続さ
れている。このｎ人力１出力選択回路５は、クロック・
スキニー制御入力信号４により遅延回路３からの複数の
クロック信号のうちの１つを選択して出力する回路構成
となっている。
このｎ人力１出力選択回路５から出力されたクロック信
号６は、分配回路７に人力されるようになっている。こ
の分配回路７は、クロック信号６をクロック信号８とし
て各回路素子に分配するように回路構成されている。こ
の分配回路７には当該クロック信号８の１つを外部に出
力する回路手段１０が設けられており、この回路手段１
０は、分配回路７から出力されるクロック信号をクロッ
ク観測出力信号９として外部に出力できるようになって
いる。
号６は、分配回路７に人力されるようになっている。こ
の分配回路７は、クロック信号６をクロック信号８とし
て各回路素子に分配するように回路構成されている。こ
の分配回路７には当該クロック信号８の１つを外部に出
力する回路手段１０が設けられており、この回路手段１
０は、分配回路７から出力されるクロック信号をクロッ
ク観測出力信号９として外部に出力できるようになって
いる。
このように構成された実施例のクロック・スキュー調整
回路についてその作用を説明する。
回路についてその作用を説明する。
この実施例におけるクロック・スキニー調整方法として
は、まず回路設計時にクロック入力信号２をＬＳＩチッ
プ１に与え、ＬＳＩチップ１からクロック観測出力信号
９が出力されてくる遅延時間見積を予め求めておく。つ
いで、ＬＳＩチップ１が完成してから、当該ＬＳＩチッ
プ１に実際にクロック入力信号２を与えて、ＬＳＩチッ
プ１から出力されてくるクロック観測出力信号９の遅延
時間を測定しながら、クロ７り・スキニー制御入力信号
４の値を可変させてゆき、所定の許容範囲内で見積値と
近いクロック信号がクロック観測出力信号９として得ら
れた際に、そのクロック・スキュー制御入力信号４の設
定値を基板上で固定しておく。
は、まず回路設計時にクロック入力信号２をＬＳＩチッ
プ１に与え、ＬＳＩチップ１からクロック観測出力信号
９が出力されてくる遅延時間見積を予め求めておく。つ
いで、ＬＳＩチップ１が完成してから、当該ＬＳＩチッ
プ１に実際にクロック入力信号２を与えて、ＬＳＩチッ
プ１から出力されてくるクロック観測出力信号９の遅延
時間を測定しながら、クロ７り・スキニー制御入力信号
４の値を可変させてゆき、所定の許容範囲内で見積値と
近いクロック信号がクロック観測出力信号９として得ら
れた際に、そのクロック・スキュー制御入力信号４の設
定値を基板上で固定しておく。
このようにしてクロック・スキューの調整ができること
になる。
になる。
本実施例によれば、ＬＳＩチップｌに内蔵されたクロッ
ク・スキニー調整回路により、クロック信号の調整を各
ＬＳＩチップ１毎に行うことができるので、基板上の部
品数をいたずらに増やすことなしにＬＳＩチップ１のク
ロック・スキューを小さくすることができる。
ク・スキニー調整回路により、クロック信号の調整を各
ＬＳＩチップ１毎に行うことができるので、基板上の部
品数をいたずらに増やすことなしにＬＳＩチップ１のク
ロック・スキューを小さくすることができる。
以上説明したように本発明は、互いに異なる遅延時間の
クロック信号から所定のクロック信号を辱られるように
した回路をＬＳＩチップに内蔵させたことにより、基板
上の部品点数を少なくでき、かつクロック・スキューを
小さくできるという効果がある。
クロック信号から所定のクロック信号を辱られるように
した回路をＬＳＩチップに内蔵させたことにより、基板
上の部品点数を少なくでき、かつクロック・スキューを
小さくできるという効果がある。
第１図は本発明の実施例を示すブロック図である。
■・・・・・・ＬＳＩチップ、
３・・・・・・遅延回路、
５・・・・・・選択回路、
７・・・・・・分配回路、
１０・・・・・・回路手段。
Claims (1)
- 【特許請求の範囲】 複数の回路素子を１つのチップ上に組み込んでなり、か
つクロックに同期して動作する集積回路において、 クロック入力信号から複数の互いに異なるクロック信号
を形成する遅延回路と、クロック・スキュー制御入力信
号により前記遅延回路からの複数のクロック信号のうち
の１つを選択して出力する選択回路と、 この選択回路から出力されたクロック信号を各回路素子
に分配する分配回路と、 この分配回路から出力されるクロック信号をクロック観
測出力信号として外部に出力できるようにした回路手段 とから構成されたことを特徴とするクロック・スキュー
調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63044475A JPH01219917A (ja) | 1988-02-29 | 1988-02-29 | クロック・スキュー調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63044475A JPH01219917A (ja) | 1988-02-29 | 1988-02-29 | クロック・スキュー調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01219917A true JPH01219917A (ja) | 1989-09-01 |
Family
ID=12692551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63044475A Pending JPH01219917A (ja) | 1988-02-29 | 1988-02-29 | クロック・スキュー調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01219917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000089849A (ja) * | 1998-09-09 | 2000-03-31 | Nec Corp | クロックスキュー調整回路および該調整回路を備えた大規模集積回路 |
-
1988
- 1988-02-29 JP JP63044475A patent/JPH01219917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000089849A (ja) * | 1998-09-09 | 2000-03-31 | Nec Corp | クロックスキュー調整回路および該調整回路を備えた大規模集積回路 |
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