WO2021205895A1 - 信号処理装置、センシングモジュール - Google Patents

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賢一 田湯
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Definitions

  • the present technology relates to a technical field of a signal processing device having a multi-stage branched wiring unit that supplies the same signal to a plurality of target elements via multi-stage branched wiring, and a sensing module provided with the signal processing device.
  • the same signal for driving the pixels for example, a clock signal, etc.
  • the same signal for driving the pixels for example, a clock signal, etc.
  • Patent Document 1 discloses a technique for suppressing delay of a pixel control signal in an image sensor.
  • a wiring structure for ensuring the equal length of wiring a wiring structure called a tree structure (also referred to as a tournament structure) is known.
  • a tree structure also referred to as a tournament structure
  • wiring is branched in multiple stages. Specifically, it has a branch chain structure in which each wiring after branching is further branched.
  • the tree structure is a wiring structure assuming that the wiring path to the target element is relatively long, it is necessary to propagate to each stage of the tree structure without changing the logic such as a buffer circuit and an inverter circuit.
  • the logic circuit is arranged. At this time, it is often difficult to supply the power supply for driving the logic circuit from an individual supply position for each logic circuit due to space restrictions, etc., and in that case, it is common to a plurality of logic circuits. Power will be supplied from the supply position of.
  • a logic circuit far from a common supply position tends to have a high delay.
  • By mixing low-delay logic circuits and high-delay logic circuits in this way in the tree structure only logic circuits with a small amount of delay (logic circuits close to a common supply position) are routed as signal supply paths. It is possible that a logic circuit having a large delay amount and a logic circuit having a large delay amount (a logic circuit far from a common supply position) can coexist, and the equal delay property of the signal may not be ensured. That is, as a tree structure, even though the equal length of the wiring is ensured, the equal delay of the signal may not be ensured.
  • This technology was made in view of the above circumstances, and aims to make the signal propagation delay uniform when the same signal is propagated to a plurality of target elements.
  • the signal processing device includes a multi-stage branched wiring unit that supplies the same signal to a plurality of target elements via multi-stage branched wiring, a logic circuit arranged in each stage of the multi-stage branched wiring unit, and a logic circuit.
  • the wiring between at least a part of the stages in the multi-stage branch wiring portion intersects with the above.
  • the branch direction of the wiring is the same in each stage, and among the logic circuits arranged in at least one stage in the multi-stage branch wiring unit.
  • the separation distance in the branching direction between the paired logic circuits which is a logic circuit in which the immediately preceding wiring branch point is common, is the wiring branch point from the paired logic circuit among the wiring branch points immediately below the one stage. It is conceivable that the configurations are different with respect to the separation distance between two wiring branch points in the branch direction. This makes it possible to adjust the distance from the power supply position for the logic circuits arranged in at least one stage.
  • the one stage is a stage immediately before the intersection of the wirings is performed, and the separation distance between the pair logic circuits in the branch direction in the one stage is determined. It is conceivable that the configuration is shorter than the separation distance in the branching direction between the two wiring branch points in the stage immediately below the one stage. If the wiring between some stages is crossed with respect to the tree wiring structure, the wiring length at the intersecting portion is extended, so that the total wiring length is also lengthened. As described above, regarding the separation distance in the branching direction, the separation distance between the pair logic circuits in the stage immediately before the wiring crossing is made shorter than the separation distance between the two wiring branch points in the immediately lower stage. It is possible to shorten the wiring length required for branching in the immediately preceding stage, and it is possible to shorten the overall wiring length.
  • the output wirings of at least a part of the logic circuits arranged at the lowest stage are short-circuited in the multi-stage branch wiring portion. ..
  • By short-circuiting the output wirings of the logic circuits arranged at the bottom it is possible to make the signal delay to the target element connected to the output wirings uniform.
  • the wiring between some stages is crossed in the multi-stage branch wiring portion, the wiring is short-circuited in a state where the difference in the delay amount is suppressed, and it is possible to suppress the through current due to the wiring short-circuit. Become.
  • the output wirings are short-circuited with each other only in a part of the output wirings in the lowermost stage. Penetration current can be suppressed by short-circuiting only a part of the output wiring instead of the entire output wiring.
  • the wiring is crossed between a plurality of stages in the multi-stage branch wiring portion.
  • the adjustment factor of the delay amount increases as compared with the case where the wiring crossing is performed only between one stage.
  • the sensing module has multiple stages for a pixel array unit in which a plurality of pixels having a light receiving element are arranged in two dimensions and a plurality of driving elements for driving the plurality of the pixels in the pixel array unit.
  • a multi-stage branch wiring unit that supplies the same signal via the branched wiring and a logic circuit arranged in each stage of the multi-stage branch wiring unit are provided, and between at least a part of the stages in the multi-stage branch wiring unit.
  • the wiring is intersecting.
  • the distance measurement is performed by the ToF method. This makes it possible to make the signal propagation delay with respect to the driving element uniform in the sensing module that performs distance measurement by the ToF method.
  • the sensing module includes a light emitting unit that emits light for distance measurement, and the wiring path of the light emitting timing signal that indicates the light emitting timing of the light emitting unit is the same signal in the multi-stage branch wiring unit. It is conceivable that the wiring path is formed along the wiring path passing through the intersection of the wirings. This makes it possible to make the signal propagation delay uniform between the signal for the pixel driving element and the light emission timing signal.
  • Multi-stage branch wiring unit as an embodiment> [5-1. First example] [5-2. Second example] [5-3. Third example] [5-4. Fourth example] [5-5. Fifth example] [5-6. Sixth example] [5-7. Seventh example] [5-8. Eighth example] ⁇ 6.
  • FIG. 1 is a block diagram for explaining a configuration example of a signal processing device as an embodiment according to the present technology and a distance measuring device 10 including a sensing module.
  • the distance measuring device 10 includes a sensor unit 1, a light emitting unit 2, a control unit 3, a distance image processing unit 4, and a memory 5.
  • the sensing module 6 as an embodiment includes a sensor unit 1, a light emitting unit 2, and a control unit 3.
  • the signal processing device as the embodiment corresponds to the transfer gate driving unit 12 in the sensor unit 1 as described later.
  • the distance measuring device 10 is a device that performs distance measuring by the ToF (Time of Flight) method. Specifically, the distance measuring device 10 of this example performs distance measurement by an indirect ToF (indirect ToF) method.
  • the indirect ToF method is a distance measuring method that calculates the distance to the object Ob based on the phase difference between the irradiation light Li for the object Ob and the reflected light Lr obtained by reflecting the irradiation light Li by the object Ob. be.
  • the light emitting unit 2 has one or more light emitting elements as a light source, and emits irradiation light Li for the object Ob.
  • the light emitting unit 2 emits infrared light having a wavelength in the range of, for example, 780 nm to 1000 nm as the irradiation light Li.
  • the control unit 3 controls the light emission operation of the irradiation light Li by the light emitting unit 2.
  • the irradiation light Li light whose intensity is modulated so that the intensity changes at a predetermined cycle is used.
  • pulsed light is repeatedly emitted at a predetermined cycle as the irradiation light Li.
  • emission cycle Cl the emission cycle of such pulsed light
  • the period between the emission start timings of the pulsed light when the pulsed light is repeatedly emitted by the emission cycle Cl is referred to as "1 modulation period Pm" or simply "modulation period Pm".
  • the control unit 3 controls the light emitting operation of the light emitting unit 2 so as to emit the irradiation light Li only for a predetermined light emitting period for each modulation period Pm.
  • the light emission period Cl is relatively high, for example, from several tens of MHz to several hundreds of MHz.
  • the sensor unit 1 receives the reflected light Lr and outputs distance measurement information by the indirect ToF method based on the phase difference between the reflected light Lr and the irradiation light Li.
  • the sensor unit 1 of this example includes a photoelectric conversion element (photodiode PD), a first transfer gate element (transfer transistor TG-A) for transferring the accumulated charge of the photoelectric conversion element, and a second transfer. It has a pixel array unit 11 in which a plurality of pixels Px including a gate element (transfer transistor TG-B) are arranged in two dimensions, and distance measurement information by an indirect ToF method is obtained for each pixel Px.
  • the information representing the distance measurement information (distance information) for each pixel Px in this way is referred to as a “distance image”.
  • the signal charges accumulated in the photoelectric conversion element in the pixel Px are alternately turned on by the first transfer gate element and the second transfer gate element, resulting in two floating diffusions (FD). It is distributed to.
  • the cycle in which the first transfer gate element and the second transfer gate element are alternately turned on is the same as the light emission cycle Cl of the light emitting unit 2. That is, the first transfer gate element and the second transfer gate element are turned on once for each modulation period Pm, and the above-mentioned distribution of the signal charge to the two floating diffusions is performed for each modulation period Pm. It is repeated in.
  • the transfer transistor TG-A as the first transfer gate element is turned on during the light emission period of the irradiation light Li in the modulation period Pm
  • the transfer transistor TG-B as the second transfer gate element is the modulation period Pm. It is turned on during the non-emission period of the irradiation light Li in.
  • the signal charge accumulated in each floating diffusion by one distribution using the first and second transfer gate elements as described above is relatively small. It will be something like that. Therefore, in the indirect ToF method, the emission of the irradiation light Li is repeated thousands to tens of thousands of times per distance measurement (that is, in obtaining a distance image for one image), and the sensor unit 1 is described in this way. While the irradiation light Li is repeatedly emitted, the signal charge is repeatedly distributed to each floating diffusion using the first and second transfer gate elements as described above.
  • the control unit 3 controls the light receiving operation by the sensor unit 1 and the light emitting operation by the light emitting unit 2 based on a common clock as described later.
  • the distance image processing unit 4 inputs the distance image obtained by the sensor unit 1, performs predetermined signal processing such as compression coding, and outputs the distance image to the memory 5.
  • the memory 5 is, for example, a storage device such as a flash memory, an SSD (Solid State Drive), or an HDD (Hard Disk Drive), and stores a distance image processed by the distance image processing unit 4.
  • FIG. 2 is a block diagram showing an example of an internal circuit configuration of the sensor unit 1.
  • the sensor unit 1 includes a pixel array unit 11, a transfer gate drive unit 12, a vertical drive unit 13, a system control unit 14, a column processing unit 15, a horizontal drive unit 16, a signal processing unit 17, and a data storage unit 18. It has.
  • the pixel array unit 11 has a configuration in which a plurality of pixels Px are two-dimensionally arranged in a matrix in the row direction and the column direction.
  • Each pixel Px has a photodiode PD, which will be described later, as a photoelectric conversion element.
  • the details of the pixel Px will be described again with reference to FIG.
  • the row direction means the arrangement direction of the pixels Px in the horizontal direction
  • the column direction means the arrangement direction of the pixels Px in the vertical direction.
  • the row direction is the horizontal direction and the column direction is the vertical direction.
  • row drive lines 20 are wired along the row direction for each pixel row in a matrix-like pixel array, and two gate drive lines 21 and two vertical signals are provided in each pixel row.
  • Each of the wires 22 is wired along the row direction.
  • the row drive line 20 transmits a drive signal for driving when reading a signal from the pixel Px.
  • the row drive line 20 is shown as one wiring, but the wiring is not limited to one.
  • One end of the row drive line 20 is connected to the output end corresponding to each row of the vertical drive unit 13.
  • the system control unit 14 is composed of a timing generator or the like that generates various timing signals, and based on the various timing signals generated by the timing generator, the transfer gate drive unit 12, the vertical drive unit 13, and the column processing unit 15 , And drive control of the horizontal drive unit 16 and the like.
  • the transfer gate drive unit 12 drives two transfer gate elements provided for each pixel Px through the gate drive lines 21 provided for each pixel row as described above. As described above, the two transfer gate elements are assumed to be turned on alternately every modulation period Pm. Therefore, the system control unit 14 supplies the transfer gate drive unit 12 with the light receiving side clock signal CLK-TG input from the control unit 3 shown in FIG. 1, and the transfer gate drive unit 12 receives the light receiving side. It drives two transfer gate elements based on the clock signal CLK-TG.
  • the control unit 3 has a signal for generating a light emitting side clock signal CLK-LD, which is a clock signal indicating the light emission timing of the light emitting unit 2, and a light receiving side clock signal CLK-TG for the sensor unit 1.
  • the generation unit 3a is provided.
  • the signal generation unit 3a is configured to have an oscillator, and the clock signal generated by the oscillator is used as a light emitting side clock signal CLK-LD and a light receiving side clock signal CLK-TG, respectively, as a system control unit of the light emitting unit 2 and the sensor unit 1, respectively.
  • the vertical drive unit 13 is composed of a shift register, an address decoder, and the like, and drives the pixels Px of the pixel array unit 11 simultaneously for all pixels or in line units. That is, the vertical drive unit 13 constitutes a drive unit that controls the operation of each pixel Px of the pixel array unit 11 together with the system control unit 14 that controls the vertical drive unit 13.
  • the signal corresponding to is input to the column processing unit 15 through the corresponding vertical signal line 22.
  • the column processing unit 15 performs predetermined signal processing on the detection signal read from each pixel Px through the vertical signal line 22, and temporarily holds the detected signal after the signal processing. Specifically, the column processing unit 15 performs noise removal processing, A / D (Analog to Digital) conversion processing, and the like as signal processing.
  • the two detection signals are read out from each pixel Px for each repeated emission of the irradiation light Li for a predetermined number of times (every thousands to tens of thousands of repeated emissions described above). It is done once. Therefore, the system control unit 14 controls the vertical drive unit 13 based on the light receiving side clock signal CLK-TG, and the reading timing of the detection signal from each pixel Px is repeated for a predetermined number of times of the irradiation light Li in this way. Control so that the timing is for each light emission.
  • the horizontal drive unit 16 is composed of a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel strings of the column processing unit 15. By the selective scanning by the horizontal drive unit 16, the detection signals that have been signal-processed for each unit circuit in the column processing unit 15 are sequentially output.
  • the signal processing unit 17 has at least an arithmetic processing function, and performs various signal processing such as distance calculation processing corresponding to the indirect ToF method based on the detection signal output from the column processing unit 15.
  • a known method can be used for calculating the distance information by the indirect ToF method based on two types of detection signals (detection signals for each floating diffusion) for each pixel Px, and the description thereof is omitted here. ..
  • the data storage unit 18 temporarily stores the data required for the signal processing in the signal processing unit 17.
  • the sensor unit 1 configured as described above outputs a distance image representing the distance to the object Ob for each pixel Px.
  • the distance measuring device 10 having such a sensor unit 1 is mounted on a vehicle, for example, an in-vehicle system that measures the distance to an object Ob outside the vehicle, or a distance to an object such as a user's hand. Can be applied to a gesture recognition device or the like that measures a user's gesture and recognizes a user's gesture based on the measurement result.
  • FIG. 4 shows an equivalent circuit of pixels Px two-dimensionally arranged in the pixel array unit 11.
  • the pixel Px has one photodiode PD and one OF (overflow) gate transistor OFG as photoelectric conversion elements. Further, the pixel Px has two transfer transistors TG, two floating diffusion FDs, a reset transistor RST, an amplification transistor AMP, and two selection transistors SEL as transfer gate elements.
  • the transfer transistor TG- It is referred to as A and TG-B, floating diffusion FD-A and FD-B, reset transistors RST-A and RST-B, amplification transistors AMP-A and AMP-B, and selection transistors SEL-A and SEL-B.
  • the OF gate transistor OFG, the transfer transistor TG, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are composed of, for example, an N-type MOS transistor.
  • the OF gate transistor OFG becomes conductive when the OF gate signal SOFG supplied to the gate is turned on.
  • the OF gate transistor OFG becomes conductive, the photodiode PD is clamped to a predetermined reference potential VDD and the accumulated charge is reset.
  • the OF gate signal SOFG is supplied from, for example, the vertical drive unit 13.
  • the transfer transistor TG-A becomes conductive when the transfer drive signal STG-A supplied to the gate is turned on, and transfers the signal charge stored in the photodiode PD to the floating diffusion FD-A.
  • the transfer transistor TG-B becomes conductive when the transfer drive signal STG-B supplied to the gate is turned on, and transfers the electric charge stored in the photodiode PD to the floating diffusion FD-B.
  • the transfer drive signals STG-A and STG-B are each supplied from the transfer gate drive unit 12 through the gate drive lines 21-A and 21-B provided as one of the gate drive lines 21 shown in FIG. ..
  • Floating diffusion FD-A and FD-B are charge holding units that temporarily hold the charge transferred from the photodiode PD.
  • the reset transistor RST-A becomes conductive when the reset signal SRST supplied to the gate is turned on, and resets the potential of the floating diffusion FD-A to the reference potential VDD.
  • the reset transistor RST-B becomes conductive when the reset signal SRST supplied to the gate is turned on, and resets the potential of the floating diffusion FD-B to the reference potential VDD.
  • the reset signal SRST is supplied from, for example, the vertical drive unit 13.
  • the source is connected to the vertical signal line 22-A via the selection transistor SEL-A, and the drain is connected to the reference potential VDD (constant current source) to form a source follower circuit.
  • the source is connected to the vertical signal line 22-B via the selection transistor SEL-B, and the drain is connected to the reference potential VDD (constant current source) to form a source follower circuit.
  • the vertical signal lines 22-A and 22-B are provided as one of the vertical signal lines 22 shown in FIG. 2, respectively.
  • the selection transistor SEL-A is connected between the source of the amplification transistor AMP-A and the vertical signal line 22-A, and becomes conductive when the selection signal SSEL supplied to the gate is turned on, and the floating diffusion FD-
  • the electric charge held in A is output to the vertical signal line 22-A via the amplification transistor AMP-A.
  • the selection transistor SEL-B is connected between the source of the amplification transistor AMP-B and the vertical signal line 22-B, and becomes conductive when the selection signal SSEL supplied to the gate is turned on, and the floating diffusion FD-
  • the charge held in B is output to the vertical signal line 22-B via the amplification transistor AMP-A.
  • the selection signal SSEL is supplied from the vertical drive unit 13 via the row drive line 20.
  • a reset operation for resetting the charge of the pixel Px is performed on all the pixels. That is, for example, the OF gate transistor OFG, each reset transistor RST, and each transfer transistor TG are turned on (conducting state), and the accumulated charges of the photodiode PD and each floating diffusion FD are reset.
  • the light receiving operation referred to here means a light receiving operation performed for one distance measurement. That is, during the light receiving operation, the operation of alternately turning on the transfer transistors TG-A and TG-B is repeated a predetermined number of times (about several thousand to tens of thousands of times in this example).
  • the period of the light receiving operation performed for such one distance measurement is referred to as "light receiving period Pr".
  • the light receiving period Pr within one modulation period Pm of the light emitting unit 2, for example, after the period in which the transfer transistor TG-A is on (that is, the period in which the transfer transistor TG-B is off) is continued for the light emitting period of the irradiation light Li.
  • the remaining period that is, the non-emission period of the irradiation light Li is set to the period during which the transfer transistor TG-B is on (that is, the period during which the transfer transistor TG-A is off). That is, in the light receiving period Pr, the operation of distributing the electric charge of the photodiode PD to the floating diffusion FD-A and FD-B within one modulation period Pm is repeated a predetermined number of times.
  • each pixel Px of the pixel array unit 11 is selected in line order.
  • the selection transistors SEL-A and SEL-B are turned on.
  • the electric charge accumulated in the floating diffusion FD-A is output to the column processing unit 15 via the vertical signal line 22-A.
  • the electric charge accumulated in the floating diffusion FD-B is output to the column processing unit 15 via the vertical signal line 22-B.
  • the reflected light received by the pixel Px is delayed according to the distance from the timing when the light emitting unit 2 emits the irradiation light Li to the object Ob. Since the distribution ratio of the charges accumulated in the two floating diffusion FD-A and FD-B changes depending on the delay time according to the distance to the object Ob, these two floating diffusion FD-1 and FD-B are used. The distance to the object Ob can be obtained from the distribution ratio of the accumulated charges.
  • FIG. 5 shows an example of the internal configuration of the transfer gate drive unit 12, and illustrates the positional relationship between each component in the transfer gate drive unit 12 and the pixel array unit 11 (positional relationship in the thickness direction of the sensor unit 1). It is a figure.
  • the transfer gate drive unit 12 has a driver unit 25 and a multi-stage branch wiring unit 26.
  • the driver unit 25 has a plurality of driving elements for driving the transfer transistor TG in each pixel Px of the pixel array unit 11.
  • the drive element having a plurality of driver units 25 in this way will be hereinafter referred to as “drive element Ed”.
  • the multi-stage branch wiring unit 26 is a wiring unit for propagating the same signal as the light receiving side clock signal CLK-TG to each drive element Ed in the driver unit 25.
  • the multi-stage branch wiring unit 26 has a structure in which the wiring is multi-stage branched so that the equal length of the wiring path for each drive element Ed of the light receiving side clock signal CLK-TG is ensured.
  • multi-stage branching as used herein means that wiring is branched in multiple stages by including at least a part of a branch chain structure in which each wiring after branching is further branched.
  • the driver unit 25 is formed on the pixel array unit 11, and the multi-stage branch wiring unit 26 is formed on the driver unit 25.
  • Multi-stage branch wiring unit as an embodiment> [5-1. First example]
  • the conventional multi-stage branch wiring unit 26'with a tree structure (also referred to as a tournament structure) will be described with reference to FIG.
  • the tree structure has a branching chain structure in which each wiring after branching is further branched as a branching structure of the wiring.
  • a tree structure in which the number of branch stages is three is illustrated.
  • the stage in which the first branch is performed is counted as the first stage.
  • branching direction Dd the branching direction of the wiring
  • branch chain direction Dc the direction in which the branches are chained
  • a logic circuit 27 for propagating a signal without changing the logic is arranged on the wiring path to each drive element Ed.
  • an inverter circuit is arranged as a logic circuit 27 is shown.
  • the logic circuit 27 is arranged on each wiring after branching each time the wiring is branched. Therefore, the logic circuit 27 is arranged at each stage in the multi-stage branch structure as shown in the figure.
  • logic circuits 27 are arranged at equal intervals in the branch direction Dd at the bottom stage. Then, in the multi-stage branch wiring unit 26', the arrangement position of the logic circuit 27 in each stage above it in the branch direction Dd is determined based on the arrangement interval of the logic circuit 27 in the lowermost stage. Specifically, the arrangement position of the logic circuit 27 in the branch direction Dd in the immediately upper stage of the lowermost stage is two logic circuits whose wiring path is directly related to the logic circuit 27 in the immediately upper stage among the logic circuits 27 in the lowermost stage. It is determined at the center position between the arrangement positions in the branching direction Dd of 27.
  • the logic circuit 27 whose wiring path is directly related to a certain logic circuit 27 means a logic circuit 27 located on each wiring branched from the certain logic circuit 27.
  • the position of the logic circuit 27 in the branching direction Dd is the same as the arrangement position of the two logic circuits 27 whose wiring path is directly below. It is determined by.
  • the lengths of the two wirings branched from the logic circuit 27 can be made equal in each stage, and the equal length of the wiring path of the light receiving side clock signal CLK-TG for each drive element Ed is ensured. be able to.
  • the equal delay may not be ensured.
  • equal delay may not be ensured due to the influence of the delay amount of the logic circuit 27.
  • the distance from the supply position Ps in the branch direction Dd is quantified and represented. Specifically, the distance of the logic circuit 27 closest to the supply position Ps is set to "1" to represent the distance of each logic circuit 27 from the supply position Ps. The larger the number, the larger the distance.
  • the delay amount of each logic circuit 27 in the first stage is "4"
  • the delay amount of the logic circuit 27 outside the tree structure in the second stage is "2”
  • the delay amount of the logic circuit 27 inside the tree structure is "2”.
  • the amount can be expressed as "6” respectively.
  • the delay amount of the third-stage logic circuit 27 can be expressed as "1", “3", "5", and “7” from the outside to the inside of the tree structure, respectively.
  • the signal delays for each drive element Ed are "7", “9", and “15” as shown in the figure.
  • the delay represented by "17” will occur. That is, as a tree structure, although the equal length of the wiring is ensured, the equal delay of the signal cannot be ensured.
  • the wiring path with a small delay amount can supply a signal to the drive element Ed connected to the wiring path with a large delay amount, and the delay amount can be made uniform. Can be done.
  • the multi-stage branch wiring unit 26 as the first example shown in FIG. 9, a method of crossing the wiring between at least a part of the stages is adopted.
  • FIG. 9 as an example of wiring crossing, an example in which wiring is crossed between the second and third stages is shown.
  • the arrangement position of the logic circuit 27 in each stage is the same as in the case of the multi-stage branch wiring unit 26'.
  • FIG. 10 is an explanatory diagram of a wiring structure of the multi-stage branch wiring portion 26A as a second example.
  • the multi-stage branch wiring unit 26A is formed by crossing wirings between a plurality of stages. Specifically, in the illustrated example, wiring is crossed between the first and second stages, and between the second and third stages.
  • the distance from the supply position Ps can be made equal, that is, the delay amount can be made equal. Therefore, it is not essential to cross the wiring between the first stage and the second stage in order to make the delay amount uniform. The significance of crossing the wiring between a plurality of stages will be described later in the sixth example (see FIG. 15).
  • FIG. 11 is an explanatory diagram of a wiring structure of the multi-stage branch wiring portion 26B as a third example.
  • the multi-stage branch wiring unit 26B has at least one stage in which the arrangement position of the logic circuit 27 in the branch direction is different from that of the multi-stage branch wiring unit 26'and the multi-stage branch wiring unit 26.
  • the position in the branch direction Dd is offset from the position in the case of the multi-stage branch wiring portion 26'or 26 toward the inside or outside of the multi-stage branch structure. Is to be.
  • the separation distance Dse1 in the branching direction Dd between the first stage logic circuits 27 is determined.
  • the separation distance Dsc1 is the separation distance in the branching direction Dd between the wiring branch points from the first stage to the second stage. In other words, it is the distance between the wiring branch point from one logic circuit 27 to the second stage in the first stage and the wiring branch point from the other logic circuit 27 to the second stage in the first stage.
  • the separation distance Dse1 between the logic circuits 27 is different from the separation distance Dsc1. Specifically, in this case, the separation distance Dse1 between the logic circuits 27 in the first stage is shorter than the separation distance Dsc1.
  • each of the first-stage logic circuits 27 is arranged at a position offset inward in the multi-stage branch structure as compared with the case of the multi-stage branch wiring portions 26'and 26. As a result, each logic circuit 27 in the first stage can be adjusted so that the delay amount is larger than in the case of the multi-stage branch wiring portion 26'or 26.
  • each logic circuit 27 in the second stage is also arranged at a position different from that in the case of the multi-stage branch wiring portion 26'or 26.
  • the second-stage logic circuit 27 when the separation distance Dse2 in the branching direction Dd between the two logic circuits 27 having the immediately preceding wiring branch point in common is the multi-stage branch wiring portion 26'or 26. Is different.
  • the two logic circuits 27 having the same wiring branch point immediately before will be referred to as "counter-logic circuits”.
  • the second stage there are two sets of paired logic circuits. Specifically, a pair of logic circuits located on a wiring path branched from one logic circuit 27 in the first stage and a pair of logic circuits located on a wiring path branched from the other logic circuit 27 in the first stage. There are two sets.
  • the separation distance Dse2 between the pair logic circuits in the second stage matches the separation distance Dsc2 shown in the figure.
  • This separation distance Dsc2 is two wirings that are wiring branch points from any one set of pair logic circuits in the second stage among the wiring branch points (four) in the third stage, which is the stage directly below the second stage. It is a separation distance in the branching direction Dd between the branching points.
  • the separation distance Dse2 between the pair logic circuits in the second stage is different from the separation distance Dsc2. Specifically, the separation distance Dse2 is shorter than the separation distance Dsc2. This makes it possible to arrange the logic circuits 27 closer to each other than in the case of the multi-stage branch wiring portions 26'and 26 for the pair logic circuit in the second stage. As a result, the second-stage logic circuit 27 can be adjusted to increase or decrease the delay amount as compared with the case of the multi-stage branch wiring unit 26'or 26.
  • the setting of the separation distance Dse2 in the second stage as described above is the setting in the stage immediately before the wiring crossing is performed.
  • the separation distance Dse2 between the pair logic circuits is made shorter than the separation distance Dsc2 in the stage immediately before the wiring crossing is performed.
  • the wiring length at the intersection is extended and the total wiring length is also lengthened.
  • the separation distance Dse between the pair logic circuits in the stage immediately before the wiring intersection shorter than the separation distance Dcs between the two wiring branch points in the immediately lower stage, the branching in the stage immediately before the wiring intersection can be achieved.
  • the required wiring length can be shortened, and the overall wiring length can be shortened. Therefore, it is possible to reduce the overall wiring resistance of the multi-stage branch wiring portion, and it is possible to reduce the power consumption.
  • FIG. 12 is an explanatory diagram of a wiring structure of the multi-stage branch wiring portion 26C as a fourth example.
  • the multi-stage branch wiring unit 26C is obtained by short-circuiting the output wirings of all the logic circuits 27 arranged at the bottom stage. By short-circuiting the output wirings of the logic circuits 27 arranged at the bottom, it is possible to make the signal delay to the drive element Ed connected to the output wirings uniform.
  • the wiring between some stages is crossed in the multi-stage branch wiring portion of the embodiment, the wiring is short-circuited in a state where the difference in the delay amount is suppressed, and the through current due to the wiring short-circuit is suppressed. Is possible. Therefore, it is possible to make the signal propagation delay uniform while suppressing the increase in power consumption due to the wiring short circuit.
  • FIG. 13 shows an example of a wiring structure of the multi-stage branch wiring portion 26C'in which only a part of the output wirings are short-circuited.
  • FIG. 13 shows an example of only the output wirings of the pair logic circuit in the lowermost stage are short-circuited.
  • the example of partial wiring shorting is not limited to this, and other forms such as shorting the output wirings of the logic circuits 27 which are not related to the logic circuit can be adopted.
  • FIG. 14 is an explanatory diagram of a wiring structure of the multi-stage branch wiring portion 26D as a fifth example.
  • the number of wiring branches in the lowermost stage is set to "2" to "3" or more as illustrated so far.
  • FIG. 14 shows an example in which the number of wiring branches in the lowermost stage is “3”. In this case, the length such as wiring is not ensured at the bottom stage, but the influence can be small because it is the bottom stage.
  • FIG. 15 is an explanatory diagram of a wiring structure of the multi-stage branch wiring portion 26E as a sixth example.
  • the multi-stage branch wiring unit 26E is obtained by increasing the number of wiring branch stages from the conventional three stages to four stages. Note that FIG. 15 shows only one side of the multi-stage branch structure after the first branch for convenience of illustration.
  • the maximum value is “37” and the minimum value is “27” as the delay amount for each wiring path (delay amount for each drive element Ed).
  • the numerical values shown in parentheses indicate the amount of delay when the structure does not intersect the wiring. Specifically, the maximum value is "49" (8 + 12 + 14 + 15) and the minimum value is "15" (8 + 4 + 2 + 1). ..
  • the wiring intersection is performed not only between the lowest stage (fourth stage) and the stage immediately above it (third stage), but also between the second and third stages.
  • this makes it possible to make the delay amount more uniform than when the wiring is crossed only between the lowermost stage and the stage immediately above it.
  • the maximum value of the delay amount for each wiring path is "45” (8 + 12 + 10 + 15), and the minimum value is "19" (8 + 4 + 6 + 1).
  • the same maximum and minimum values when the wiring is crossed between the second and third stages are "37" and "27" as described above.
  • the number of elements for adjusting the delay amount is increased as compared with the case where the wiring crossing is performed only between one stage, and the degree of freedom in adjusting the delay amount can be improved.
  • the degree of freedom in adjusting the delay amount can be improved.
  • by performing wiring crossing between a plurality of stages after the second stage it is possible to make the delay amount uniform as compared with the case where wiring crossing is performed only between one stage. ..
  • FIG. 16 is an explanatory diagram of a wiring structure of the multi-stage branch wiring portion 26F as a seventh example.
  • the multi-stage branch wiring unit 26F sets the separation distance Dse2 between the second-stage pair logic circuits to the separation distance Dsc2 (two in the immediately lower stage) in order to enhance the effect of equalizing the delay amount. It is changed from the separation distance between two wiring branch points).
  • the separation distance Dse2 is made wider than the separation distance Dsc2 by offsetting the positions of the second-stage pair logic circuits in the inner direction and the outer direction of the multi-stage branch structure, respectively.
  • one of the second-stage logic circuits 27 is located at the position "1" closest to the supply position Ps (the smallest separation distance in the branching direction Dd), and the other logic circuit 27 is located. It is arranged at the position "15" farthest from the supply position Ps.
  • the maximum and minimum values of the delay amount for each wiring path are "34" (8 + 1 + 10 + 15) and "30” (8 + 15 + 6 + 1) as shown in the figure, and the same maximum and minimum values are "37" and "27”, respectively. It is possible to make the delay amount uniform for each wiring path as compared with the case of the multi-stage branch wiring unit 26E.
  • the separation distance Dse of the pair logic circuit is made different from the separation distance Dsc (distance distance in the branch direction Dd between the wiring branch points from the pair logic circuit) between the two wiring branch points immediately below the logic circuit. Then, the distance from the supply position Ps can be adjusted for these pair logic circuits. Therefore, the amount of signal propagation delay for each drive element Ed can be adjusted.
  • FIG. 17 is an explanatory diagram of a wiring structure of the multi-stage branch wiring portion 26G as an eighth example.
  • the multi-stage branch wiring unit 26F has five wiring branches. Also in FIG. 17, for convenience of illustration, only one side structure after the first branch is shown for the multi-stage branch structure.
  • FIG. 17 shows an example in which wiring is crossed between the second and third stages, between the third and fourth stages, and between the fourth and fifth stages. In this case, the maximum value of the delay amount for each wiring path is "101" (16 + 8 + 20 + 26 + 31), and the minimum value is "59" (16 + 24 + 12 + 6 + 1).
  • the maximum value and the minimum value are "129" (16 + 24 + 28 + 30 + 31) and "31” (16 + 8 + 4 + 2 + 1) as shown in parentheses in the figure. In this way, the signal propagation delay amount for each drive element Ed can be made uniform by the wiring crossing.
  • FIG. 18 is an explanatory diagram of an example of a wiring crossing structure. It is conceivable that the wiring is crossed by using a plurality of wiring layers. In the figure, for example, for the wiring crossing structure between the second and third stages, an example of realizing the wiring crossing by using three wiring layers is shown.
  • the wiring B shown by diagonal lines represents the wiring formed in the lowest wiring layer among the three wiring layers.
  • the wiring M shown in white and the wiring T shown in satin are represented by the wiring formed in the middle wiring layer and the uppermost wiring layer among the three wiring layers, respectively.
  • one end of the wiring B1 extending in the branch chain direction Dc is connected to one of the second-stage logic circuits 27 (the logic circuit 27 on the left side of the paper), and the wiring B1
  • One end of the wiring M1 extending in the branching direction Dd is interconnected to the other end, and one end of the wiring T1 extending in the branching chain direction Dc is interconnected to the other end of the wiring M1.
  • the other end of the wiring T1 is interconnected with the central portion of the wiring M3 extending in the branching direction Dd, and one end of the wiring B3 extending in the branching direction Dd is interconnected to one end of the wiring M3.
  • the first logic circuit 27 in the third stage (the rightmost logic circuit 27 on the paper) is connected to the other end of the wiring B3. Further, one end of the wiring B4 extending in the branching direction Dd is interconnected to the other end of the wiring M3, and the second logic circuit 27 in the third stage (two from the right on the paper) is connected to the other end of the wiring B4. The second logic circuit 27) is connected.
  • one end of the wiring B2 extending in the branch chain direction Dc is connected, and the other end of the wiring B2 is connected.
  • one end of the wiring M2 extending in the branching direction Dd is interconnected, and one end of the wiring T2 extending in the branching chain direction Dc is interconnected to the other end of the wiring M2.
  • the other end of the wiring T2 is interconnected with the central portion of the wiring M4 extending in the branching direction Dd, and one end of the wiring B5 extending in the branching direction Dd is interconnected to one end of the wiring M4.
  • the third logic circuit 27 (the leftmost logic circuit 27 on the paper) in the third stage is connected to the other end of the wiring B5. Further, one end of the wiring B6 extending in the branching direction Dd is interconnected to the other end of the wiring M4, and the fourth logic circuit 27 in the third stage (two from the left on the paper) is connected to the other end of the wiring B6.
  • the second logic circuit 27) is connected.
  • the position of the wiring B2 in the branching direction Dd is slightly shifted to the right side of the paper surface in consideration of visibility.
  • the positions in the direction Dd will match.
  • the wiring of the light emitting side clock signal CLK-LD is formed along any one wiring path in the multi-stage branch wiring portion 26'.
  • the light emitting side clock is along the wiring path via the logic circuit 27 located on the leftmost side of the paper surface in the lowermost stage, corresponding to the case where the light emitting element in the light emitting unit 2 is present on the left side of the paper surface.
  • the first modification is an application of such a wiring method of the light emitting side clock signal CLK-LD to the multi-stage branch wiring unit 26, and an example of a specific wiring structure is shown in FIG.
  • the wiring of the light emitting side clock signal CLK-LD is formed along any one of the wiring paths in the multi-stage branch wiring section 26.
  • FIG. 20 corresponding to the case where the light emitting element in the light emitting unit 2 is present on the left side of the paper surface, the light emitting side clock signal CLK- along the wiring path via the logic circuit 27 located on the leftmost side of the paper surface in the lowermost stage.
  • An example in which the LD wiring is arranged is shown. In this case, the wiring of the light emitting side clock signal CLK-LD is formed along the wiring path passing through the intersection of the wirings.
  • the signal delay amount on the light receiving side can be made more uniform than in the case of FIG. 19 in which the wirings are not crossed. Therefore, according to the configuration shown in FIG. 20, the signal delay between the light emitting side and the light receiving side is larger than that in the case where the wiring of the light emitting side clock signal CLK-LD is followed without crossing the wiring as shown in FIG. The difference in quantity can be reduced, and the distance measurement performance can be improved.
  • the delay amount averaging circuit 30 as shown in FIG. 21 may be provided.
  • the delay amount averaging circuit 30 includes a first logic circuit group 31 and a second logic circuit group 32 into which a light receiving side clock signal CLK-TG is input, and a plurality of multiplexers 33, respectively.
  • the first logic circuit group 31 has a plurality of logic circuits 27 connected in series in one direction, and propagates the light receiving side clock signal CLK-TG in the above one direction via these logic circuits 27.
  • the second logic circuit group 32 has a plurality of logic circuits 27 connected in series in the direction opposite to the one direction, and propagates the light receiving side clock signal CLK-TG in the opposite direction via these logic circuits 27. ..
  • the number of arrangements of the logic circuits 27 is the same.
  • the direction parallel to the arrangement direction of the logic circuits 27 in each of the first logic circuit group 31 and the second logic circuit group 32 is referred to as "arrangement direction Dr" as shown in the figure.
  • the number of multiplexers 33 is the same as the number of logic circuits 27 arranged in each of the first logic circuit group 31 and the second logic circuit group 32, and the plurality of multiplexers 33 are arranged in the arrangement direction Dr.
  • the arrangement positions in the arrangement direction Dr are arranged in the order from the left side of the paper to the nth row position. Is defined as.
  • the output of the first-row logic circuit 27 in the first logic circuit group 31 is input to one input terminal, and the first-row logic in the second logic circuit group 32 is input to the other input terminal.
  • the output of the circuit 27 is input.
  • the output of the second row logic circuit 27 in the first logic circuit group 31 is input to one input terminal of the second row multiplexer 33, and the second row in the second logic circuit group 32 is input to the other input terminal.
  • An output is input, and the output of the x-th column logic circuit 27 in the second logic circuit group 32 is input to the other input terminal.
  • each multiplexer 33 is alternately switched by the selection control signal Ssc in the figure.
  • low-delay signals and high-delay signals are alternately output as the light-receiving side clock signal CLK-TG output from each multiplexer 33, and the delay amount is averaged in the time direction. ..
  • each multiplexer 33 is propagated to each drive element Ed via the multi-stage branch wiring unit 26 instead of the conventional multi-stage branch wiring unit 26'. That is, although it is not a direct measure against the local mismatch of the delay amount averaging circuit 30, by using the multi-stage branch wiring unit 26 instead of the conventional multi-stage branch wiring unit 26'by the tree structure, the delay amount can be made uniform. It is intended.
  • the pair logic circuit in the second stage is arranged so that the separation distance Dse2 ⁇ the separation distance Dsc2.
  • the configuration in which the number of wiring branches in the lowermost stage is "3" or more can be considered.
  • an inverter circuit is mentioned as an example of the logic circuit 27, but the logic circuit 27 includes, for example, a buffer circuit, a NAND gate circuit or AND gate circuit that inputs an enable signal to one side, and a NAND gate circuit with a fixed voltage on one side. Or an AND gate circuit or the like can also be used.
  • the power supply position Ps (common supply position) for the logic circuit 27 is the side portion in the branch direction Dd of the multi-branch wiring portion, but the supply position Ps is the multi-branch wiring. Even at other positions such as the central position in the branching direction Dd of the unit, the delay amount varies for each logic circuit 27, and the delay property such as signals is still lowered due to this. That is, the wiring intersection as an embodiment is also suitably applicable when the supply position Ps is a position other than the side portion in the branching direction Dd of the multiple branch wiring portion.
  • the signal processing device as an embodiment is a multi-stage branch wiring unit that supplies the same signal to a plurality of target elements (drive element Ed) via multi-stage branched wiring.
  • (26, 26A, 26B, 26C, 26C', 26D, 26E, 26F, 26G) and logic circuits (27) arranged in each stage of the multi-stage branch wiring section are provided, and at least in the multi-stage branch wiring section. The wiring between some stages intersects.
  • the branch direction (Dd) of the wiring is the same in each stage, and at least one stage in the multi-stage branch wiring unit.
  • the separation distance (same Dse) in the branching direction between the paired logic circuits which is the logic circuit in which the immediately preceding wiring branch point is common, is among the wiring branch points in the stage immediately below one stage. It differs with respect to the separation distance (the same Dsc) in the branching direction between the two wiring branch points, which are the wiring branch points from the pair logic circuit (see FIG. 11 in FIG. 11 and FIG. 16 in FIG. 7). This makes it possible to adjust the distance from the power supply position for the logic circuits arranged in at least one stage. Therefore, the amount of signal propagation delay for each target element can be adjusted.
  • one stage is a stage immediately before the wiring is crossed, and the separation distance in the branching direction between the pair logic circuits in one stage is directly one stage. It is set to be shorter than the separation distance in the branching direction between the two wiring branch points in the lower stage (third example: see FIG. 11). If the wiring between some stages is crossed with respect to the tree wiring structure, the wiring length at the intersecting portion is extended, so that the total wiring length is also lengthened. As described above, regarding the separation distance in the branching direction, the separation distance between the pair logic circuits in the stage immediately before the wiring crossing is made shorter than the separation distance between the two wiring branch points in the immediately lower stage. It is possible to shorten the wiring length required for branching in the immediately preceding stage, and it is possible to shorten the overall wiring length. Therefore, it is possible to reduce the overall wiring resistance of the multi-stage branch wiring portion, and it is possible to reduce the power consumption.
  • the output wirings of at least a part of the logic circuits arranged at the bottom stage are short-circuited (fourth example: FIG. 12, see FIG. 13).
  • the wiring between some stages is crossed in the multi-stage branch wiring portion, the wiring is short-circuited in a state where the difference in the delay amount is suppressed, and it is possible to suppress the through current due to the wiring short-circuit. Become. Therefore, it is possible to make the signal propagation delay uniform while suppressing the increase in power consumption due to the wiring short circuit.
  • the wiring is crossed between a plurality of stages in the multi-stage branch wiring portion (second example: FIG. 10, sixth example: FIG. 15, eighth example: FIG. 17). See).
  • the adjustment factor of the delay amount increases as compared with the case where the wiring crossing is performed only between one stage. Therefore, it is possible to improve the degree of freedom in adjusting the delay amount.
  • the sensing module (6) as an embodiment is for driving a pixel array unit (11) in which a plurality of pixels (Px) having a light receiving element are arranged in two dimensions and a plurality of pixels in the pixel array unit.
  • a multi-stage branch wiring unit (26, 26A, 26B, 26C, 26C', 26D, 26E, 26F, 26G) that supplies the same signal to a plurality of drive elements (same Ed) via multi-stage branched wiring.
  • a logic circuit (27) arranged in each stage of the multi-stage branch wiring portion is provided, and the wiring between at least a part of the stages in the multi-stage branch wiring portion intersects.
  • the distance is measured by the ToF method. This makes it possible to make the signal propagation delay with respect to the driving element uniform in the sensing module that performs distance measurement by the ToF method. Therefore, the accuracy of pixel drive can be improved, and the distance measurement performance can be improved.
  • the sensing module as an embodiment includes a light emitting unit (2) that emits light for distance measurement, and the wiring path of the light emitting timing signal that indicates the light emitting timing of the light emitting unit is the same signal in the multi-stage branch wiring unit. It is formed along the wiring path that passes through the intersection of the wirings among the wiring paths of the above (first modification example: see FIG. 20). This makes it possible to make the signal propagation delay uniform between the signal for the pixel driving element and the light emission timing signal. Therefore, in the distance measurement by the ToF method, the synchronization between the light emission timing and the light reception timing can be improved, and the distance measurement performance can be improved.
  • a multi-stage branched wiring unit that supplies the same signal to multiple target elements via multi-stage branched wiring
  • a logic circuit arranged in each stage of the multi-stage branch wiring unit is provided.
  • a signal processing device in which wiring between at least a part of the multi-stage branch wiring portions intersects.
  • the branch directions of the wiring are the same in each stage.
  • the separation distance in the branch direction between the paired logic circuits which are the logic circuits in which the immediately preceding wiring branch point is common is the distance of the one stage.
  • the signal processing device which is different from the separation distance in the branching direction between two wiring branch points which are wiring branch points from the pair logic circuit among the wiring branch points in the immediately lower stage.
  • the one stage is a stage immediately before the intersection of the wirings is performed.
  • the separation distance in the branching direction between the pair logic circuits in the one stage is shorter than the separation distance in the branching direction between the two wiring branch points in the stage immediately below the one stage according to (2).
  • Signal processing device (4) The signal processing device according to any one of (1) to (3) above, wherein in the multi-stage branch wiring unit, the output wirings of at least a part of the logic circuits arranged at the bottom are short-circuited.
  • a logic circuit arranged in each stage of the multi-stage branch wiring unit is provided.
  • a sensing module in which wiring between at least a part of the multi-stage branch wiring portions intersects. (9) The sensing module according to (8) above, which measures the distance by the ToF method. (10) Equipped with a light emitting part that emits light for distance measurement The wiring path of the light emitting timing signal indicating the light emitting timing of the light emitting unit is formed along the wiring path passing through the intersection of the wirings among the wiring paths of the same signal in the multi-stage branch wiring unit (9).
  • Sensor unit (sensor device) 2 Light emitting unit 3 Control unit 6 Sensing module 11 Pixel array unit 12 Transfer gate drive unit 13 Vertical drive unit 14 System control unit 15 Column processing unit 16 Horizontal drive unit 17 Signal processing unit 18 Data storage unit 20 lines Drive line 21 Gate drive line 22 Vertical signal line Px pixel Cl Emission period Pm Modulation period Pr Light receiving period CLK-TG Light receiving side clock signal CLK-LD Light emitting side clock signal 25 Driver unit 26, 26A, 26B, 26C, 26C', 26D, 26E, 26F, 26G Multi-stage branch wiring unit 27 Logic circuit Ps Supply position Dd Branch direction Dc Branch chain direction

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Abstract

本技術に係る信号処理装置は、複数の対象素子に対し多段分岐された配線を介して同一信号を供給する多段分岐配線部と、多段分岐配線部の各段に配置された論理回路とを備え、多段分岐配線部における少なくとも一部の段間の配線が交差している。

Description

信号処理装置、センシングモジュール
　本技術は、複数の対象素子に対し多段分岐された配線を介して同一信号を供給する多段分岐配線部を有する信号処理装置、及び該信号処理装置を備えたセンシングモジュールの技術分野に関する。
　複数の対象素子に同一信号を等遅延により伝搬したいというニーズがある。例えば、受光素子を有する画素が二次元に複数配列された画素アレイ部を有するセンサ装置において、各画素を駆動するための複数の駆動素子に対し、画素駆動のための同一信号（例えばクロック信号等）を等遅延で伝搬する場合等である。
　なお、関連する従来技術については下記特許文献１を挙げることができる。特許文献１には、イメージセンサにおける画素制御信号の遅延抑制を図るための技術が開示されている。
国際公開第２０１６／１７０８３３号
　複数の対象素子に同一信号を等遅延により伝搬するためには、各対象素子への配線長を等しくすることが有効である。
　配線の等長性を確保するための配線構造として、ツリー構造（又はトーナメント構造とも称される）と呼ばれる配線構造が知られている。ツリー構造では、配線の分岐が多段に行われる。具体的には、分岐後の各配線がさらに分岐される分岐連鎖構造を有する。
　ツリー構造を採用することにより、複数の対象素子それぞれへの信号供給経路の長さを等しくすることができる。すなわち、配線経路の等長性を確保するという面で、信号伝搬についての等遅延性を確保することが可能となる。
　しかしながら、ツリー構造により配線経路の等長性を確保したとしても、等遅延性を確保できない場合もある。
　ツリー構造は、対象素子への配線経路が比較的長くなる場合を想定した配線構造であるため、ツリー構造における各段には、例えばバッファ回路やインバータ回路など論理を変化させずに伝搬するための論理回路が配置される。このとき、論理回路を駆動するための電源については、スペースの制約等から、論理回路ごとに個別の供給位置から供給することが困難である場合が多く、その場合、複数の論理回路に対し共通の供給位置から電源供給を行うことになる。
　このように複数の論理回路に共通の供給位置から電源供給する構成が採られる場合、該共通の供給位置から論理回路までの距離には差が生じる。この際、共通の供給位置に近い論理回路は、電源配線が短く配線インピーダンスが低い傾向となるため、駆動力が高まる傾向となる。換言すれば、共通の供給位置に近い論理回路は低遅延の傾向となる。一方、共通の供給位置から遠い論理回路は、電源配線が長く配線インピーダンスが高い傾向となり電圧ドロップが大きくなるため、駆動力が低下する傾向となる。すなわち、共通の供給位置から遠い論理回路は高遅延の傾向となる。
　ツリー構造において、このように低遅延の論理回路と高遅延の論理回路とが混在することによっては、信号供給経路として、遅延量の少ない論理回路（共通の供給位置に近い論理回路）のみを経由するものと、遅延量の多い論理回路（共通の供給位置から遠い論理回路）のみを経由するものとが混在し得るものとなり、信号の等遅延性が確保できないことがある。すなわち、ツリー構造として、配線の等長性を確保しているにも拘わらず、信号の等遅延性を確保することができない場合がある。
　本技術は上記事情に鑑み為されたものであり、複数の対象素子に同一信号を伝搬する場合において、信号伝搬遅延の均一化を図ることを目的とする。
　本技術に係る信号処理装置は、複数の対象素子に対し多段分岐された配線を介して同一信号を供給する多段分岐配線部と、前記多段分岐配線部の各段に配置された論理回路と、を備え、前記多段分岐配線部における少なくとも一部の段間の配線が交差しているものである。
　これにより、対象素子それぞれに対する信号供給経路として、遅延量の少ない論理回路のみを経由していく経路と遅延量の多い論理回路のみを経由していく経路とが混在してしまうことの防止を図ることが可能となる。
　上記した本技術に係る信号処理装置においては、前記多段分岐配線部では、各段において配線の分岐方向が一致しており、前記多段分岐配線部における少なくとも一つの段に配置された論理回路のうち直前の配線分岐点が共通とされた論理回路である対論理回路間の前記分岐方向における離間距離が、前記一つの段の直下段における配線分岐点のうち前記対論理回路からの配線分岐点である二つの配線分岐点間の前記分岐方向における離間距離に対して異なっている構成とすることが考えられる。
　これにより、少なくとも一つの段に配置された論理回路について、電源の供給位置からの距離を調整可能となる。
　上記した本技術に係る信号処理装置においては、前記一つの段は、前記配線の交差が行われる直前の段であり、前記一つの段における前記対論理回路間の前記分岐方向における離間距離が、前記一つの段の直下段における前記二つの配線分岐点間の前記分岐方向における離間距離よりも短い構成とすることが考えられる。
　ツリー配線構造に対して一部の段間の配線を交差させると、交差部分での配線長が延びることから、全体配線長も長くなってしまう。上記のように分岐方向における離間距離について、配線の交差が行われる直前の段における対論理回路同士の離間距離を、直下段における二つの配線分岐点間の離間距離よりも短くすることで、該直前の段での分岐に要する配線長を短くすることが可能となり、全体配線長の短縮化を図ることができる。
　上記した本技術に係る信号処理装置においては、前記多段分岐配線部において、最下段に配置された論理回路のうち少なくとも一部の論理回路の出力配線同士がショートされた構成とすることが考えられる。
　最下段に配置された論理回路の出力配線同士をショートさせることで、それら出力配線に接続された対象素子への信号遅延の均一化を図ることが可能となる。このとき、多段分岐配線部では一部段間の配線が交差されているため、遅延量の差が抑制された状態での配線ショートとなり、配線ショートに伴う貫通電流の抑制を図ることが可能となる。
　上記した本技術に係る信号処理装置においては、前記最下段において、前記出力配線同士のショートが一部の前記出力配線同士のみで行われている構成とすることが考えられる。
　出力配線の全部でなく一部のみのショートとすることで、貫通電流の抑制が図られる。
　上記した本技術に係る信号処理装置においては、前記最下段において、全ての前記出力配線同士がショートされた構成とすることが考えられる。
　これにより、配線ショートによる遅延量の均一化効果が高められる。
　上記した本技術に係る信号処理装置においては、前記多段分岐配線部における複数の段間において配線が交差された構成とすることが考えられる。
　複数の段間で配線交差を行うことで、一つ段間でのみ配線交差を行う場合よりも遅延量の調整要素が増える。
　また、本技術に係るセンシングモジュールは、受光素子を有する画素が二次元に複数配列された画素アレイ部と、前記画素アレイ部における複数の前記画素を駆動するための複数の駆動素子に対し、多段分岐された配線を介して同一信号を供給する多段分岐配線部と、前記多段分岐配線部の各段に配置された論理回路と、を備え、前記多段分岐配線部における少なくとも一部の段間の配線が交差しているものである。
　これにより、駆動素子それぞれに対する信号供給経路として、遅延量の少ない論理回路のみを経由していく経路と遅延量の多い論理回路のみを経由していく経路とが混在してしまうことの防止を図ることが可能となる。
　上記した本技術に係るセンシングモジュールにおいては、ＴｏＦ方式による測距を行う構成とすることが考えられる。
　これにより、ＴｏＦ方式による測距を行うセンシングモジュールにおいて、駆動素子に対する信号伝搬遅延の均一化を図ることが可能となる。
　上記した本技術に係るセンシングモジュールにおいては、測距用の光を発する発光部を備え、前記発光部の発光タイミングを指示する発光タイミング信号の配線経路が、前記多段分岐配線部における前記同一信号の配線経路のうち配線の交差部分を経由する配線経路に沿って形成された構成とすることが考えられる。
　これにより、画素駆動用の素子に対する信号と発光タイミング信号との間での信号伝搬遅延の均一化を図ることが可能となる。
本技術に係る実施形態としての信号処理装置及びセンシングモジュールを備えた測距装置の構成例を説明するためのブロック図である。 実施形態におけるセンサ部の内部回路構成例を示したブロック図である。 実施形態としてのセンシングモジュールにおける受光側、発光側のクロックについての説明図である。 実施形態におけるセンサ部が有する画素の等価回路図である。 実施形態としての信号処理装置の内部構成例、及び該信号処理装置の構成要素と画素アレイ部との位置関係を例示した図である。 ツリー構造（トーナメント構造）による多段分岐配線部についての説明図である。 論理回路の遅延量の影響により等遅延性を確保できない場合があることの説明図である。 ツリー構造において最下段の各論理回路からの出力配線をショートさせた構成を例示した図である。 実施形態における第一例としての多段分岐配線部の配線構造についての説明図である。 実施形態における第二例としての多段分岐配線部の配線構造についての説明図である。 実施形態における第三例としての多段分岐配線部の配線構造についての説明図である。 実施形態における第四例としての多段分岐配線部の配線構造についての説明図である。 第四例の変形例としての多段分岐配線部の配線構造についての説明図である。 実施形態における第五例としての多段分岐配線部の配線構造についての説明図である。 実施形態における第六例としての多段分岐配線部の配線構造についての説明図である。 実施形態における第七例としての多段分岐配線部の配線構造についての説明図である。 実施形態における第八例としての多段分岐配線部の配線構造についての説明図である。 配線交差構造の例についての説明図である。 ツリー構造において、受光タイミング信号の配線経路に沿って発光タイミング信号の配線を配設した例を示した図である。 第一変形例としての配線構造の例を示した図である。 第二変形例の説明図である。
　以下、添付図面を参照し、本技術に係る実施形態を次の順序で説明する。

<１．測距装置の構成>
<２．センサ部の回路構成>
<３．画素アレイ部の回路構成>
<４．多段分岐配線部について>
<５．実施形態としての多段分岐配線部>
［5-1．第一例］
［5-2．第二例］
［5-3．第三例］
［5-4．第四例］
［5-5．第五例］
［5-6．第六例］
［5-7．第七例］
［5-8．第八例］
<６．配線交差構造の例>
<７．変形例>
［7-1．第一変形例］
［7-2．第二変形例］
［7-3．その他変形例］
<８．実施形態のまとめ>
<９．本技術>
<１．測距装置の構成>

　図１は、本技術に係る実施形態としての信号処理装置、及びセンシングモジュールを備える測距装置１０の構成例を説明するためのブロック図である。
　測距装置１０は、センサ部１、発光部２、制御部３、距離画像処理部４、及びメモリ５を備えている。実施形態としてのセンシングモジュール６は、センサ部１、発光部２、及び制御部３を有して構成される。実施形態としての信号処理装置は、後述するようにセンサ部１内の転送ゲート駆動部１２が該当する。
　測距装置１０は、ＴｏＦ（Time of Flight：光飛行時間）方式による測距を行う装置とされる。具体的に本例の測距装置１０は、間接ＴｏＦ（インダイレクトＴｏＦ）方式による測距を行う。間接ＴｏＦ方式は、対象物Ｏｂに対する照射光Ｌｉと、照射光Ｌｉが対象物Ｏｂで反射されて得られる反射光Ｌｒとの位相差に基づいて対象物Ｏｂまでの距離を算出する測距方式である。
　発光部２は、光源として一又は複数の発光素子を有し、対象物Ｏｂに対する照射光Ｌｉを発する。本例において、発光部２は、照射光Ｌｉとして例えば波長が７８０nmから１０００nmの範囲の赤外光を発光する。
　制御部３は、発光部２による照射光Ｌｉの発光動作を制御する。間接ＴｏＦ方式の場合、照射光Ｌｉとしては所定の周期で強度が変化するように強度変調された光が用いられる。具体的に、本例では、照射光Ｌｉとして、パルス光を所定周期で繰り返し発光する。以下、このようなパルス光の発光周期のことを「発光周期Ｃｌ」と表記する。また、発光周期Ｃｌによりパルス光が繰り返し発光される際におけるパルス光の発光開始タイミング間の期間のことを「１変調期間Ｐｍ」或いは単に「変調期間Ｐｍ」と表記する。
　制御部３は、変調期間Ｐｍごとに所定の発光期間のみ照射光Ｌｉを発するように発光部２の発光動作を制御する。
　ここで、間接ＴｏＦ方式において、発光周期Ｃｌは、例えば数十ＭHzから数百ＭHz程度と比較的高速とされる。
　センサ部１は、反射光Ｌｒを受光し、反射光Ｌｒと照射光Ｌｉの位相差に基づいて間接ＴｏＦ方式による測距情報を出力する。
　後述もするが、本例のセンサ部１は、光電変換素子（フォトダイオードＰＤ）と、光電変換素子の蓄積電荷を転送するための第一転送ゲート素子（転送トランジスタＴＧ－Ａ）と第二転送ゲート素子（転送トランジスタＴＧ－Ｂ）とを含んで構成された画素Ｐｘが二次元に複数配列された画素アレイ部１１を有しており、画素Ｐｘごとに間接ＴｏＦ方式による測距情報を得る。
　なお以下、このように画素Ｐｘごとに測距情報（距離情報）を表した情報のことを「距離画像」と表記する。
　ここで、公知のように間接ＴｏＦ方式では、画素Ｐｘにおける光電変換素子に蓄積された信号電荷が、交互にオンされる第一転送ゲート素子、第二転送ゲート素子によって二つのフローティングディフュージョン（ＦＤ）に振り分けられる。この際、第一転送ゲート素子と第二転送ゲート素子を交互にオンする周期は発光部２の発光周期Ｃｌと同周期とされる。すなわち、第一転送ゲート素子、第二転送ゲート素子はそれぞれ変調期間Ｐｍごとに１度オンとされるものであり、上記のような信号電荷の二つのフローティングディフュージョンへの振り分けは、変調期間Ｐｍごとに繰り返し行われる。
　本例では、第一転送ゲート素子としての転送トランジスタＴＧ－Ａは、変調期間Ｐｍにおける照射光Ｌｉの発光期間においてオンとされ、第二転送ゲート素子としての転送トランジスタＴＧ－Ｂは、変調期間Ｐｍにおける照射光Ｌｉの非発光期間においてオンとされる。
　前述のように、発光周期Ｃｌは比較的高速とされるため、上記のような第一、第二転送ゲート素子を用いた１回の振り分けにより各フローティングディフュージョンに蓄積される信号電荷は比較的微量なものとなる。このため間接ＴｏＦ方式では、１回の測距につき（つまり１枚分の距離画像を得るにあたり）、照射光Ｌｉの発光を数千回から数万回程度繰り返し、センサ部１では、このように照射光Ｌｉが繰り返し発光される間、上記のような第一、第二転送ゲート素子を用いた各フローティングディフュージョンへの信号電荷の振り分けを繰り返し行う。
　上記説明から理解されるように、センサ部１においては、画素Ｐｘごとに第一転送ゲート素子、第二転送ゲート素子を照射光Ｌｉの発光周期に同期したタイミングで駆動することになる。この同期のため、制御部３は、後述するように共通のクロックに基づいてセンサ部１による受光動作、発光部２による発光動作の制御を行う。
　距離画像処理部４は、センサ部１で得られた距離画像を入力し、例えば圧縮符号化等の所定の信号処理を施してメモリ５に出力する。
　メモリ５は、例えばフラッシュメモリやＳＳＤ（Solid State Drive）、ＨＤＤ（Hard Disk Drive）などの記憶装置であり、距離画像処理部４で処理された距離画像を記憶する。
<２．センサ部の回路構成>

  図２は、センサ部１の内部回路構成例を示したブロック図である。
　図示のようにセンサ部１は、画素アレイ部１１、転送ゲート駆動部１２、垂直駆動部１３、システム制御部１４、カラム処理部１５、水平駆動部１６、信号処理部１７、及びデータ格納部１８を備えている。
　画素アレイ部１１は、複数の画素Ｐｘが行方向及び列方向の行列状に２次元に配列された構成となっている。各画素Ｐｘは、光電変換素子として後述するフォトダイオードＰＤを有する。なお、画素Ｐｘの詳細については図４により改めて説明する。
　ここで、行方向とは、水平方向の画素Ｐｘの配列方向を言い、列方向とは、垂直方向の画素Ｐｘの配列方向を言う。図中では、行方向を横方向、列方向を縦方向としている。
　画素アレイ部１１においては、行列状の画素配列に対して、画素行ごとに行駆動線２０が行方向に沿って配線されるとともに、各画素列に二つのゲート駆動線２１、二つの垂直信号線２２がそれぞれ列方向に沿って配線されている。例えば、行駆動線２０は、画素Ｐｘから信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図２では、行駆動線２０について１本の配線として示しているが、１本に限られるものではない。行駆動線２０の一端は、垂直駆動部１３の各行に対応した出力端に接続されている。
　システム制御部１４は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、該タイミングジェネレータで生成された各種のタイミング信号を基に、転送ゲート駆動部１２、垂直駆動部１３、カラム処理部１５、及び水平駆動部１６などの駆動制御を行う。
　転送ゲート駆動部１２は、システム制御部１４の制御に基づき、上記のように各画素列に二つ設けられるゲート駆動線２１を通じて、画素Ｐｘごとに二つ設けられた転送ゲート素子を駆動する。
　前述のように、二つの転送ゲート素子は変調期間Ｐｍごとに交互にオンするものとされる。このため、システム制御部１４は、転送ゲート駆動部１２に対し、図１に示した制御部３より入力される受光側クロック信号ＣＬＫ－ＴＧを供給し、転送ゲート駆動部１２は、この受光側クロック信号ＣＬＫ－ＴＧに基づいて二つの転送ゲート素子を駆動する。
　ここで、図３を参照し、センシングモジュール６における受光側、発光側のクロックの関係について説明しておく。
　図３に示すように、制御部３には、発光部２の発光タイミングを示すクロック信号である発光側クロック信号ＣＬＫ－ＬＤと、センサ部１に対する受光側クロック信号ＣＬＫ－ＴＧとを生成する信号生成部３ａが設けられる。信号生成部３ａは発振器を有して構成され、該発振器で生成されたクロック信号を発光側クロック信号ＣＬＫ－ＬＤ、受光側クロック信号ＣＬＫ－ＴＧとしてそれぞれ発光部２、センサ部１のシステム制御部１４に出力する。
　図２において、垂直駆動部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の画素Ｐｘを全画素同時或いは行単位等で駆動する。すなわち、垂直駆動部１３は、垂直駆動部１３を制御するシステム制御部１４とともに、画素アレイ部１１の各画素Ｐｘの動作を制御する駆動部を構成している。
　垂直駆動部１３による駆動制御に応じて画素行の各画素Ｐｘから出力される（読み出される）検出信号、具体的には、画素Ｐｘごとに二つ設けられたフローティングディフュージョンそれぞれに蓄積された信号電荷に応じた信号は、対応する垂直信号線２２を通してカラム処理部１５に入力される。カラム処理部１５は、各画素Ｐｘから垂直信号線２２を通して読み出された検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。具体的には、カラム処理部１５は、信号処理としてノイズ除去処理やＡ／Ｄ（Analog to Digital）変換処理などを行う。
　ここで、各画素Ｐｘからの二つの検出信号（フローティングディフュージョンごとの検出信号）の読み出しは、照射光Ｌｉの所定回数分の繰り返し発光ごと（前述した数千から数万回の繰り返し発光ごと）に１度行われる。
　従って、システム制御部１４は、受光側クロック信号ＣＬＫ－ＴＧに基づき垂直駆動部１３を制御して、各画素Ｐｘからの検出信号の読み出しタイミングが、このように照射光Ｌｉの所定回数分の繰り返し発光ごとのタイミングとなるように制御する。
　水平駆動部１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１５の画素列に対応する単位回路を順番に選択する。この水平駆動部１６による選択走査により、カラム処理部１５において単位回路ごとに信号処理された検出信号が順番に出力される。
　信号処理部１７は、少なくとも演算処理機能を有し、カラム処理部１５から出力される検出信号に基づいて、間接ＴｏＦ方式に対応した距離の算出処理等の種々の信号処理を行う。なお、画素Ｐｘごとに二種の検出信号（フローティングディフュージョンごとの検出信号）に基づいて間接ＴｏＦ方式による距離情報を算出する手法については公知の手法を用いることができ、ここでの説明は省略する。
　データ格納部１８は、信号処理部１７での信号処理にあたって、その処理に必要なデータを一時的に格納する。
　以上のように構成されるセンサ部１は、画素Ｐｘごとに対象物Ｏｂまでの距離を表す距離画像を出力する。このようなセンサ部１を有する測距装置１０は、例えば、車両に搭載されて、車外にある対象物Ｏｂまでの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用の装置などに適用することが可能である。
<３．画素アレイ部の回路構成>

　図４は、画素アレイ部１１に二次元配列された画素Ｐｘの等価回路を示している。
　画素Ｐｘは、光電変換素子としてのフォトダイオードＰＤとＯＦ（オーバーフロー）ゲートトランジスタＯＦＧとをそれぞれ１個ずつ有する。また、画素Ｐｘは、転送ゲート素子としての転送トランジスタＴＧ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬをそれぞれ２個ずつ有する。
　ここで、画素Ｐｘにおいて２個ずつ設けられる転送トランジスタＴＧ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬのそれぞれを区別する場合、図４に示されるように、転送トランジスタＴＧ－Ａ及びＴＧ－Ｂ、フローティングディフュージョンＦＤ－Ａ及びＦＤ－Ｂ、リセットトランジスタＲＳＴ－Ａ及びＲＳＴ－Ｂ、増幅トランジスタＡＭＰ－Ａ及びＡＭＰ－Ｂ、選択トランジスタＳＥＬ－Ａ及びＳＥＬ－Ｂと表記する。
　ＯＦゲートトランジスタＯＦＧ、転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬは、例えば、Ｎ型のＭＯＳトランジスタで構成される。
　ＯＦゲートトランジスタＯＦＧは、ゲートに供給されるＯＦゲート信号ＳＯＦＧがオンされると導通状態となる。フォトダイオードＰＤは、ＯＦゲートトランジスタＯＦＧが導通状態となると、所定の基準電位ＶＤＤにクランプされて蓄積電荷がリセットされる。
　なお、ＯＦゲート信号ＳＯＦＧは、例えば垂直駆動部１３より供給される。
　転送トランジスタＴＧ－Ａは、ゲートに供給される転送駆動信号ＳＴＧ－Ａがオンされると導通状態となり、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョンＦＤ－Ａに転送する。転送トランジスタＴＧ－Ｂは、ゲートに供給される転送駆動信号ＳＴＧ－Ｂがオンされると導通状態となり、フォトダイオードＰＤに蓄積されている電荷をフローティングディフュージョンＦＤ－Ｂに転送する。
　転送駆動信号ＳＴＧ－Ａ、ＳＴＧ－Ｂは、それぞれが図２に示したゲート駆動線２１の一つとして設けられたゲート駆動線２１－Ａ、２１－Ｂを通じて転送ゲート駆動部１２より供給される。
　フローティングディフュージョンＦＤ－Ａ及びＦＤ－Ｂは、フォトダイオードＰＤから転送された電荷を一時保持する電荷保持部である。
　リセットトランジスタＲＳＴ－Ａは、ゲートに供給されるリセット信号ＳＲＳＴがオンとされると導通状態となり、フローティングディフュージョンＦＤ－Ａの電位を基準電位ＶＤＤにリセットする。同様に、リセットトランジスタＲＳＴ－Ｂはゲートに供給されるリセット信号ＳＲＳＴがオンされることで導通状態となり、フローティングディフュージョンＦＤ－Ｂの電位を基準電位ＶＤＤにリセットする。
　なお、リセット信号ＳＲＳＴは、例えば垂直駆動部１３より供給される。
　増幅トランジスタＡＭＰ－Ａは、ソースが選択トランジスタＳＥＬ－Ａを介して垂直信号線２２－Ａに接続され、ドレインが基準電位ＶＤＤ（定電流源）に接続されて、ソースフォロワ回路を構成する。増幅トランジスタＡＭＰ－Ｂは、ソースが選択トランジスタＳＥＬ－Ｂを介して垂直信号線２２－Ｂに接続され、ドレインが基準電位ＶＤＤ（定電流源）に接続されてソースフォロワ回路を構成する。
　ここで、垂直信号線２２－Ａ、２２－Ｂは、それぞれ図２に示した垂直信号線２２の一つとして設けられたものである。
　選択トランジスタＳＥＬ－Ａは、増幅トランジスタＡＭＰ－Ａのソースと垂直信号線２２－Ａとの間に接続され、ゲートに供給される選択信号ＳＳＥＬがオンとされると導通状態となり、フローティングディフュージョンＦＤ－Ａに保持された電荷を増幅トランジスタＡＭＰ－Ａを介して垂直信号線２２－Ａに出力する。
　選択トランジスタＳＥＬ－Ｂは、増幅トランジスタＡＭＰ－Ｂのソースと垂直信号線２２－Ｂとの間に接続され、ゲートに供給される選択信号ＳＳＥＬがオンとされると導通状態となり、フローティングディフュージョンＦＤ－Ｂに保持された電荷を増幅トランジスタＡＭＰ－Ａを介して垂直信号線２２－Ｂに出力する。
　なお、選択信号ＳＳＥＬは、行駆動線２０を介して垂直駆動部１３より供給される。
　画素Ｐｘの動作について簡単に説明する。
　先ず、受光を開始する前に、画素Ｐｘの電荷をリセットするリセット動作が全画素で行われる。すなわち、例えばＯＦゲートトランジスタＯＦＧ、各リセットトランジスタＲＳＴ、及び各転送トランジスタＴＧがオン（導通状態）とされ、フォトダイオードＰＤ、各フローティングディフュージョンＦＤの蓄積電荷がリセットされる。
　蓄積電荷のリセット後、全画素で測距のための受光動作が開始される。ここで言う受光動作とは、１回の測距のために行われる受光動作を意味する。すなわち、受光動作中では、転送トランジスタＴＧ－ＡとＴＧ－Ｂを交互にオンする動作が所定回数（本例では数千回から数万回程度）繰り返される。以下、このような１回の測距のために行われる受光動作の期間を「受光期間Ｐｒ」と表記する。
　受光期間Ｐｒにおいて、発光部２の１変調期間Ｐｍ内では、例えば転送トランジスタＴＧ－Ａがオンの期間（つまり転送トランジスタＴＧ－Ｂがオフの期間）が照射光Ｌｉの発光期間にわたって継続された後、残りの期間、つまり照射光Ｌｉの非発光期間は、転送トランジスタＴＧ－Ｂがオンの期間（つまり転送トランジスタＴＧ－Ａがオフの期間）とされる。すなわち、受光期間Ｐｒにおいては、１変調期間Ｐｍ内にフォトダイオードＰＤの電荷をフローティングディフュージョンＦＤ－ＡとＦＤ－Ｂとに振り分ける動作が所定回数繰り返される。
　そして、受光期間Ｐｒが終了すると、画素アレイ部１１の各画素Ｐｘが、線順次に選択される。選択された画素Ｐｘでは、選択トランジスタＳＥＬ－Ａ及びＳＥＬ－Ｂがオンされる。これにより、フローティングディフュージョンＦＤ－Ａに蓄積された電荷が垂直信号線２２－Ａを介してカラム処理部１５に出力される。また、フローティングディフュージョンＦＤ－Ｂに蓄積された電荷は垂直信号線２２－Ｂを介してカラム処理部１５に出力される。
　以上で、１回の受光動作が終了し、リセット動作から始まる次の受光動作が実行される。
　ここで、画素Ｐｘが受光する反射光は、発光部２が照射光Ｌｉを発したタイミングから、対象物Ｏｂまでの距離に応じて遅延されている。対象物Ｏｂまでの距離に応じた遅延時間によって、二つのフローティングディフュージョンＦＤ－Ａ、ＦＤ－Ｂに蓄積される電荷の配分比が変化するため、これら二つのフローティングディフュージョンＦＤ－１、ＦＤ－Ｂに蓄積される電荷の配分比から、対象物Ｏｂまでの距離を求めることができる。
<４．多段分岐配線部について>

　図５は、転送ゲート駆動部１２の内部構成例を示すと共に、転送ゲート駆動部１２内の各構成要素と画素アレイ部１１との位置関係（センサ部１の厚み方向における位置関係）を例示した図である。
　図示のように転送ゲート駆動部１２は、ドライバ部２５と多段分岐配線部２６とを有する。ドライバ部２５は、画素アレイ部１１の各画素Ｐｘにおける転送トランジスタＴＧを駆動するための複数の駆動素子を有している。図示は省略するが、このようにドライバ部２５が複数有する駆動素子のことを、以下「駆動素子Ｅｄ」と表記する。
　多段分岐配線部２６は、ドライバ部２５における各駆動素子Ｅｄに受光側クロック信号ＣＬＫ－ＴＧとしての同一信号を伝搬するための配線部である。
　多段分岐配線部２６は、受光側クロック信号ＣＬＫ－ＴＧの各駆動素子Ｅｄに対する配線経路の等長性が確保されるように、配線が多段分岐された構造を有する。
　ここで、本明細書において「多段分岐」とは、分岐後の各配線がさらに分岐される分岐連鎖構造を少なくとも一部に含むことで、配線の分岐が多段に行われることを意味する。
　センサ部１の厚み方向において、ドライバ部２５は、画素アレイ部１１上に形成されており、多段分岐配線部２６はドライバ部２５上に形成されている。
<５．実施形態としての多段分岐配線部>
［5-1．第一例］

　先ず、実施形態としての多段分岐配線部２６の説明に先立ち、従来におけるツリー構造（又はトーナメント構造とも呼ばれる）による多段分岐配線部２６’について図６を参照して説明しておく。
　図６に示すように、ツリー構造では、配線の分岐構造として、分岐後の各配線がさらに分岐される分岐連鎖構造を有する。図中では、分岐の段数が３段であるツリー構造を例示している。
　ここで、以下、分岐の段数については、１回目の分岐が行われた段を１段目としてカウントする。
　ツリー構造においては、各段における配線の分岐の方向が一致している。以下、配線の分岐方向のことを図示のように「分岐方向Ｄｄ」と表記する。また、多段分岐による分岐連鎖構造において、分岐が連鎖していく方向のことを図示のように「分岐連鎖方向Ｄｃ」と表記する。
　各駆動素子Ｅｄへの配線経路上には、論理を変化させずに信号を伝搬するための論理回路２７が配置される。具体的に、図中では、論理回路２７としてインバータ回路が配置された例を示している。配線の多段分岐構造を採る場合、論理回路２７は、配線の分岐が行われるごとに、分岐後の各配線上にそれぞれ配置される。このため、論理回路２７は、図示のように多段分岐構造における各段に配置される。
　ツリー構造による多段分岐配線部２６’では、最下段において論理回路２７が分岐方向Ｄｄに等間隔で配置される。そして、多段分岐配線部２６’では、このような最下段における論理回路２７の配置間隔を基準として、それよりも上段における各段の論理回路２７の分岐方向Ｄｄにおける配置位置が定められる。具体的に、最下段の直上段における論理回路２７の分岐方向Ｄｄにおける配置位置は、最下段における論理回路２７のうち、該直上段の論理回路２７に対し配線経路が直系となる二つの論理回路２７の分岐方向Ｄｄにおける配置位置間の中心位置に定められる。
　なお、或る論理回路２７に対し配線経路が直系の論理回路２７とは、該或る論理回路２７から分岐した各配線上に位置された論理回路２７を意味するものである。
　最下段の直上段よりもさらに上段の各段についても、論理回路２７の分岐方向Ｄｄにおける位置は、直下段における配線経路が直系の二つの論路回路２７の配置位置に基づいて、同様の要領で定められる。
　これにより、各段において、論理回路２７から分岐される二つの配線の長さを等しくすることが可能となり、各駆動素子Ｅｄに対する受光側クロック信号ＣＬＫ－ＴＧの配線経路について等長性を確保することができる。
　しかしながら、前述のように配線等長性を確保したとしても、等遅延性を確保できない場合がある。特に、本例のように多段分岐配線部をセンサ部１における画素駆動のための信号伝搬に適用する場合には、論理回路２７の遅延量の影響により等遅延性を確保できない場合がある。
　この点について、図７を参照して説明しておく。
　前述のように、論理回路２７を駆動するための電源については、スペースの制約等から、論理回路ごとに個別の供給位置から供給することが困難である場合が多い。特に、センサ部１における画素駆動用の信号伝搬への適用の場合、電源とＧＮＤ（グランド）の配線ペアは、消費電力の大きいドライバ部２５に殆どが割かれてしまうことになるため、ツリー構造に対しては、複数の論理回路２７に対し共通の供給位置から電源供給を行うことになる。図中では、このような共通の共通位置を「供給位置Ｐｓ」として模式的に表している。供給位置Ｐｓは、図示の例のようにツリー構造（多段分岐構造）に対し分岐方向Ｄｄの両端部（両側部）に位置される。
　上記のように複数の論理回路２７に共通の供給位置Ｐｓから電源を供給する構成が採られる場合、供給位置Ｐｓから論理回路２７までの距離には差が生じる。この際、供給位置Ｐｓに近い論理回路２７は、電源配線が短く配線インピーダンスが低い傾向となるため、駆動力が高まる傾向となる。換言すれば、供給位置Ｐｓに近い論理回路２７は低遅延の傾向となる。一方、供給位置Ｐｓから遠い論理回路２７は、電源配線が長く配線インピーダンスが高い傾向となり電圧ドロップが大きくなるため、駆動力が低下する傾向となる。すなわち、供給位置Ｐｓから遠い論理回路は高遅延の傾向となる。
　図中では、多段分岐配線部２６’に配置された各論理回路２７について、供給位置Ｐｓとの分岐方向Ｄｄにおける距離を数値化して表している。具体的には、供給位置Ｐｓに最も近い論理回路２７の該距離を「１」として各論理回路２７の供給位置Ｐｓからの該距離を表している。数値が大きいほど距離が大きいことを意味する。
　この距離の表記に従うと、一段目における各論理回路２７の遅延量は「４」、二段目におけるツリー構造外側の論理回路２７の遅延量は「２」、ツリー構造内側の論理回路２７の遅延量は「６」とそれぞれ表記できる。また、三段目の論理回路２７の遅延量は、ツリー構造外側から内側にかけてそれぞれ「１」「３」「５」「７」と表記できる。
　これによると、従来のツリー構造を採用した多段分岐配線部２６’では、各論理回路２７で生じる遅延の影響により、各駆動素子Ｅｄに対する信号遅延として図示のように「７」「９」「１５」「１７」で表される遅延が生じることになる。すなわち、ツリー構造として、配線の等長性を確保しているにも拘わらず、信号の等遅延性を確保することができないものである。
　ここで、等遅延性を確保するにあたっては、図８に例示する多段分岐配線部２６'のように、最下段の各論理回路２７からの出力配線をショートさせる構成を採ることもできる。このような構成を採ることで、遅延量の少ない配線経路が、遅延量の多い配線経路に接続された駆動素子Ｅｄに対しても信号供給を行うことができ、遅延量の均一化を図ることができる。
　しかしながら、このような配線ショートの手法を採った場合には、遅延量の少ない配線経路側から遅延量の多い配線経路側へと貫通電流が流れ、遅延量の少ない配線経路における配線負荷が増大するため、消費電力の増大化を招いてしまう。
　そこで、本実施形態では、図９に示す第一例としての多段分岐配線部２６のように、少なくとも一部の段間の配線を交差させるという手法を採る。
　図９では、配線交差の例として、二段目と三段目の段間で配線を交差させた例を示している。多段分岐配線部２６において、各段における論理回路２７の配置位置は、多段分岐配線部２６’の場合と同じである。
　このような配線交差により、各段における遅延量の少ない論理回路２７のみを経由していく配線経路（図７において遅延量「７」となる配線経路）や、各段における遅延量の多い論理回路２７のみを経由していく配線経路（図７における遅延量「１７」となる配線経路）が形成されてしまうことの防止を図ることが可能となる。従って、駆動素子Ｅｄに対する信号伝搬遅延の均一化を図ることができる。
　具体的に、この場合における各駆動素子Ｅｄに対する信号の遅延量は、図示のように「１１」「１３」「１１」「１３」となり、図６に示したツリー構造による多段分岐配線部２６’の場合と比較して遅延量の均一化が図られることが分かる。
［5-2．第二例］

　図１０は、第二例としての多段分岐配線部２６Ａの配線構造についての説明図である。
　多段分岐配線部２６Ａは、複数の段間で配線を交差させたものである。具体的に、図示の例では、一段目と二段目の段間、及び二段目と三段目の段間において配線交差を行っている。
　なお、一段目における論理回路２７については、供給位置Ｐｓからの距離を等しくすることが可能である、すなわち遅延量を等しくすることが可能である。このため、一段目と二段目の段間で配線を交差させることは、遅延量の均一化を図る上では必須ではない。
　複数の段間で配線を交差させることの意義については、後の第六例（図１５参照）において説明する。
［5-3．第三例］

　図１１は、第三例としての多段分岐配線部２６Ｂの配線構造についての説明図である。
　多段分岐配線部２６Ｂは、少なくとも一つの段において、論理回路２７の分岐方向における配置位置を多段分岐配線部２６’や多段分岐配線部２６の場合とは異なる位置としたものである。具体的には、対象とする段における論理回路２７について、分岐方向Ｄｄにおける位置を、多段分岐配線部２６’や２６の場合での位置から多段分岐構造の内側方向や外側方向にオフセットさせた位置とするものである。
　図中では、このように論理回路２７の位置をオフセットさせる対象が一段目と二段目とされた例を示しているが、一段目の論理回路２７間の分岐方向Ｄｄにおける離間距離Ｄｓｅ１は、多段分岐配線部２６’や多段分岐配線部２６の場合は、図中に示す離間距離Ｄｓｃ１と一致する（図７、図９を参照）。ここで、離間距離Ｄｓｃ１は、一段目から二段目への配線分岐点間の分岐方向Ｄｄにおける離間距離である。換言すれば、一段目における一方の論理回路２７から二段目への配線分岐点と、一段目における他方の論理回路２７から二段目への配線分岐点との離間距離である。
　図示のように一段目については、論理回路２７間の離間距離Ｄｓｅ１が、離間距離Ｄｓｃ１に対して異なっている。具体的にこの場合、一段目における論理回路２７間の離間距離Ｄｓｅ１は、離間距離Ｄｓｃ１よりも短い。このことで、一段目の各論理回路２７は、多段分岐配線部２６’や２６の場合と比較して、多段分岐構造の内側方向にオフセットした位置に配置される。
　これにより、一段目の各論理回路２７について、多段分岐配線部２６’や２６の場合よりも遅延量が多くなるように調整することができる。
　また、本例では、二段目における各論理回路２７についても、多段分岐配線部２６’や２６の場合とは異なる位置に配置するものとしている。
　具体的に、二段目の論理回路２７については、直前の配線分岐点が共通とされた二つの論理回路２７間の分岐方向Ｄｄにおける離間距離Ｄｓｅ２が、多段分岐配線部２６’や２６の場合と異なっている。
　ここで、以下、直前の配線分岐点が共通とされた二つの論理回路２７のことを「対論理回路」と表記する。二段目において、対論理回路は２組存在する。具体的には、一段目における一方の論理回路２７から分岐された配線経路上に位置する対論理回路と、一段目における他方の論理回路２７から分岐された配線経路上に位置する対論理回路の２組である。
　多段分岐配線部２６’や２６の場合、二段目における対論理回路間の離間距離Ｄｓｅ２は、図中に示す離間距離Ｄｓｃ２と一致している。この離間距離Ｄｓｃ２は、二段目の直下段である三段目の配線分岐点（四つ）のうち、二段目における何れか１組の対論理回路からの配線分岐点となる二つの配線分岐点間の分岐方向Ｄｄにおける離間距離である。
　本例では、図示のように二段目における対論理回路間の離間距離Ｄｓｅ２は、離間距離Ｄｓｃ２とは異なっている。具体的に、離間距離Ｄｓｅ２は、離間距離Ｄｓｃ２よりも短くしている。このことで、二段目における対論理回路について、多段分岐配線部２６’や２６の場合よりも論理回路２７同士を近接して配置することが可能となる。
　これにより、二段目の論理回路２７について、多段分岐配線部２６’や２６の場合よりも遅延量を多くしたり少なくしたりする調整を行うことができる。
　ここで、本例において、上記のような二段目における離間距離Ｄｓｅ２の設定は、配線の交差が行われる直前の段における設定となる。
　具体的に、本例では、配線の交差が行われる直前の段において、対論理回路間の離間距離Ｄｓｅ２を、離間距離Ｄｓｃ２よりも短くしている。
　ツリー配線構造に対して一部の段間の配線を交差させると、交差部分での配線長が延び、全体配線長も長くなってしまう。配線の交差が行われる直前の段における対論理回路間の離間距離Ｄｓｅを、直下段における二つの配線分岐点間の離間距離Ｄｃｓよりも短くすることで、配線交差の直前の段での分岐に要する配線長を短くすることが可能となり、全体配線長の短縮化を図ることができる。
　従って、多段分岐配線部について全体的な配線抵抗の低下を図ることが可能となり、消費電力の削減を図ることができる。
［5-4．第四例］

　図１２は、第四例としての多段分岐配線部２６Ｃの配線構造についての説明図である。
　多段分岐配線部２６Ｃは、最下段に配置された全ての論理回路２７の出力配線同士をショートさせたものである。
　最下段に配置された論理回路２７の出力配線同士をショートさせることで、それら出力配線に接続された駆動素子Ｅｄへの信号遅延の均一化を図ることが可能となる。このとき、実施形態の多段分岐配線部では一部段間の配線が交差されているため、遅延量の差が抑制された状態での配線ショートとなり、配線ショートに伴う貫通電流の抑制を図ることが可能となる。
　従って、配線ショートに伴う消費電力の増大の抑制を図りながら、信号伝搬遅延の均一化を図ることができる。
　なお、最終段における配線ショートは、全ての出力配線同士について行うことは必須でなく、少なくとも一部の出力配線同士のみについて行えばよい。
　図１３は、一部の出力配線同士のみをショートさせた多段分岐配線部２６Ｃ’の配線構造例を示している。図１３では一例として、最下段における対論理回路の出力配線同士のみをショートさせた例を挙げている。
　なお、一部配線ショートの例はこれに限定されず、例えば、対論理回路の関係に無い論理回路２７の出力配線同士をショートさせる等、他の形態を採ることもできる。
［5-5．第五例］

　図１４は、第五例としての多段分岐配線部２６Ｄの配線構造についての説明図である。
　多段分岐配線部２６Ｄは、最下段の配線分岐数をこれまで例示した「２」から「３」以上とするものである。図１４では一例として、最下段の配線分岐数を「３」とした例を示している。この場合、最下段においては配線等長性が確保されないものとなるが、最下段であるためその影響は少ないものとできる。
［5-6．第六例］

　図１５は、第六例としての多段分岐配線部２６Ｅの配線構造についての説明図である。
　多段分岐配線部２６Ｅは、配線分岐の段数をこれまでの３段から４段に増やしたものである。なお、図１５では図示の都合から、多段分岐構造について初回分岐後の片側の構造のみを示している。
　図示による多段分岐配線部２６Ｅの配線構造によると、配線経路ごとの遅延量（駆動素子Ｅｄごとの遅延量）として、最大値は「３７」、最小値は「２７」となる。なお、括弧内に示す数値は、配線交差を行わない構造とした場合の遅延量を示しており、具体的に最大値は「４９」（８＋１２＋１４＋１５）、最小値は「１５」（８＋４＋２＋１）である。
　ここで、多段分岐配線部２６Ｅでは、配線交差を最下段（四段目）とその直上段（三段目）の段間のみでなく、二段目と三段目の段間においても行っているが、このことで、最下段とその直上段の段間のみで配線を交差させる場合よりも遅延量の均一化が図られる。具体的な数値として、最下段とその直上段の段間のみで配線を交差させた場合、配線経路ごとの遅延量の最大値は「４５」（８＋１２＋１０＋１５）、最小値は「１９」（８＋４＋６＋１）となるのに対し、二段目と三段目の段間においても配線交差させた場合の同最大値、最小値は上述のように「３７」、「２７」である。
　配線交差を複数の段間で行うことで、一つ段間でのみ配線交差を行う場合よりも遅延量の調整要素が増え、遅延量の調整自由度の向上を図ることができる。
　特に、図１５の例のように、二段目以降の複数の段間で配線交差を行うことで、一つの段間でのみ配線交差を行う場合よりも遅延量の均一化を図ることができる。
［5-7．第七例］

　図１６は、第七例としての多段分岐配線部２６Ｆの配線構造についての説明図である。
　多段分岐配線部２６Ｆは、図１５に示した多段分岐配線部２６Ｅについて、遅延量の均一化効果を高めるために二段目の対論理回路間の離間距離Ｄｓｅ２を離間距離Ｄｓｃ２（直下段の二つの配線分岐点間の離間距離）から変化させたものである。具体的に、図示の例では、二段目の対論理回路の位置をそれぞれ多段分岐構造の内側方向、外側方向にオフセットさせることで、離間距離Ｄｓｅ２を離間距離Ｄｓｃ２よりも広げるものとしている。より具体的に、二段目の対論理回路のうち一方の論理回路２７は供給位置Ｐｓに最も近い（分岐方向Ｄｄにおける離間距離が最も小さい）「１」の位置に、他方の論理回路２７は供給位置Ｐｓから最も遠い「１５」の位置にそれぞれ配置している。
　この場合、配線経路ごとの遅延量の最大値、最小値は図示のように「３４」（８＋１＋１０＋１５）、「３０」（８＋１５＋６＋１）となり、同最大値、同最小値がそれぞれ「３７」、「２７」である多段分岐配線部２６Ｅの場合よりも配線経路ごとの遅延量の均一化を図ることができる。
　或る段において、対論理回路の離間距離Ｄｓｅをその直下段における二つの配線分岐点間の離間距離Ｄｓｃ（対論理回路からの配線分岐点間の分岐方向Ｄｄにおける離間距離）に対し異ならせることで、それら対論理回路について、供給位置Ｐｓからの距離を調整可能となる。
　従って、各駆動素子Ｅｄに対する信号伝搬遅延量の調整を行うことができる。
　なお、図１６で例示したように或る段の離間距離Ｄｓｅを長くした場合には、該段における配線長が長くなるが、このように配線が長くなる部分に対しては駆動用の論理回路を配置してもよい。
［5-8．第八例］

　図１７は、第八例としての多段分岐配線部２６Ｇの配線構造についての説明図である。
　多段分岐配線部２６Ｆは、配線分岐の段数を５段としたものである。なお図１７においても図示の都合から、多段分岐構造について初回分岐後の片側の構造のみを示している。
　図１７では、配線の交差を二段目と三段目の段間、三段目と四段目の段間、及び四段目と五段目の段間で行う例を示している。この場合、配線経路ごとの遅延量の最大値は「１０１」（１６＋８＋２０＋２６＋３１）、最小値は「５９」（１６＋２４＋１２＋６＋１）となる。配線分岐の段数を５段とし配線交差を全く行わない場合、同最大値、同最小値は図中の括弧内に示すように「１２９」（１６＋２４＋２８＋３０＋３１）、「３１」（１６＋８＋４＋２＋１）である。
　このように、配線交差によって各駆動素子Ｅｄに対する信号伝搬遅延量の均一化が図られる。
<６．配線交差構造の例>

　図１８は、配線交差構造の例についての説明図である。
　配線の交差は、複数の配線層を用いて行うことが考えられる。図中では、例えば二段目と三段目の段間における配線交差構造について、三つの配線層を用いて配線交差を実現する例を示している。
　斜線で示す配線Ｂは三つの配線層のうち最も下層の配線層に形成された配線を表している。また、白抜きで示す配線Ｍ、梨地で示す配線Ｔは、それぞれ三つの配線層のうち中間の配線層、最も上層の配線層に形成された配線を表している。
　図示のように二段目の論理回路２７のうち一方の論理回路２７（紙面における左側の論理回路２７）については、分岐連鎖方向Ｄｃに延在する配線Ｂ１の一端が接続され、この配線Ｂ１の他端に対し、分岐方向Ｄｄに延在する配線Ｍ１の一端が層間接続され、さらにこの配線Ｍ１の他端に対し分岐連鎖方向Ｄｃに延在する配線Ｔ１の一端が層間接続されている。そして、配線Ｔ１の他端は、分岐方向Ｄｄに延在する配線Ｍ３の中央部と層間接続され、この配線Ｍ３の一端には、分岐方向Ｄｄに延在する配線Ｂ３の一端が層間接続され、この配線Ｂ３の他端に三段目における一つ目の論理回路２７（紙面における最も右側の論理回路２７）が接続されている。また、配線Ｍ３の他端には、分岐方向Ｄｄに延在する配線Ｂ４の一端が層間接続され、この配線Ｂ４の他端に三段目における二つ目の論理回路２７（紙面における右から二番目の論理回路２７）が接続されている。
　また、二段目の論理回路２７のうち他方の論理回路２７（紙面における右側の論理回路２７）については、分岐連鎖方向Ｄｃに延在する配線Ｂ２の一端が接続され、この配線Ｂ２の他端に対し、分岐方向Ｄｄに延在する配線Ｍ２の一端が層間接続され、さらにこの配線Ｍ２の他端に対し分岐連鎖方向Ｄｃに延在する配線Ｔ２の一端が層間接続されている。そして、配線Ｔ２の他端は、分岐方向Ｄｄに延在する配線Ｍ４の中央部と層間接続され、この配線Ｍ４の一端には、分岐方向Ｄｄに延在する配線Ｂ５の一端が層間接続され、この配線Ｂ５の他端に三段目における三つ目の論理回路２７（紙面における最も左側の論理回路２７）が接続されている。また、配線Ｍ４の他端には、分岐方向Ｄｄに延在する配線Ｂ６の一端が層間接続され、この配線Ｂ６の他端に三段目における四つ目の論理回路２７（紙面における左から二番目の論理回路２７）が接続されている。
　なお、図中では見易さを考慮し、配線Ｂ２の分岐方向Ｄｄにおける位置を紙面右側方向に若干ずらしているが、配線等長性を確保する前提であれば、配線Ｂ２と配線Ｔ１の分岐方向Ｄｄにおける位置は一致させることになる。
　また、配線Ｍ１、Ｍ２については、線間容量の低減のためできるだけ配線間隔を空けることが望ましい。
<７．変形例>
［7-1．第一変形例］

　ここで、ＴｏＦ方式、特に間接ＴｏＦ方式による測距を行う場合には、測距性能の向上を図る上で、発光側と受光側のタイミング同期を確保することが重要となる。
　そこで、従来では、図１９に例示するように、発光側クロック信号ＣＬＫ－ＬＤの配線を、多段分岐配線部２６’における何れか一つの配線経路に沿って形成するということが行われている。具体的に、図１９では、発光部２における発光素子が紙面の左側に存在する場合に対応して、最下段における紙面最も左側に位置する論理回路２７を経由する配線経路に沿って発光側クロック信号ＣＬＫ－ＬＤの配線を配設した例を示している。
　これにより、受光側のみでなく発光側との間でも信号遅延量の均一化が図られるようにすることが可能となり、ＴｏＦ方式による測距において、発光タイミングと受光タイミングとの同期性を高めることができ、測距性能の向上を図ることができる。
　第一変形例は、このような発光側クロック信号ＣＬＫ－ＬＤの配線手法を多段分岐配線部２６に応用したものであり、具体的な配線構造の例を図２０に示す。
　図示のようにこの場合、発光側クロック信号ＣＬＫ－ＬＤの配線は、多段分岐配線部２６における各配線経路のうち何れか一つの配線経路に沿って形成される。図２０においても、発光部２における発光素子が紙面の左側に存在する場合に対応して、最下段における紙面最も左側に位置する論理回路２７を経由する配線経路に沿って発光側クロック信号ＣＬＫ－ＬＤの配線を配設した例を示している。この場合、発光側クロック信号ＣＬＫ－ＬＤの配線は、配線の交差部分を経由する配線経路に沿って形成されることになる。
　配線を交差させる図２０の場合は、配線を交差させない図１９の場合よりも受光側の信号遅延量の均一化が図られる。このため、図２０に示す構成によれば、図１９のように配線を交差させずに発光側クロック信号ＣＬＫ－ＬＤの配線を沿わせる場合よりも、発光側と受光側との間の信号遅延量の差を縮小化することができ、測距性能の向上を図ることができる。
［7-2．第二変形例］

　ここで、各駆動素子Ｅｄに伝搬する信号の等遅延性を高める上では、図２１に示すような遅延量平均化回路３０を設けることもできる。
　図示のように遅延量平均化回路３０は、それぞれ受光側クロック信号ＣＬＫ－ＴＧが入力される第一論理回路群３１及び第二論理回路群３２と、複数のマルチプレクサ３３とを備えている。
　第一論理回路群３１は、一方向に直列接続された複数の論理回路２７を有し、これら論理回路２７を介して受光側クロック信号ＣＬＫ－ＴＧを上記一方向に伝搬する。第二論理回路群３２は、上記一方向とは逆方向に直列接続された複数の論理回路２７を有し、これら論理回路２７を介して受光側クロック信号ＣＬＫ－ＴＧを上記逆方向に伝搬する。第一論理回路群３１と第二論理回路群３２において、論理回路２７の配置数は一致している。
　ここで、第一論理回路群３１、第二論理回路群３２それぞれにおける論理回路２７の配列方向に平行な方向を図示のように「配列方向Ｄｒ」と表記する。
　マルチプレクサ３３は、第一論理回路群３１、第二論理回路群３２それぞれにおける論理回路２７の配置数と同数設けられており、それら複数のマルチプレクサ３３が配列方向Ｄｒに配列されている。
　ここで、第一論理回路群３１の論理回路２７、第二論理回路群３２の論理回路２７、及びマルチプレクサ３３について、配列方向Ｄｒにおける配置位置を紙面左側から順に１列目位置からｎ列目位置と定義する。
　一列目のマルチプレクサ３３において、一方の入力端子には、第一論理回路群３１における一列目の論理回路２７の出力が入力され、他方の入力端子には第二論理回路群３２における一列目の論理回路２７の出力が入力される。また、二列目のマルチプレクサ３３の一方の入力端子には第一論理回路群３１における二列目の論理回路２７の出力が入力され、他方の入力端子には第二論理回路群３２における二列目の論理回路２７の出力が入力されるといったように、ｘ番目（ｘ＝１からｎ）のマルチプレクサ３３において、一方の入力端子には第一論理回路群３１におけるｘ列目の論理回路２７の出力が入力され、他方の入力端子には第二論理回路群３２におけるｘ列目の論理回路２７の出力が入力される。
　遅延量平均化回路３０では、図中の選択制御信号Ｓｓｃにより、各マルチプレクサ３３の出力が交互に切り替えられる。これにより、各マルチプレクサ３３から出力される受光側クロック信号ＣＬＫ－ＴＧとして、低遅延の信号と高遅延の信号とが交互に出力されるようになり、時間方向において遅延量の平均化が図られる。
　但し、上記のような遅延量平均化回路３０では、論理回路２７のローカルミスマッチ等により遅延量の均一化効果を高めることが困難となる虞がある。
　そこで、図示のように各マルチプレクサ３３の出力を、従来の多段分岐配線部２６’ではなく多段分岐配線部２６を介して各駆動素子Ｅｄに伝搬する構成とする。すなわち、遅延量平均化回路３０のローカルミスマッチに対する直接的な対処ではないが、従来のツリー構造による多段分岐配線部２６’に代えて多段分岐配線部２６を用いることで、遅延量の均一化を図るものである。
［7-3．その他変形例］

　なお、実施形態としては上記により説明した具体例に限定されるものではなく、多様な変形例を採り得るものである。
　例えば、上記した第一例から第八例、及び第一変形例、第二変形例の各例については、少なくとも一部又は全てを組み合わせることもできる。例えば、第六例（図１５）と第一変形例（図２０）との組み合わせとして、配線の交差が複数の段間で行われる場合に発光側クロック信号ＣＬＫ－ＬＤの配線をそれらの配線交差部分を経由する配線経路に沿って配設する構成が考えられる。或いは、第六例（図１５）と第四例（図１２、図１３）との組み合わせとして、配線分岐の段数を「４」とした場合に最下段の少なくとも一部の論理回路２７からの出力配線同士をショートさせる構成や、第七例（図１６）と第五例（図１４）との組み合わせとして、二段目における対論理回路を離間距離Ｄｓｅ２≠離間距離Ｄｓｃ２となるように配置しつつ、最下段の配線分岐数を「３」以上とする構成等が考えられる。
　また、上記では論理回路２７の例としてインバータ回路を挙げたが、論理回路２７としては、例えばバッファ回路、片側にイネーブル信号を入力するＮＡＮＤゲート回路やＡＮＤゲート回路、片側が電圧固定のＮＡＮＤゲート回路やＡＮＤゲート回路等を用いることもできる。
　また、上記では、論理回路２７に対する電源の供給位置Ｐｓ（共通の供給位置）が、多重分岐配線部の分岐方向Ｄｄにおける側部とされた場合を前提としたが、供給位置Ｐｓが多重分岐配線部の分岐方向Ｄｄにおける中央位置など他の位置であっても、同様に論理回路２７ごとの遅延量のばらつきが生じ、それに起因して信号等遅延性が低下することに変わりはない。すなわち、実施形態としての配線交差は、供給位置Ｐｓが多重分岐配線部の分岐方向Ｄｄにおける側部以外の位置とされる場合にも好適に適用可能なものである。
<８．実施形態のまとめ>

　以上で説明したように実施形態としての信号処理装置（転送ゲート駆動部１２）は、複数の対象素子（駆動素子Ｅｄ）に対し多段分岐された配線を介して同一信号を供給する多段分岐配線部（同２６、２６Ａ、２６Ｂ、２６Ｃ、２６Ｃ’、２６Ｄ、２６Ｅ、２６Ｆ、２６Ｇ）と、多段分岐配線部の各段に配置された論理回路（同２７）とを備え、多段分岐配線部における少なくとも一部の段間の配線が交差しているものである。
　これにより、対象素子それぞれに対する信号供給経路として、遅延量の少ない論理回路のみを経由していく経路と遅延量の多い論理回路のみを経由していく経路とが混在してしまうことの防止を図ることが可能となる。
　従って、対象素子に対する信号伝搬遅延の均一化を図ることができる。
　また、実施形態としての信号処理装置においては、多段分岐配線部（同２６Ｂ、２６Ｆ）では、各段において配線の分岐方向（同Ｄｄ）が一致しており、多段分岐配線部における少なくとも一つの段に配置された論理回路のうち直前の配線分岐点が共通とされた論理回路である対論理回路間の分岐方向における離間距離（同Ｄｓｅ）が、一つの段の直下段における配線分岐点のうち対論理回路からの配線分岐点である二つの配線分岐点間の分岐方向における離間距離（同Ｄｓｃ）に対して異なっている（第三例：図１１、第七例：図１６を参照）。
　これにより、少なくとも一つの段に配置された論理回路について、電源の供給位置からの距離を調整可能となる。
　従って、各対象素子に対する信号伝搬遅延量の調整を行うことができる。
　さらに、実施形態としての信号処理装置においては、一つの段は、配線の交差が行われる直前の段であり、一つの段における対論理回路間の分岐方向における離間距離が、一つの段の直下段における二つの配線分岐点間の分岐方向における離間距離よりも短いものとされている（第三例：図１１を参照）。
　ツリー配線構造に対して一部の段間の配線を交差させると、交差部分での配線長が延びることから、全体配線長も長くなってしまう。上記のように分岐方向における離間距離について、配線の交差が行われる直前の段における対論理回路同士の離間距離を、直下段における二つの配線分岐点間の離間距離よりも短くすることで、該直前の段での分岐に要する配線長を短くすることが可能となり、全体配線長の短縮化を図ることができる。
　従って、多段分岐配線部について全体的な配線抵抗の低下を図ることが可能となり、消費電力の削減を図ることができる。
　さらにまた、実施形態としての信号処理装置においては、多段分岐配線部において、最下段に配置された論理回路のうち少なくとも一部の論理回路の出力配線同士がショートされている（第四例：図１２、図１３を参照）。
　最下段に配置された論理回路の出力配線同士をショートさせることで、それら出力配線に接続された対象素子への信号遅延の均一化を図ることが可能となる。このとき、多段分岐配線部では一部段間の配線が交差されているため、遅延量の差が抑制された状態での配線ショートとなり、配線ショートに伴う貫通電流の抑制を図ることが可能となる。
　従って、配線ショートに伴う消費電力の増大の抑制を図りながら、信号伝搬遅延の均一化を図ることができる。
　また、実施形態としての信号処理装置においては、最下段において、出力配線同士のショートが一部の出力配線同士のみで行われている（図１３を参照）。
　出力配線の全部でなく一部のみのショートとすることで、貫通電流の抑制が図られる。
　従って、消費電力の低減を図ることができる。
　さらに、実施形態としての信号処理装置においては、最下段において、全ての前記出力配線同士がショートされている（図１２を参照）。
　これにより、配線ショートによる遅延量の均一化効果が高められる。
　従って、対象素子に対する信号伝搬遅延のさらなる均一化を図ることができる。
　さらにまた、実施形態としての信号処理装置においては、多段分岐配線部における複数の段間において配線が交差されている（第二例：図１０、第六例：図１５、第八例：図１７を参照）。
　複数の段間で配線交差を行うことで、一つ段間でのみ配線交差を行う場合よりも遅延量の調整要素が増える。
　従って、遅延量の調整自由度の向上を図ることができる。
　実施形態としてのセンシングモジュール（同６）は、受光素子を有する画素（同Ｐｘ）が二次元に複数配列された画素アレイ部（同１１）と、画素アレイ部における複数の画素を駆動するための複数の駆動素子（同Ｅｄ）に対し、多段分岐された配線を介して同一信号を供給する多段分岐配線部（同２６、２６Ａ、２６Ｂ、２６Ｃ、２６Ｃ’、２６Ｄ、２６Ｅ、２６Ｆ、２６Ｇ）と、多段分岐配線部の各段に配置された論理回路（同２７）とを備え、多段分岐配線部における少なくとも一部の段間の配線が交差しているものである。
　これにより、駆動素子それぞれに対する信号供給経路として、遅延量の少ない論理回路のみを経由していく経路と遅延量の多い論理回路のみを経由していく経路とが混在してしまうことの防止を図ることが可能となる。
　従って、駆動素子に対する信号伝搬遅延の均一化を図ることができる。
　また、実施形態としてのセンシングモジュールにおいては、ＴｏＦ方式による測距を行っている。
　これにより、ＴｏＦ方式による測距を行うセンシングモジュールにおいて、駆動素子に対する信号伝搬遅延の均一化を図ることが可能となる。
　従って、画素駆動の正確性向上を図ることができ、測距性能の向上を図ることができる。
　さらに、実施形態としてのセンシングモジュールにおいては、測距用の光を発する発光部（同２）を備え、発光部の発光タイミングを指示する発光タイミング信号の配線経路が、多段分岐配線部における同一信号の配線経路のうち配線の交差部分を経由する配線経路に沿って形成されている（第一変形例：図２０を参照）。
　これにより、画素駆動用の素子に対する信号と発光タイミング信号との間での信号伝搬遅延の均一化を図ることが可能となる。
　従って、ＴｏＦ方式による測距において、発光タイミングと受光タイミングとの同期性を高めることができ、測距性能の向上を図ることができる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
<９．本技術>

　なお本技術は以下のような構成も採ることができる。
（１）
　複数の対象素子に対し多段分岐された配線を介して同一信号を供給する多段分岐配線部と、
　前記多段分岐配線部の各段に配置された論理回路と、を備え、
　前記多段分岐配線部における少なくとも一部の段間の配線が交差している
　信号処理装置。
（２）
　前記多段分岐配線部では、各段において配線の分岐方向が一致しており、
　前記多段分岐配線部における少なくとも一つの段に配置された論理回路のうち直前の配線分岐点が共通とされた論理回路である対論理回路間の前記分岐方向における離間距離が、前記一つの段の直下段における配線分岐点のうち前記対論理回路からの配線分岐点である二つの配線分岐点間の前記分岐方向における離間距離に対して異なっている
　前記（１）に記載の信号処理装置。
（３）
　前記一つの段は、前記配線の交差が行われる直前の段であり、
　前記一つの段における前記対論理回路間の前記分岐方向における離間距離が、前記一つの段の直下段における前記二つの配線分岐点間の前記分岐方向における離間距離よりも短い
　前記（２）に記載の信号処理装置。
（４）
　前記多段分岐配線部において、最下段に配置された論理回路のうち少なくとも一部の論理回路の出力配線同士がショートされた
　前記（１）から（３）の何れかに記載の信号処理装置。
（５）
　前記最下段において、前記出力配線同士のショートが一部の前記出力配線同士のみで行われている
　前記（４）に記載の信号処理装置。
（６）
　前記最下段において、全ての前記出力配線同士がショートされた
　前記（５）に記載の信号処理装置。
（７）
　前記多段分岐配線部における複数の段間において配線が交差された
　前記（１）から（６）の何れかに記載の信号処理装置。
（８）
　受光素子を有する画素が二次元に複数配列された画素アレイ部と、
　前記画素アレイ部における複数の前記画素を駆動するための複数の駆動素子に対し、多段分岐された配線を介して同一信号を供給する多段分岐配線部と、
　前記多段分岐配線部の各段に配置された論理回路と、を備え、
　前記多段分岐配線部における少なくとも一部の段間の配線が交差している
　センシングモジュール。
（９）
　ＴｏＦ方式による測距を行う
　前記（８）に記載のセンシングモジュール。
（１０）
　測距用の光を発する発光部を備え、
　前記発光部の発光タイミングを指示する発光タイミング信号の配線経路が、前記多段分岐配線部における前記同一信号の配線経路のうち配線の交差部分を経由する配線経路に沿って形成された
　前記（９）に記載のセンシングモジュール。
１　センサ部（センサ装置）
２　発光部
３　制御部
６　センシングモジュール
１１　画素アレイ部
１２　転送ゲート駆動部
１３　垂直駆動部
１４　システム制御部
１５　カラム処理部
１６　水平駆動部
１７　信号処理部
１８　データ格納部
２０　行駆動線
２１　ゲート駆動線
２２　垂直信号線
Ｐｘ　画素
Ｃｌ　発光周期
Ｐｍ　変調期間
Ｐｒ　受光期間
ＣＬＫ－ＴＧ　受光側クロック信号
ＣＬＫ－ＬＤ　発光側クロック信号
２５　ドライバ部
２６、２６Ａ、２６Ｂ、２６Ｃ、２６Ｃ’、２６Ｄ、２６Ｅ、２６Ｆ、２６Ｇ　多段分岐配線部
２７　論理回路
Ｐｓ　供給位置
Ｄｄ　分岐方向
Ｄｃ　分岐連鎖方向

Claims (10)

  1. 　複数の対象素子に対し多段分岐された配線を介して同一信号を供給する多段分岐配線部と、
    　前記多段分岐配線部の各段に配置された論理回路と、を備え、
    　前記多段分岐配線部における少なくとも一部の段間の配線が交差している
    　信号処理装置。
  2. 　前記多段分岐配線部では、各段において配線の分岐方向が一致しており、
    　前記多段分岐配線部における少なくとも一つの段に配置された論理回路のうち直前の配線分岐点が共通とされた論理回路である対論理回路間の前記分岐方向における離間距離が、前記一つの段の直下段における配線分岐点のうち前記対論理回路からの配線分岐点である二つの配線分岐点間の前記分岐方向における離間距離に対して異なっている
    　請求項１に記載の信号処理装置。
  3. 　前記一つの段は、前記配線の交差が行われる直前の段であり、
    　前記一つの段における前記対論理回路間の前記分岐方向における離間距離が、前記一つの段の直下段における前記二つの配線分岐点間の前記分岐方向における離間距離よりも短い
    　請求項２に記載の信号処理装置。
  4. 　前記多段分岐配線部において、最下段に配置された論理回路のうち少なくとも一部の論理回路の出力配線同士がショートされた
    　請求項１に記載の信号処理装置。
  5. 　前記最下段において、前記出力配線同士のショートが一部の前記出力配線同士のみで行われている
    　請求項４に記載の信号処理装置。
  6. 　前記最下段において、全ての前記出力配線同士がショートされた
    　請求項５に記載の信号処理装置。
  7. 　前記多段分岐配線部における複数の段間において配線が交差された
    　請求項１に記載の信号処理装置。
  8. 　受光素子を有する画素が二次元に複数配列された画素アレイ部と、
    　前記画素アレイ部における複数の前記画素を駆動するための複数の駆動素子に対し、多段分岐された配線を介して同一信号を供給する多段分岐配線部と、
    　前記多段分岐配線部の各段に配置された論理回路と、を備え、
    　前記多段分岐配線部における少なくとも一部の段間の配線が交差している
    　センシングモジュール。
  9. 　ＴｏＦ方式による測距を行う
    　請求項８に記載のセンシングモジュール。
  10. 　測距用の光を発する発光部を備え、
    　前記発光部の発光タイミングを指示する発光タイミング信号の配線経路が、前記多段分岐配線部における前記同一信号の配線経路のうち配線の交差部分を経由する配線経路に沿って形成された
    　請求項９に記載のセンシングモジュール。
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