JP6187320B2

JP6187320B2 - 受光チップ

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Publication number: JP6187320B2
Application number: JP2014040429A
Authority: JP
Inventors: 雅能寺部
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2014-03-03
Filing date: 2014-03-03
Publication date: 2017-08-30
Anticipated expiration: 2034-03-03
Also published as: JP2015165544A

Description

本発明は、受光面内に複数の受光素子がマトリクス状に配置され、受光素子より出力される受光信号が信号処理用チップに入力される受光チップに関する。

例えばアバランシェ・フォトダイオード（以下、ＡＰＤと称す）やシングルフォトン・アバランシェ・フォトダイオード（以下、ＳＰＡＤと称す）等の受光素子を、半導体基板上にマトリクス状に配置してなる受光チップがある。受光チップが受光することで出力する信号は信号処理回路によって処理されるが、その信号処理回路は、別途信号処理チップ（ＬＳＩ）として形成される。

そして、受光チップと信号処理チップとを電気的に接続するため、受光チップの裏面（受光面に対向する面）側より穿孔（縦穴）を形成し、その穿孔を受光信号出力用の電極（穿孔状電極と称す）として用いることで、信号処理チップの上に受光チップを搭載した状態で両者の接続を行う構成がある。尚、前記穿孔状電極がシリコン基板に形成される場合は、一般にＴＳＶ（Through Silicon Via）と称される。特許文献１には、受光チップ相当部と信号処理回路相当部とが平面的に配置されている半導体基板に、貫通電極を形成したものが開示されている。

特開２０１３−２０１１８８号公報

ところで、一般に、受光チップを製造するメーカＡと、受光チップをＴＳＶ加工するメーカＢとは異なるため、メーカＡでは、ＴＳＶ加工が行われる前の状態で受光チップのテストができることが望ましい。しかしながら、従来このような観点を考慮した受光チップの構成は存在しなかった。

本発明は、上記事情に鑑みてなされたものであり、その目的は、受光信号出力用の穿孔状電極が形成される以前の状態でも、受光素子の検査を容易に行うことができる受光チップを提供することにある。

請求項１記載の受光チップによれば、複数の受光素子を幾つかの素子群に分割し、各素子群に対応して検査用パッドを設ける。そして、各素子群をそれぞれ共通の検査用配線に接続し、各検査用パッドには、信号出力回路及び信号入力回路の双方を接続し、切替スイッチにより、検査用配線を、対応する検査用パッドの信号出力回路又は信号入力回路の何れかに接続する。

このように構成すれば、受光チップに信号出力用の穿孔状電極が形成される以前の状態でも、検査用パッドを用いて受光チップ単体で、各受光素子の検査を行うことができる。また、検査用パッドと各受光素子との間で信号の入出力を選択的に行うことができるので、例えば受光素子に穿孔状電極を形成した後に、受光素子に光を照射せずとも穿孔状電極のテストを行うことが可能になる。尚、「穿孔状電極」は貫通電極を含む概念である。

請求項２記載の受光チップによれば、各素子群をマトリクスの行方向に並ぶ素子ごとに構成し、各素子群に属する各受光素子間及び対応する検査用パッドとの間の検査用配線に、それぞれ配線間スイッチを挿入する。そして、各配線間スイッチのオンオフをマトリクスの列方向毎に制御するための制御用配線を、列方向に並ぶように配置する。

このように構成すれば、制御用配線を介して各配線間スイッチを制御し、同じ素子群に属する受光素子を、任意の位置で切り離してテストすることができる。したがって、複数の受光素子に故障が発生した場合に、故障の発生個所の特定が容易となる。また、受光チップのテストを行う必要がなければ、各配線間スイッチをオフさせることで検査用配線を分断できるので、寄生容量を低減して受光チップを製品として使用する場合の電気的特性を向上させることができる。

請求項３記載の受光チップによれば、各素子群をマトリクスの列方向に並ぶ素子ごとに構成した場合に、請求項２と同様の効果が得られる。
請求項４記載の受光チップによれば、制御用配線に制御信号を入力するためのスイッチ用パッドを設けるので、スイッチ用パッドを介して制御用配線に接続されている配線間スイッチのオンオフを容易に制御できる。

第１実施形態であり、受光チップのレイアウトを模式的に示す図出力回路の具体構成例を示す図受光チップと信号処理チップとの電気的接続関係を模式的に示す図（ａ）は受光チップが信号処理チップの上に搭載された状態を示す斜視図、（ｂ）は受光チップのＴＳＶが形成されている断面を模式的に示す図第２実施形態を示す図１相当図第３実施形態を示す図１相当図第４実施形態を示す図１相当図第５実施形態を示す図１相当図第６実施形態を示す図１相当図第７実施形態を示す図１相当図第８実施形態を示す図１相当図第９実施形態を示す図１相当図第１０実施形態を示す図１相当図プログラマブルシーケンサの構成例を示す図受光素子のテストパターンを示す図第１１実施形態を示す図４（ｂ）相当図

（第１実施形態）
以下、第１実施形態について図１から図４を参照して説明する。図４（ａ）に示すように、本実施形態の受光チップ１は、半導体としてのシリコン基板に複数の受光素子を形成したもので、信号処理チップ２の上に直接搭載され、受光チップ１の受光面３を上面側として、対向する下面側で信号処理チップ２に接続される。

図４（ｂ）には一部のみ示すが、受光面３には、例えばＡＰＤやＳＰＡＤ等を有してなる複数の受光素子４（ユニット）がマトリクス状に配置されている。受光素子４は、受光すると受光信号を出力するが、その受光信号は、受光チップ１の下面側より形成されるＴＳＶ５を介して信号処理チップ２に出力される。ＴＳＶ５（穿孔状電極）は、受光チップ１の下面側に縦穴を穿ち、その穴の内部に金属等の導電体を充填することで形成されている。

図１に示すように、受光素子４は、ＡＰＤ又はＳＰＡＤからなるフォトダイオード７と、フォトダイオード７からの受光信号を選択的に出力するための信号出力回路８を備えている。そして、信号出力回路８の出力端子は検査用配線９に接続されている。この例では、（ｍ×ｎ）行列の列方向に並ぶｎ個の素子ごとに素子群１０が形成されており、各素子群１０について共通の検査用配線９が接続されている。尚、図１では、ＴＳＶ５を破線で示している。

受光チップ１の図中右端側には、各検査用配線９に対応して検査用パッド１１が配置されており、検査用パッド１１には、出力回路１２（信号出力回路）の出力端子及び入力回路１３（信号入力回路）の入力端子が接続されている。そして、出力回路１２の入力端子と入力回路１３の出力端子とは、切替スイッチ１４を介して対応する検査用配線９に選択的に接続されるようになっている。尚、ここでの出力／入力は、受光素子４側を基準としている。

図２に示すように、ダイオード駆動用電源ＶAPDとグランドとの間には、フォトダイオード７，ＮチャネルＭＯＳＦＥＴ＿Ｍ２及びＭ１の直列回路が接続されている。また、電源ＶDDとグランドとの間には、抵抗素子Ｒ１，ＮチャネルＭＯＳＦＥＴ＿Ｍ４及びＭ３の直列回路と、ＰチャネルＭＯＳＦＥＴ＿Ｍ６及びＮチャネルＭＯＳＦＥＴ＿Ｍ５の直列回路とが接続されている。ＮチャネルＭＯＳＦＥＴ＿Ｍ２及びＭ３のゲートは共通に接続されている。ＮチャネルＭＯＳＦＥＴ＿Ｍ１，Ｍ２のゲートには、外部よりセレクタ信号ＶQCH，ＶSELがそれぞれ与えられる。

フォトダイオード７のアノードは、ＮチャネルＭＯＳＦＥＴ＿Ｍ４のゲートに接続されており、ＮチャネルＭＯＳＦＥＴ＿Ｍ４のドレインは、ＰチャネルＭＯＳＦＥＴ＿Ｍ６及びＮチャネルＭＯＳＦＥＴ＿Ｍ５のゲートに接続されている。ＰチャネルＭＯＳＦＥＴ＿Ｍ６及びＮチャネルＭＯＳＦＥＴ＿Ｍ５のドレインは、ＮチャネルＭＯＳＦＥＴ＿Ｍ７のゲートに共通に接続されている。ＮチャネルＭＯＳＦＥＴ＿Ｍ７のソースはグランドに接続され、ドレインより信号ＶOUTが出力される。

フォトダイオード７が受光すると、ＮチャネルＭＯＳＦＥＴ＿Ｍ４のゲートに、急速に立ち上がった後直線的に減衰する信号（ＶS）が出力される。すると、それに伴い、ＮチャネルＭＯＳＦＥＴ＿Ｍ７のゲートには、矩形波のパルス信号（ＶGS7）が出力される。ここで、フォトダイオード７がＳＰＡＤであれば、パルス信号（ＶGS7）の出力期間は４ｎｓ程度の極めて高速な信号となる。以上において、ＦＥＴ＿Ｍ１〜Ｍ４及び抵抗素子Ｒ１が出力回路８に対応し、ＦＥＴ＿Ｍ５〜Ｍ７が出力回路１２に対応する。尚、この回路は、下記の論文に開示されているものを引用している。
Design and characterization of a 256×64-pixel single photon imager in COMS for MEMSbased laser scanning time-of-flight sensor,21 May,Vol.20,No.11/OPTICS EXPRESS,P11869,Fig.4
図示しないが、受光チップ１には、セレクタ信号ＶQCH，ＶSELを入力するためのパッドや、切替スイッチ１４の切り換え制御を行うためのパッドも、別途設けられている。そして、セレクタ信号ＶQCH，ＶSELにより受光素子４を適宜選択することで、検査対象外となる受光素子４を個別にマスクすることができる。

図３に示すように、受光チップ１側のフォトダイオード７から、出力回路８→検査用配線９→出力回路１２→検査用パッド１１に至る信号出力経路中で、出力回路８と検査用配線９との間にあるＴＳＶ５を介して信号処理チップ２側に信号が伝達される。そして、受光信号は、信号処理チップ２内の出力回路１５を介して信号処理部１６に入力され、信号処理部１６において信号処理が行われる。

以上のように本実施形態によれば、複数の受光素子４を幾つかの素子群１０に分割し、各素子群１０に対応して検査用パッド１１を設ける。そして、各素子群１０をそれぞれ共通の検査用配線９に接続し、各検査用パッド１１には、出力回路１２及び入力回路１３の双方を接続し、切替スイッチ１４により、検査用配線９を、対応する検査用パッド１１の出力回路１２又は入力回路１３の何れかに接続するようにした。

したがって、受光チップ１にＴＳＶ５が形成される以前の状態でも、検査用パッド１１を用いて受光チップ１単体で、各受光素子４の検査を行うことができる。また、検査用パッド１１と各受光素子４との間で信号の入出力を選択的に行うことができるので、例えば受光素子１にＴＳＶ５を形成した後に、受光素子４に光を照射せずともＴＳＶ５のテストを行うことが可能になる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図５に示すように、第２実施形態の受光チップ２１は、各素子群１０に対応して検査用パッド１１を左右の両端に配置している。第１実施形態の検査用パッド１１を１１Ｒとすると、逆の一端側に検査用パッド１１Ｌが追加されている。また、各検査用配線９には、隣り合う受光素子４の間と、受光素子４と検査用パッド１１の間とに、それぞれ配線間スイッチ２２が挿入されている。

検査用パッド１１Ｌ（１）と受光素子４（１，１）との間に配置されるものを配線間スイッチ２２（１，１）とすると、受光素子４（１，ｎ）と検査用パッド１１Ｒ（１）との間に配置されるものは配線間スイッチ２２（１，ｎ＋１）となる。したがって、配線間スイッチ２２の総数は、受光素子４の総数よりもｍ個多くなっている。尚、配線間スイッチ２２は、例えばＮチャネル又はＰチャネルＭＯＳＦＥＴや、両者を組み合わせてなるアナログスイッチなどで構成される。

各配線間スイッチ２２のオンオフを制御するための制御用配線２３（１）〜２３（ｎ＋１）は、列方向の配列について共通となるように接続されている。例えば制御用配線２３（１）は、配線間スイッチ２２（１，１），２２（２，１），…，２２（ｍ，１）に共通に接続されている。そして、制御用配線２３（１）〜２３（ｎ＋１）の一端（図中上方端）には、スイッチ用パッド２４（１）〜２４（ｎ＋１）が配置されている。

以上のように第２実施形態によれば、各素子群１０に属する各受光素子４の間及び対応する検査用パッド１１Ｌ，１１Ｒとの間の検査用配線９に、それぞれ配線間スイッチ２２を挿入し、各配線間スイッチ２２のオンオフをマトリクスの列方向毎に制御するための制御用配線２３を列方向に並ぶように配置した。したがって、配線間スイッチ２２により各検査用配線９の途中を行方向に分断できる。また、各検査用配線９の途中を分断しても、各検査用配線９の両端にそれぞれ検査用パッド１１Ｌ，１１Ｒが接続されているので、分断された箇所から左右の両方向に信号の入出力を行うことができる。したがって、複数の受光素子４に故障が発生した場合に、故障発生個所の特定が容易となる。

そして、受光チップ２１のテストを行う必要がなければ、各配線間スイッチ２２をオフさせることで検査用配線９を各所で分断できるので、寄生容量を低減して受光チップ２１を製品として使用する場合の電気的特性を向上させることができる。また、制御用配線２３に制御信号を入力するためのスイッチ用パッド２４を設けたので、スイッチ用パッド２４を介して制御用配線２３に接続されている配線間スイッチ２２のオンオフを容易に制御できる。

（第３実施形態）
図６に示すように、第３実施形態の受光チップ２５は、検査用パッド１１Ｌを削除して、配線間スイッチ２２（１，１），２２（２，１），…，２２（ｍ，１）の一端をグランドに接続したものである。このように構成すれば、各受光素子４をグランドに接続してテストすることができる。

（第４実施形態）
図７に示すように、第４実施形態の受光チップ２６は、検査用パッド１１Ｒ（１）のみを残し、その他の検査用パッド１１は削除している。そして、配線間スイッチ２２（１，１），２２（２，１）の左端を中継配線２７（１）で接続し、配線間スイッチ２２（２，ｎ＋１），２２（３，ｎ＋１）（図示せず）の左端を中継配線２７（２）で接続している。以降、同様に中継配線２７により両端に配置されている配線間スイッチ２２を上下間で接続し、配線間スイッチ２２（ｍ，１）の左端は、第３実施形態と同様にグランドに接続する。このように構成すれば、検査用パッド１１の数を削減してこれらの配置に要する面積を少なくし、受光チップ２６を小型に構成できる。

（第５実施形態）
図８に示すように、第５実施形態の受光チップ２８は、第４実施形態の受光チップ２６において、配線間スイッチ２２（ｍ，１）の左端をグランドに接続していたものに替えて、検査用パッド１１Ｌ（ｍ）に接続した構成である。

（第６実施形態）
図９に示すように、第６実施形態の受光チップ３１は、第２実施形態の受光チップ２１において、行方向に並ぶｍ個の受光素子４毎についても重ねて素子群３２が設定されている。そして、各素子群３２（１）〜３２（ｎ）に対応して、検査用配線３３（１）〜３３（ｎ）が、行方向に並ぶように各素子群３２の右隣に配置されている。この検査用配線３３は、列方向に並ぶ検査用配線９と各交点で接続されている。

検査用配線３３の図中上端には、検査用パッド３４が配置されている。例えば検査用配線３３（１）について説明すると、検査用パッド３４（１）と最初の交点との間，及び各交点との間には、配線間スイッチ３５（１，１），３５（２，１），…，３５（ｍ，１）が挿入されており、検査用配線３３（１）の下端は配線間スイッチ３５（ｍ＋１，１）を介してグランドに接続されている。尚、配線間スイッチ３５（ｍ＋１，１）は厳密には「配線間」スイッチではないが、便宜的に上記名称を使用する。

各配線間スイッチ３５のオンオフを制御するための制御用配線３６（１）〜３６（ｍ＋１）は、行方向の配列について共通となるように接続されている。例えば制御用配線３６（１）は、配線間スイッチ３５（１，１），３５（１，２），…，３５（１，ｎ）に共通に接続されている。そして、制御用配線３６（１）〜３６（ｍ＋１）の一端（図中左端）には、スイッチ用パッド３７（１）〜３７（ｍ＋１）が配置されている。尚、図示が煩雑になることを避けるため、既存の構成には符号を付していない。
以上のように構成される第６実施形態によれば、各素子群３２をマトリクスの列方向に並ぶ受光素子４ごとに構成した場合についても第２実施形態と同様の効果が得られるので、複数の受光素子４をより細かいブロックに分けてテストすることができる。

（第７実施形態）
図１０に示すように、第７実施形態の受光チップ４１は、第６実施形態の受光チップ２１に第４実施形態の構成を適用したものである。したがって、第６実施形態の構成についても、第４実施形態と同様の効果が得られる。

（第８実施形態）
図１１に示すように、第８実施形態の受光チップ５１は、第２実施形態の受光チップ２１におけるスイッチ用パッド２４を、隣り合う制御用配線２３（ｘ），２３（ｘ＋１）について共通化した構成である（ｘ＝１〜ｎ）。（ｎ＋１）が偶数であれば、第２実施形態におけるスイッチ用パッド２４の偶数番（２），（４），（６），…，（ｎ＋１）を削除し、奇数番（１），（３），（５），…，（ｎ）のスイッチ用パッド２４に統合する。以上のように構成される第８実施形態によれば、スイッチ用パッド２４の数を削減できる。

（第９実施形態）
図１２に示す第９実施形態の受光チップ５２は、第４実施形態の受光チップ２６のスイッチ用パッド２４を、第８実施形態から更に共通化して１つだけにしたものである。すなわち、スイッチ用パッド２４に入力する制御信号に応じて、全ての配線間スイッチ２１が同時にオン，オフする。以上のように構成される第９実施形態によれば、第４実施形態における検査用パッド１１の削減効果に加えて、スイッチ用パッド２４の数も削減することで、これらの配置に要する面積も削減して受光チップ５２をより小型に構成できる。

尚、以上における各実施形態では、各配線が、各素子群について同じレイアウトになっている。これにより、各素子群における寄生容量が同じ値となることで、各受光素子４の信号出力特性を安定させることができる。

（第１０実施形態）
図１３に示す第１０実施形態の受光チップ６１は、第２実施形態の受光チップ２１におけるスイッチ用パッド２４に替えて、プログラマブルシーケンサ６２を付加した構成である。プログラマブルシーケンサ６２は、入力されるデータ及び制御信号に基づいて各配線間スイッチ２２のオンオフを制御する。

プログラマブルシーケンサ６２は、例えば図１４に示すように、４つのデータバッファ６３（１）〜６３（４）と選択回路６４とで構成されている。各データバッファ６３には、クロックパッド６５入力されるクロック信号（Clock）に同期して、（ｎ＋１）ビットのそれぞれ異なるデータ（Data）が格納される。その格納されたデータは選択回路６４に出力され、選択回路６４は、入力される制御信号（Control）に応じて、データバッファ６３（１）〜６３（４）の何れか１つより入力されているデータを、配線間スイッチ２２に出力する。尚、上記データ及び制御信号は、それぞれプログラムパッド６６及びコントロールバッド６７を介して入力される。

図１５では説明を簡単にするため、受光チップ６１を（４×４）のマトリクスで示している。図１３に示す構成に対応する（ａ）では、例えば最初にデータバッファ６３（１）を選択して第３列のみオフするパターンで第１，第２，第４列をテスト対象（黒塗り部分）にする。次にデータバッファ６３（２）を選択して第２列以外をテスト対象にし、続いてデータバッファ６３（３），（４）を選択してそれぞれ第１列，第４列以外をテスト対象にする。

また、図９に示す構成に対応する（ｂ）では、データバッファ６３に格納するデータサイズは（ｍ＋１）×（ｎ＋１）ビットになる。例えば最初にデータバッファ６３（１）を選択して、以下の行列要素の受光素子４をテスト対象とする。
（１，１）（１，２）（１，４）
（２，１）（２，２）
（３，３）（３，４）
（４，１）（４，３）（４，４）

次にデータバッファ６３（２）を選択し、以下の行列要素の受光素子４をテスト対象とする。
（１，１）（１，３）（１，４）
（２，３）（２，４）
（３，１）（３，２）
（４，１）（４，２）（４，４）
データバッファ６３（３），（４）については（ａ）と同様である。

以上のように第１０実施形態によれば、制御用配線２３（及び３３）に制御信号を出力するためのプログラマブルシーケンサ６２を備え、プログラマブルシーケンサ６２は、各配線間スイッチ２２（及び３５）のオンオフパターンを付与するデータが入力されるデータバッファ６３と、データバッファ６３に格納されたデータを、制御用配線２３（及び３３）の何れに出力するかを選択する選択回路６４とを備える。そして、データバッファ６３に対するデータの入力をクロック制御するように構成した。したがって、多数の配線間スイッチ２２（及び３５）のオンオフ切替えを、プログラマブルシーケンサ６２により容易に行い、受光チップ６１をテストする時間を短縮できる。

（第１１実施形態）
図１６に示す第１１実施形態の受光チップ７１は、検査用パッド１１が形成されている位置に対応して、下面側より穿孔状電極７２を形成したものである。このように構成すれば、ＴＳＶ５，７２間が検査用配線９を介して接続されるので、受光面３に光を照射せずとも、テスタなどを用いて穿孔状電極７２より信号を入力し、その信号（ダミーの受光信号）がＴＳＶ５より出力されることを確認してテストすることが可能になる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
受光素子は、ＡＰＤやＳＰＡＤに限らない。
穿孔状電極を、チップを貫通させた孔に電極を形成した貫通電極に置き換えても良い。

図面中、１は受光チップ、２は信号処理チップ、３は受光面、４は受光素子、５はＴＳＶ（穿孔状電極）、９は検査用配線、１０は素子群、１１は検査用パッド、１２は出力回路（信号出力回路）、１３は入力回路（信号入力回路）、１４は切替スイッチを示す。

Claims

受光面（３）内に複数の受光素子（４）がマトリクス状に配置され、前記受光素子より出力される受光信号が信号処理用チップ（２）に入力される受光チップにおいて、
前記複数の受光素子を幾つかの素子群（１０，３２）に分割し、各素子群に対応して検査用パッド（１１，３４）が設けられ、
前記各素子群は、それぞれ共通の検査用配線（９，３３）に接続され、
前記各検査用パッドには、信号出力回路（１２）及び信号入力回路（１３）が接続され、
前記検査用配線を、対応する検査用パッドの信号出力回路又は信号入力回路の何れかに接続するための切替スイッチ（１４）が設けられていることを特徴とする受光チップ。
前記各素子群（１０）は、前記マトリクスの行方向に並ぶ素子ごとに構成され、
前記各素子群に属する各受光素子間及び対応する検査用パッド（１１）との間の検査用配線に、それぞれ配線間スイッチ（２２）が挿入されており、
前記各配線間スイッチのオンオフを前記マトリクスの列方向毎に制御するための制御用配線（２３）が、前記列方向に並んで配置されていることを特徴とする請求項１記載の受光チップ。
前記各素子群（３２）は、前記マトリクスの列方向に並ぶ素子ごとに構成され、
前記各素子群に属する各受光素子間及び対応する検査用パッド（３４）との間の検査用配線（３３）に、それぞれ配線間スイッチ（３５）が挿入されており、
前記各配線間スイッチのオンオフを前記マトリクスの行方向毎に制御するための制御用配線（３６）が、前記行方向に並んで配置されていることを特徴とする請求項１又は２記載の受光チップ。
前記制御用配線に制御信号を入力するためのスイッチ用パッド（２４，３７）を設けたことを特徴とする請求項２又は３記載の受光チップ。
前記スイッチ用パッドは、複数の素子群に対応して１つ接続されるように配置されていることを特徴とする請求項４記載の受光チップ。
前記制御用配線に制御信号を出力するためのプログラマブルシーケンサ（６２）を備え、
前記プログラマブルシーケンサは、
前記各配線間スイッチのオンオフパターンを付与するデータが入力される複数のデータバッファ（６３）と、
このデータバッファに格納されたデータを、前記制御用配線の何れに出力するかを選択する選択回路（６４）とを備え、
前記データバッファに対するデータの入力がクロック制御されることを特徴とする請求項２又は３記載の受光チップ。
各パッドが形成されている位置に対応して、前記受光面と対向する面側より穿孔状電極（７２）が形成されていることを特徴とする請求項１から６の何れか一項に記載の受光チップ。
前記検査用配線及び前記制御用配線が、各素子群について同じレイアウトになっていることを特徴とする請求項２から６又は請求項２から６を引用する請求項７の何れか一項に記載の受光チップ。