KR101232298B1

KR101232298B1 - 반도체 집적회로

Info

Publication number: KR101232298B1
Application number: KR1020060074849A
Authority: KR
Inventors: 도모후미 아라카와; 무츠히로 오모리
Original assignee: 소니 주식회사
Priority date: 2005-08-10
Filing date: 2006-08-08
Publication date: 2013-02-13
Also published as: CN100514644C; JP4552803B2; US20070057690A1; CN1913156A; KR20070018710A; JP2007048953A; US7411412B2

Abstract

회로의 일부분에 결함이 생기고 있어도 그것을 해결하여 회로 전체를 정상적으로 동작시키는 것이 가능한 동시에, 결함 해결에 수반하는 신호지연의 변화를 작게 할 수 있는 반도체 집적회로를 제공한다.

4행 9열의 모듈에서 1열을 제외한 4행 8열의 모듈이 선택되며, 이 선택된 4행 8열의 모듈과 4행 8열의 입출력부가 1대 1로 접속된다. 또, 동일한 행에 속하는 입출력부의 각각에, 동일한 행에 속하는 2개의 모듈로부터 선택된 1개의 모듈이 접속된다. 각 입출력부에는, 기능 설정 데이터를 보관 유지하는 데이터 보관 유지부(PD)가 설치되어 있고, 이 데이터 보관 유지부(PD)에 보관 유지되는 기능 설정 데이터가 모듈 선택부를 통해 각 모듈에 입력된다. 각 모듈의 기능은, 입력되는 기능 설정 데이터에 따라 설정된다.

Description

반도체 집적회로{Semiconductor integrated circuit}

도 1은 제 1의 실시형태에 관계되는 반도체 집적회로의 구성의 일례를 나타내는 도면이다.

도 2는 입출력부와 모듈의 구성예를 나타내는 도면이다.

도 3은 도 1에 나타내는 반도체 집적회로에 있어서의 결함 해결의 일례를 나타내는 도면이다.

도 4는 결함 해결에 수반하여 기능 설정 데이터의 입력 방향이 변화하는 모습을 설명하기 위한 제 1의 도면이다.

도 5는 결함 해결에 수반하여 기능 설정 데이터의 입력 방향이 변화하는 모습을 설명하기 위한 제 2의 도면이다.

도 6은 제 3의 실시형태에 관계되는 반도체 집적회로의 구성의 일례를 나타내는 도면이다.

도 7은 제 3의 실시형태에 관계되는 반도체 집적회로에 있어서의 모듈의 구성의 일례를 나타내는 도면이다.

도 8은 제 3의 실시형태에 관계되는 반도체 집적회로에 있어서의 데이터 보관 유지부의 구성의 일례를 나타내는 도면이다.

도 9는 입출력부로부터 모듈로 전송되는 신호를 온／오프 하는 스위치 소자 의 제 1의 구성예를 나타내는 도면이다.

도 10은 모듈로부터 입출력부에 전송되는 신호를 온／오프 하는 스위치 소자의 제 1의 구성예를 나타내는 도면이다.

도 11은 입출력부로부터 모듈로 전송되는 신호를 온／오프 하는 스위치 소자의 제 2의 구성예를 나타내는 도면이다.

도 12는 모듈로부터 입출력부로 전송되는 신호를 온／오프 하는 스위치 소자의 제 2의 구성예를 나타내는 도면이다.

도 13은 입출력부로부터 모듈로 전송되는 신호를 온／오프 하는 스위치 소자의 제 3의 구성예를 나타내는 도면이다.

도 14는 모듈로부터 입출력부로 전송되는 신호를 온／오프 하는 스위치 소자의 제 3의 구성예를 나타내는 도면이다.

도 15는 도 9 및 도 10에 나타내는 제 1의 구성 예의 스위치 소자의 구조예를 나타내는 평면도이다.

도 16은 도 11 및 도 12에 나타내는 제 2의 구성 예의 스위치 소자의 구조예를 나타내는 평면도이다.

도 17은 제어부의 구성의 일례를 나타내는 도면이다.

도 18은 전원 스위치 회로의 구성의 일례를 나타내는 도면이다.

도 19는 도 6에 나타내는 반도체 집적회로의 디폴트의 접속 상태를 나타낸다.

도 20은 도 6에 나타내는 반도체 집적회로에 있어서의 결함 해결의 일례를 나타내는 도면이다.

도 21은 모듈의 검사에 관계되는 회로의 일례를 나타내는 도면이다.

도 22는 도 21에 나타내는 회로에 의한 검사처리의 일례를 도해한 플로차트이다.

도 23은 신호 입력단자를 소정 전위의 배선에 접속하기 위한 스위치 회로가 설치된 모듈 선택부의 구성예를 나타내는 도면이다.

*부호에 대한 설명

1. 제어부 13. 디코드부

2. 신호 입력부 3. 기억부

50. 모듈 선택부 100. 일반회로블록

PD. 데이터 보관 유지부 SEL. 셀렉터

M11 ~ M19, M21 ~ M29, M31 ~ M39, M41 ~ M49. 모듈

P11 ~ P18, P21 ~ P28, P31 ~ 38, P41 ~ P48. 입출력부

SWA11 ~ SWA18, SWA21 ~ SWA28, SWA31 ~ SWA38, SWA41 ~ SWA48, SWB11 ~ SWB18, SWB21 ~ SWB28, SWB31 ~ SWB38, SWB41 ~ SW B48. 스위치 회로

PS1 ~ PS9. 전원 스위치 회로

Q1, Q2, Q5, Qph1, Qp1. p형 MOS 트랜지스터

Q3, Q4, Q6, Qnh1, Qn1 ~ Qn8, Qn10 ~ Qn14. n형 MOS 트랜지스터

INV1, INV2, INV4, INV5. 인버터 회로

본 발명은 서로 기능을 대체 가능한 복수의 모듈을 가지는 반도체 집적회로에 관한 것으로, 특히, 모듈의 고장에 의한 수율 저하의 개선을 도모하는 반도체 집적회로에 관한 것이다.

근년의 반도체 집적회로에서는, 가공 치수의 미세화와 회로구성의 대규모화가 진행되고, 제조상의 결함에 의한 수율 저하가 심각화 되고 있다. 그래서, 전체 회로의 일부에 미리 용장(redundant)한 회로를 설치해 두고, 결함 부분을 이 용장한 회로로 치환함으로써, 반도체 칩 전체가 불량품이 되지 않도록 하는 수법이 제안되고 있다.

예를 들면, 특허 문헌 1에 기재되는 FPGA(field programmable gate array)의 논리 회로 데이터 생성방법에서는, 고장 정보와 논리 정보로부터 고장 회피의 필요성을 판정하고, 필요하다면 고장 부분의 기능을 여분의 부분에서 대용하도록 논리 정보를 변경한다.

또, 특허 문헌 2에 기재되는 반도체 장치에서는, 메모리 맵형의 어드레싱에 의해 복수의 회로 모듈간의 데이터 전송이 행해진다. 각 회로모듈에 ID코드가 할당되어 있고, 그 ID코드를 조작하여 데이터의 전송처를 제어함으로써, 고장난 회로 모듈을 용장한 회로 모듈로 치환한다.

[특허 문헌 1] 특허 제 3491579호 명세서

[특허 문헌 2] 특허 제 3192220호 명세서

상술한 종래의 기술에는, 다음에 서술하는 문제점이 있다.

특허 문헌 1에 기재되는 FPGA에서는, 논리회로의 기본 구성 단위인 기본 셀이 고장나 있는 경우, 이것을 우회하도록 배선 루트가 변경된다. 고장 회피를 위한 우회 배선은 고장의 발생 상황에 따라 여러 가지이고, 어떠한 배선 루트로 변경되는지를 예측하는 것은 어렵다. 그 때문에, 기본 셀의 어떤 것이 고장나도 소망한 지연 조건을 만족할 수 있는 명확한 지연 마진을 설정하는 것이 곤란하고, 지연 특성이 현저하게 악화될 가능성을 고려하여 상당히 큰 지연 마진을 예상해 둘 필요가 있다.

특허 문헌 2에 기재되는 반도체 장치에서는, 회로 모듈간의 데이터 전송 거리가 어느 정도의 길이로 될지가 불량 발생 상황에 따라 크게 변화할 가능성이 있기 때문에, 모든 회로 모듈이 서로 최대한 떨어진 경우를 상정하여 각 모듈의 동작을 규정할 필요가 있다. 따라서, 설계의 단계에 있어서 상당히 큰 지연 마진을 예상해 둘 필요가 있고, 시스템 전체의 성능을 최적화하기 어렵다.

본 발명은 이러한 사정에 감안하여 이루어진 것이며, 그 목적은, 회로의 일부분에 결함이 생겨도 그것을 해결하여 회로 전체를 정상적으로 동작시키는 것이 가능한 동시에, 결함 해결에 수반하는 신호지연의 변화를 작게 할 수 있는 반도체 집적회로를 제공하는 것이다.

본 발명의 제 1의 관점에 관계되는 반도체 집적회로는 입력되는 기능 설정 데이터에 따라 기능을 설정되는 N개(N은 2보다 큰 정수를 나타낸다)의 모듈과 각각이 1개의 모듈에 적어도 1개의 신호를 출력하는 동시에 당해 1개의 모듈에 있어서 발생하는 적어도 1개의 신호를 입력하는 R개(R은 1보다 크고 N보다 작은 정수를 나타낸다)의 입출력부를 가진 회로 블록과, 입력되는 제어신호에 따라 상기 N개의 모듈로부터 R개의 모듈을 선택하고, 당해 선택한 R개의 모듈과 상기 회로 블록의 R개의 입출력부를 1대 1로 접속하고, 한편, 상기 R개의 입출력부의 각각에, 적어도 2개의 모듈로부터 상기 제어신호에 따라 선택한 1개의 모듈을 접속하는 모듈 선택부를 구비한다. 상기 R개의 입출력부의 각각은, 상기 기능 설정 데이터를 보관 유지하고, 접속처의 모듈에 당해 보관 유지한 기능 설정 데이터를 입력하는 데이터 보관 유지부를 가진다. 상기 N개의 모듈은 입력되는 기능 설정 데이터가 동일한 경우, 서로의 기능을 대체 가능하다.

적합하게는, 상기 제 1의 관점에 관계되는 반도체 집적회로는, 상기 N개의 모듈중 고장난 모듈이 상기 R개의 입출력부로부터 분리되도록, 상기 모듈 선택부를 제어하는 신호를 생성하는 제어부를 구비한다.

본 발명의 제 2의 관점에 관계되는 반도체 집적회로는, M행 (N＋1)열(M은 1이상의 정수, N은 1보다 큰 정수를 나타낸다)의 행렬모양으로 배열되어 있고, 각각이 입력되는 기능 설정 데이터에 따라 기능을 설정되는 복수의 모듈과, M행 N열의 행렬모양으로 배열되며, 각각이 1개의 모듈에 적어도 1개의 신호를 출력하는 동시에 당해 1개의 모듈에 있어서 발생하는 적어도 1개의 신호를 입력하는 복수의 입출력부를 가진 회로 블록과, 입력되는 제어신호에 따라서, M행 (N＋1)열의 모듈로부 터 1열을 제외한 M행 N열의 모듈을 선택하고, 당해 선택한 M행 N열의 모듈과 상기 M행 N열의 입출력부를 1대 1로 접속하고, 한편, 동일한 행에 속하는 입출력부의 각각에는 동일 행에 속하는 2개의 모듈로부터 상기 제어신호에 따라 선택한 한쪽의 모듈을 접속하는 모듈 선택부를 구비한다. 상기 M행 N열의 입출력부의 각각은, 상기 기능 설정 데이터를 보관 유지하고, 접속처의 모듈에 당해 보관 유지한 기능 설정 데이터를 입력하는 데이터 보관 유지부를 가진다. 동일한 행에 속하는 모듈은, 입력되는 기능 설정 데이터가 동일한 경우, 서로 기능을 대체 가능하다.

적합하게는, 상기 제 2의 관점에 관계되는 반도체 집적회로는, 상기 M행(N＋1)열의 모듈로부터, 고장난 모듈을 포함하는 열을 제외한 M행 N열의 모듈을 선택하도록 상기 모듈 선택부의 제어신호를 생성하는 제어부를 구비한다.

상기 제 1의 관점 및 제 2의 관점에 의하면, 동일한 입출력부에 접속되는 2개 혹은 2이상의 모듈을, 이 입출력부와의 거리의 차이가 작아지도록 배치하는 것이 가능하게 된다. 입출력부와 모듈과의 거리의 차이가 작아지면, 양자를 접속하는 배선 길이의 차이가 작아지기 때문에, 결함 해결 등에 수반하여 모듈과 입출력부와의 접속을 전환한 경우에 생기는 신호지연의 변화가 작아진다.

또, 하나의 입출력부에 접속되는 모듈이 결함 해결 등에 수반하여 전환되어도, 당해 하나의 입출력부에 접속되는 모듈의 기능은, 당해 하나의 입출력부에 설치된 데이터 보관 유지부에 보관 유지되는 기능 설정 데이터에 의해 항상 일정한 기능으로 설정된다.

상기 데이터 보관 유지부는, 접속처의 모듈에 상기 기능 설정 데이터의 각 비트 데이터를 전송하는 복수의 제 1배선과, 복수의 비트 데이터를 전송하는 복수의 제 2배선과, 상기 복수의 제 1배선의 각각에, 상기 복수의 제 2배선의 어느 한 개를 접속하는 복수의 제 3배선을 포함해도 좋다.

이 경우, 상기 제 1배선은 제 1배선층에 형성되며, 상기 제 2배선은 상기 제 1배선층을 덮는 제 2배선층에 형성되어도 좋다. 또, 상기 제 3배선은 상기 제 1배선과 상기 제 2배선을 접속하는 비어(via)를 포함해도 좋다.

또, 상기 데이터 보관 유지부는 기억 데이터를 적어도 1회 고쳐쓰는 것이 가능한 기억소자를 포함해도 좋다.

또, 상기 모듈은 상기 입출력부로부터 입력되는 신호의 적어도 일부에 따라, 상기 기능 설정 데이터의 복수의 비트 데이터로부터 한 개를 선택하고, 당해 선택한 비트 데이터 혹은 그 논리 반전 데이터를 상기 입출력부에 출력하는 선택 회로를 포함해도 좋다.

상기 모듈 선택부는 상기 제어신호에 따라서, 제 k행(k는 1에서 M까지의 정수를 나타낸다)에 속하는 제 i열(i는 1에서 N까지 정수를 나타낸다)의 모듈 또는 제 (i＋1)열의 모듈 한쪽을 선택하고, 당해 선택한 모듈을 제 k행 제 i열의 입출력부에 접속해도 좋다.

또, 각 행에 속하는 N개의 입출력부는 동일한 간격으로 배치되어도 좋고, 제 k행 제 i열의 모듈 및 제 k행 제 (i＋1)열의 모듈은, 제 k행 제 i열의 입출력부와의 거리가 서로 동등해지는 위치에 배치되어도 좋다.

또 매우 적합하게는, 상기 반도체 집적회로는 각각이, 각 열에 속하는 M개의 모듈의 공통의 전원 공급선에 삽입되어 있고, 상기 제어신호에 따라서, 상기 입출력부에 접속되지 않는 열에 속하는 모듈로의 전원 공급을 차단하는 (N＋1)개의 전원 스위치 회로를 가진다.

이것에 의해, 상기 입출력부에 접속되지 않은 모듈에 있어서 쓸데없이 전력이 소비되지 않게 된다. 또, 고장난 모듈로의 전원 공급을 차단하면, 수율이 향상한다.

상기 반도체 집적회로는, 상기 M행 N열의 입출력부로부터 분리해야 할 1열의 모듈을 지정하는 신호를 기억하는 기억부를 구비해도 좋다. 이 경우, 상기 제어부는, 상기 기억부에 기억되는 신호에 따라 상기 제어신호를 생성해도 좋다.

삭제

또, 상기 반도체 집적회로는, 상기 M행 N열의 입출력부로부터 분리해야 할 1열의 모듈을 지정하는 신호를 입력하는 신호 입력부를 구비해도 좋다. 이 경우, 상기 제어부는, 상기 신호 입력부에 입력되는 신호에 따라 상기 제어신호를 생성하 여도 좋다.

또한, 상기 제어부는 상기 기억부에 소정의 초기치를 가지는 신호가 기억되는 경우에, 상기 신호 입력부에 입력되는 신호에 따라 상기 제어신호를 생성하고, 상기 기억부에 상기 초기치와 다른 값을 가지는 신호가 기억되는 경우에, 상기 기억부에 기억되는 신호에 따라 상기 제어신호를 생성해도 좋다.

상기 모듈 선택부는, 상기 제어신호에 따라서, 모든 입출력부로부터 분리된 모듈의 신호 입력단자를 소정 전위의 배선에 접속해도 좋다.

이것에 의해, 상기 입출력부에 접속되어 있지 않은 모듈의 신호 입력단자의 전위가 안정된다.

＜제 1의 실시형태＞

도 1은, 본 발명의 제 1의 실시형태에 관계되는 반도체 집적회로의 구성의 일례를 나타내는 도면이다.

본 실시형태에 관계되는 반도체 집적회로는, 예를 들면 도 1에 나타낸 바와 같이, 모듈(M11 ~ M19, M21 ~ M29, M31 ~ M39, M41 ~ M49)과, 일반회로블록(100)과, 모듈 선택부(50)를 가진다.

모듈(M11 ~ M19, M21 ~ M29, M31 ~ M39, M41 ~ M49)은 각각 본 발명의 모듈의 일실시형태이다.

일반회로블록(100)은 본 발명의 회로 블록의 일실시형태이다.

모듈 선택부(50)는 본 발명의 모듈 선택부의 일실시형태이다.

모듈(M11 ~ M19, M21 ~ M29, M31 ~ M39, M41 ~ M49)은 4행 9열의 행렬모양으 로 배열된다. 여기서, 'k＇를 1에서 4까지의 정수, 'n＇을 1에서 9까지의 정수로 하면, 모듈(Mkn)은 제 k행 및 제 n열에 속한다.

모듈(Mkn)은 입력되는 기능 설정 데이터에 따라 그 기능을 설정되는 회로, 즉 프로그램 가능한 회로이다.

모듈(Mkn)의 회로 구성이나 기능은 임의이고, 예를 들면 DSP(digital signal processor) 등의 연산·처리 기능을 가지는 회로나, 단순한 논리 연산을 실시하는 회로를 포함해도 좋다. 후자의 회로로서는, 예를 들면, 입출력부(후술)로부터 입력되는 신호의 적어도 일부에 따라서, 기능 설정 데이터의 복수의 비트 데이터로부터 한 개를 선택하고, 선택한 비트 데이터 혹은 그 논리 반전 데이터를 입출력부에 출력하는 셀렉터(SEL)(도 2) 등에서도 좋다 .

또, 모듈(Mkn)은 디지털 회로로 한정되는 것이 아니고, 기능 설정 데이터에 따라 기능을 설정 가능한 아날로그 회로에서도 좋다.

동일한 행에 속하는 모듈은 입력되는 기능 설정 데이터가 동일한 경우, 서로의 기능을 대체 가능하다. 즉, 제 k행에 속하는 모듈(Mk1 ~ Mk9)에 동일한 기능 설정 데이터를 입력한 경우, 이러한 모듈의 기능은 동등하게 된다.

동일한 행에 속하는 모듈(Mk1 ~ Mk9)은 모두 동일한 회로 구성을 가지고 있어도 좋고, 같은 기능 설정 데이터를 입력한 경우에 기능을 대체 가능하면, 그 일부에 다른 회로 구성을 가지는 모듈을 포함하고 있어도 좋다.

일반회로블록(100)은 상술한 모듈(M11 ~ M19, M21 ~ M29, M31 ~ M39, M41 ~ M49)과의 사이에 신호를 교환하기 위한 입출력부(P11 ~ P18, P21 ~ P28, P31 ~ P38, P41 ~ P48)를 가지고 있고, 이들 모듈과 공동으로 소정의 처리를 실행한다. 일반회로블록(100)의 회로 구성이나 기능은 임의이며, 예를 들면 배선만으로도 좋다.

입출력부(P11 ~ P18, P21 ~ P28, P31 ~ P38, P41 ~ P48)는 4행 8열의 행렬모양으로 배열된다. 여기서, 'i＇를 1에서 8까지의 정수로 하면, 입출력부(Pki)는 제 k행 및 제 i열에 속한다.

입출력부(P11 ~ P18, P21 ~ P28, P31 ~ 38, P41 ~ P48)의 각각은 1개의 모듈에 적어도 1개의 신호를 출력하는 동시에, 당해 1개의 모듈에 있어서 발생하는 적어도 1개의 신호를 입력한다. 도 1에 있어서 기호 'I／O＇는 후술하는 기능 설정 데이터 이외에 입출력부와 모듈과의 사이에서 교환되는 신호를 나타낸다.

또한, 동일한 행에 속하는 입출력부(Pk1 ~ Pk8)는 모두가 동일한 조합의 신호를 입출력해도 좋고, 다른 조합의 신호를 입출력하는 다른 종류의 입출력부를 포함하고 있어도 좋다.

예를 들면, 모듈(Mkn)이 3개의 출력단자를 가지는 경우에, 이 3개의 출력단자의 모두로부터 신호를 입력하는 것이나, 1개의 출력단자만으로부터 신호를 입력하는 것 등이 입출력부(Pk1 ~ Pk8) 중에 혼재하고 있어도 좋다.

또, 입출력부(Pki)는 상술한 기능 설정 데이터를 보관 유지하는 데이터 보관 유지부(PD)를 가진다. 입출력부(Pki)가 후술하는 모듈 선택부(50)에 의해 1개의 모듈에 접속되면, 이 입출력부(Pki)에 설치된 데이터 보관 유지부(PD)는 접속처의 모듈에 대하여, 보관 유지하고 있는 기능 설정 데이터를 입력한다.

데이터 보관 유지부(PD)는 적어도 데이터를 보관 유지할 수 있으면 좋고, 그 구성은 임의이다.

예를 들면, 데이터 보관 유지부(PD)는 비어 등의 배선을 사용하여 구성되는 고정적인 데이터를 발생하는 회로라도 좋다.

이 경우, 데이터 보관 유지부(PD)는 복수의 배선(LA)(제 1배선)과, 복수의 배선(LB)(제 2배선)과, 복수의 배선(LC)(제 3배선)을 이용하여 구성할 수 있다.

배선(LA)은 접속처의 모듈에 기능 설정 데이터의 각 비트 데이터를 전송하는 배선이다.

배선(LB)은 각각 소정의 비트 데이터를 전송하는 배선이다. 예를 들면, 전원선이나 접지선 등, 일정치의 비트 데이터('1＇, '0＇)를 전송하는 배선이나, 일반회로블록(100)에 포함되는 회로에 의해 임의의 값으로 설정되는 비트 데이터를 전송하는 배선 등이 포함된다.

배선(LC)은 복수의 배선(LA)의 각각에 복수의 배선(LB)의 어느 한 개를 접속하는 배선이다.

예를 들면, 제 1배선(LA)은 어느 1개의 금속 배선층(ML1)에 형성되고, 제 2배선(LB)은, 이 금속 배선층(ML1)보다 상층의 금속 배선층(ML2)에 형성된다. 이 경우, 제 3배선(LC)은 2개의 금속 배선층(ML1, ML2)의 사이를 관통하는 비어를 포함한다.

이와 같이, 배선을 이용하여 데이터 보관 유지부(PD)를 구성한 경우, 데이터 보관 유지부(PD)에 보관 유지되는 기능 설정 데이터는 반도체 집적회로의 제조 후 에 변경할 수 없다.

한편, 데이터 보관 유지부(PD)는 각종의 SRAM(static random access memory)나 ROM(read only memory), 플립 플롭, 불휘발성 메모리 등, 기억 데이터를 적어도 1회 고쳐쓰는 것이 가능한 기억소자를 이용하여 구성해도 좋다.

데이터 보관 유지부(PD)에 기억소자를 이용한 경우, 데이터 보관 유지부(PD)에 보관 유지되는 기능 설정 데이터는 반도체 집적회로를 제조한 후에도 고쳐쓰는 것이 가능하게 된다.

도 2는 입출력부와 모듈의 구성예를 나타내는 도면이다.

입출력부(Pki)에 설치된 데이터 보관 유지부(PD)는 예를 들면, 4비트의 기능 설정 데이터(FD0, …, FD3)를 보관 유지하고 있고, 후술의 모듈 선택부(50)에 의해 접속된 모듈(Mki)에 이 기능 설정 데이터를 입력한다. 또, 입출력부(Pki)는 모듈 선택부(50)를 통해 2비트의 신호(IN0, IN1)를 모듈(Mki)에 출력하는 동시에, 모듈 선택부(50)를 통해 1비트의 신호(OUT)를 모듈(Mki)로부터 입력한다.

모듈(Mki)은 예를 들면, 셀렉터(SEL)를 가지고 있고, 데이터 보관 유지부(PD)로부터 입력되는 기능 설정 데이터의 각 비트 데이터(FD0, …, FD3)중에서, 신호(IN0, IN1)에 따라 1개의 비트 데이터를 선택하고, 이것을 신호(OUT)로서 입출력부(Pki)에 출력한다.

도 2의 예에 있어서, 데이터 보관 유지부(PD)와 셀렉터(SEL)는 2입력 1출력의 룩업테이블(lookup table)을 구성하고 있다. 본 실시형태에 관계되는 반도체 집적회로에서는, 예를 들면 도 2에 나타낸 바와 같이, 룩업테이블의 구성요소인 데 이터 보관 유지부와 셀렉터를 분리하고, 입출력부의 내부에 데이터 보관 유지부를 모듈의 내부에 셀렉터를 각각 배치하고 있다.

모듈 선택부(50)는, 도시하지 않은 제어부로부터 공급되는 제어신호에 따라, 상술한 4행 9열의 모듈로부터 1열을 제외한 4행 8열의 모듈을 선택하고, 당해 선택한 4행 8열의 모듈과 상술한 4행 8열의 입출력부를 1대 1로 접속한다. 이 경우, 모듈 선택부(50)는 동일한 행에 속하는 입출력부의 각각에, 동일한 행에 속하는 2개의 모듈로부터 제어신호에 따라 선택한 1개의 모듈을 접속한다. 즉, 모듈 선택부(50)는 제 k행에 속하는 모듈(Mki) 또는 모듈(Mk(i＋1))의 한쪽을 제어신호에 따라 선택하고, 이것을 제 k행의 입출력부(Pki)에 접속한다.

모듈 선택부(50)는, 예를 들면, 도시하지 않은 제어부로부터 공급되는 제어신호에 따라, 고장난 모듈을 포함하는 열(고장난 모듈이 없는 경우는 용장용으로 설치된 특정의 열)을 제외한 4행 8열의 모듈을 선택한다.

고장난 모듈이 없는 경우는, 예를 들면 도 1에 나타낸 바와 같이, 모듈(Mki)과 입출력부(Pki)가 1대 1로 접속되며, 제 9열에 속하는 모듈(M19 ~ M49)이 모든 입출력부로부터 분리된다. 이하에서는, 이와 같이 고장의 모듈이 없는 통상 상태에서 입출력부로부터 분리되는 모듈열을, 용장 컬럼이라고 부르는 경우가 있다.

도 3은, 도 1에 나타내는 반도체 집적회로에 있어서의 결함 해결의 일례를 나타내는 도면이며, 모듈(M22)이 고장나 있는 경우에 있어서의 입출력부와 모듈과의 접속 상태를 나타낸다.

모듈(22)이 고장나 있는 경우, 도시하지 않은 제어부에 의해, 모듈(22)을 포함하는 제 2열의 모듈(M12 ~ M42)과 제 2열의 입출력부(P12 ~ P42)가 분리된다. 제 2열의 입출력부(P12 ~ P42)는, 제 2열의 모듈(M12 ~ M42) 대신에 제 3열의 모듈(M13 ~ M43)에 접속되며, 제 3열의 입출력부(P21 ~ P22)는, 제 3열의 모듈(M13 ~ M43) 대신에 제 4열의 모듈(M14 ~ M44)에 접속된다. 이와 같이, 각 입출력부의 접속처가 용장 컬럼(제 9열)의 방향으로 순서로 시프트함으로써, 4행 8열의 입출력부는 제 2열을 제외하는 4행 8열의 모듈과 1대 1로 접속되며, 모듈(M22)의 결함이 해결된다.

도 4 및 도 5는, 결함 해결에 수반하여 기능 설정 데이터의 입력 방향이 변화하는 모습을 도해한 도면이며, 도면의 하측은, 도 1에 나타내는 반도체 집적회로의 단면의 일례를 도해하고 있다.

결함 모듈이 없는 경우(도 4), 각 입출력부의 데이터 보관 유지부(PD)는, 도면의 왼쪽 옆에 위치하는 모듈의 셀렉터(SEL)에 기능 설정 데이터를 입력한다. 한편, 결함 모듈이 존재하는 경우(도 5), 그 결함 모듈을 포함한 열보다 우측에 있는 각 입출력부의 데이터 보관 유지부(PD)는 도면의 오른쪽 옆에 위치하는 모듈의 셀렉터(SEL)에 기능 설정 데이터를 입력한다. 이것에 의해, 결함 모듈을 포함한 열보다 우측에 있는 각 모듈의 기능은, 결함 해결을 실시하기 전과 비교하여, 전체적으로 우측으로 시프트한다.

이상 설명한 바와 같이, 도 1에 나타내는 반도체 집적회로에 의하면, 4행 9열의 모듈로부터 1열을 제외한 4행 8열의 모듈이 선택되며, 이 선택된 4행 8열의 모듈과 4행 8열의 입출력부가 1대 1로 접속된다. 또, 동일한 행에 속하는 입출 력부의 각각에, 동일한 행에 속하는 2개의 모듈로부터 선택된 1개의 모듈이 접속된다.

이것에 의해, 동일한 입출력부(Pki)에 접속되는 2개의 모듈(Mki, Mk(i ＋1))을, 입출력부(Pki)와의 거리의 차이가 작아지도록 배치하는 것이 가능하게 된다. 예를 들면, 도 1에 나타낸 바와 같이, 각 행의 8개의 입출력부(Pk1 ~ Pk8)를 동등한 간격으로 배열함으로써, 입출력부(Pki)와의 거리가 서로 동일해지도록 2개의 모듈(Mki, Mk(i＋1))을 배치할 수 있다.

입출력부와 모듈과의 거리의 차이를 작게 함으로써, 양자를 접속하는 배선 길이의 차이를 작게 할 수 있다. 따라서, 결함 해결에 수반하여 모듈과 입출력부와의 접속을 전환한 경우에 생기는 신호지연의 변화를 작게 할 수 있다.

또, 모듈(Mki 및 Mk(i＋1))과 입출력부(Pki)와의 위치 관계에 근거하여, 결함 해결에 의한 신호지연의 변화가 어느 정도가 될지를 정확하게 예측할 수 있기 때문에, 예를 들면 먼저 서술한 특허 문헌 1과 같이 정확한 예측이 어려운 경우에 비해, 지연 마진을 작게 어림하는 것이 가능하게 된다. 이것에 의해, 고속으로 동작하는 회로를 실현할 수 있다.

또한, 도 1에 나타내는 반도체 집적회로에 의하면, 1개의 입출력부에 2개의 모듈의 한쪽을 선택하여 접속하는 간단하고 쉬운 회로구성에 의해 결함 해결을 행할 수 있기 때문에, 회로의 증가나 여분의 소비전력의 발생을 최소한으로 억제할 수 있다.

접속 전환에 이용하는 스위치 회로나 제어부, 결함 정보를 보관 유지하기 위한 기억부에는, 종래의 일반적인 방법에 의해 설계, 제조 가능한 회로를 이용할 수 있기 때문에, 결함 해결 기능을 설치함으로써 코스트의 증대를 미소하게 억제할 수 있다.

또, 도 1에 나타내는 반도체 집적회로에 의하면, 각 입출력부에 기능 설정 데이터를 보관 유지하는 데이터 보관 유지부(PD)가 설치되어 있고, 이 데이터 보관 유지부(PD)에 보관 유지되는 기능 설정 데이터가 모듈 선택부를 통해 각 모듈에 입력된다. 각 모듈의 기능은, 입력되는 기능 설정 데이터에 따라 설정된다.

이것에 의해, 하나의 입출력부에 접속되는 모듈이 결함 해결을 위해 전환되어도, 당해 하나의 입출력부에 접속되는 모듈을, 그 데이터 보관 유지부(PD)에 보관 유지되는 기능 설정 데이터에 따른 일정한 기능으로 설정할 수 있다.

결함 해결에 수반하여 입출력부와 모듈과의 접속을 전환한 경우, 각 모듈의 기능은 접속처의 입출력부에 맞추어 변경할 필요가 있다. 그 때문에, 만약, 데이터 보관 유지부(PD)가 모듈의 내부에 설치되어 있으면, 결함 해결을 실시한 경우에는 데이터 보관 유지부(PD)의 기능 설정 데이터를 접속처의 입출력부에 맞추어 고쳐쓰지 않으면 안 된다. 이것을 실현하려면, 예를 들면, 데이터 보관 유지부(PD)를 고쳐쓰기 가능한 기억소자로 구성하는 방법이나, 모듈의 결함을 검사한 후에 전자선 빔 장치 등에 의해서 데이터 보관 유지부(PD)의 배선을 고정하는 방법 등이 고려된다.

그렇지만, 갱신 가능한 기억소자를 이용하여 데이터 보관 유지부(PD)를 구성하는 방법에서는, 비어 등에 의해 배선을 고정하는 방법에 비해 회로구성이 큰 폭으로 복잡화하고, 회로면적의 증대나 고장율 상승을 초래하는 불이익이 있다. 또, 전자선 빔 장치 등에 의해 데이터 보관 유지부(PD)의 배선을 고정하는 방법에서는, 종래의 일반적인 제조 라인을 이용할 수 없게 되는 불이익이나, 제조 효율이 저하된다는 불이익이 있다.

이것에 대해, 도 1에 나타내는 반도체 집적회로에 의하면, 입출력부와 모듈과의 접속을 전환해도, 데이터 보관 유지부(PD)에 보관 유지되는 기능 설정 데이터를 일절 변경할 필요가 없기 때문에, 데이터 보관 유지부(PD)를 고정의 배선에 의해 구성할 수 있다. 따라서, 고쳐쓰기 가능한 기억소자를 이용하는 방법이나, 전자선 빔 장치 등을 이용하여 배선을 고정하는 방법에 있어서의 상술한 불이익을 회피할 수 있다.

또한, 일반회로블록(100)에는, 결함 해결을 실시하기 위해서 회로를 부가할 필요가 전혀 없기 때문에, 종래의 회로를 그대로 사용하는 것이 가능하게 되며, 결함 해결 기능을 설치하므로 설계의 부담을 경감할 수 있다.

또, 모듈을 규칙적으로 배치하는 구조에 의해, 배선의 간격이나 소자의 특성 등을 최적화하기 쉬워지기 때문에, 모듈을 랜덤에 배치하는 구조에 비해 회로 면적의 증대나 회로 특성의 격차를 억제할 수 있다.

게다가, 도 1에 나타내는 반도체 집적회로에 의하면, 입출력부와 모듈과의 접속 상태를 열마다 일괄하여 제어할 수 있기 때문에, 개개의 모듈에 대하여 입출력부와의 접속 상태를 독립에 제어하는 경우에 비해 제어신호의 수를 큰 폭으로 줄이는 것이 가능하고, 제어부의 회로 구성을 간이화할 수 있다.

또, 고장을 검사하는 경우에는, 열마다 고장의 유무를 검사하면 좋기 때문에, 1개 1개의 모듈을 검사하는 경우에 비해 검사 시간을 단축할 수 있다.

또는, 반도체 집적회로의 내부에 휴즈 등의 기억소자를 이용하여 고장 모듈의 정보를 기입하는 경우에는, 열마다 고장 유무의 정보를 기입하면 좋기 때문에, 정보량이 적게 되고, 기입 처리에 필요로 하는 시간을 단축할 수 있다.

또한, 본 실시형태에 관계되는 반도체 집적회로에서는, 고장난 모듈이 존재하는 경우에, 이와 같은 열에 속하는 모든 모듈이 입출력부로부터 분리되기 때문에, 정상적인 모듈도 소용없게 된다. 그 때문에, 고장 발생 확률이 높은 경우에는, 소용없게 되는 모듈의 수가 많아지는 경향이 있다. 그렇지만, 고장 발생 확률이 별로 높지 않은 경우나, 비교적 소규모의 모듈을 대량으로 가지는 경우에는, 개개의 모듈에 대하여 접속 상태의 제어를 실시하는 방식에 비해, 동일한 수율을 달성하기 위해 필요한 회로 면적을 억제할 수 있다.

또, 도 1에 나타내는 반도체 집적회로에 있어서는, 동일행의 입출력부(Pk1 ~ Pk8)가 직선상에 배열되어 있지만, 이들은 예를 들면 곡선이나 사행한 선상에 배열되어도 좋고, 지그재그로 배열되어도 좋다. 어떠한 선상에 있어도, 입출력부(Pk1 ~ Pk8)가 동등한 간격으로 배열되어 있으면, 입출력부(Pki)와의 거리가 서로 동등해지도록 2개의 모듈(Mki, Mk(i＋1))을 배치하는 것이 가능하다.

＜제 2의 실시형태＞

다음에, 본 발명의 제 2의 실시형태에 대하여 설명한다.

제 1의 실시형태에 관계되는 반도체 집적회로에서는, 결함 해결을 실시하는 부분(4행 9열의 모듈)과 결함 해결을 실시하지 않는 부분(일반회로블록(100))이 분리되어 있다. 결함 해결을 실시하지 않는 부분에 있어서 결함이 생기면, 회로 전체를 파기하지 않으면 안 되기 때문에, 이 부분은 가능한 한 고장율을 낮게 하는 것이 바람직하다. 그래서, 제 2의 실시형태에 관계되는 반도체 집적회로에서는, 예를 들면, DFM(design for manufacturing) 등의 수법에 의해, 결함 해결을 실시하지 않은 부분(일반회로블록(100))이 결함 해결을 실시하는 부분(4행 9열의 모듈)에 비해 고장나기 어려워지도록 대책을 실시한다.

예를 들면, 일반회로블록(100)에 있어서는, 4행 9열의 모듈에 비해, 동일 배선층에 속하는 배선끼리의 간격이 넓어지도록 배선 패턴이 형성된다. 이것에 의해, 배선끼리가 합선하는 것에 의한 고장 발생 확률을 저감할 수 있다.

또, 일반회로블록(100)에 있어서는, 4행 9열의 모듈에 비해, 다른 배선층에 속하는 배선끼리를 접속하기 위해서 사용되는 비어의 개수를 많이 해도 좋다. 예를 들면, 통상 1개의 비어에 의해 접속되는 배선을 2개의 비어에 의해 접속하는 등의 대책을 실시한다. 이것에 의해, 비어의 누락하에 의해 고장의 발생 확률을 저감할 수 있다.

반대로, 4행 9열의 모듈에 있어서는, 일반회로블록(100)에 비해, 단위면적 당 회로 소자의 밀도를 높게 해도 좋다. 회로 소자의 밀도가 높아지면 고장 발생 확률이 높아지지만, 4행 9열의 모듈에 있어서는 결함 해결에 의한 효과를 기대할 수 있기 때문에, 적정한 범위내이면 다소 고장이 생기기 쉬워도 수율에 큰 영향은 없다. 따라서, 4행 9열의 모듈에 있어서의 회로 소자의 밀도를 높임으로써, 수 율에 큰 영향을 주지 않고 회로 전체의 소면적화와 고성능화를 도모할 수 있다.

또한, 모듈 선택부(50)는, 상술한 결함 해결을 실시하는 부분에 포함해도 좋고, 결함 해결을 실시하지 않는 부분에 포함해도 좋다.

모듈 선택부(50)를 결함 해결하지 않는 부분에 포함하는 경우, 모듈 선택부(50)에는 일반회로블록(100)과 동일한 대책을 실시한다. 즉, 4행 9열의 모듈에 비해, 동일 배선층에 속하는 배선끼리의 간격이 넓어지도록 배선 패턴을 형성하는 대책이나, 4행 9열의 모듈에 비해 많은 비어를 이용하여 배선을 접속하는 대책 등을 실시한다. 이것에 의해, 모듈 선택부(50)의 고장에 의한 수율의 저하를 억제할 수 있다.

한편, 모듈 선택부(50)를 결함 해결하지 않은 부분에 포함하는 경우에는, 상술의 대책을 실시하는 경우에 비해 고장의 발생 확률이 높아진다.

스위치 회로의 고장이 회로 전체에 영향을 주는 경우로서는, 예를 들면, 일반회로블록(100)에 신호를 입력하기 위한 경로에 설치된 스위치 등의 회로가 합선 상태로 고장나고, 이 고장난 회로로부터 일반회로블록(100)에 일정 전압의 신호가 계속 입력되는 경우가 있다. 이와 같은 고장이 별로 발생하지 않았다면, 모듈 선택부(50)를 결함 해결하지 않은 부분에 포함함으로써, 배선간의 피치나 비어의 개수를 줄일 수 있기 때문에, 회로의 면적을 삭감할 수 있다고 하는 메리트가 얻어진다.

＜제 3의 실시형태＞

다음에, 제 3의 실시형태에 대해 설명한다.

도 6은, 본 실시형태에 관계되는 반도체 집적회로의 구성의 일례를 나타내는 도면이며, 도 1과 도 6의 동일 부호는 동일 구성요소를 나타낸다.

도 6에 나타내는 반도체 집적회로는, 4행 9열의 모듈(M11 ~ M19, M21 ~ M2 9, M31 ~ M39, M41 ~ M49)과, 일반회로블록(100)에 설치된 4행 8열의 입출력부(P11 ~ P18, P21 ~ P28, P31 ~ 38, P41 ~ P48)와, 모듈 선택부(50)에 포함되는 스위치 회로(SWA11 ~ SWA18, SWA21 ~ SWA28, SWA31 ~ SWA38, SWA41 ~ SWA48, WB11 ~ SWB18, SWB21 ~ SWB28, SWB31 ~ SWB38, SWB41 ~ SWB48)와, 전원 스위치 회로(PS1 ~ PS9)와, 제어부(1)와 신호 입력부(2)와 기억부(3)를 가진다.

스위치 회로(SWA11 ~ SWA18, SWA21 ~ SWA28, SWA31 ~ SWA38, SWA41 ~ SWA48)의 모임은, 각각 본 발명의 제 1 스위치군의 일실시형태이다.

스위치 회로(SWB11 ~ SWB18, SWB21 ~ SWB28, SWB31 ~ SWB38, SWB41 ~ SWB48)의 모임은, 각각 본 발명의 제 2 스위치군의 일실시형태이다.

전원 스위치 회로(PS1 ~ PS9)는, 각각 본 발명의 전원 스위치 회로의 일실시형태이다.

제어부(1)는, 본 발명의 제어부의 일실시형태이다.

신호 입력부(2)는, 본 발명의 신호 입력부의 일실시형태이다.

기억부(3)는, 본 발명의 기억부의 일실시형태이다.

본 실시형태에 관계되는 반도체 집적회로에 있어서, 모듈(Mkn)(k=1 ,…, 4；n =1, …, 9)은, 2개의 입력(IN1, IN2)과 1개의 출력(OUT)을 가지는 프로그램 가능한 논리회로이다.

도 7은, 모듈(Mkn)의 구성의 일례를 나타내는 도면이다.

도 7에 나타내는 모듈(Mkn)은, n채널 MOS형의 트랜지스터(Qn1 ~ Qn8, Qn10 ~ Qn14)와, p채널 MOS형의 트랜지스터(Qp1)와, 인버터 회로(INV1, INV2, INV4, INV5)를 가진다.

도 7에 나타내는 모듈(Mkn)에 있어서, 트랜지스터(Qn1 ~ Qn6, Qp1) 및 인버터 회로(INV1, INV2, INV4, INV5)는, 4대 1의 셀렉터(SEL)를 구성한다. 이 셀렉터(SEL)는, 입력 노드(A, B)에 입력되는 신호에 따라 노드(N1 ~ N4)의 어느 한 개를 선택하고, 선택한 노드에 입력되는 1비트의 데이터(기능 설정 데이터의 1비트의 데이터)를 출력 노드(Y)에 출력한다.

트랜지스터(Qn1)의 소스는 노드(N1)에 접속되며, 그 드레인은 트랜지스터(Qn5)를 통해 인버터 회로(INV4)의 입력에 접속된다.

트랜지스터(Qn2)의 소스는 노드(N2)에 접속되며, 그 드레인은 트랜지스터(Qn5)를 통해 인버터 회로(INV4)의 입력에 접속된다.

트랜지스터(Qn3)의 소스는 노드(N3)에 접속되며, 그 드레인은 트랜지스터(Qn6)를 통해 인버터 회로(INV4)의 입력에 접속된다.

트랜지스터(Qn4)의 소스는 노드(N4)에 접속되며, 그 드레인은 트랜지스터(Qn6)를 통해 인버터 회로(INV4)의 입력에 접속된다.

인버터 회로(INV4)의 출력은, 인버터 회로(INV5)를 통해 출력 노드(Y)에 접속된다.

트랜지스터(Qn1 및 Qn3)의 게이트는, 입력 노드(B)에 접속된다.

트랜지스터(Qn2 및 Qn4)의 게이트는, 입력 노드(B)의 신호를 논리 반전하는 인버터 회로(INV2)의 출력에 접속된다.

트랜지스터(Qn5)의 게이트는, 입력 노드(A)에 접속된다.

트랜지스터(Qn6)의 게이트는, 입력 노드(A)의 신호를 논리 반전하는 인버터 회로(INV1)의 출력에 접속된다.

트랜지스터(Qp1)는, 인버터 회로(INV4)의 출력이 로 레벨 때에 인버터 회로(INV4)의 입력을 풀업(pull-up) 한다.

트랜지스터(Qp1)의 소스는 전원선(VCC)에 접속되며, 그 드레인은 인버터 회로(INV4)의 입력에 접속되며, 그 게이트는 인버터 회로(INV4)의 출력에 접속된다.

또, 도 7에 나타내는 모듈(Mkn)에 있어서, 트랜지스터(Qn7, Qn8, Qn10~ Qn13)는, 모듈의 검사를 실시하는 동작 모드(이후, 테스트 모드라고 부른다)에 있어서, 상술한 셀렉터(SEL)에 테스트 신호를 입력하기 위한 회로를 구성한다.

트랜지스터(Qn7)의 드레인은, 테스트 신호의 입력 노드(Ta)에 접속되며, 그 소스는 입력 노드(A)에 접속된다.

트랜지스터(Qn8)의 드레인은, 테스트 신호의 입력 노드(Tb)에 접속되며, 그 소스는 입력 노드(B)에 접속된다.

트랜지스터(Qn7, Qn8)의 게이트는, 테스트 모드에 있어서 하이레벨로 설정되는 노드(Tmod)에 공통 접속된다.

트랜지스터(Qn10)의 드레인은, 노드(N1)에 접속된다.

트랜지스터(Qn11)의 드레인은, 노드(N2)에 접속된다.

트랜지스터(Qn12)의 드레인은, 노드(N3)에 접속된다.

트랜지스터(Qn13)의 드레인은, 노드(N4)에 접속된다.

트랜지스터(Qn10~ Qn13)의 소스는, 인버터 회로(INV2)의 출력에 공통 접속되며, 그 게이트는, 노드(Tmod)에 공통 접속된다.

트랜지스터(Qn14)는, 테스트 모드에 있어서, 상술한 셀렉터(SEL)의 테스트 결과를 나타내는 신호를, 검사 출력선(SL)에 출력한다.

트랜지스터(Qn14)의 드레인은 출력 노드(Y)에 접속되며, 그 소스는 검사 출력선(SL)에 접속되며, 그 게이트는 열선택선(CL)에 접속된다. 열선택선(CL)이 후술하는 열선택 회로(10)에 의해 하이레벨로 설정되면, 트랜지스터(Qn14)가 온 상태로 되며, 출력 노드(Y)에 의해 출력되는 셀렉터(SEL)의 출력신호가 트랜지스터(Qn14)를 통해 검사 출력선(SL)에 출력된다.

노드(A,B)를 입력, 노드(Y)를 출력으로 했을 경우, 도 7에 나타내는 모듈(Mkn)의 논리 기능은, 노드(N1 ~ N4)에 입력되는 기능 설정 데이터에 따라 결정된다.

예를 들면, 노드(N1, N2, N3, N4)에 각각 '0', '1＇, ' 1＇,' 1＇의 비트 데이터를 입력했을 경우('0＇은 로 레벨, '1＇은 하이레벨을 나타낸다), 노드(A 및 B)를 입력으로 하고, 노드(Y)를 출력으로 하는 2입력의 NAND 회로가 실현된다.

즉, 노드(A)가 로 레벨의 경우, 트랜지스터(Qn6)가 온 하는 동시에, 트랜지스터(Qn3 또는 Qn4)의 어느 한쪽이 온 한다. 그 때문에, 인버터 회로(INV4)의 입력은, 트랜지스터(Qn3 및 Qn6) 또는 트랜지스터(Qn4 및 Qn6)를 통해 하이레벨로 구동되며, 노드(Y)는 하이레벨로 된다. 노드(B)가 로 레벨의 경우, 트랜지스터(Qn2 및 Qn4)가 온 하는 동시에, 트랜지스터(Qn5 또는 Qn6)가 온 한다. 그 때문에, 인버터 회로(INV4)의 입력은, 트랜지스터(Qn2 및 Qn5) 또는 트랜지스터(Qn4 및 Qn6)를 통해 하이레벨로 구동되며, 노드(Y)는 하이레벨로 된다.

노드(A 및 B)가 모두 하이레벨인 경우, 트랜지스터(Qn1 및 Qn5)가 온 하고, 트랜지스터(Qn6)가 오프 하기 때문에, 인버터 회로(INV4)의 입력은, 트랜지스터(Qn1 및 Qn5)를 통해 로 레벨로 구동되며 노드(Y)는 로 레벨로 된다.

이와 같이 하여, 입력 노드(A 또는 B)의 어느 한쪽이 '0＇(로 레벨)일 때에 출력노드(Y)가 '1＇(하이레벨)로 되며, 입력 노드(A 및 B)가 양쪽 모두 '1＇(하이레벨)일 때에 출력 노드(Y)가 ' 0＇(로 레벨)으로 되는 NAND 기능이 실현된다.

또, 노드(Tmod)가 하이레벨로 설정되는 테스트 모드에 있어서는, 트랜지스터(Qn7, Qn8, Qn10 ~ Qn13)가 모두 온 한다. 이것에 의해, 입력 노드(A, B)에는, 검사용 입력 노드(Ta, Tb)로부터 소정의 검사신호가 입력된다.

또, 노드(N1~N4)의 입력신호는, 노드(Tb)로부터 입력되는 신호에 따라, 모두 하이레벨 또는 모두 로 레벨로 설정된다.

셀렉터(SEL)의 논리 기능은, 검사용의 입력 노드(Ta, Tb)에 입력되는 검사신호와 노드(Y)로부터 출력되는 검사결과의 신호를 조합함으로써, 정상적인지 아닌지가 체크된다.

이상이, 모듈(Mkn)에 대한 설명이다.

본 실시형태에 관계되는 반도체 집적회로에 있어서, 각 입출력부의 데이터 보관 유지부(PD)는, 배선과 비어에 의해 구성된 회로에 의해, 4비트의 기능 설정 데이터를 보관 유지한다.

도 8은, 데이터 보관 유지부(PD)의 구성의 일례를 나타내는 도면이다.

도 8에 있어서의 기호 'P11＇,…, 'P41, 'P12＇,…,'P42＇는, 4개의 배선(L1 ~ L4)에 소정의 비트 데이터를 입력하기 위한 비어의 작성 위치를 나타낸다.

위치(P11 ~ P41)에는, 배선(L1 ~ L4)에 값 '1＇의 비트 데이터를 입력하기 위한 비어가 작성된다. 위치(P11 ~ P41)에 비어를 작성하면, 배선(L1 ~ L4)은 값 ' 1＇의 비트 데이터를 전송하는 배선, 즉 전원선(VCC)에 접속된다.

위치(P12 ~ P42)에는, 배선(L1 ~ L4)에 값 '0＇의 비트 데이터를 입력하기 위한 비어가 작성된다. 위치(P12 ~ P42)에 비어를 작성하면, 배선(L1 ~ L4)은 값 '0＇의 비트 데이터를 전송하는 배선, 즉 접지선(VSS)에 접속된다.

본 실시형태에 관계되는 반도체 집적회로에 있어서, 모듈 선택부(50)는, 입출력부 마다 2개의 스위치 회로를 가지고 있다.

스위치 회로(SWAki)는, 제 k행 제 i열의 입출력부(Pki)와 제 k행 제 i열의 모듈(Mki)과의 사이에 접속되어 있고, 제어부(1)로부터 공급되는 제어신호(Sci)가 값 '1＇의 경우에 온, 값 '0＇의 경우에 오프 한다.

스위치 회로(SWBki)는, 제 k행 제 i열의 입출력부(Pk)와 제 k행 제 (i＋1) 열의 모듈(Mk(i＋1))과의 사이에 접속되어 있고, 제어부(1)로부터 공급되는 제어신호(Sci)가 값 '1＇의 경우에 오프, 값 '0＇의 경우에 온 한다.

스위치 회로(SWAki)는, 입출력부(Pki)로부터 모듈(Mki)로 전송되는 신 호(Sin)를 온／오프 하는 회로 및 모듈(Mki)로부터 입출력부(Pki)로 전송되는 신호(Sout)를 온／오프 하는 회로를 각각 적어도 1개 가지고 있다.

동일하게, 스위치 회로(SWBki)는, 입출력부(Pki)로부터 모듈(Mk(i＋1))로 전송되는 신호(Sin)를 온／오프 하는 회로 및 모듈(Mk(i＋1))로부터 입출력부(Pki)로 전송되는 신호(Sout)를 온／오프 하는 회로를 각각 적어도 1개 가지고 있다.

이하에서는, 이와 같이 개개의 신호의 온／오프를 실시하는 회로를 스위치 소자라 부르고, 그 몇 개의 구성예에 대하여 설명한다.

도 9는, 입출력부로부터 모듈로 전송되는 신호를 온／오프하는 스위치 소자의 제 1의 구성예를 나타내는 도면이다.

도 9에 나타내는 스위치 소자(SE1)는, 입출력부(Pki)로부터 모듈(Mki)로 전송되는 신호(Sin1)를 온／오프하는 회로이며, 스위치 회로(SWAki)에 포함된다.

스위치 소자(SE1)는, 입출력부(Pki)로부터 신호를 입력하는 입력단자(Ti)와 모듈(Mki)로 신호를 출력하는 출력단자(To)를 가진다. 제어신호(Sci)가 값 '1＇(하이레벨)의 경우, 입력단자(Ti)에 입력되는 신호를 논리 반전하고 출력단자(To)로부터 출력하고, 제어신호(Sci)가 값 '0＇(로 레벨)의 경우는, 출력단자(To)를 고임피던스 상태로 한다.

도 9에 나타내는 스위치 소자(SE2)는, 입출력부(Pki)로부터 모듈(Mk(i＋1))로 전송되는 신호(Sin2)를 온／오프하는 회로이며, 스위치 회로(SWBki)에 포함된다.

스위치 소자(SE2)는, 입출력부(Pki)로부터 신호를 입력하는 입력단자(Ti)와, 모듈(Mk(i＋1))로 신호를 출력하는 출력단자(To)를 가진다. 제어신호(Sci)가 값 '0＇(로 레벨)의 경우, 입력단자(Ti)에 입력되는 신호를 논리 반전하고 출력단자(To)로부터 출력하고, 제어신호(Sci)가 값 '1＇(하이레벨)의 경우는, 출력단자(To)를 고(高)임피던스 상태로 한다.

또, 스위치 소자(SE2)는, 접속처의 모듈(Mk(i＋1))을 모든 입출력부로부터 분리하는 것을 지시하는 신호가 입력된 경우에는, 출력단자(To)를 접지선(VSS)에 접속한다.

스위치 소자(SE1 및 SE2)는, 모두 4개의 트랜지스터(Q1 ~ Q4)를 가진다.

p형 MOS트랜지스터(Q1 및 Q2)는 전원선(VCC)과 출력단자(To)와의 사이에 직렬로 접속되며, n형 MOS트랜지스터(Q3 및 Q4)는 출력단자(To)와 접지선(VSS)과의 사이에 직렬로 접속된다. p형 MOS트랜지스터(Q1 및 Q4)의 게이트에는, 입출력부(Pki)로부터의 신호(SMin1)가 입력된다.

스위치 소자(SE1)에 있어서, p형 MOS 트랜지스터(Q2)의 게이트에는 제어신호(Sci)를 논리 반전한 제어신호／Sci가 입력된다. n형 MOS 트랜지스터(Q3)의 게이트에는 제어신호(Sci)가 입력된다.

한편, 스위치 소자(SE2)에 있어서, p형 MOS 트랜지스터(Q2)의 게이트에는 상술의 제어신호(Sci)가 입력되며, n형 MOS 트랜지스터(Q3)의 게이트에는 제어신호／Sci가 입력된다.

제어신호(Sci)가 하이레벨(값 '1＇)의 경우, 스위치 소자(SE1)에 있어서 p형 MOS트랜지스터(Q2) 및 n형 MOS트랜지스터(Q3)가 온 하기 때문에, 스위치 소자(SE1)가 인버터 회로로서 동작한다. 입출력부(Pki)에서의 신호(SMin1)는, 이 인버터 회로에 의해 논리 반전되고, 모듈(Mki)에 입력된다. 또, 스위치 소자(SE2)에 있어서 p형 MOS트랜지스터(Q2) 및 n형 MOS트랜지스터(Q3)가 오프 하고, 출력단자(To)가 고임피던스 상태로 되며, 모듈(Mk(i＋1))과 입출력부(Pki)가 분리된다.

제어신호(Sci)가 로 레벨(값 '0＇)의 경우에는, 상술과 반대로 스위치 소자(SE2)가 인버터 회로로서 동작한다. 입출력부(Pki)에서의 신호(SMin1)는, 이 인버터 회로에 의해 논리 반전되고, 모듈(Mk(i＋1))에 입력된다. 또, 스위치 소자(SE1)에 있어서 출력단자(To)가 고임피던스 상태로 되며, 모듈(Mki)과 입출력부(Pki)가 분리된다.

도 10은, 모듈로부터 입출력부로 전송되는 신호를 온／오프 하는 스위치 소자의 제 1의 구성예를 나타내는 도면이다.

도 10에 나타내는 스위치 소자(SE3)는, 모듈(Mki)로부터 입출력부(Pki)로 전송되는 신호(Sout1)를 온／오프 하는 회로이며, 스위치 회로(SWAki)에 포함된다.

스위치 소자(SE3)는, 모듈(Mki)로부터 신호를 입력하는 입력단자(Ti)와, 입출력부(Pki)에 신호를 출력하는 출력단자(To)를 가진다. 제어신호(Sci)가 값 '1＇(하이레벨)의 경우, 입력단자(Ti)에 입력되는 신호를 논리 반전하고 출력단자(To)로부터 출력하고, 제어신호(Sci)가 값 '0＇(로 레벨)의 경우는, 출력단자(To)를 고임피던스 상태로 한다.

도 10에 나타내는 스위치 소자(SE4)는, 모듈(Mk(i＋1))로부터 입출력부(Pki)로 전송되는 신호(Sout2)를 온／오프 하는 회로이며, 스위치 회로(SWBki)에 포함된 다.

스위치 소자(SE4)는, 모듈(Mk(i＋1))로부터 신호를 입력하는 입력단자(Ti)와, 입출력부(Pki)로 신호를 출력하는 출력단자(To)를 가진다. 제어신호(Sci)가 값 '0＇(로 레벨)의 경우, 입력단자(Ti)에 입력되는 신호를 논리 반전하여 출력단자(To)로부터 출력하고, 제어신호(Sci)가 값 '1＇(하이레벨)의 경우는, 출력자(To)를 고임피던스 상태로 한다.

스위치 소자(SE3 및 SE4)는, 스위치 소자(SE1 및 SE2)와 동일하게, 4개의 트랜지스터(Q1~ Q4)를 가진다. p형 MOS트랜지스터(Q1 및 Q2)는 전원선(VCC)과 출력단자(To)와의 사이에 직렬로 접속되며, n형 MOS트랜지스터(Q3 및 Q4)는 출력단자(To)와 접지선(VSS)과의 사이에 직렬로 접속된다.

스위치 소자(SE3)에 있어서, p형 MOS트랜지스터(Q2)의 게이트에는 제어신호／Sci가 입력되며, n형 MOS트랜지스터(Q3)의 게이트에는 제어신호(Sci)가 입력되며, p형 MOS트랜지스터(Q1 및 Q4)의 게이트에는 모듈(Mki)에서의 신호(Sout1)가 입력된다.

한편, 스위치 소자(SE4)에 있어서, p형 MOS 트랜지스터(Q2)의 게이트에는 제어신호(Sci)가 입력되며, n형 MOS트랜지스터(Q3)의 게이트에는 제어신호／Sci가 입력되며, p형 MOS트랜지스터(Q1 및 Q4)의 게이트에는 모듈(Mk(i＋1))에서의 신호(Sout2)가 입력된다.

제어신호(Sci)가 하이레벨(값 '1＇)의 경우, 스위치 소자(SE3)에 있어서 p형 MOS트랜지스터(Q2) 및 n형 MOS트랜지스터(Q3)가 온 하고, 스위치 소자(SE3)는 인버 터 회로로서 동작한다.

모듈(Mki)에서의 신호(Sout1)는, 이 인버터 회로에 의해 논리 반전되고, 입출력부(Pki)에 입력된다. 또, 스위치 소자(SE4)에 대해 p형 MOS트랜지스터(Q2) 및 n형 MOS트랜지스터(Q3)가 오프 하고, 출력단자(To)가 고임피던스 상태로 되며, 모듈(Mk(i＋1))과 입출력부(Pki)가 분리된다.

제어신호(Sci)가 로 레벨(값 '0＇)의 경우는, 상술과 반대로 스위치 소자(SE4)가 인버터 회로로서 동작한다. 모듈(Mk(i＋1))에서의 신호(Sout2)는, 이 인버터 회로에 의해 논리 반전되고, 입출력부(Pki)에 입력된다. 스위치 소자(SE3)에 있어서는, 출력단자(To)가 고임피던스 상태로 되며, 모듈(Mki)과 입출력부(Pki)가 분리된다.

도 11은, 입출력부에서 모듈로 전송되는 신호를 온／오프 하는 스위치 소자의 제 2의 구성예를 나타내는 도면이다.

도 11에 나타내는 스위치 소자(SE1A)는, 도 9에 나타내는 스위치 소자(SE1)와 동일하게, 입출력부(Pki)로부터 모듈(Mki)로 전송되는 신호(Sin1)를 온／오프 하는 회로이며, 스위치 회로(SWAki)에 포함된다.

스위치 소자(SE1A)는, 입출력부(Pki)에서 모듈(Mki)로 신호를 전송하는 경로에 삽입된 트랜스미션 게이트 회로를 가진다. 이 트랜스미션 게이트 회로는, 병렬로 접속된 p형 MOS트랜지스터(Q5) 및 n형 MOS 트랜지스터(Q6)에 의해 구성된다.

도 11에 나타내는 스위치 소자(SE2A)는, 도 9에 스위치 소자(SE2)와 동일하 게, 입출력부(Pki)로부터 모듈(Mk(i＋1))로 전송되는 신호(Sin2)를 온／오프 하는 회로이며, 스위치 회로(SWBki)에 포함된다.

스위치 소자(SE2A)는, 입출력부(Pki)로부터 모듈(Mk(i＋1))로 신호를 전송하는 경로에 삽입된 트랜스미션 게이트 회로를 가진다. 이 트랜스미션 게이트 회로는, 스위치 소자(SE1A)와 동일하게, 병렬 접속된 p형 MOS트랜지스터(Q5) 및 n형 MOS트랜지스터(Q6)에 의해 구성된다.

스위치 소자(SE1A)에 있어서, p형 MOS 트랜지스터(Q5)의 게이트에는 제어신호／Sci가 입력되며, n형 MOS 트랜지스터(Q6)의 게이트에는 제어신호(Sci)가 입력된다. 한편, 스위치 소자(SE2A)에 있어서, p형 MOS 트랜지스터(Q5)의 게이트에는 제어신호(Sci)가 입력되며, n형 MOS 트랜지스터(Q6)의 게이트에는 제어신호／Sci가 입력된다.

제어신호(Sci)가 하이레벨(값 '1＇)의 경우, 스위치 소자(SE1A)의 p형 MOS트랜지스터(Q5) 및 n형 MOS트랜지스터(Q6)가 온으로 구동되며, 스위치 소자(SE1A)가 도통 상태로 된다. 입출력부(Pki)로부터 출력되는 신호(SMin1)는, 스위치 소자(SE1A)를 통해 모듈(Mki)에 입력된다. 또, 스위치 소자(SE2A)의 p형 MOS트랜지스터(Q5) 및 n형 MOS트랜지스터(Q6)가 오프로 구동되고, 스위치 소자(SE2A)가 차단 상태로 되며, 모듈(Mk(i＋1))과 입출력부(Pki)가 분리된다.

제어신호(Sci)가 로 레벨(값 '0＇)의 경우는, 상술과 반대로 스위치 소자(SE2A)가 도통 상태로 된다. 입출력부(Pki)로부터 출력되는 신호(SMin1)는, 스위치 소자(SE2A)를 통해 모듈(Mk(i＋1))에 입력된다. 또, 스위치 소자(SE1A)가 차단 상태로 되며, 모듈(Mki)과 입출력부(Pki)가 분리된다.

또한, 도 11의 예에서는, 트랜스미션 게이트 회로의 저항 성분에 의한 신호지연을 개선하기 위해, 스위치 소자(SE1A, SE2A)의 입력측(입출력부측)의 경로에 인버터 회로(U5, U6)가 삽입되어 있다.

도 12는, 모듈에서 입출력부로 전송되는 신호를 온／오프 하는 스위치 소자의 제 2의 구성예를 나타내는 도면이다.

도 12에 나타내는 스위치 소자(SE3A)는, 도 10에 나타내는 스위치 소자(SE3)와 동일하게, 모듈(Mki)로부터 입출력부(Pki)로 전송되는 신호(Sout1)를 온／오프 하는 회로이며, 스위치 회로(SWAki)에 포함된다.

스위치 소자(SE3A)는, 모듈(Mki)로부터 입출력부(Pki)로 신호를 전송하는 경로에 삽입된 트랜스미션 게이트 회로를 가진다. 이 트랜스미션 게이트 회로는, 병렬로 접속된 p형 MOS트랜지스터(Q5) 및 n형 MOS트랜지스터(Q6)에 의해 구성된다.

도 12에 나타내는 스위치 소자(SE4A)는, 도 10에 스위치 소자(SE4)와 동일하게, 모듈(Mk(i＋1))로부터 입출력부(Pki)로 전송되는 신호(Sout2)를 온／오프 하는 회로이며, 스위치 회로(SWBki)에 포함된다.

스위치 소자(SE4A)는, 모듈(Mk(i＋1))로부터 입출력부(Pki)로 신호를 전송하는 경로에 삽입된 트랜스미션 게이트 회로를 가진다. 이 트랜스미션 게이트 회로는, 스위치 소자(SE3A)와 동일하게, 병렬 접속된 p형 MOS트랜지스터(Q5) 및 n형 MOS트랜지스터(Q6)에 의해 구성된다.

스위치 소자(SE3A)에 있어서, p형 MOS트랜지스터(Q5)의 게이트에는 제어신호／Sci가 입력되며, n형 MOS트랜지스터(Q6)의 게이트에는 제어신호(Sci)가 입력된다. 한편, 스위치 소자(SE4A)에 있어서, p형 MOS트랜지스터(Q5)의 게이트에는 제어신호(Sci)가 입력되며, n형 MOS트랜지스터(Q6)의 게이트에는 제어신호／Sci가 입력된다.

제어신호(Sci)가 하이레벨(값 '1＇)의 경우, 스위치 소자(SE3A)의 p형 MOS트랜지스터(Q5) 및 n형 MOS트랜지스터(Q6)가 온으로 구동되며, 스위치 소자(SE1A)가 도통 상태로 된다. 모듈(Mki)로부터 출력되는 신호(Sout1)는, 스위치 소자(SE3A)를 통해 입출력부(Pki)에 입력된다. 또, 스위치 소자(SE4A)의 p형 MOS트랜지스터(Q5) 및 n형 MOS트랜지스터(Q6)가 오프로 구동되고, 스위치 소자(SE4A)가 차단 상태로 되며, 모듈(Mk(i＋1))과 입출력부(Pki)가 분리된다.

제어신호(Sci)가 로 레벨(값 '0＇)의 경우는, 상술과 반대로 스위치 소자(SE4A)가 도통 상태로 된다. 모듈(Mk(i＋1))로부터 출력되는 신호(Sout2)는, 스위치 소자(SE4A)를 통해 입출력부(Pki)에 입력된다. 또, 스위치 소자(SE3A)가 차단 상태가 되며, 모듈(Mki)과 입출력부(Pki)가 분리된다.

또한, 트랜스미션 게이트 회로의 저항성분에 의한 신호지연을 개선하기 위해, 스위치 소자(SE1A, SE2A)의 입력측(모듈측)의 경로에 인버터 회로를 삽입해도 좋다.

도 13은, 입출력부로부터 모듈로 전송되는 신호를 온／오프 하는 스위치 소자의 제 3의 구성예를 나타내는 도면이다.

도 13에 나타내는 스위치 소자(SE1B, SE2B)는, 도 11에 나타내는 스위치 소자(SE1A, SE2A)의 p형 MOS트랜지스터(Q5)를 각각 삭제한 것이며, 기본적인 동작은 스위치 소자(SE1A, SE2A)와 동일하다. 즉, 제어신호(Sci)가 하이레벨(값 '1＇)의 경우, 입출력부(Pki)로부터의 신호를 모듈(Mki)로 전송하고, 입출력부(Pki)와 모듈(Mk(i＋1))을 분리한다. 제어신호(Sci)가 로 레벨(값 ' 0＇)의 경우는, 입출력부(Pki)로부터의 신호를 모듈(Mk(i＋1))로 전송하고, 입출력부(Pki)와 모듈(Mki)을 분리한다.

도 14는, 모듈로부터 입출력부에 전송되는 신호를 온／오프 하는 스위치 소자의 제 3의 구성예를 나타내는 도면이다.

도 14에 나타내는 스위치 소자(SE3B, SE4B)는, 도 12에 나타내는 스위치 소자(SE3A, SE4A)의 p형 MOS트랜지스터(Q5)를 각각 삭제한 것이며, 기본적인 동작은 스위치 소자(SE3A, SE4A)와 같다. 즉, 제어신호(Sci)가 하이레벨(값 '1＇)의 경우, 모듈(Mki)로부터의 신호를 입출력부(Pki)로 전송하고, 입출력부(Pki)와 모듈(Mk(i＋1))을 분리한다. 제어신호(Sci)가 로 레벨(값 '0＇)의 경우는, 모듈(Mk(i＋1))로부터의 신호를 입출력부(Pki)에 전송하고, 입출력부(Pki)와 모듈(Mki)을 분리한다.

또한, 도 13, 도 14에 나타내는 스위치 소자(SE1B, SE2B, SE3B, SE4B )에 하이레벨의 신호가 입력되는 경우, 이들 스위치 소자를 통과하여 출력되는 신호는 n형 MOS트랜지스터(Q6)의 임계치에 대응하는 전압하강을 일으킨다. 그 때문에, 도 13, 도 14에 나타내는 스위치 소자를 이용하는 경우는, 이 전압하강에 의한 회로 동작으로의 영향 (지연, 노이즈마진 등)이 허용 범위내에 수습되는 것이 요구된다.

여기서, 제 1의 구성예(도 9, 도 10) 및 제 2의 구성예(도 11, 도 12)의 스위치 소자를 반도체 기판상에 형성했을 경우의 구조에 대하여, 도 15 및 도 16을 참조하여 설명한다.

도 15는, 도 9 및 도 10에 나타내는 제 1의 구성예의 스위치 소자(SE1 ~ SE4)의 구조예를 나타내는 평면도이다.

도 15a는, 2개의 활성영역(D1, D2)에 각각 2개씩 MOS트랜지스터가 형성되는 경우의 예를 나타내고, 도 15b는, 4개의 활성영역(D3 ~ D6)에 각각 1개씩 MOS트랜지스터가 형성되는 경우의 예를 나타낸다.

도 15a에 나타내는 구조예에서는, 반도체 기판상에 활성영역(D1 및 D2)이 나란히 형성된다. 활성영역(D1)에는 n형 불순물이 도입되며, 활성영역(D2)에는 p형 불순물이 도입된다. 활성영역(D1 및 D2)은, 예를 들면 도 15a에 나타내는 바와 같이 직사각형의 형상을 가지고 있으며, 이들 사이즈는 거의 동일하다. 활성영역의 사이에는, 다른 활성영역 소자끼리를 전기적으로 분리하기 위한 영역(소자 분리 영역)이 설치되어 있다.

활성영역(D1 및 D2)상에는, 도시하지 않은 게이트 산화막을 통해 게이트 전극(G1 ~ G3)이 설치되어 있다.

게이트 전극(G1)은, 2개의 활성영역(D1, D2)상에 걸쳐서 설치되어 있다. 활성영역(D1)에 있어서 게이트 전극(G1)에 면하는 부분에는, p형 MOS트랜지스터(Q1)의 채널이 형성된다. 또 활성영역(D2)에 있어서 게이트 전극(G1)에 면하는 부분에는, n형 MOS트랜지스터(Q4)의 채널이 형성된다.

게이트 전극(G1)은, 제 1의 구성 예의 스위치 소자(SE1 ~ SE4)에 있어서의 입력단자(Ti)에 상당한다.

게이트 전극(G2)은, 도면에서 게이트 전극(G1)의 우측의 활성영역(D1)상에 설치되어 있다. 활성영역(D1)에 있어서 게이트 전극(G2)에 면하는 부분에는, p형 MOS트랜지스터(Q2)의 채널이 형성된다.

게이트 전극(G3)은, 도면에서 게이트 전극(G1)의 우측의 활성영역(D2)상에 설치되어 있다. 활성영역(D2)에 있어서 게이트 전극(G3)에 면하는 부분에는, n형 MOS트랜지스터(Q3)의 채널이 형성된다.

게이트 전극(G2, G3)은, 제어신호(Sci) 혹은 그 논리 반전 신호／Sci를 입력하는 단자에 상당한다.

활성영역(D1)에 있어서 게이트 전극(G1)의 좌측 영역(A1)은, p형 MOS트랜지스터(Q1)의 소스에 상당한다. 이 영역(A1)은, 도시하지 않은 비어를 통해 금속 배선(W1)에 접속된다. 금속 배선(W1)은, 전원선(VCC)에 상당한다.

활성영역(D1)에 있어서 게이트 전극(G1 및 G2)의 사이에 끼워진 영역(A2)은, p형 MOS트랜지스터(Q1)의 드레인 및 p형 MOS트랜지스터(Q2)의 소스에 상당한다.

p형 MOS트랜지스터(Q1)의 드레인과 p형 MOS트랜지스터(Q2)의 소스는, 이 영역(A2)에서 서로 접속되어 있다.

활성영역(D1)에 있어서 게이트 전극(G2)의 우측의 영역(A3)은 p형 MOS트랜지스터(Q2)의 드레인에 상당한다. 또, 활성영역(D2)에 있어서 게이트 전극(G3)의 우측의 영역(A4)은, n형 MOS트랜지스터(Q3)의 드레인에 상당한다. 이 영역(A3과 A4)은, 도시하지 않은 비어와 금속 배선(W2)을 통해 서로 접속된다. 영역(A3과 A4)의 접속점은, 제 1의 구성예의 스위치 소자(SE1 ~ SE4)에 있어서의 출력단자(To)에 상당한다.

활성영역(D2)에 있어서, 게이트 전극(G1 및 G3)의 사이에 끼워진 영역(A5)은, n형 MOS트랜지스터(Q3)의 소스 및 n형 MOS트랜지스터(Q4)의 드레인에 상당한다. n형 MOS트랜지스터(Q3)의 소스와 n형 MOS트랜지스터(Q4)의 드레인은, 이 영역(A5)에 있어서 서로 접속되어 있다.

활성영역(D2)에 있어서 게이트 전극(G1)의 좌측 영역(A6)은, n형 MOS트랜지스터(Q4)의 소스에 상당한다. 이 영역(A6)은, 도시하지 않은 비어를 통해 금속 배선(W3)에 접속된다. 금속 배선(W3)은, 접지선(VSS)에 상당한다.

도 15b에 나타내는 구조예에서는, 반도체 기판상에 있어서 4개의 활성영역(D3, D4, D5 및 D6)이 행렬모양으로 형성된다. 도 15b의 예에서는, 활성영역(D4)이 활성영역(D3) 우측에 형성되며, 활성영역(D6)이 활성영역(D3)의 아래쪽에 형성되며, 활성영역(D5)이 활성영역(D4)의 아래쪽 동시에 활성영역(D6)의 우측에 형성된다.

활성영역(D3 및 D4)에는 n형 불순물이 도입되며, 활성영역(D5 및 D6)에는 p형 불순물이 도입된다. 활성영역(D3 ~ D6)은, 예를 들면 도 15b에 나타내는 바와 같이 직사각형의 형상을 가지고 있고, 이들 사이즈는 거의 같다. 활성영역의 사이에는, 소자 분리 영역이 설치되어 있다.

활성영역(D3 ~ D6)상에는, 도시하지 않은 게이트 산화막을 통해 게이트 전극(G4 ~ G6)이 설치되어 있다.

게이트 전극(G4)은, 활성영역(D3 및 D6)상에 걸쳐서 설치되어 있다. 활성영역(D3)에 있어서 게이트 전극(G4)에 면하는 부분에는, p형 MOS트랜지스터(Q1)의 채널이 형성된다. 또 활성영역(D6)에 있어서 게이트 전극(G4)에 면하는 부분에는, n형 MOS트랜지스터(Q4)의 채널이 형성된다.

게이트 전극(G4)은, 제 1의 구성 예의 스위치 소자(SE1 ~ SE4)에 있어서의 입력단자(Ti)에 상당한다.

게이트 전극(G5)은, 활성영역(D4)상에 설치되어 있다. 활성영역(D4)에 있어서 게이트 전극(G5)에 면하는 부분에는, p형 MOS트랜지스터(Q2)의 채널이 형성된다.

게이트 전극(G6)은, 활성영역(D5)상에 설치되어 있다. 활성영역(D5)에 있어서 게이트 전극(G6)에 면하는 부분에는, n형 MOS트랜지스터(Q3)의 채널이 형성된다.

게이트 전극(G5, G6)은, 제어신호(Sci) 혹은 그 논리 반전 신호／Sci를 입력하는 단자에 상당한다.

활성영역(D3)에 있어서 게이트 전극(G4)의 좌측 영역(A7)은, p형 MOS트랜지스터(Q1)의 소스에 상당한다. 이 영역(A7)은, 도시하지 않은 비어를 통해 금속 배선(W4)에 접속된다. 금속 배선(W4)은, 전원선(VCC)에 상당한다.

활성영역(D3)에 있어서 게이트 전극(G4)의 우측 영역(A8)은, p형 MOS 트랜지스터(Q1)의 드레인에 상당한다. 또, 활성영역(D4)에 있어서 게이트 전극(G5)의 좌측 영역(A9)은, p형 MOS트랜지스터(Q2)의 소스에 상당한다. 이 영역(A8와 A9)은, 도시하지 않은 비어 및 금속 배선(W5, W6 및 W7)을 통해 서로 접속된다.

활성영역(D4)에 있어서 게이트 전극(G5)의 우측 영역(A10)은, p형 MOS트랜지스터(Q2)의 드레인에 상당한다. 또, 활성영역(D5)에 있어서 게이트 전극(G6)의 우측 영역(A11)은, n형 MOS트랜지스터(Q3)의 드레인에 상당한다. 이 영역(A3과 A4)은, 도시하지 않은 비어와 금속 배선(W8)을 통해 서로 접속된다. 영역(A10와 A11)의 접속점은, 제 1의 구성 예의 스위치 소자(SE1 ~ SE4)에 있어서의 출력단자(To)에 상당한다.

활성영역(D5)에 있어서 게이트 전극(G6)의 좌측 영역(A12)은, n형 MOS트랜지스터(Q3)의 소스에 상당한다. 또, 활성영역(D6)에 있어서 게이트 전극(G4)의 우측 영역(A13)은, n형 MOS트랜지스터(Q1)의 드레인에 상당한다. 이 영역(A12와 A13)은, 도시하지 않은 비어 및 금속 배선(W9, W10 및 W11)을 통해 서로 접속된다.

활성영역(D6)에 있어서 게이트 전극(G1)의 좌측 영역(A14)은, n형 MOS트랜지스터(Q4)의 소스에 상당한다. 이 영역(A14)은, 도시하지 않은 비어를 통해 금속 배선(W12)에 접속된다. 금속 배선(W3)은, 접지선(VSS)에 상당한다.

도 16은, 도 11 및 도 12에 나타내는 제 2의 구성예의 스위치 소자(SE1A ~ SE4A)의 구조예를 나타내는 평면도이다.

도 16a는, 2개의 활성영역(D7, D8)에 각각 2개씩 MOS트랜지스터가 형성되는 경우의 예를 나타내고, 도 16b는, 4개의 활성영역(D9 ~ D12)에 각각 1개씩 MOS트랜지스터가 형성되는 경우의 예를 나타낸다.

도 16a에 나타내는 구조예에서는, 반도체 기판상에 활성영역(D7 및 D8)이 나란히 형성된다. 활성영역(D7)에는 n형 불순물이 도입되며, 활성영역(D8)에는 p형 불순물이 도입된다. 활성영역(D7 및 D8)은, 예를 들면 도 16a에 나타내는 바와 같이 직사각형의 형상을 가지고 있고, 이들 사이즈는 거의 같다. 활성영역의 사이에는 소자 분리 영역이 설치되어 있다.

활성영역(D7 및 D8)상에는, 도시하지 않은 게이트 산화막을 통해 게이트 전극(G7 ~ G9)이 설치되어 있다.

게이트 전극(G7)은, 2개의 활성영역(D7, D8)상에 걸쳐서 설치되어 있다. 활성영역(D7)에 있어서 게이트 전극(G7)에 면하는 부분에는, p형 MOS트랜지스터(Q7)의 채널이 형성된다. 또 활성영역(D8)에 있어서 게이트 전극(G7)에 면하는 부분에는, n형 MOS트랜지스터(Q8)의 채널이 형성된다.

또한, p형 MOS트랜지스터(Q7) 및 n형 MOS트랜지스터(Q8)는, 스위치 소자 (SE1A ~ SE4A)의 입력측의 경로에 삽입되는 인버터 회로를 구성하는 트랜지스터이다. 게이트 전극(G7)은, 이 인버터 회로의 입력단자에 상당한다.

게이트 전극(G8)은, 도면에서 게이트 전극(G7)의 우측의 활성영역(D7)상에 설치되어 있다. 활성영역(D7)에 있어서 게이트 전극(G8)에 면하는 부분에는, p형 MOS트랜지스터(Q5)의 채널이 형성된다.

게이트 전극(G9)은, 도면에서 게이트 전극(G7)의 우측의 활성영역(D8)상에 설치되어 있다. 활성영역(D8)에 있어서 게이트 전극(G9)에 면하는 부분에는, n형 MOS트랜지스터(Q6)의 채널이 형성된다.

게이트 전극(G8, G9)은, 제어신호(Sci) 혹은 그 논리 반전 신호／Sci를 입력하는 단자에 상당한다.

활성영역(D7)에 있어서 게이트 전극(G7)의 좌측 영역(A15)은, p형 MOS트랜지스터(Q7)의 소스에 상당한다. 이 영역(A15)은, 도시하지 않은 비어를 통해 금속 배선(W13)에 접속된다. 금속 배선(W13)는, 전원선(VCC)에 상당한다.

활성영역(D8)에 있어서 게이트 전극(G7)의 좌측 영역(A20)은, n형 MOS트랜지스터(Q8)의 소스에 상당한다. 이 영역(A20)은, 도시하지 않은 비어를 통해 금속 배선(W15)에 접속된다. 금속 배선(W15)은, 전원선(VCC)에 상당한다.

활성영역(D7)에 있어서 게이트 전극(G7 및 G8) 사이에 끼워진 영역(A16)은, p형 MOS트랜지스터(Q7)의 드레인 및 p형 MOS트랜지스터(Q5)의 소스에 상당한다. 또, 활성영역(D8)에 있어서 게이트 전극(G7 및 G9) 사이에 끼워진 영역(A19)은, n형 MOS트랜지스터(Q8)의 드레인 및 n형 MOS트랜지스터(Q6)의 소스에 상당한다.

이 영역(A16과 A19)은, 도시하지 않은 비어와 금속 배선(W14)을 통해 서로 접속된다. 영역(A16과 A19)의 접속점은, 상술한 인버터 회로의 출력단자에 대응하는 동시에, 제 2의 구성예의 스위치 소자(SE1A ~ SE4A)에 있어서 신호를 입력하는 측의 단자에 상당한다.

활성영역(D7)에 있어서 게이트 전극(G8)의 우측 영역(A17)은, p형 MOS트랜지스터(Q5)의 드레인에 상당한다. 또, 활성영역(D8)에 있어서 게이트 전극(G9)의 우측 영역(A18)은, n형 MOS트랜지스터(Q6)의 드레인에 상당한다. 이 영역(A17과 A18)은, 도시하지 않은 비어와 금속 배선(W16)을 통해 서로 접속된다. 영역(A17과 A18)의 접속점은, 제 2의 구성예의 스위치 소자(SE1A ~ SE4A)에 있어서 신호를 출력하는 측의 단자에 상당한다.

도 16b에 나타내는 구조예에서는, 반도체 기판상에 있어 4개의 활성영역(D9, D10, D11 및 D12)이 행렬모양으로 형성된다. 도 16b의 예에서는, 활성영역(D11)이 활성영역(D9)의 우측으로 형성되며, 활성영역(D10)이 활성영역(D9)의 아래 쪽에 형성되며, 활성영역(D12)이 활성영역(D11)의 아래쪽 동시에 활성영역(D10)의 우측에 형성된다.

활성영역(D9 및 D11)에는 n형 불순물이 도입되며, 활성영역(D10 및 D12)에는 p형 불순물이 도입된다. 활성영역(D9 ~ D12)은, 예를 들면 도 16b에 나타내는 바와 같이 직사각형의 형상을 가지고 있고, 이들 사이즈는 거의 같다. 활성영역의 사이에는, 소자 분리 영역이 설치되어 있다.

활성영역(D9 ~ D12)상에는, 도시하지 않은 게이트 산화막을 통해 게이트 전극(G10 ~ G12)이 설치되어 있다.

게이트 전극(G10)은, 활성영역(D9 및 D10)상에 걸쳐서 설치되어 있다. 활성영역(D9)에 있어서 게이트 전극(G10)에 면하는 부분에는, p형 MOS트랜지스터(Q7)의 채널이 형성된다. 또 활성영역(D10)에 있어서 게이트 전극(G10)에 면하는 부분에는, n형 MOS트랜지스터(Q8)의 채널이 형성된다.

게이트 전극(G10)은, p형 MOS트랜지스터(Q7) 및 n형 MOS트랜지스터(Q8)에 의해 구성되는 인버터 회로의 입력단자에 상당한다.

게이트 전극(G11)은, 활성영역(D11)상에 설치되어 있다. 활성영역(D11)에 있어서 게이트 전극(G11)에 면하는 부분에는, p형 MOS트랜지스터(Q5)의 채널이 형성된다.

게이트 전극(G12)은, 활성영역(D12)상에 설치되어 있다. 활성영역(D12)에 있어서 게이트 전극(G12)에 면하는 부분에는, n형 MOS트랜지스터(Q6)의 채널이 형성된다.

게이트 전극(G11, G12)은, 제어신호(Sci) 혹은 그 논리 반전 신호／Sci를 입력하는 단자에 상당한다.

활성영역(D9)에 있어서 게이트 전극(G10)의 좌측의 영역(A21)은, p형 MOS트랜지스터(Q7)의 소스에 상당한다. 이 영역(A21)은, 도시하지 않은 비어를 통해 금속 배선(W17)에 접속된다. 금속 배선(W17)은, 전원선(VCC)에 상당한다.

활성영역(D10)에 있어서 게이트 전극(G10)의 좌측 영역(A28)은, n형 MOS트랜지스터(Q8)의 소스에 상당한다. 이 영역(A28)은, 도시하지 않은 비어를 통해 금속 배선(W19)에 접속된다. 금속 배선(W19)은, 접지선(VSS)에 상당한다.

활성영역(D9)에 있어서 게이트 전극(G10)의 우측 영역(A22)은, p형 MOS트랜지스터(Q7)의 드레인에 상당한다. 또, 활성영역(D10)에 있어서 게이트 전극(G10)의 우측 영역(A27)은, n형 MOS트랜지스터(Q8)의 드레인에 상당한다. 이 영역(A22와 A27)은, 도시하지 않은 비어와 금속 배선(W18)을 통해 서로 접속된다. 영역(A22와 A27)의 접속점은, p형 MOS트랜지스터(Q7) 및 n형 MOS트랜지스터(Q8)에 의해 구성되는 인버터 회로의 출력단자에 상당한다.

활성영역(D11)에 있어서 게이트 전극(G11)의 좌측의 영역(A23)은, p형 MOS 트랜지스터(Q5)의 소스에 상당한다. 또, 활성영역(D12)에 있어서 게이트 전극(G12)의 좌측 영역(A26)은, n형 MOS트랜지스터(Q6)의 소스에 상당한다. 이 영역(A23과 A26)은, 도시하지 않은 비어와 금속 배선(W21)을 통해 서로 접속된다. 영역(A23와 A26)의 접속점은, 제 2의 구성예의 스위치 소자(SE1A ~ SE4A)에 있어서 신호를 입력하는 측의 단자에 상당한다.

금속 배선(W18과 W21)은, 금속 배선(W20)을 통해 접속된다. 이것에 의해, 인버터 회로(Q7, Q8)의 출력단자와 스위치 소자(SE1A ~ SE4A)의 입력단자가 접속된다.

활성영역(D11)에 있어서 게이트 전극(G11)의 우측 영역(A24)은, p형 MOS트랜지스터(Q5)의 드레인에 상당한다. 또, 활성영역(D12)에 있어서 게이트 전극(G12)의 우측 영역(A25)은, n형 MOS트랜지스터(Q6)의 드레인에 상당한다. 이 영역(A24와 A25)은, 도시하지 않은 비어와 금속 배선(W22)을 통해 서로 접속된다. 영역(A24와 A25)의 접속점은, 제 2의 구성예의 스위치 소자(SE1A ~ SE4A)에 있어서 신호를 출력하는 측의 단자에 상당한다.

도 16a에 나타내는 제 2의 구성 예의 스위치 소자(SE1A ~ SE4A)에서는, 게이트 전극(G7)과 게이트 전극(G8, G9)과의 사이에 끼워진 영역(A16, A19)을 접속하기 위해, 금속 배선(W14)과 비어가 설치되어 있다. 한편, 도 15a에 나타내는 제 1의 구성 예의 스위치 소자(SE1 ~ SE4)에서는, 게이트 전극(G1)과 게이트 전극(G2, G3) 과의 사이에 끼워진 영역(A2, A5)을 접속할 필요가 없기 때문에, 도 16a에 나타내는 금속 배선이나 비어가 불필요하다.

따라서, 제 1의 구성 예의 스위치 소자(SE1 ~ SE4)는, 제 2의 구성 예의 스위치 소자(SE1A ~ SE4A)에 인버터 회로(Q7, Q8)를 부가한 회로보다 면적을 작게 할 수 있다.

다만, 각 트랜지스터를 별개의 활성영역에 형성하는 경우는, 도 15b 및 도 16b를 비교해도 알 수 있는 바와 같이, 양자의 면적은 그다지 변하지 않는다.

또, 인버터 회로(Q7, Q8)를 삭제하고 제 2의 구성 예의 스위치 소자(SE1A ~ SE4A)만을 이용하는 경우, 제 2의 구성 예의 스위치 소자(SE1A ~ SE4A)는 제 1의 구성 예의 스위치 소자(SE1 ~ SE4)보다 면적을 작게 할 수 있다. 그렇지만, 이 경우는, 트랜스미션 게이트 회로(Q5, Q6)의 저항성분에 의해 신호지연이 생기기 때문에, 제 1의 구성 예의 스위치 소자(SE1 ~ SE4)를 이용하는 경우에 비해 회로의 동작 속도는 늦어진다.

이상, 모듈 선택부(50)의 스위치 회로(SWAki, SWBki)에 포함되는 스위치 소자에 대하여 설명했다.

제어부(1)는, 기억부(3)에 기억되는 신호 혹은 신호 입력부(2)로부터 입력되는 신호에 따라, 모듈 선택부(50)의 각 스위치 회로의 동작을 제어하는 제어신호(Sc1 ~ Sc8)를 생성한다.

제어부(1)는, 기억부(3)에 기억되는 신호 혹은 신호 입력부(2)로부터 입력되는 신호에 있어서 제 n열(n=1,…, 9)의 모듈을 모든 입출력부로부터 분리되도록 지 시된 경우, 정수(n)의 값에 따라, 다음과 같은 제어신호(Sc1 ~ Sc8)를 출력한다.

［2≤n≤8］

이 경우, 제어부(1)는, 제어신호(Sc1 ~ Sc(n－1))를 값 '1＇으로 설정하고, 제어신호(Scn ~ Sc8)를 값 '0＇으로 설정한다.

제어신호(Scn)가 값 '0＇으로 되면, 스위치 회로(SWA1n, SWA2n, SWA3n, SWA4n)가 오프하고, 제어신호(Sc(n－1))가 값 '1＇로 되면, 스위치 회로(SWB1(n－1), SWB2(n－1), SWB3(n－1), SWB4(n－1))가 오프 한다. 이것에 의해, 제 n열에 속하는 4개의 모듈은, 모든 입출력부로부터 분리된다.

또, 제어신호(Sc1 ~ Sc(n－1))가 값 '1＇로 되면, 스위치 회로(SWA1p, SWA2p, SWA3p, SWA4p)가 온 하고, 스위치 회로(SWB1p, SWB2p, SWB3p, SWB4p)가 오프 한다(p는 1에서 (n－1)까지의 정수를 나타낸다). 이것에 의해, 제 p열에 속하는 4개의 입출력부(P1p, P2p, P3p, P4p)는, 각각, 제 p열에 속하는 4개의 모듈(M1p, M2p, M3p, M4p)에 접속된다. 즉, 제 1~ 제 (n－1)열의 입출력부는, 각각, 제 1열~ 제 (n－1)열의 모듈에 접속된다.

한편, 제어신호(Scn ~ Sc8)가 값 '1＇로 되면, 스위치 회로(SWA1q, SWA2q, SWA3q, SWA4q)가 오프 하고, 스위치 회로(SWB1q, SWB2q, SWB3q, SWB4q)가 온 한다(q는 n에서 8까지의 정수를 나타낸다). 이것에 의해, 제 q열에 속하는 4개의 입출력부(P1q, P2q, P3q, P4q)는, 각각, 제 (q＋1)열에 속하는 4개의 모듈 M1(q＋1), M2(q＋1), M3(q＋1), M4(q＋ 1)에 접속된다. 즉, 제 n열 ~ 제 8열의 입출력부는, 각각, 제 (n＋1)~ 제 9열의 모듈에 접속된다.

［n=1］

이 경우, 제어부(1)는, 제어신호(Sc1 ~ Sc8)를 모두 값 '0＇으로 설정한다.

이것에 의해, 스위치 회로(SWA11, SWA21, SWA31, SWA41)가 모두 오프하기 때문에, 제 1열에 속하는 모듈은 모든 입출력부로부터 분리된다.

또, 'i＇를 1에서 8까지의 정수로 하면, 스위치 회로(SWA1i, SWA2i, SWA3i, SWA4i)가 오프 하고, 스위치 회로(SWB1i, SWB2i, SWB3i, SWB4i)가 온 한다. 이것에 의해, 제 i열에 속하는 4개의 입출력부(P1i, P2i, P3i, P4i)는, 각각, 제 (i＋1)열에 속하는 4개의 모듈(M1(i＋1), M2(i＋1), M3(i＋1), M4(i＋1))에 접속된다. 즉, 제 1열 ~ 제 8열의 입출력부는, 각각, 제 2열 ~ 제 9열의 모듈에 접속된다.

［n=9］

이 경우, 제어부(1)는, 제어신호(Sc1 ~ Sc8)를 모두 값 '1＇로 설정한다.

이것에 의해, 스위치 회로(SWB18, SWB28, SWB38, SWB48)가 모두 오프 하기 때문에, 제 9열의 모듈은 모두 입출력부로부터 분리된다.

또, 'i＇를 1에서 8까지의 정수로 하면, 스위치 회로(SWA1i, SWA2i, SWA3i, SWA4i)가 온 하고, 스위치 회로(SWB1i, SWB2i, SWB3i, SWB4i)가 오프 한다. 그 때문에, 제 i열에 속하는 4개의 입출력부(P1i, P2i, P3i, P4i)는, 각각, 제 i열에 속하는 4개의 모듈(M1i, M2i, M3i, M4i)에 접속된다. 즉, 제 1열 ~ 제 8열의 입출력부는, 각각, 제 1열~ 제 8열의 모듈에 접속된다.

또, 제어부(1)는, 기억부(3)에 기억되는 신호가 소정의 초기치를 가지는 경우, 신호 입력부(2)로부터 입력되는 신호에 따라 제어신호(Sc1~ Sc8)를 생성하고, 기억부(3)에 기억되는 신호가 상기 소정의 초기치와 다른 값을 가지는 경우, 기억부(3)에 기억되는 신호에 따라 제어신호(Sc1 ~ Sc8)를 생성한다.

이것에 의해, 예를 들면 기억부(3)에 대한 신호의 기입이 행해지지 않은 초기 상태(모듈 검사를 행하는 경우 등)에 있어서는, 반도체 집적회로의 외부로부터 신호 입력부(2)에 입력하는 신호에 따라 제어신호(Sc1 ~ Sc8)를 생성할 수 있기 때문에, 입출력부와 모듈과의 접속을 임의로 제어할 수 있다. 또, 기억부(3)에 대한 신호의 기입이 행해진 후는, 그 기입된 신호에 따라 제어신호(Sc1~ Sc8)를 생성할 수 있기 때문에, 외부로부터 신호를 입력하지 않고, 입출력부와 모듈과의 접속을 소망의 상태로 고정할 수 있다.

도 17은, 제어부(1)의 구성의 일례를 나타내는 도면이다.

제어부(1)는, 예를 들면 도 17에 나타내는 바와 같이, 디코드부(13)와, NOR회로(11－2 ~ 1 1－8)와, 인버터 회로(11－1, 12－1 ~ 12－8)를 가진다.

디코드부(13)는, 기억부(3) 혹은 신호 입력부(2)로부터 입력되는 신호를 디코드하고, 그 디코드 결과를 지시신호(Sd1 ~ Sd8)로서 출력한다.

즉, 디코드부(13)는, 기억부(3)에 기억되는 신호 혹은 신호 입력부(2)로부터 입력되는 신호에 있어서 제 n열의 모듈을 모든 입출력부로부터 분리하도록 지시되는 경우, 정수(n)의 값에 따라, 다음과 같은 지시신호(Sd1 ~ Sd8)를 생성한다.

'n＇이 1에서 8까지의 정수이면, 지시신호(Sdn)만을 값 '1＇로 하고, 다른 지시신호를 값 '0＇으로 설정한다.

'n＇이 정수 9이면, 지시신호(Sd1 ~ Sd8)를 모두 값 '0＇으로 설정한다.

디코드부(13)에 있어서 출력되는 지시신호(Sdi)(i=1,…,8)는, 제 i열의 모듈을 모든 입출력부로부터 분리하는지 아닌지를 지시하는 신호이다. 지시신호(Sdi)의 값이 '1＇의 경우, 모듈 선택부(50)에 의해 제 i열의 모듈이 모든 입출력부로부터 분리된다.

디코드부(13)는, 기억부(3)에 기억되는 신호가 상술한 소정의 초기치를 가지는 경우, 신호 입력부(2)로부터 입력되는 신호에 따라 지시신호(Sd1 ~ Sd8)를 생성한다. 기억부(3)에 기억되는 신호가 상기 소정의 초기치와 다른 값을 가지는 경우는, 기억부(3)에 기억되는 신호에 따라 지시신호(Sd1 ~ Sd32)를 생성한다.

NOR회로(11－j)(j는 2에서 8까지의 정수를 나타낸다)는, 인버터 회로(12－(j －1))로부터 출력되는 제어신호／Sc(j－1)와 지시신호(Sdj)와의 반전 논리합을 연산하고, 그 연산결과를 제어신호(Scj)로서 출력한다.

인버터 회로(12－j)는, 제어신호(Scj)를 논리 반전하고, 제어신호／Scj로서 출력한다.

인버터 회로(11－1)는, 지시신호(Sd1)를 논리 반전하고, 제어신호(Sc1)로서 출력한다.

인버터 회로(12－1)는, 제어신호(Sc1)를 논리 반전하고, 제어신호／Sc1로서 출력한다.

디코드부(13)의 지시신호(Sdj)(j=2,…, 8)가 '1＇로 되면, 이 지시신호(Sdj)를 입력한 NOR회로(11－j)는 값 '0＇의 제어신호(Scj)를 출력한다. 'j＇가 8보다 작은 경우, 제어신호(Scj)를 논리 반전한 값 '1＇의 제어신호／Scj가 NOR회로(11 －(j＋1))에 입력되기 때문에, NOR회로(11－(j＋1))도 값 '0＇의 제어신호 (Sc(j＋1))를 출력한다. 이와 같이 하여, NOR회로(11－j)보다 후단의 NOR회로(11－(j＋1)~ 11－8)로부터 출력되는 제어신호(Sc(j＋1)~ Sc8)는 모두 값 '0＇으로 된다.

디코드부(13)의 지시신호(Sd1)가 값 '1＇로 되면, 이 지시신호(Sd1)를 논리 반전한 제어신호(Sc1)가 값 '0＇으로 되며, 이것을 또한 논리 반전한 제어신호／Sc1가 NOR회로(11－2)에 입력되며, 그 출력신호(제어신호(Sc2))가 값 '0＇으로 된다. 이것에 의해, NOR회로(11－2~ 11－8)로부터 출력되는 제어신호(Sc2 ~ Sc8)의 값은 모두 값 '0＇으로 된다. 즉, 지시신호(Sd1)가 값 '1＇의 경우, 제어신호(Sc1 ~ Sc8) 는 모두 값 '0＇으로 된다.

한편, 디코드부(13)의 지시신호(Sd1 ~ Sd8)가 모두 값 '0＇으로 되면, 인버터 회로(11－1) 및 NOR회로(11－2~11－8)의 입력신호가 모두 값 '0＇으로 되기 때문에, 제어신호(Sc1 ~ Sc8)는 모두 값 '1＇로 된다.

따라서, 제 n열의 모듈을 모든 입출력부로부터 분리하는 경우에 있어서, 'n＇이 2에서 8까지의 정수일 때는, 디코드부(13)에 의해 지시신호(Sdn)만이 값 ' 1＇로 설정되기 때문에, 제어신호(Sc1~ Sc(n－1))가 값 '1', 제어신호(Scn~ Sc8)가 값 '0＇으로 된다. 'n＇이 정수 1일 때는, 디코드부(13)에 의해 지시신호(Sd1)가 값 '1＇로 설정되기 때문에, 제어신호(Sc1 ~ Sc8)가 모두 값 '0＇으로 된다.

'n＇이 정수 8일 때는, 디코드부(13)에 의해 지시신호(Sd1 ~ Sd8)가 모두 값 '0＇으로 설정되기 때문에, 제어신호(Sc1~Sc8)가 모두 값 '1＇로 된다.

기억부(3)는, 9열의 모듈 중에서, 모든 입출력부와 분리해야 할 1개의 열을 지정하는 신호를 기억한다. 또, 기억부(3)는, 기입이 이루어지지 않은 초기 상태에 있어서, 소정의 초기치를 가지는 신호를 기억한다.

기억부(3)는, 예를 들면 휴즈 소자나 불휘발성 메모리 등에 의해 구성 가능하다.

신호 입력부(2)는, 모든 입출력부와 분리해야 할 1개의 모듈열을 지정하는 신호를 입력하기 위한 회로이며, 예를 들면 반도체 집적회로의 검사를 행하는 경우 등에 있어서, 외부 장치로부터 제어부(1)에 신호를 입력하기 위해 이용된다.

전원 스위치 회로(PS1 ~ PS9)는, 제어부(1)로부터 출력되는 신호에 따라, 모듈 전원을 열마다 온 또는 오프 한다. 즉, 모든 입출력부로부터 분리된 열에 속하는 모듈의 전원을 오프 한다.

전원 스위치 회로(PSi)(i=1,…, 8)는, 제 i열에 속하는 모듈(M1i, M2i, M3i, M4i)의 공통 전원 공급선에 삽입되어 있고, 지시신호(Sdi)가 값 ' 0＇의 경우에 온, 값 '1＇의 경우에 오프 한다. 지시신호(Sdi)는, 제 i열의 모듈을 모든 입출력부로부터 분리하는 경우에 값 '1＇로 되기 때문에, 이 경우, 제 i열의 모듈로의 전원 공급이 차단된다.

전원 스위치 회로(PS9)는, 제 9열에 속하는 모듈(M19, M29, M39, M 49)의 공통 전원 공급선에 삽입되어 있고, 제어신호(Sc8)가 값 '0＇의 경우에 온, 값 '1＇의 경우에 오프 한다. 제어신호(Sc8)는, 모듈(M9)을 모든 입출력부로부터 분리하는 경우에 값 '1＇로 되기 때문에, 이 경우, 모듈(M9)로의 전원 공급이 차단된다.

도 18a는, 전원 스위치 회로(PSi)(i=1,…, 8)의 구성의 일례를 나타내는 도 면이다.

전원 스위치 회로(PSi)는, 예를 들면 도 16a에 나타낸는 바와 같이, n형 MOS트랜지스터(Qnh1)와, p형 MOS트랜지스터(Qph1)와 인버터 회로(U1)를 가진다.

p형 MOS트랜지스터(Qph1)는, 그 소스가 전원선(VCC)에 접속되며, 그 드레인이 제 i열의 모듈의 가상 전원선(V－VCC)에 접속되며, 그 게이트에 지시신호(Sdi)가 입력된다.

p형 MOS트랜지스터(Qph1)에는, 반도체 집적회로에 있어서의 통상의 p형 MOS트랜지스터에 비해 리크 전류가 작은 고(高) 임계치형의 p형 MOS트랜지스터를 이용해도 좋다.

n형 MOS트랜지스터(Qnh1)는, 그 소스가 접지선(VSS)에 접속되며, 그 드레인이 제 i열의 모듈의 가상 접지선(V－VSS)에 접속된다.

n형 MOS트랜지스터(Qnh1)에는, 반도체 집적회로에 대해 사용되는 통상의 n형 MOS트랜지스터에 비해 리크 전류가 작은 고(高) 임계치형의 n형 MOS트랜지스터를 이용해도 좋다.

인버터 회로(U1)는, p형 MOS트랜지스터(Qph1)의 게이트에 입력되는 신호를 논리 반전하고 n형 MOS트랜지스터(Qnh1)의 게이트에 입력한다.

도 18a에 나타내는 전원 스위치 회로(PSi)에 의하면, 지시신호(Sdi)가 값 '0＇의 경우(제 i열에 속하는 모듈이 어느 쪽인가의 입출력부에 접속되는 경우), p형 MOS트랜지스터(Qph1)의 게이트에 로 레벨, n형 MOS트랜지스터(Qnh1)의 게이트에 하이레벨의 신호가 입력되며, 이들 트랜지스터가 모두 온 한다. 그 때문에, 제 i열 에 속하는 모듈에는 전원선(VCC) 및 접지선(VSS)으로부터 전원이 공급된다.

한편, 지시신호(Sdi)가 값 '1＇의 경우(제 i열에 속하는 모듈이 모든 입출력부로부터 분리되는 경우), p형 MOS트랜지스터(Qph1) 및 n형 MOS트랜지스터(Qnh1)가 모두 오프 하고, 제 i열에 속하는 모듈로의 전원 공급이 차단된다.

도 18b는, 전원 스위치 회로(PS9)의 구성의 일례를 나타내는 도면이다.

전원 스위치 회로(PS9)는, 도 18a에 나타내는 전원 스위치 회로(PSi)(i=1,…, 8)와 같은 구성을 가지고 있다. 전원 스위치 회로(PS8)는, 지시신호(Sdi) 대신에 제어신호(Sc8)를 입력하는 점에서, 도 18a에 나타내는 전원 스위치 회로(PSi)와 다르다.

제어신호(Sc8)는, 지시신호(Sd1 ~ Sd8)의 어느 쪽인가가 값 '1＇로 되면 값 '0＇으로 된다. 즉, 제 1열~ 제 8열의 어느 쪽인가의 열에 속하는 모듈이 모든 입출력부로부터 분리되며, 그 대신에 제 9열에 속하는 모듈이 제 8열에 속하는 입출력부로 접속되는 경우에 값 '0＇으로 된다. 이 경우, p형 MOS트랜지스터(Qph1)의 게이트에 로 레벨, n형 MOS트랜지스터(Qnh1)의 게이트에 하이레벨의 신호가 입력되며, 이들 트랜지스터가 모두 온 하기 때문에, 제 9열에 속하는 모듈에는 전원선(VCC) 및 접지선(VSS)으로부터 전원이 공급된다.

한편, 제어신호(Sc8)는, 지시신호(Sd1 ~ Sd8)의 모두가 값 '0＇으로 되면 값 '1＇ 로 된다. 즉, 제 1열~ 제 8열에 속하는 모듈이 각각 입출력부에 접속되며, 제 9열에 속하는 모듈이 용장 컬럼으로서 모든 입출력부로부터 분리되는 경우에 값 '0＇으로 된다. 이 경우, p형 MOS트랜지스터(Qph1) 및 n형 MOS트랜지스터(Qnh1) 가 모두 오프 하고, 제 9열에 속하는 모듈로의 전원 공급이 차단된다.

여기서, 상술한 구성을 가지는 본 실시형태에 관계되는 반도체 집적회로에 있어서의 결함 해결 동작에 대하여, 도 19 및 도 20을 참조하여 설명한다.

도 19는, 결함의 검사를 행하기 전의 디폴트의 접속 상태를 나타낸다.

도 19에 나타내는 예에서는, 제 1열~ 제 8열의 입출력부가, 각각, 제 1열 ~ 제 8열의 모듈과 접속되어 있고, 제 9열의 모듈이 용장 컬럼으로 되어 있다.

도 20은, 제 2행 제 2열의 모듈(M22)이 결함을 가지는 경우에 있어서의 접속 상태를 나타낸다.

이 경우, 제어부(1)에 의해 모듈(M22)을 포함한 제 2열의 모듈(M12, M22, M32, M42)과 제 2열의 입출력부가 분리된다. 또, 제 2열~제 8열의 입출력부가, 각각, 제 3열~ 제 9열의 모듈에 접속된다. 즉, 각 입출력부의 접속처가 용장 컬럼(제 9열)을 향하여 시프트 한다. 이것에 의해, 4행 8열의 입출력부는, 결함을 포함한 제 2열을 제외한 4행 8열의 모듈과 1대 1로 접속된다. 그리고, 각 입출력부의 데이터 보관 유지부(PD)에 보관 유지된 기능 설정 데이터는, 접속처의 모듈에 각각 입력되며, 이 기능 설정 데이터에 따라 각 모듈의 논리 기능이 설정된다.

이상 설명한 바와 같이, 본 실시형태에 관계되는 반도체 집적회로에 의하면, 입출력부로부터 분리되는 열에 속하는 모듈로의 전원 공급이 차단되기 때문에, 회로 동작에 기여하지 않은 모듈에 있어서 쓸데 없는 전력이 소비되는 것을 방지할 수 있다. 전원 라인에 대전류가 흐르도록 고장이 모듈에서 발생했을 경우에는, 이것을 차단하고 전원 시스템이나 다른 회로로의 영향을 저지할 수 있기 때문에, 모듈의 고장에 의한 수율의 저하를 효과적으로 억제할 수 있다.

또, 동일열에 속하는 모든 모듈의 전원이 공통으로 제어되기 때문에, 개개의 모듈의 전원을 제어하는 경우에 비해, 전원 스위치 회로의 수를 줄일 수 있다.

또한, 제어부(1)로부터 공급되는 동일한 제어신호에 의해, 동일한 열에 속하는 모든 모듈의 접속 상태가 공통으로 제어된다. 이것에 의해, 개개의 모듈에 대하여 입출력부와의 접속 상태를 독립으로 제어하는 경우에 비해 제어신호의 수를 큰폭으로 줄일 수 있기 때문에, 제어부(1)의 회로 구성을 간이화 할 수 있다.

게다가, 고장을 검사하는 경우에는, 열마다 고장의 유무를 검사하면 좋기 때문에, 개개의 모듈 검사를 행하는 경우에 비해 검사 시간을 단축할 수 있다.

또, 기억부(3)를 구성하는 휴즈 등의 기억소자에 고장 모듈의 정보를 기입하는 경우에는, 열마다 모듈의 고장 유무의 정보를 기입하면 좋기 때문에, 정보량이 적게 되며, 기입 처리에 필요로 하는 시간을 단축할 수 있다.

＜제 5의 실시형태＞

다음에, 본 발명의 제 5의 실시형태에 대하여 설명한다.

본 실시형태는, 모듈의 검사 방법에 관한 것이다.

도 21은, 모듈 검사에 관계되는 회로의 일례를 나타내는 도면이며, 도 1과 도 15에 나타내는 동일 부호는 동일 구성요소를 나타낸다.

본 실시형태에 관계되는 반도체 집적회로는, 모듈 검사에 관계되는 회로로서, 열선택 회로(500)와 프리차지 회로(200)와 센스앰프(301, 302, 303,…)와, 스캔 플립 플롭(401, 402, 403,…)을 가진다.

열선택 회로(500)는, 회로 검사를 실시하는 테스트 모드에 있어서, 열선택선(CL1, CL2, CL3…)을 차례로 하이레벨로 설정한다. 다만, 열선택선(CL1, CL2, CL3…)은, 각각, 제 1열, 제 2열, 제 3열, …에 속하는 모듈에 공통으로 접속된다.

열선택 회로(500)에 의해 예를 들면 제 i열의 열선택선(CLi)이 하이레벨로 설정되면, 이 열선택선(CLi)에 접속되는 모듈에 있어서 트랜지스터(Qn14)가 각각 온 한다. 그 결과, 제 i열의 모듈 검사결과를 나타내는 신호가 검사 출력선(SL1, SL2, SL3,…)에 출력된다.

프리차지 회로(200)는, 열선택 회로(500)에 있어서 열선택선이 하이레벨로 설정되기 전에, 검사 출력선(SL1, SL2, SL3, …)을 전원 전압(VDD)에 프리차지한다. 다만, 검사 출력선(SL1, SL2, SL3, …)은, 각각, 제 1행, 제 2행, 제 3행, …에 속하는 모듈에 공통으로 접속된다.

센스앰프(301, 302, 303, …)는, 검사 출력선(SL1, SL2, SL3, …)에 출력되는 모듈의 검사 결과의 신호를 증폭한다.

스캔 플립 플롭(401, 402, 403, …)은, 센스앰프(301, 302, 303, …)에 있어서 증폭된 검사 결과의 신호를 래치하고, 시리얼 데이터로 변환하여 출력한다.

도 22는, 도 21에 나타내는 회로에 의한 검사 처리의 일례를 도해한 플로차트이다.

우선 검사의 개시시에, 테스트 대상의 열을 나타내는 번호(이하, 테스트 열 번호라고 부른다), 테스트 신호의 패턴을 나타내는 번호(이하, 테스트 패턴 번호라고 부른다), 테스트 대상의 행을 나타내는 번호(이하, 테스트 비트 번호라고 부른 다)가 각각 '0＇으로 초기화된다(스텝 ST201 ~ ST203).

다음으로, 테스트 패턴 번호로 나타내는 테스트 신호가 도시하지 않은 검사 장치로부터 모듈에 공급된다. 예를 들면 도 7에 나타내는 모듈의 경우, 입력 노드(Ta, Tb)에 대하여 도시하지 않은 검사 장치로부터 테스트 신호가 공급된다. 또, 각 모듈 단자(Tmod)가 하이레벨로 설정되는 동시에, 테스트 열번호에서 나타나는 열의 열선택선이 열선택 회로(500)에 의해 하이레벨로 설정된다. 또, 신호 입력부(2)로부터 제어부(1)에 입력하는 신호에 의해, 테스트 열 번호에서 나타나는 열의 모듈이 모든 입출력부로부터 분리된다.

단자(Tmod)가 하이레벨로 되면, 검사장치의 테스트 신호는 각 모듈에 입력된다. 그리고, 각 모듈에서는, 이 테스트 신호에 따른 검사결과의 신호가 출력된다.

이 때, 열 선택선이 하이레벨로 설정된 열의 모듈에서는, 트랜지스터(Qn14)가 온 상태로 된다. 출력단자(Y1b)의 신호는, 트랜지스터(Qn14)를 통해 검사 출력선(SL1, SL2, SL3, …)에 출력된다. 검사 출력선(SL1, SL2, SL3, …)의 신호는, 센스앰프(301, 302, 303, …)에 있어서 증폭되며, 스캔 플립 플롭(401, 402, 403, …)에 래치 된다(스텝 ST204).

스캔 플립 플롭(401, 402, 403, …)에 래치 되는 데이터 중, 테스트 비트 번호에서 나타내는 행의 데이터가 기대치와 비교되며(스텝 ST205), 기대치와 다른 경우, 이 데이터를 출력한 모듈의 열의 정보가, 결함을 가지는 모듈의 정보로서 기록된다(스텝 ST206). 기대치와 일치하는 경우는, 스캔 플립 플롭(401, 402, 403, …)의 데이터가 1비트 시프트 되며(스텝 ST207), 테스트 비트 번호에 '1＇이 가산 된다(스텝 ST208). 이 때, 테스트 비트 번호가 소정의 최대치(즉 최후의 행을 나타내는 번호)에 이르지 않은 경우는, ' 1＇을 가산된 테스트 비트 번호에 대응하는 다음 행의 데이터에 대하여, 상술한 스텝(ST205 ~ ST208)의 처리가 반복된다.

테스트 비트 번호가 소정의 최대치(즉 최후의 행을 나타내는 번호)에 이르고 있다고 판정되었을 경우(스텝 ST209), 테스트 패턴 번호에 '1＇이 가산된다(스텝 ST210). 이 때, 테스트 패턴 번호가 소정의 최대치(즉 최후의 패턴을 나타내는 번호)에 이르지 않은 경우는 '1＇이 가산된 테스트 패턴 번호에 대응하는 다음의 테스트 패턴이 도시하지 않은 검사장치에 있어서 생성되며, 상술한 스텝(ST203~ ST210)의 처리가 반복된다.

테스트 패턴 번호가 소정의 최대치(즉 최후의 패턴을 나타내는 번호)에 이르고 있다고 판정되었을 경우(스텝 ST211), 테스트 열 번호에 '1＇이 가산된다. 이 때, 테스트 열 번호가 소정의 최대치(즉 최후의 열을 나타내는 번호)에 이르지 않은 경우는, '1＇이 가산된 테스트 열 번호에 대응하는 다음의 열이 검사대상으로 된다. 즉, 다음 열의 열선택 신호가 열선택 회로(500)에 의해 하이레벨로 설정되며, 상술한 스텝(ST202 ~ ST212)의 처리가 반복된다.

테스트 열 번호가 소정의 최대치(즉 최후의 열을 나타내는 번호)에 이르렀다고 판정되었을 경우(스텝 ST213), 모든 모듈의 검사가 종료한다.

이상, 본 발명의 몇 개의 실시형태에 대하여 설명했지만, 본 발명은 상기의 형태에만 한정되는 것이 아니고, 예를 들면 다음에 서술하는 바와 같은 여러 가지 바리에이션을 포함하고 있다.

본 발명에 있어서의 모듈 선택부는, 모든 입출력부로부터 분리된 모듈의 신호 입력단자를 소정 전위의 배선에 접속해도 좋다.

도 9, 11, 13에 나타내는 스위치 소자에서는, 오프일 때에 출력단자(To)가 고(高) 임피던스상태로 된다. 그 때문에, 모듈을 모든 입출력부로부터 분리했을 경우, 그 모듈의 신호 입력단자는 고 임피던스 상태로 되며, 전위가 불안정하게 된다. 이 상태로 모듈에 전원이 공급되면, 신호 입력단자의 불안정한 전위에 따라 모듈 내부의 회로가 동작하기 때문에, 관통 전류 등에 의해 쓸데없는 전력이 소비된다. 그래서, 상기와 같이 모든 입출력부로부터 분리된 모듈의 신호 입력단자를 소정 전위에 배선에 접속하면, 신호 입력단자의 전위를 안정시킬 수 있기 때문에, 관통 전류 등에 의한 소비 전력의 증대를 방지할 수 있다.

도 23은, 도 5에 나타내는 반도체 집적회로에 있어서, 각 모듈의 신호 입력단자의 전위를 안정화하기 위한 회로가 부가된 모듈 선택부(50)의 구성예를 나타내는 도면이다. 도 23에 있어서는, 제 1행의 모듈에 관련하는 부분만을 나타내고 있지만, 다른 행에 대해서도 동일하다.

스위치 회로(SWCkn)(k=1, …, 4；n=1,…, 9)는, 모듈(kn)의 신호 입력단자와 접지선(VSS)과의 사이에 접속되어 있고, 모듈(Mkn)이 모든 입출력부로부터 분리되는 경우, 그 신호 입력단자를 접지선(VSS)에 접속한다.

스위치 회로(SWCki)(i=1,…, 32)는, 지시신호(Sdi)가 값 '1＇일 때, 즉 모듈(Mi)이 모든 입출력부로부터 분리되는 경우에 온 하고, 그 외의 경우에 오프 한다. 스위치 회로(SWCk9)는, 제어신호(Sc8)가 '1＇의 경우, 즉 제 9열의 모듈이 모 든 입출력부로부터 분리되는 경우에 온 하고, 그 외의 경우에 오프 한다.

상술한 실시형태에서는 모듈이나 입출력부를 행렬모양으로 배열하고 있지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 상술한 행렬에 있어서의 행의 수를 1개로 해도 좋다. 이 경우, 모듈이나 입출력부는 1개의 직선에 따라 배열해도 좋고, 곡선이나 사행선 등의 임의의 선에 따라서 배열해도 좋고, 혹은 지그재그모양으로 배열해도 좋다.

상술한 반도체 집적회로는, 그 모두를 동일한 반도체 칩에 형성해도 좋고, 예를 들면 SIP(system in package)등의 기술을 이용함으로써 복수의 반도체 칩으로 나누어 형성해도 좋다.

상술한 실시형태에서는, 주로 CMOS형의 반도체 집적회로를 예로 들고 있지만, 본 발명은 이것으로 한정되지 않는다. 예를 들면 바이폴러 트랜지스터 등, 여러 가지 회로 소자로 구성되는 집적회로에 본 발명은 적용 가능하다.

상술의 실시형태에 있어서 구체적으로 나타낸 수치(모듈 수, 입출력부의 수, 모듈 블록의 수, 행수, 열수 등)는 일례이며, 적당한 임의의 수치로 변경 가능하다.

본 발명에 의하면, 동일 입출력부에 접속되는 복수개의 모듈을 당해 입출력부와의 거리의 차이가 작아지도록 배치할 수 있기 때문에, 결함 해결 등에 수반하여 입출력부와 모듈과의 접속을 전환한 경우에 생기는 신호지연의 변화를 작게 할 수 있다.

또, 입출력부에 설치된 데이터 보관 유지부에 보관 유지되는 기능 설정 데이터에 의해서 모듈의 기능을 설정함으로써, 데이터 보관 유지부에 보관 유지되는 기능 설정 데이터가 제조시에 고정되어도, 제조 후의 검사에 의해서 발견되는 모듈의 결함을 해결하는 것이 가능하게 된다.

Claims

입력되는 기능 설정 데이터에 따라 기능을 설정하는 N개(N은 2보다 큰 정수를 나타낸다)의 모듈과, 각각이 1개의 모듈에 적어도 1개의 신호를 출력하는 동시에 당해 1개의 모듈에서 발생하는 적어도 1개의 신호를 입력하는 R개(R은 1보다 크고 N보다 작은 정수를 나타낸다)의 입출력부를 가진 회로 블록과, 입력되는 제어신호에 따라 상기 N개의 모듈로부터 R개의 모듈을 선택하고, 당해 선택한 R개의 모듈과 상기 회로 블록의 R개의 입출력부를 1대 1로 접속하고, 또한 상기 R개의 입출력부의 각각에, 적어도 2개의 모듈로부터 상기 제어신호에 따라 선택한 1개의 모듈을 접속하는 모듈 선택부를 구비하고, 상기 R개의 입출력부의 각각은, 상기 기능설정데이터를 보관 유지하고, 접속 대상 모듈(destination module)에 당해 보관 유지한 기능 설정데이터를 입력하는 데이터 보관 유지부를 가지고 있고, 상기 N개의 모듈은, 입력되는 기능 설정데이터가 동일한 경우, 서로 기능을 대체 가능한 반도체 집적회로에 있어서,

상기 데이터 보관 유지부는,

한 개의 접속 대상 모듈로 상기 기능 설정 데이터의 각 비트 데이터를 전송하는 복수의 제 1배선과,

복수의 비트 데이터를 전송하는 복수의 제 2배선과,

상기 복수의 제 1배선의 각각에, 상기 복수의 제 2배선의 어느 쪽이나 한 개를 접속하는 복수의 제 3배선을 포함하는 것을 특징으로 하는 반도체 집적회로.
삭제
삭제
제 1항에 있어서,

상기 제 1배선은, 제 1배선층에 형성되며,

상기 제 2배선은, 상기 제 1배선층을 덮는 제 2배선층에 형성되며,

상기 제 3배선은, 상기 제 1배선과 상기 제 2배선을 접속하는 비어를 포함하는 것을 특징으로 하는 반도체 집적회로.
삭제
제 1항에 있어서,

상기 모듈은, 상기 입출력부로부터 입력되는 신호의 적어도 일부에 따라, 상기 기능 설정 데이터의 복수의 비트 데이터로부터 한 개를 선택하고, 당해 선택한 비트 데이터 혹은 그 논리 반전 데이터를 상기 입출력부에 출력하는 선택회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
M행 (N＋1)열(M은 1이상의 정수, N은 1보다 큰 정수를 나타낸다)의 행렬모양으로 배열되어 있고, 각각이 입력되는 기능 설정 데이터에 따라 기능을 설정하는 복수의 모듈과, M행 N열의 행렬모양으로 배열되며, 각각이 1개의 모듈에 적어도 1개의 신호를 출력하는 동시에 당해 1개의 모듈에 있어서 발생하는 적어도 1개의 신호를 입력하는 복수의 입출력부를 가진 회로 블록과, 입력되는 제어신호에 따라, M행 (N＋1)열의 모듈로부터 1열을 제외한 M행 N 열의 모듈을 선택하고, 당해 선택한 M행 N열의 모듈과 상기 M행 N열의 입출력부를 1대 1로 접속하고, 또한, 동일한 행에 속하는 입출력부의 각각에는 동일한 행에 속하는 2개의 모듈로부터 상기 제어신호에 따라 선택한 한쪽의 모듈을 접속하는 모듈 선택부를 구비하고, 상기 M행 N열의 입출력부의 각각은, 상기 기능 설정 데이터를 보관 유지하고, 접속 대상 모듈에 당해 보관 유지한 기능 설정 데이터를 입력하는 데이터 보관 유지부를 가지고 있고, 동일 행에 속하는 모듈은, 입력되는 기능 설정 데이터가 동일한 경우, 서로 기능을 대체 가능하며,

상기 M행 (N＋1)열의 모듈로부터, 고장난 모듈을 포함하는 열을 제외한 M행 N열의 모듈을 선택하도록 상기 모듈 선택부의 제어신호를 생성하는 제어부를 추가로 구비하는 반도체 집적회로에 있어서,

상기 데이터 보관 유지부는,

한 개의 접속 대상 모듈로 상기 기능 설정 데이터의 각 비트 데이터를 전송하는 복수의 제 1배선과,

복수의 비트 데이터를 전송하는 복수의 제 2배선과,

상기 복수의 제 1배선의 각각에, 상기 복수의 제 2배선의 어느 쪽이나 한 개를 접속하는 제 3배선을 포함하는 것을 특징으로 하는 반도체 집적회로.
삭제
삭제
제 7항에 있어서,

상기 제 1배선은, 제 1배선층에 형성되며,

상기 제 2배선은, 상기 제 1배선층을 덮는 제 2배선층에 형성되며,

상기 제 3배선은, 상기 제 1배선과 상기 제 2배선을 접속하는 비어를 포함하 는 것을 특징으로 하는 반도체 집적회로.
삭제
제 7항에 있어서,

상기 모듈은, 상기 입출력부로부터 입력되는 신호의 적어도 일부에 따라, 상기 기능 설정 데이터의 복수의 비트 데이터로부터 한 개를 선택하고, 당해 선택한 비트 데이터 혹은 그 논리 반전 데이터를 상기 입출력부에 출력하는 선택 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
제 7항에 있어서,

상기 모듈 선택부는, 상기 제어신호에 따라, 제 k행(k는 1에서 M까지의 정수를 나타낸다)에 속하는 제 i열(i는 1에서 N까지 정수를 나타낸다)의 모듈 또는 제 (i＋1)열의 모듈의 한쪽을 선택하고, 당해 선택한 모듈을 제 k행 제 i열의 입출력부에 접속하는 것을 특징으로 하는 반도체 집적회로.
제 13항에 있어서,

각 행에 속하는 N개의 입출력부는, 동등한 간격으로 배치되어 있고,

제 k행 제 i열의 모듈 및 제 k행 제 (i＋1)열의 모듈은, 제 k행 제 i열의 입출력부와의 거리가 서로 동등해지는 위치에 배치되는 것을 특징으로 하는 반도체 집적회로.
제 13항에 있어서,

상기 모듈 선택부는, 상기 M행 N열의 입출력부의 각각에 2개씩 접속되는 복수의 스위치 회로를 가지고,

각 행의 N개의 입출력부에 접속되는 2×N개의 스위치 회로는,

제 1 스위치 회로에서 제 n스위치 회로까지의 N개의 스위치 회로를 포함하는 제 1 스위치군과,

제 1 스위치 회로에서 제 n스위치 회로까지의 N개의 스위치 회로를 포함하는 제 2 스위치군으로 그룹으로 나누어져 있고,

제 k행의 제 1 스위치군에 속하는 제 i스위치 회로는, 제 k행 제 i열의 입출력부와 제 k행 제 i열의 모듈과의 사이에 접속되며,

제 k행의 제 2 스위치군에 속하는 제 i스위치 회로는, 제 k행 제 i열의 입출력부와 제 k행 제 (i＋1)열의 모듈과의 사이에 접속되는 것을 특징으로 하는 반도체 집적회로.
제 15항에 있어서,

제 n열(n은 1에서 (N＋1)까지의 정수를 나타낸다)에 속하는 모듈을 모든 입 출력부로부터 분리하는 것을 지시하는 제어신호가 입력되었을 경우에 있어서,

n이 2에서 N까지의 정수이면, 상기 제 1스위치군에 속하는 제 1 스위치 회로 내지 제 (n－1)스위치 회로가 온, 제 n스위치 회로 내지 제 n스위치 회로가 오프 하는 동시에, 상기 제 2 스위치군에 속하는 제 1 스위치 회로 내지 제 (n－1)스위치 회로가 오프, 제 n스위치 회로 내지 제 n스위치 회로가 온 하고,

n이 정수 1이면, 상기 제 1 스위치군에 속하는 모든 스위치 회로가 오프 하는 동시에, 상기 제 2 스위치군에 속하는 모든 스위치 회로가 온 하고,

n이 정수(N＋1)이면, 상기 제 1 스위치군에 속하는 모든 스위치 회로가 온 하는 동시에, 상기 제 2 스위치군에 속하는 모든 스위치 회로가 오프 하는 것을 특징으로 하는 반도체 집적회로.
제 16항에 있어서,

상기 제어부는, 제 n열에 속하는 모듈을 모든 입출부로부터 분리하는 경우,

n이 2에서 N까지의 정수이면, 제 1 제어신호 내지 제 (n－1)제어신호를 제 1의 값으로 설정하는 동시에, 제 n제어신호 내지 제 n제어신호를 제 2의 값으로 설정하고,

n이 정수 1이면, 제 1 제어신호 내지 제 n제어신호를 모두 상기 제 2의 값으로 설정하고,

n이 정수(N＋1)이면, 제 1 제어신호 내지 제 n제어신호를 모두 상기 제 1의 값으로 설정하고,

상기 제 1 스위치군에 속하는 제 i스위치 회로는, 상기 제어부의 제 i제어신호가 상기 제 1의 값의 경우에 온, 상기 제 2의 값의 경우에 오프 하고,

상기 제 2 스위치군에 속하는 제 i스위치 회로는, 상기 제어부의 제 i제어신호가 상기 제 1의 값의 경우에 오프, 상기 제 2의 값의 경우에 온 하는 것을 특징으로 하는 반도체 집적회로.
제 15항에 있어서,

상기 스위치 회로는,

상기 입출력부로부터 신호를 입력하는 단자와, 상기 모듈로 신호를 출력하는 단자를 가지고, 상기 제어신호에 의해 온으로 설정되는 경우에는, 당해 입력단자에 입력되는 신호를 논리 반전하고 당해 출력단자로부터 출력하고, 상기 제어신호에 의해 오프로 설정되는 경우는, 당해 출력단자를 고(高)임피던스 상태로 하는 적어도 1개의 제 1의 인버터 회로와,

상기 모듈로부터 신호를 입력하는 단자와, 상기 입출력부로 신호를 출력하는 단자를 가지고, 상기 제어신호에 의해 온으로 설정되는 경우, 당해 입력단자에 입력되는 신호를 논리 반전하고 당해 출력단자로부터 출력하고, 상기 제어신호에 의해 오프로 설정되는 경우는, 당해 출력단자를 고(高)임피던스 상태로 하는 적어도 1개의 제 2의 인버터 회로를 가지는 것을 특징으로 하는 반도체 집적회로.
제 18항에 있어서,

상기 제 1의 인버터 회로 및 상기 제 2의 인버터 회로는,

제 1의 전원선과 상기 출력단자와의 사이에 직렬로 접속되는 제 1 도전형의 제 1 트랜지스터 및 제 2 트랜지스터와,

제 2의 전원선과 상기 출력단자와의 사이에 직렬로 접속되는 제 2 도전형의 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고,

상기 입력단자에 입력되는 신호에 따라, 상기 제 1 트랜지스터 및 상기 제 4 트랜지스터의 한쪽이 온, 다른 쪽이 오프로 구동되며,

상기 제어신호에 따라, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터의 양쪽이 온으로 구동되든지 혹은 양쪽 모두가 오프로 구동되는 것을 특징으로 하는 반도체 집적회로.
제 15항에 있어서,

상기 스위치 회로는,

상기 입출력부로부터 상기 모듈로 신호를 전송하는 경로에 삽입되며, 상기 제어신호에 따라 온 또는 오프 하는 제 1의 트랜스미션 게이트 회로와,

상기 모듈로부터 상기 입출력부로 신호를 전송하는 경로에 삽입되며, 상기 제어신호에 따라 온 또는 오프하는 제 2의 트랜스미션 게이트 회로를 가지는 것을 특징으로 하는 반도체 집적회로.
제 15항에 있어서,

상기 스위치 회로는,

상기 입출력부로부터 상기 모듈로 신호를 전송하는 경로에 삽입되며, 상기 제어신호에 따라 온 또는 오프하는 제 5 트랜지스터와,

상기 모듈로부터 상기 입출력부로 신호를 전송하는 경로에 삽입되며, 상기 제어신호에 따라 온 또는 오프하는 제 6 트랜지스터를 가지는 것을 특징으로 하는 반도체 집적회로.
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제 17항에 있어서,

각각이, 1의 열에 속하는 M개의 모듈 공통의 전원 공급선에 삽입되는 (N＋1)개의 전원 스위치 회로를 가지고,

상기 제어부는, 제 1 지시 신호로부터 제 n지시 신호까지의 N개의 지시 신호를 출력하고, 제 i지시 신호에 의해 제 i열에 속하는 모듈을 모든 입출력부로부터 분리하는지 아닌지를 지시하고,

제 i열에 속하는 모듈의 전원 공급선에 삽입되는 전원 스위치 회로는, 상기 제 i지시 신호에 의해 제 i열에 속하는 모듈을 모든 입출력부로부터 분리하도록 지시된 경우에 오프하고,

제 (N＋1)열에 속하는 모듈의 전원 공급선에 삽입되는 전원 스위치 회로는, 제 N제어신호가 상기 제 1의 값의 경우에 오프하는 것을 특징으로 하는 반도체 집적회로.
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