JP2000124315A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2000124315A
JP2000124315A JP10290691A JP29069198A JP2000124315A JP 2000124315 A JP2000124315 A JP 2000124315A JP 10290691 A JP10290691 A JP 10290691A JP 29069198 A JP29069198 A JP 29069198A JP 2000124315 A JP2000124315 A JP 2000124315A
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JP
Japan
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integrated circuit
semiconductor integrated
circuit device
control logic
defective
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JP10290691A
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English (en)
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Masataka Kato
正隆 加藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 不良品を救済して良品化できる半導体集積回
路装置を提供する。 【解決手段】 FPGAからなる論理書き換え可能なプ
ログラマブルLSIであって、複数の制御論理ブロック
CLBと、複数の入出力ブロックI/Oと、これらを接
続する配線領域LAとから構成され、配線領域LAに
は、制御論理ブロックCLBを論理的に接続するととも
に、予め想定された不良パターンの分類分けに基づいて
不良部分の制御論理ブロックCLBを論理的に切り放す
ためのMOSトランジスタが設けられている。3列の奇
数列に不良部分がある場合のように、不良部分が一部分
にある場合には、MOSトランジスタをOFF状態にし
て、不良部分の制御論理ブロックCLBを含め、格子状
に配置された制御論理ブロックCLBの奇数行、奇数
列、偶数行、偶数列または面を切り放すことにより、不
良部分の制御論理ブロックCLBを外部から見えないよ
うにすることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、論理書き換え可能
な半導体集積回路装置に関し、特にFPGA(Field Pr
ogrammable Gate Array )などのプログラマブルLSI
における不良部分の救済方法として好適な半導体集積回
路装置に適用して有効な技術に関する。
【0002】
【従来の技術】たとえば、本発明者が検討した技術とし
て、プログラマブルLSIは、ユーザが開発現場で任意
に論理仕様を書き込むことができ、短期開発、設計変更
容易性、少量多品種生産対応などが利点として考えられ
る。この一例としてのFPGAは、ANDアレイとOR
アレイから成り立ているPLD(Programmable Logic D
evice )に対して、論理ブロック構造を有しており、P
LDとゲートアレイの隙間を埋めるデバイスとして用い
られてきている。
【0003】なお、このようなプログラマブルLSIに
関する技術としては、たとえば1992年8月20日、
CQ出版株式会社発行の「基本ASIC用語辞典」に記
載される技術などが挙げられる。
【0004】
【発明が解決しようとする課題】ところで、前記のよう
なプログラマブルLSIにおいては、短期開発、設計変
更容易性、少量多品種生産対応などの利点に加え、近年
では大規模論理書き換え、高効率論理配置を目指すこと
が主目的となっているため、救済方法についてはそれ程
検討されていないものと考えられる。すなわち、大規模
化のための微細化に伴って歩留まりが低下し、この対策
が要求されてきている。
【0005】そこで、本発明の目的は、プログラマブル
LSIの救済方法に着目し、不良部分を切り放すことに
よって不良品を救済して良品化することができる半導体
集積回路装置を提供するものである。
【0006】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0008】すなわち、本発明による半導体集積回路装
置は、複数の論理ブロックからなる論理書き換え可能な
プログラマブルLSIに適用されるものであり、複数の
論理ブロックを論理的に接続するとともに、予め想定さ
れた不良パターンの分類分けに基づいて不良部分の論理
ブロックを論理的に切り放すためのスイッチ手段を有す
るものである。
【0009】この構成において、予め想定された不良パ
ターンの分類分けは、不良部分が一部分にある場合に、
この不良部分を含めた論理ブロックを奇数行、奇数列、
偶数行、偶数列または面で切り放すものである。また、
不良部分が行列単位である場合には、この不良部分を含
めた論理ブロックを奇数行、奇数列、偶数行または偶数
列で切り放し、さらに不良部分が面単位である場合に
は、この不良部分を含めた論理ブロックを面で切り放す
ようにしたものである。
【0010】この予め想定された不良パターンの分類分
けは、論理を構成するための配置配線プログラムに不良
部分を除いたアルゴリズムとして記述しておき、また不
良部分を含めた論理ブロックを面で切り放す場合には、
この面で物理的に切断するようにし、FPGAなどに適
用するものである。
【0011】よって、前記半導体集積回路装置によれ
ば、奇数行/列、偶数行/列、面の不良パターンに基づ
いて、MOSトランジスタなどのスイッチ手段により不
良部分の論理ブロックを切り放すことにより、以下のよ
うな作用効果を得ることができる。
【0012】(1).不良部分があるプログラマブルLSI
を良品プログラマブルLSIとして使用することができ
る。よって、不良品の救済によって歩留まりを向上させ
ることができる。
【0013】(2).救済したプログラマブルLSIを出荷
しても、不良パターンの分類分けにより配置配線プログ
ラムに与える影響を小さくすることができる。よって、
配置配線プログラムへのプログラム変更負荷を軽減する
ことができる。
【0014】(3).大規模プログラマブルLSIを作成し
ても、論理生成の方法が従来のものと変更がなく、不良
部分を切り放すことによって良品にすることができる。
よって、グレードを下げたプログラマブルLSIと同等
の大きさで良品とすることができる。
【0015】(4).不良部分を切断することにより、チッ
プ面積を小さくすることができる。よって、プログラマ
ブルLSIの実装面積を縮小することができる。
【0016】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【0017】図1(a),(b) は本発明の一実施の形態であ
る半導体集積回路装置を示す概略レイアウト図と部分拡
大図、図2〜図5は本実施の形態の半導体集積回路装置
において、不良部分の制御論理ブロックの切り放し方法
を示す概略レイアウト図である。
【0018】まず、図1により本実施の形態の半導体集
積回路装置の一例の概略レイアウト構成を説明する。図
1(a) は1つのLSIチップの1/4の部分を示し、こ
の要部を拡大したものが図1(b) である。
【0019】本実施の形態の半導体集積回路装置は、た
とえばFPGAからなる論理書き換え可能なプログラマ
ブルLSIとされ、複数の制御論理ブロックCLBと、
複数の入出力ブロックI/Oと、これらの制御論理ブロ
ックCLBと入出力ブロックI/Oとを接続する配線領
域LAとから構成されている。このプログラマブルLS
Iは、たとえば100k×4=400kのゲート数を有
している。
【0020】この配線領域LAには、図1(b) のよう
に、制御論理ブロックCLBを論理的に接続するととも
に、予め想定された不良パターンの分類分けに基づいて
不良部分の制御論理ブロックCLBを論理的に切り放す
ためのMOSトランジスタ(スイッチ手段)Tが設けら
れている。
【0021】次に、本実施の形態の作用について、図2
〜図5により不良部分の制御論理ブロックCLBの切り
放し方法を説明する。このプログラマブルLSIにおけ
る不良部分は、一部分にある場合、行列単位である場
合、面単位である場合に分類することができる。以下に
おいて順に説明する。
【0022】(1).不良部分が一部分にある場合(図2:
LSIチップの1/4部分) この場合には、不良部分の制御論理ブロックCLBを含
め、格子状に配置された制御論理ブロックCLBの奇数
行、奇数列、偶数行、偶数列または面を切り放す。図2
の例においては、3列の奇数列に不良部分があるので、
これを含む奇数列の制御論理ブロックCLBを切り放し
ている。この切り放しにおいて、たとえばMOSトラン
ジスタTとして、Nチャネル型MOSトランジスタを用
いた場合には、ゲートに低電圧レベルの信号を供給し、
このMOSトランジスタをOFF状態にすることによ
り、不良部分の制御論理ブロックCLBを電気的に切り
放し、外部から見えないようにすることができる。
【0023】(2).不良部分が行列単位である場合(図
3:LSIチップの1/4部分) この場合には、不良部分の制御論理ブロックCLBを含
め、格子状に配置された制御論理ブロックCLBの奇数
行、奇数列、偶数行または偶数列を切り放す。図3の例
においては、2行の偶数行に不良部分があるので、これ
を含む偶数行の制御論理ブロックCLBを切り放してい
る。これにより、前記同様に不良部分の制御論理ブロッ
クCLBを外部から見えないようにすることができる。
【0024】(3).不良部分が面単位である場合(図4,
図5:LSIチップの全部分) この場合には、不良部分の制御論理ブロックCLBを含
め、1/2、1/4などの1/n(nは2以上の整数)
に分割した面を切り放す。図4の例においては、1/2
に分割した右半面に不良部分があるので、これを含む右
半面の制御論理ブロックCLBを切り放している。図5
の例においては、1/4に分割した右上4分面に不良部
分があるので、これを含む右上4分面の制御論理ブロッ
クCLBを切り放している。これにより、前記同様に不
良部分の制御論理ブロックCLBを外部から見えないよ
うにすることができる。特に面単位の場合には、切り放
した後にダイシングにより物理的に切断することも可能
である。
【0025】以上のように分類される3種類の不良パタ
ーンは予め想定しておき、たとえば不良部分がない完全
良品であれば設計通りの大規模なプログラマブルLSI
として製品化し、一方、一部でも不良部分があれば規模
の少し小さなプログラマブルLSIとして製品化する。
【0026】このようなFPGAのような論理書き込み
式のプログラマブルLSIは、製造メーカからユーザへ
はプログラマブルLSIの供給と同時に、プログラマブ
ルLSIに論理を構成するための配置配線プログラムも
供給している。このプログラムには、プログラマブルL
SIの種類毎に配置配線のためのLSI情報およびアル
ゴリズムが記述されている。
【0027】単純に、任意に不良部分を除いたプログラ
マブルLSIを供給すると、プログラマブルLSIと同
時にユーザへは不良部分の情報も提供しなくてはならな
くなる。つまり、不良パターンに応じてプログラマブル
LSIの品種が増えるイメージである。また、プログラ
マブルLSI毎に配置配線のプログラムを実行しなくて
はならなくなる。
【0028】しかし、本実施の形態では、不良部分を除
く方法をパターン化するため、予め配置配線プログラム
に奇数行/列、偶数行/列、面を除いたアルゴリズムを
記述しておき、メーカ出荷の時点でプログラマブルLS
Iの品種を分類しておけば、品種の増大および配置配線
プログラムの変更増加などの影響を受けずに出荷するこ
とができ、しかも歩留まりが向上する。
【0029】また、不良部分の除き方によっては、面単
位の場合に、たとえばプログラマブルLSIの1/2の
右半面または左半面のみが良品であれば、半面の不良部
分を除くようにダイシングを行い、良品部分のみを残し
て出荷する。こうすれば、完全良品であれば設計通りの
チップサイズで販売し、片面良品であれば小さなプログ
ラマブルLSIとして販売することにより、ユーザの方
で実装面積が増加することなしに使うことができるた
め、双方にとって良い結果をもたらすことができる。
【0030】従って、本実施の形態によれば、一部分に
不良がある場合、行列単位で不良がある場合、面単位で
不良がある場合に対応し、それぞれの不良部分が見えな
くなるように切り放して使用することができるので、不
良部分があるプログラマブルLSIを良品プログラマブ
ルLSIとして使用できる。また、救済したプログラマ
ブルLSIを出荷しても、不良パターンの分類分けによ
り配置配線プログラムに与える影響が小さい。さらに、
大規模プログラマブルLSIを作成しても、不良部分を
切り放すことによって良品にできる。さらに、不良部分
を切断することによってチップ面積を小さくできる。
【0031】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0032】たとえば、前記実施の形態においては、不
良部分が奇数列にある場合(図2)、偶数行にある場合
(図3)を例に説明したが、奇数行、偶数列にある場合
にも同様に、奇数行、偶数列の制御論理ブロックを切り
放すことにより対応することができる。また、図4およ
び図5の例においても、左半面、あるいは右下、左上、
左下の4分面に不良がある場合にも同様に適用可能であ
る。
【0033】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0034】(1).奇数行/列、偶数行/列、面の不良パ
ターンに基づいて、スイッチ手段により不良部分の論理
ブロックを切り放すことで、不良部分があるプログラマ
ブルLSIを良品プログラマブルLSIとして使用する
ことができるので、不良品の救済によって歩留まりを向
上することが可能となる。
【0035】(2).前記(1) により、救済したプログラマ
ブルLSIを出荷しても、不良パターンの分類分けによ
り配置配線プログラムに与える影響を小さくすることが
できるので、配置配線プログラムへのプログラム変更負
荷を軽減することが可能となる。
【0036】(3).前記(1) により、大規模プログラマブ
ルLSIを作成しても、論理生成の方法が従来のものと
変更がなく、不良部分を切り放すことによって良品にす
ることができるので、グレードを下げたプログラマブル
LSIと同等の大きさで良品とすることが可能となる。
【0037】(4).前記(1) により、不良部分を切断する
ことによってチップ面積を小さくすることができるの
で、プログラマブルLSIの実装面積を縮小することが
可能となる。
【0038】(5).前記(1) 〜(4) により、FPGAなど
のプログラマブルLSIにおいて、不良品の救済による
歩留まり向上、不良パターンの分類分けによる配置配線
プログラムへのプログラム変更負荷軽減を図り、大規模
論理書き換え、高効率論理配置に適した救済方法を実現
することが可能となる。
【図面の簡単な説明】
【図1】(a),(b) は本発明の一実施の形態である半導体
集積回路装置を示す概略レイアウト図と部分拡大図であ
る。
【図2】本実施の形態の半導体集積回路装置において、
不良部分の制御論理ブロックの切り放し方法を示す概略
レイアウト図である。
【図3】本実施の形態の半導体集積回路装置において、
不良部分の制御論理ブロックの他の切り放し方法を示す
概略レイアウト図である。
【図4】本実施の形態の半導体集積回路装置において、
不良部分の制御論理ブロックのさらに他の切り放し方法
を示す概略レイアウト図である。
【図5】本実施の形態の半導体集積回路装置において、
不良部分の制御論理ブロックのさらに他の切り放し方法
を示す概略レイアウト図である。
【符号の説明】
CLB 制御論理ブロック I/O 入出力ブロック LA 配線領域 T MOSトランジスタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 複数の論理ブロックからなる論理書き換
    え可能な半導体集積回路装置であって、前記複数の論理
    ブロックを論理的に接続し、かつ予め想定された不良パ
    ターンの分類分けに基づいて不良部分の論理ブロックを
    論理的に切り放すためのスイッチ手段を有することを特
    徴とする半導体集積回路装置。
  2. 【請求項2】 請求項1記載の半導体集積回路装置であ
    って、前記予め想定された不良パターンの分類分けは、
    前記不良部分が一部分にある場合に、この不良部分を含
    めた前記論理ブロックを奇数行、奇数列、偶数行、偶数
    列または面で切り放すことを特徴とする半導体集積回路
    装置。
  3. 【請求項3】 請求項1記載の半導体集積回路装置であ
    って、前記予め想定された不良パターンの分類分けは、
    前記不良部分が行列単位である場合に、この不良部分を
    含めた前記論理ブロックを奇数行、奇数列、偶数行また
    は偶数列で切り放すことを特徴とする半導体集積回路装
    置。
  4. 【請求項4】 請求項1記載の半導体集積回路装置であ
    って、前記予め想定された不良パターンの分類分けは、
    前記不良部分が面単位である場合に、この不良部分を含
    めた前記論理ブロックを面で切り放すことを特徴とする
    半導体集積回路装置。
  5. 【請求項5】 請求項2、3または4記載の半導体集積
    回路装置であって、前記予め想定された不良パターンの
    分類分けは、論理を構成するための配置配線プログラム
    に前記不良部分を除いたアルゴリズムとして記述してお
    くことを特徴とする半導体集積回路装置。
  6. 【請求項6】 請求項2または4記載の半導体集積回路
    装置であって、前記不良部分を含めた論理ブロックを面
    で切り放す場合には、この面で物理的に切断することを
    特徴とする半導体集積回路装置。
  7. 【請求項7】 請求項1、2、3、4、5または6記載
    の半導体集積回路装置であって、前記半導体集積回路装
    置は、FPGAであることを特徴とする半導体集積回路
    装置。
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Cited By (4)

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