JP2000124315A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 不良品を救済して良品化できる半導体集積回
路装置を提供する。 【解決手段】 ＦＰＧＡからなる論理書き換え可能なプ
ログラマブルＬＳＩであって、複数の制御論理ブロック
ＣＬＢと、複数の入出力ブロックＩ／Ｏと、これらを接
続する配線領域ＬＡとから構成され、配線領域ＬＡに
は、制御論理ブロックＣＬＢを論理的に接続するととも
に、予め想定された不良パターンの分類分けに基づいて
不良部分の制御論理ブロックＣＬＢを論理的に切り放す
ためのＭＯＳトランジスタが設けられている。３列の奇
数列に不良部分がある場合のように、不良部分が一部分
にある場合には、ＭＯＳトランジスタをＯＦＦ状態にし
て、不良部分の制御論理ブロックＣＬＢを含め、格子状
に配置された制御論理ブロックＣＬＢの奇数行、奇数
列、偶数行、偶数列または面を切り放すことにより、不
良部分の制御論理ブロックＣＬＢを外部から見えないよ
うにすることができる。
路装置を提供する。 【解決手段】 ＦＰＧＡからなる論理書き換え可能なプ
ログラマブルＬＳＩであって、複数の制御論理ブロック
ＣＬＢと、複数の入出力ブロックＩ／Ｏと、これらを接
続する配線領域ＬＡとから構成され、配線領域ＬＡに
は、制御論理ブロックＣＬＢを論理的に接続するととも
に、予め想定された不良パターンの分類分けに基づいて
不良部分の制御論理ブロックＣＬＢを論理的に切り放す
ためのＭＯＳトランジスタが設けられている。３列の奇
数列に不良部分がある場合のように、不良部分が一部分
にある場合には、ＭＯＳトランジスタをＯＦＦ状態にし
て、不良部分の制御論理ブロックＣＬＢを含め、格子状
に配置された制御論理ブロックＣＬＢの奇数行、奇数
列、偶数行、偶数列または面を切り放すことにより、不
良部分の制御論理ブロックＣＬＢを外部から見えないよ
うにすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理書き換え可能
な半導体集積回路装置に関し、特にＦＰＧＡ（Field Pr
ogrammable Gate Array ）などのプログラマブルＬＳＩ
における不良部分の救済方法として好適な半導体集積回
路装置に適用して有効な技術に関する。
な半導体集積回路装置に関し、特にＦＰＧＡ（Field Pr
ogrammable Gate Array ）などのプログラマブルＬＳＩ
における不良部分の救済方法として好適な半導体集積回
路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、プログラマブルＬＳＩは、ユーザが開発現場で任意
に論理仕様を書き込むことができ、短期開発、設計変更
容易性、少量多品種生産対応などが利点として考えられ
る。この一例としてのＦＰＧＡは、ＡＮＤアレイとＯＲ
アレイから成り立ているＰＬＤ（Programmable Logic D
evice ）に対して、論理ブロック構造を有しており、Ｐ
ＬＤとゲートアレイの隙間を埋めるデバイスとして用い
られてきている。
て、プログラマブルＬＳＩは、ユーザが開発現場で任意
に論理仕様を書き込むことができ、短期開発、設計変更
容易性、少量多品種生産対応などが利点として考えられ
る。この一例としてのＦＰＧＡは、ＡＮＤアレイとＯＲ
アレイから成り立ているＰＬＤ（Programmable Logic D
evice ）に対して、論理ブロック構造を有しており、Ｐ
ＬＤとゲートアレイの隙間を埋めるデバイスとして用い
られてきている。
【０００３】なお、このようなプログラマブルＬＳＩに
関する技術としては、たとえば１９９２年８月２０日、
ＣＱ出版株式会社発行の「基本ＡＳＩＣ用語辞典」に記
載される技術などが挙げられる。
関する技術としては、たとえば１９９２年８月２０日、
ＣＱ出版株式会社発行の「基本ＡＳＩＣ用語辞典」に記
載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なプログラマブルＬＳＩにおいては、短期開発、設計変
更容易性、少量多品種生産対応などの利点に加え、近年
では大規模論理書き換え、高効率論理配置を目指すこと
が主目的となっているため、救済方法についてはそれ程
検討されていないものと考えられる。すなわち、大規模
化のための微細化に伴って歩留まりが低下し、この対策
が要求されてきている。
なプログラマブルＬＳＩにおいては、短期開発、設計変
更容易性、少量多品種生産対応などの利点に加え、近年
では大規模論理書き換え、高効率論理配置を目指すこと
が主目的となっているため、救済方法についてはそれ程
検討されていないものと考えられる。すなわち、大規模
化のための微細化に伴って歩留まりが低下し、この対策
が要求されてきている。
【０００５】そこで、本発明の目的は、プログラマブル
ＬＳＩの救済方法に着目し、不良部分を切り放すことに
よって不良品を救済して良品化することができる半導体
集積回路装置を提供するものである。
ＬＳＩの救済方法に着目し、不良部分を切り放すことに
よって不良品を救済して良品化することができる半導体
集積回路装置を提供するものである。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明による半導体集積回路装
置は、複数の論理ブロックからなる論理書き換え可能な
プログラマブルＬＳＩに適用されるものであり、複数の
論理ブロックを論理的に接続するとともに、予め想定さ
れた不良パターンの分類分けに基づいて不良部分の論理
ブロックを論理的に切り放すためのスイッチ手段を有す
るものである。
置は、複数の論理ブロックからなる論理書き換え可能な
プログラマブルＬＳＩに適用されるものであり、複数の
論理ブロックを論理的に接続するとともに、予め想定さ
れた不良パターンの分類分けに基づいて不良部分の論理
ブロックを論理的に切り放すためのスイッチ手段を有す
るものである。
【０００９】この構成において、予め想定された不良パ
ターンの分類分けは、不良部分が一部分にある場合に、
この不良部分を含めた論理ブロックを奇数行、奇数列、
偶数行、偶数列または面で切り放すものである。また、
不良部分が行列単位である場合には、この不良部分を含
めた論理ブロックを奇数行、奇数列、偶数行または偶数
列で切り放し、さらに不良部分が面単位である場合に
は、この不良部分を含めた論理ブロックを面で切り放す
ようにしたものである。
ターンの分類分けは、不良部分が一部分にある場合に、
この不良部分を含めた論理ブロックを奇数行、奇数列、
偶数行、偶数列または面で切り放すものである。また、
不良部分が行列単位である場合には、この不良部分を含
めた論理ブロックを奇数行、奇数列、偶数行または偶数
列で切り放し、さらに不良部分が面単位である場合に
は、この不良部分を含めた論理ブロックを面で切り放す
ようにしたものである。
【００１０】この予め想定された不良パターンの分類分
けは、論理を構成するための配置配線プログラムに不良
部分を除いたアルゴリズムとして記述しておき、また不
良部分を含めた論理ブロックを面で切り放す場合には、
この面で物理的に切断するようにし、ＦＰＧＡなどに適
用するものである。
けは、論理を構成するための配置配線プログラムに不良
部分を除いたアルゴリズムとして記述しておき、また不
良部分を含めた論理ブロックを面で切り放す場合には、
この面で物理的に切断するようにし、ＦＰＧＡなどに適
用するものである。
【００１１】よって、前記半導体集積回路装置によれ
ば、奇数行／列、偶数行／列、面の不良パターンに基づ
いて、ＭＯＳトランジスタなどのスイッチ手段により不
良部分の論理ブロックを切り放すことにより、以下のよ
うな作用効果を得ることができる。
ば、奇数行／列、偶数行／列、面の不良パターンに基づ
いて、ＭＯＳトランジスタなどのスイッチ手段により不
良部分の論理ブロックを切り放すことにより、以下のよ
うな作用効果を得ることができる。
【００１２】(1).不良部分があるプログラマブルＬＳＩ
を良品プログラマブルＬＳＩとして使用することができ
る。よって、不良品の救済によって歩留まりを向上させ
ることができる。
を良品プログラマブルＬＳＩとして使用することができ
る。よって、不良品の救済によって歩留まりを向上させ
ることができる。
【００１３】(2).救済したプログラマブルＬＳＩを出荷
しても、不良パターンの分類分けにより配置配線プログ
ラムに与える影響を小さくすることができる。よって、
配置配線プログラムへのプログラム変更負荷を軽減する
ことができる。
しても、不良パターンの分類分けにより配置配線プログ
ラムに与える影響を小さくすることができる。よって、
配置配線プログラムへのプログラム変更負荷を軽減する
ことができる。
【００１４】(3).大規模プログラマブルＬＳＩを作成し
ても、論理生成の方法が従来のものと変更がなく、不良
部分を切り放すことによって良品にすることができる。
よって、グレードを下げたプログラマブルＬＳＩと同等
の大きさで良品とすることができる。
ても、論理生成の方法が従来のものと変更がなく、不良
部分を切り放すことによって良品にすることができる。
よって、グレードを下げたプログラマブルＬＳＩと同等
の大きさで良品とすることができる。
【００１５】(4).不良部分を切断することにより、チッ
プ面積を小さくすることができる。よって、プログラマ
ブルＬＳＩの実装面積を縮小することができる。
プ面積を小さくすることができる。よって、プログラマ
ブルＬＳＩの実装面積を縮小することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】図１(a),(b) は本発明の一実施の形態であ
る半導体集積回路装置を示す概略レイアウト図と部分拡
大図、図２〜図５は本実施の形態の半導体集積回路装置
において、不良部分の制御論理ブロックの切り放し方法
を示す概略レイアウト図である。
る半導体集積回路装置を示す概略レイアウト図と部分拡
大図、図２〜図５は本実施の形態の半導体集積回路装置
において、不良部分の制御論理ブロックの切り放し方法
を示す概略レイアウト図である。
【００１８】まず、図１により本実施の形態の半導体集
積回路装置の一例の概略レイアウト構成を説明する。図
１(a) は１つのＬＳＩチップの１／４の部分を示し、こ
の要部を拡大したものが図１(b) である。
積回路装置の一例の概略レイアウト構成を説明する。図
１(a) は１つのＬＳＩチップの１／４の部分を示し、こ
の要部を拡大したものが図１(b) である。
【００１９】本実施の形態の半導体集積回路装置は、た
とえばＦＰＧＡからなる論理書き換え可能なプログラマ
ブルＬＳＩとされ、複数の制御論理ブロックＣＬＢと、
複数の入出力ブロックＩ／Ｏと、これらの制御論理ブロ
ックＣＬＢと入出力ブロックＩ／Ｏとを接続する配線領
域ＬＡとから構成されている。このプログラマブルＬＳ
Ｉは、たとえば１００ｋ×４＝４００ｋのゲート数を有
している。
とえばＦＰＧＡからなる論理書き換え可能なプログラマ
ブルＬＳＩとされ、複数の制御論理ブロックＣＬＢと、
複数の入出力ブロックＩ／Ｏと、これらの制御論理ブロ
ックＣＬＢと入出力ブロックＩ／Ｏとを接続する配線領
域ＬＡとから構成されている。このプログラマブルＬＳ
Ｉは、たとえば１００ｋ×４＝４００ｋのゲート数を有
している。
【００２０】この配線領域ＬＡには、図１(b) のよう
に、制御論理ブロックＣＬＢを論理的に接続するととも
に、予め想定された不良パターンの分類分けに基づいて
不良部分の制御論理ブロックＣＬＢを論理的に切り放す
ためのＭＯＳトランジスタ（スイッチ手段）Ｔが設けら
れている。
に、制御論理ブロックＣＬＢを論理的に接続するととも
に、予め想定された不良パターンの分類分けに基づいて
不良部分の制御論理ブロックＣＬＢを論理的に切り放す
ためのＭＯＳトランジスタ（スイッチ手段）Ｔが設けら
れている。
【００２１】次に、本実施の形態の作用について、図２
〜図５により不良部分の制御論理ブロックＣＬＢの切り
放し方法を説明する。このプログラマブルＬＳＩにおけ
る不良部分は、一部分にある場合、行列単位である場
合、面単位である場合に分類することができる。以下に
おいて順に説明する。
〜図５により不良部分の制御論理ブロックＣＬＢの切り
放し方法を説明する。このプログラマブルＬＳＩにおけ
る不良部分は、一部分にある場合、行列単位である場
合、面単位である場合に分類することができる。以下に
おいて順に説明する。
【００２２】(1).不良部分が一部分にある場合（図２：
ＬＳＩチップの１／４部分） この場合には、不良部分の制御論理ブロックＣＬＢを含
め、格子状に配置された制御論理ブロックＣＬＢの奇数
行、奇数列、偶数行、偶数列または面を切り放す。図２
の例においては、３列の奇数列に不良部分があるので、
これを含む奇数列の制御論理ブロックＣＬＢを切り放し
ている。この切り放しにおいて、たとえばＭＯＳトラン
ジスタＴとして、Ｎチャネル型ＭＯＳトランジスタを用
いた場合には、ゲートに低電圧レベルの信号を供給し、
このＭＯＳトランジスタをＯＦＦ状態にすることによ
り、不良部分の制御論理ブロックＣＬＢを電気的に切り
放し、外部から見えないようにすることができる。
ＬＳＩチップの１／４部分） この場合には、不良部分の制御論理ブロックＣＬＢを含
め、格子状に配置された制御論理ブロックＣＬＢの奇数
行、奇数列、偶数行、偶数列または面を切り放す。図２
の例においては、３列の奇数列に不良部分があるので、
これを含む奇数列の制御論理ブロックＣＬＢを切り放し
ている。この切り放しにおいて、たとえばＭＯＳトラン
ジスタＴとして、Ｎチャネル型ＭＯＳトランジスタを用
いた場合には、ゲートに低電圧レベルの信号を供給し、
このＭＯＳトランジスタをＯＦＦ状態にすることによ
り、不良部分の制御論理ブロックＣＬＢを電気的に切り
放し、外部から見えないようにすることができる。
【００２３】(2).不良部分が行列単位である場合（図
３：ＬＳＩチップの１／４部分） この場合には、不良部分の制御論理ブロックＣＬＢを含
め、格子状に配置された制御論理ブロックＣＬＢの奇数
行、奇数列、偶数行または偶数列を切り放す。図３の例
においては、２行の偶数行に不良部分があるので、これ
を含む偶数行の制御論理ブロックＣＬＢを切り放してい
る。これにより、前記同様に不良部分の制御論理ブロッ
クＣＬＢを外部から見えないようにすることができる。
３：ＬＳＩチップの１／４部分） この場合には、不良部分の制御論理ブロックＣＬＢを含
め、格子状に配置された制御論理ブロックＣＬＢの奇数
行、奇数列、偶数行または偶数列を切り放す。図３の例
においては、２行の偶数行に不良部分があるので、これ
を含む偶数行の制御論理ブロックＣＬＢを切り放してい
る。これにより、前記同様に不良部分の制御論理ブロッ
クＣＬＢを外部から見えないようにすることができる。
【００２４】(3).不良部分が面単位である場合（図４，
図５：ＬＳＩチップの全部分） この場合には、不良部分の制御論理ブロックＣＬＢを含
め、１／２、１／４などの１／ｎ（ｎは２以上の整数）
に分割した面を切り放す。図４の例においては、１／２
に分割した右半面に不良部分があるので、これを含む右
半面の制御論理ブロックＣＬＢを切り放している。図５
の例においては、１／４に分割した右上４分面に不良部
分があるので、これを含む右上４分面の制御論理ブロッ
クＣＬＢを切り放している。これにより、前記同様に不
良部分の制御論理ブロックＣＬＢを外部から見えないよ
うにすることができる。特に面単位の場合には、切り放
した後にダイシングにより物理的に切断することも可能
である。
図５：ＬＳＩチップの全部分） この場合には、不良部分の制御論理ブロックＣＬＢを含
め、１／２、１／４などの１／ｎ（ｎは２以上の整数）
に分割した面を切り放す。図４の例においては、１／２
に分割した右半面に不良部分があるので、これを含む右
半面の制御論理ブロックＣＬＢを切り放している。図５
の例においては、１／４に分割した右上４分面に不良部
分があるので、これを含む右上４分面の制御論理ブロッ
クＣＬＢを切り放している。これにより、前記同様に不
良部分の制御論理ブロックＣＬＢを外部から見えないよ
うにすることができる。特に面単位の場合には、切り放
した後にダイシングにより物理的に切断することも可能
である。
【００２５】以上のように分類される３種類の不良パタ
ーンは予め想定しておき、たとえば不良部分がない完全
良品であれば設計通りの大規模なプログラマブルＬＳＩ
として製品化し、一方、一部でも不良部分があれば規模
の少し小さなプログラマブルＬＳＩとして製品化する。
ーンは予め想定しておき、たとえば不良部分がない完全
良品であれば設計通りの大規模なプログラマブルＬＳＩ
として製品化し、一方、一部でも不良部分があれば規模
の少し小さなプログラマブルＬＳＩとして製品化する。
【００２６】このようなＦＰＧＡのような論理書き込み
式のプログラマブルＬＳＩは、製造メーカからユーザへ
はプログラマブルＬＳＩの供給と同時に、プログラマブ
ルＬＳＩに論理を構成するための配置配線プログラムも
供給している。このプログラムには、プログラマブルＬ
ＳＩの種類毎に配置配線のためのＬＳＩ情報およびアル
ゴリズムが記述されている。
式のプログラマブルＬＳＩは、製造メーカからユーザへ
はプログラマブルＬＳＩの供給と同時に、プログラマブ
ルＬＳＩに論理を構成するための配置配線プログラムも
供給している。このプログラムには、プログラマブルＬ
ＳＩの種類毎に配置配線のためのＬＳＩ情報およびアル
ゴリズムが記述されている。
【００２７】単純に、任意に不良部分を除いたプログラ
マブルＬＳＩを供給すると、プログラマブルＬＳＩと同
時にユーザへは不良部分の情報も提供しなくてはならな
くなる。つまり、不良パターンに応じてプログラマブル
ＬＳＩの品種が増えるイメージである。また、プログラ
マブルＬＳＩ毎に配置配線のプログラムを実行しなくて
はならなくなる。
マブルＬＳＩを供給すると、プログラマブルＬＳＩと同
時にユーザへは不良部分の情報も提供しなくてはならな
くなる。つまり、不良パターンに応じてプログラマブル
ＬＳＩの品種が増えるイメージである。また、プログラ
マブルＬＳＩ毎に配置配線のプログラムを実行しなくて
はならなくなる。
【００２８】しかし、本実施の形態では、不良部分を除
く方法をパターン化するため、予め配置配線プログラム
に奇数行／列、偶数行／列、面を除いたアルゴリズムを
記述しておき、メーカ出荷の時点でプログラマブルＬＳ
Ｉの品種を分類しておけば、品種の増大および配置配線
プログラムの変更増加などの影響を受けずに出荷するこ
とができ、しかも歩留まりが向上する。
く方法をパターン化するため、予め配置配線プログラム
に奇数行／列、偶数行／列、面を除いたアルゴリズムを
記述しておき、メーカ出荷の時点でプログラマブルＬＳ
Ｉの品種を分類しておけば、品種の増大および配置配線
プログラムの変更増加などの影響を受けずに出荷するこ
とができ、しかも歩留まりが向上する。
【００２９】また、不良部分の除き方によっては、面単
位の場合に、たとえばプログラマブルＬＳＩの１／２の
右半面または左半面のみが良品であれば、半面の不良部
分を除くようにダイシングを行い、良品部分のみを残し
て出荷する。こうすれば、完全良品であれば設計通りの
チップサイズで販売し、片面良品であれば小さなプログ
ラマブルＬＳＩとして販売することにより、ユーザの方
で実装面積が増加することなしに使うことができるた
め、双方にとって良い結果をもたらすことができる。
位の場合に、たとえばプログラマブルＬＳＩの１／２の
右半面または左半面のみが良品であれば、半面の不良部
分を除くようにダイシングを行い、良品部分のみを残し
て出荷する。こうすれば、完全良品であれば設計通りの
チップサイズで販売し、片面良品であれば小さなプログ
ラマブルＬＳＩとして販売することにより、ユーザの方
で実装面積が増加することなしに使うことができるた
め、双方にとって良い結果をもたらすことができる。
【００３０】従って、本実施の形態によれば、一部分に
不良がある場合、行列単位で不良がある場合、面単位で
不良がある場合に対応し、それぞれの不良部分が見えな
くなるように切り放して使用することができるので、不
良部分があるプログラマブルＬＳＩを良品プログラマブ
ルＬＳＩとして使用できる。また、救済したプログラマ
ブルＬＳＩを出荷しても、不良パターンの分類分けによ
り配置配線プログラムに与える影響が小さい。さらに、
大規模プログラマブルＬＳＩを作成しても、不良部分を
切り放すことによって良品にできる。さらに、不良部分
を切断することによってチップ面積を小さくできる。
不良がある場合、行列単位で不良がある場合、面単位で
不良がある場合に対応し、それぞれの不良部分が見えな
くなるように切り放して使用することができるので、不
良部分があるプログラマブルＬＳＩを良品プログラマブ
ルＬＳＩとして使用できる。また、救済したプログラマ
ブルＬＳＩを出荷しても、不良パターンの分類分けによ
り配置配線プログラムに与える影響が小さい。さらに、
大規模プログラマブルＬＳＩを作成しても、不良部分を
切り放すことによって良品にできる。さらに、不良部分
を切断することによってチップ面積を小さくできる。
【００３１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３２】たとえば、前記実施の形態においては、不
良部分が奇数列にある場合（図２）、偶数行にある場合
（図３）を例に説明したが、奇数行、偶数列にある場合
にも同様に、奇数行、偶数列の制御論理ブロックを切り
放すことにより対応することができる。また、図４およ
び図５の例においても、左半面、あるいは右下、左上、
左下の４分面に不良がある場合にも同様に適用可能であ
る。
良部分が奇数列にある場合（図２）、偶数行にある場合
（図３）を例に説明したが、奇数行、偶数列にある場合
にも同様に、奇数行、偶数列の制御論理ブロックを切り
放すことにより対応することができる。また、図４およ
び図５の例においても、左半面、あるいは右下、左上、
左下の４分面に不良がある場合にも同様に適用可能であ
る。
【００３３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３４】(1).奇数行／列、偶数行／列、面の不良パ
ターンに基づいて、スイッチ手段により不良部分の論理
ブロックを切り放すことで、不良部分があるプログラマ
ブルＬＳＩを良品プログラマブルＬＳＩとして使用する
ことができるので、不良品の救済によって歩留まりを向
上することが可能となる。
ターンに基づいて、スイッチ手段により不良部分の論理
ブロックを切り放すことで、不良部分があるプログラマ
ブルＬＳＩを良品プログラマブルＬＳＩとして使用する
ことができるので、不良品の救済によって歩留まりを向
上することが可能となる。
【００３５】(2).前記(1) により、救済したプログラマ
ブルＬＳＩを出荷しても、不良パターンの分類分けによ
り配置配線プログラムに与える影響を小さくすることが
できるので、配置配線プログラムへのプログラム変更負
荷を軽減することが可能となる。
ブルＬＳＩを出荷しても、不良パターンの分類分けによ
り配置配線プログラムに与える影響を小さくすることが
できるので、配置配線プログラムへのプログラム変更負
荷を軽減することが可能となる。
【００３６】(3).前記(1) により、大規模プログラマブ
ルＬＳＩを作成しても、論理生成の方法が従来のものと
変更がなく、不良部分を切り放すことによって良品にす
ることができるので、グレードを下げたプログラマブル
ＬＳＩと同等の大きさで良品とすることが可能となる。
ルＬＳＩを作成しても、論理生成の方法が従来のものと
変更がなく、不良部分を切り放すことによって良品にす
ることができるので、グレードを下げたプログラマブル
ＬＳＩと同等の大きさで良品とすることが可能となる。
【００３７】(4).前記(1) により、不良部分を切断する
ことによってチップ面積を小さくすることができるの
で、プログラマブルＬＳＩの実装面積を縮小することが
可能となる。
ことによってチップ面積を小さくすることができるの
で、プログラマブルＬＳＩの実装面積を縮小することが
可能となる。
【００３８】(5).前記(1) 〜(4) により、ＦＰＧＡなど
のプログラマブルＬＳＩにおいて、不良品の救済による
歩留まり向上、不良パターンの分類分けによる配置配線
プログラムへのプログラム変更負荷軽減を図り、大規模
論理書き換え、高効率論理配置に適した救済方法を実現
することが可能となる。
のプログラマブルＬＳＩにおいて、不良品の救済による
歩留まり向上、不良パターンの分類分けによる配置配線
プログラムへのプログラム変更負荷軽減を図り、大規模
論理書き換え、高効率論理配置に適した救済方法を実現
することが可能となる。
【図１】(a),(b) は本発明の一実施の形態である半導体
集積回路装置を示す概略レイアウト図と部分拡大図であ
る。
集積回路装置を示す概略レイアウト図と部分拡大図であ
る。
【図２】本実施の形態の半導体集積回路装置において、
不良部分の制御論理ブロックの切り放し方法を示す概略
レイアウト図である。
不良部分の制御論理ブロックの切り放し方法を示す概略
レイアウト図である。
【図３】本実施の形態の半導体集積回路装置において、
不良部分の制御論理ブロックの他の切り放し方法を示す
概略レイアウト図である。
不良部分の制御論理ブロックの他の切り放し方法を示す
概略レイアウト図である。
【図４】本実施の形態の半導体集積回路装置において、
不良部分の制御論理ブロックのさらに他の切り放し方法
を示す概略レイアウト図である。
不良部分の制御論理ブロックのさらに他の切り放し方法
を示す概略レイアウト図である。
【図５】本実施の形態の半導体集積回路装置において、
不良部分の制御論理ブロックのさらに他の切り放し方法
を示す概略レイアウト図である。
不良部分の制御論理ブロックのさらに他の切り放し方法
を示す概略レイアウト図である。
ＣＬＢ 制御論理ブロック Ｉ／Ｏ 入出力ブロック ＬＡ 配線領域 Ｔ ＭＯＳトランジスタ
Claims (7)
- 【請求項１】 複数の論理ブロックからなる論理書き換
え可能な半導体集積回路装置であって、前記複数の論理
ブロックを論理的に接続し、かつ予め想定された不良パ
ターンの分類分けに基づいて不良部分の論理ブロックを
論理的に切り放すためのスイッチ手段を有することを特
徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記予め想定された不良パターンの分類分けは、
前記不良部分が一部分にある場合に、この不良部分を含
めた前記論理ブロックを奇数行、奇数列、偶数行、偶数
列または面で切り放すことを特徴とする半導体集積回路
装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記予め想定された不良パターンの分類分けは、
前記不良部分が行列単位である場合に、この不良部分を
含めた前記論理ブロックを奇数行、奇数列、偶数行また
は偶数列で切り放すことを特徴とする半導体集積回路装
置。 - 【請求項４】 請求項１記載の半導体集積回路装置であ
って、前記予め想定された不良パターンの分類分けは、
前記不良部分が面単位である場合に、この不良部分を含
めた前記論理ブロックを面で切り放すことを特徴とする
半導体集積回路装置。 - 【請求項５】 請求項２、３または４記載の半導体集積
回路装置であって、前記予め想定された不良パターンの
分類分けは、論理を構成するための配置配線プログラム
に前記不良部分を除いたアルゴリズムとして記述してお
くことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項２または４記載の半導体集積回路
装置であって、前記不良部分を含めた論理ブロックを面
で切り放す場合には、この面で物理的に切断することを
特徴とする半導体集積回路装置。 - 【請求項７】 請求項１、２、３、４、５または６記載
の半導体集積回路装置であって、前記半導体集積回路装
置は、ＦＰＧＡであることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10290691A JP2000124315A (ja) | 1998-10-13 | 1998-10-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10290691A JP2000124315A (ja) | 1998-10-13 | 1998-10-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124315A true JP2000124315A (ja) | 2000-04-28 |
Family
ID=17759268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10290691A Pending JP2000124315A (ja) | 1998-10-13 | 1998-10-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124315A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004505488A (ja) * | 2000-07-25 | 2004-02-19 | ザイリンクス インコーポレイテッド | Ｆｐｇａを部分的に再構成するためのアーキテクチャおよび方法 |
| JP2007048953A (ja) * | 2005-08-10 | 2007-02-22 | Sony Corp | 半導体集積回路 |
| JP2012029325A (ja) * | 2004-05-28 | 2012-02-09 | Altera Corp | 電子デバイス |
| CN112448714A (zh) * | 2019-09-05 | 2021-03-05 | 帕特福斯有限责任公司 | 一种开关箱布置 |
-
1998
- 1998-10-13 JP JP10290691A patent/JP2000124315A/ja active Pending
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| CN112448714B (zh) * | 2019-09-05 | 2024-05-14 | 帕特福斯有限责任公司 | 一种开关箱布置 |
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