JPH06196632A - メモリ素子の修理アドレスデコーダ - Google Patents
メモリ素子の修理アドレスデコーダInfo
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- JPH06196632A JPH06196632A JP5225005A JP22500593A JPH06196632A JP H06196632 A JPH06196632 A JP H06196632A JP 5225005 A JP5225005 A JP 5225005A JP 22500593 A JP22500593 A JP 22500593A JP H06196632 A JPH06196632 A JP H06196632A
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- Semiconductor Memories (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 欠陥のあるセルカラムを修理する時、効率よ
く修理することができるメモリ素子の修理用アドレスデ
コーダを提供する。 【構成】 電源が印加される導電性ラインと、導電性ラ
インに連結され１回の光線走査によって１つまたはそれ
以上のものが同時に切断されるように、所定個数の単位
で相互近接されるように配列される複数の修理用リンク
を備えたメモリ素子の修理アドレスデコーダ。
く修理することができるメモリ素子の修理用アドレスデ
コーダを提供する。 【構成】 電源が印加される導電性ラインと、導電性ラ
インに連結され１回の光線走査によって１つまたはそれ
以上のものが同時に切断されるように、所定個数の単位
で相互近接されるように配列される複数の修理用リンク
を備えたメモリ素子の修理アドレスデコーダ。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ素子の修理装置
に関し、特にメモリ素子の欠陥の発生の際に、その欠陥
を効率よく修理できるメモリ素子の修理用アドレスデコ
ーダに関する。
に関し、特にメモリ素子の欠陥の発生の際に、その欠陥
を効率よく修理できるメモリ素子の修理用アドレスデコ
ーダに関する。
【０００２】
【従来の技術】通常、ＤＲＡＭのようなメモリ素子は、
メモリセルマトリックスの中、１つ以上のカラムが欠陥
となった場合に対処して冗長セルカラムを備えている。
メモリセルマトリックスの中、１つ以上のカラムが欠陥
となった場合に対処して冗長セルカラムを備えている。
【０００３】例えば、メモリセルマトリックスの中１つ
のセルカラムが欠陥となった場合、冗長セルカラムのい
ずれかが、メモリセルマトリックスのいずれかの欠陥と
なったセルカラムと交替される。このように、欠陥の生
じたメモリマトリックスセルの代わりに冗長セルカラム
を用いるためには、入力／出力（Ｉ／Ｏ）インタフェー
ス部と冗長セルカラムとを有するメモリセルマトリック
ス間にスイッチング回路を備えることが必要である。
のセルカラムが欠陥となった場合、冗長セルカラムのい
ずれかが、メモリセルマトリックスのいずれかの欠陥と
なったセルカラムと交替される。このように、欠陥の生
じたメモリマトリックスセルの代わりに冗長セルカラム
を用いるためには、入力／出力（Ｉ／Ｏ）インタフェー
ス部と冗長セルカラムとを有するメモリセルマトリック
ス間にスイッチング回路を備えることが必要である。
【０００４】前記冗長セルカラムおよびスイッチング回
路を有するＤＲＡＭ素子の基本のモデルを図１を参照し
て説明する。図１のＤＲＡＭ素子は、複数のセルカラム
からなるメモリセルマトリックスと、１つ以上のセルカ
ラムからなる冗長セルカラムと、メモリセルマトリック
スの欠陥の生じたセルカラムを冗長セルカラムと交替す
るための修理回路と、メモリ素子と外部素子間にデータ
を入出力するためのインタフェース部と、修理回路に駆
動信号を印加するためのパッド部と、を備える。
路を有するＤＲＡＭ素子の基本のモデルを図１を参照し
て説明する。図１のＤＲＡＭ素子は、複数のセルカラム
からなるメモリセルマトリックスと、１つ以上のセルカ
ラムからなる冗長セルカラムと、メモリセルマトリック
スの欠陥の生じたセルカラムを冗長セルカラムと交替す
るための修理回路と、メモリ素子と外部素子間にデータ
を入出力するためのインタフェース部と、修理回路に駆
動信号を印加するためのパッド部と、を備える。
【０００５】図１の修理回路において、Ｔ1〜Ｔ8は、ｎ
Ｐｎ型トランジスタ、ＶｃｃはＤＣ電源、Ｒは抵抗、Ｉ
1はインバータ、Ｃ0〜Ｃ2 は修理回路の駆動信号を印加
するためのパッド、Ｌ1〜Ｌ3はメモリセルマトリックス
の欠陥が生じたカラムのアドレスを指定するための修理
用リンク、ＡおよびＢはノッド（ｎｏｄｅ）を、それぞ
れ示す。
Ｐｎ型トランジスタ、ＶｃｃはＤＣ電源、Ｒは抵抗、Ｉ
1はインバータ、Ｃ0〜Ｃ2 は修理回路の駆動信号を印加
するためのパッド、Ｌ1〜Ｌ3はメモリセルマトリックス
の欠陥が生じたカラムのアドレスを指定するための修理
用リンク、ＡおよびＢはノッド（ｎｏｄｅ）を、それぞ
れ示す。
【０００６】以下、図１に示したＤＲＡＭ素子の修理過
程を説明する。正常動作下では、パッド（Ｃ0）がハイ
状態である間パッド（Ｃ1，Ｃ2 ）はロー状態を維持す
る。したがってノッド（Ｂ）をグランドさせるトランジ
スタ（Ｔ4）がターンオンする。それによりトランジス
タ（Ｔ7）はターンオフとなる。そしてトランジスタ
（Ｔ1）はターンオンされ、トランジスタ（Ｔ8）はター
ンオンされる。一方、パッド（Ｃ1，Ｃ2）にロー電圧が
印加されているのでトランジスタ（Ｔ 2），（Ｔ3）はタ
ーンオフされている。１番目のセルカラムのデータのみ
がノッド（Ａ）に接続され、トランジスタ（Ｔ8） はタ
ーンオン状態であるので、そのデータはＩ／Ｏインタフ
ェース部（Ｉ／Ｏ）に至る。
程を説明する。正常動作下では、パッド（Ｃ0）がハイ
状態である間パッド（Ｃ1，Ｃ2 ）はロー状態を維持す
る。したがってノッド（Ｂ）をグランドさせるトランジ
スタ（Ｔ4）がターンオンする。それによりトランジス
タ（Ｔ7）はターンオフとなる。そしてトランジスタ
（Ｔ1）はターンオンされ、トランジスタ（Ｔ8）はター
ンオンされる。一方、パッド（Ｃ1，Ｃ2）にロー電圧が
印加されているのでトランジスタ（Ｔ 2），（Ｔ3）はタ
ーンオフされている。１番目のセルカラムのデータのみ
がノッド（Ａ）に接続され、トランジスタ（Ｔ8） はタ
ーンオン状態であるので、そのデータはＩ／Ｏインタフ
ェース部（Ｉ／Ｏ）に至る。
【０００７】この時、メモリセルマトリックスの１番目
のカラムに欠陥が生じたと仮定すれば、その１番目のセ
ルカラムを１つの冗長セルカラムに交替させるためには
単にリンク（Ｌ1） を切断する。上記のようにパッド
（Ｃ0） がハイ状態であり、かつパッド（Ｃ1，Ｃ2）が
ロー状態であるので、トランジスタ（Ｔ1），（Ｔ4）は
ターンオン状態である。しかしトランジスタ（Ｔ4） は
連結されていないので、ノッド（Ｂ）を継続してグラン
ドすることができない。この場合、ノッド（Ｂ）は抵抗
（Ｒ）によりハイレベルとしてプルアップされる。した
がってトランジスタ（Ｔ7）がターンオンされ、トラン
ジスタ（Ｔ8）はターンオフとなる。
のカラムに欠陥が生じたと仮定すれば、その１番目のセ
ルカラムを１つの冗長セルカラムに交替させるためには
単にリンク（Ｌ1） を切断する。上記のようにパッド
（Ｃ0） がハイ状態であり、かつパッド（Ｃ1，Ｃ2）が
ロー状態であるので、トランジスタ（Ｔ1），（Ｔ4）は
ターンオン状態である。しかしトランジスタ（Ｔ4） は
連結されていないので、ノッド（Ｂ）を継続してグラン
ドすることができない。この場合、ノッド（Ｂ）は抵抗
（Ｒ）によりハイレベルとしてプルアップされる。した
がってトランジスタ（Ｔ7）がターンオンされ、トラン
ジスタ（Ｔ8）はターンオフとなる。
【０００８】トランジスタ（Ｔ8） がターンオフ状態で
あるのでメモリセルマトリックスの１番目カラムからの
データはＩ／Ｏインタフェース部（Ｉ／Ｏ）に入れるこ
とができない。その代わりに冗長セルカラムからのデー
タが解除されてトランジスタ（Ｔ7） を介してＩ／Ｏイ
ンタフェース部（Ｉ／Ｏ）へ入力される。したがってメ
モリセルマトリックスの欠陥が生じたセルカラムの代わ
りに１つの冗長セルカラムが使用される。
あるのでメモリセルマトリックスの１番目カラムからの
データはＩ／Ｏインタフェース部（Ｉ／Ｏ）に入れるこ
とができない。その代わりに冗長セルカラムからのデー
タが解除されてトランジスタ（Ｔ7） を介してＩ／Ｏイ
ンタフェース部（Ｉ／Ｏ）へ入力される。したがってメ
モリセルマトリックスの欠陥が生じたセルカラムの代わ
りに１つの冗長セルカラムが使用される。
【０００９】図１の場合は、例えば単に１つの冗長セル
カラムを備えたものであるが、メモリセルマトリックス
において１つ以上のセルカラムに欠陥が生じた場合に対
処するために多数の冗長セルカラムを備えることもでき
る。図１のように、単一のリンク冗長設計が、６４カラ
ムを有する素子に使用する場合は、メモリセルマトリッ
クスの各セルカラムを独立的に修理するためにトランジ
スタ（Ｔ4），（Ｔ5），（Ｔ6） のようなスイッチング
素子は６４個が必要である。これと共に６４個のリンク
も要求される。ここで着目しなければならないことはリ
ンクの使用である。これらのリンクは図１の説明のよう
に、欠陥が生じたメモリセルマトリックスのセルカラム
を冗長セルカラムに交替する時、交替された冗長セルカ
ラムに欠陥となったセルカラムのアドレスをあたえるた
めに使用される。したがってこのリンクの集合をアドレ
スデコーダと言われる。冗長セルカラムにアドレスをあ
たえる従来の１Ｍ（メガ）ＤＲＡＭ用修理用アドレスデ
コーダを図２，図３を参照しながら説明する。
カラムを備えたものであるが、メモリセルマトリックス
において１つ以上のセルカラムに欠陥が生じた場合に対
処するために多数の冗長セルカラムを備えることもでき
る。図１のように、単一のリンク冗長設計が、６４カラ
ムを有する素子に使用する場合は、メモリセルマトリッ
クスの各セルカラムを独立的に修理するためにトランジ
スタ（Ｔ4），（Ｔ5），（Ｔ6） のようなスイッチング
素子は６４個が必要である。これと共に６４個のリンク
も要求される。ここで着目しなければならないことはリ
ンクの使用である。これらのリンクは図１の説明のよう
に、欠陥が生じたメモリセルマトリックスのセルカラム
を冗長セルカラムに交替する時、交替された冗長セルカ
ラムに欠陥となったセルカラムのアドレスをあたえるた
めに使用される。したがってこのリンクの集合をアドレ
スデコーダと言われる。冗長セルカラムにアドレスをあ
たえる従来の１Ｍ（メガ）ＤＲＡＭ用修理用アドレスデ
コーダを図２，図３を参照しながら説明する。
【００１０】図２は３個の修理用冗長セルカラムを有す
る１ＭＤＲＡＭと、その周辺回路を概略図示したもので
ある。図２は１０２４×１０２４個のセルを有する１Ｍ
メモリセルマトリックス１と、３個のセルカラムを有す
る冗長セルマトリックス２と、ＤＣ電源（Ｖｃｃ）が印
加され、１Ｍメモリセルマトリックス１のカラムアドレ
スを指定するためのアドレスデコーダ３と、１Ｍメモリ
セルマトリックス１の１つのセルカラムで欠陥が発生す
る場合にその欠陥が生じたセルカラムの代わりに使用さ
れるべき冗長セルマトリックス２のセルカラムに欠陥セ
ルカラムのアドレスを指定するためのデコーダ４と、か
らなる。
る１ＭＤＲＡＭと、その周辺回路を概略図示したもので
ある。図２は１０２４×１０２４個のセルを有する１Ｍ
メモリセルマトリックス１と、３個のセルカラムを有す
る冗長セルマトリックス２と、ＤＣ電源（Ｖｃｃ）が印
加され、１Ｍメモリセルマトリックス１のカラムアドレ
スを指定するためのアドレスデコーダ３と、１Ｍメモリ
セルマトリックス１の１つのセルカラムで欠陥が発生す
る場合にその欠陥が生じたセルカラムの代わりに使用さ
れるべき冗長セルマトリックス２のセルカラムに欠陥セ
ルカラムのアドレスを指定するためのデコーダ４と、か
らなる。
【００１１】マトリックスアドレスデコーダ３は、メモ
リセルマトリックス１の該当するセルカラムにＤＣ電源
（Ｖｃｃ）を選択的に印加するためのアドレスを発生す
る。図２において、各セルカラムは１０２４個のセルを
有しているが、これらの中、１個にでも欠陥が生じれば
セルカラムは使用することができない。したがって、一
般のＤＲＡＭは、その欠陥セルカラムに冗長セルマトリ
ックス２のセルカラムを使用することにより、欠陥を修
理することができるように構成される。この時、修理ア
ドレスデコーダ４は、冗長セルマトリックス２のセルカ
ラムがメモリセルマトリックス１の欠陥セルカラムの代
わりに使用されるように冗長セルマトリックス２の該当
セルカラムにメモリセルマトリックス１の欠陥セルカラ
ムのアドレスをあたえる。
リセルマトリックス１の該当するセルカラムにＤＣ電源
（Ｖｃｃ）を選択的に印加するためのアドレスを発生す
る。図２において、各セルカラムは１０２４個のセルを
有しているが、これらの中、１個にでも欠陥が生じれば
セルカラムは使用することができない。したがって、一
般のＤＲＡＭは、その欠陥セルカラムに冗長セルマトリ
ックス２のセルカラムを使用することにより、欠陥を修
理することができるように構成される。この時、修理ア
ドレスデコーダ４は、冗長セルマトリックス２のセルカ
ラムがメモリセルマトリックス１の欠陥セルカラムの代
わりに使用されるように冗長セルマトリックス２の該当
セルカラムにメモリセルマトリックス１の欠陥セルカラ
ムのアドレスをあたえる。
【００１２】アドレスをあたえる過程を図３を参照しな
がら説明する。図３は修理アドレスデコーダ４の構成を
示し、図２に示した１ＭＤＲＡＭのアドレスを指定する
ためには、１０ｂｉｔの信号を必要とする。何故なら
ば、１０ｂｉｔの信号で２0〜２10 個すなわち１０２４
個のカラムアドレス信号を作ることができるためであ
る。通常、修理アドレスデコーダ４は複数のリンク（ま
たはヒューズ）により構成される。
がら説明する。図３は修理アドレスデコーダ４の構成を
示し、図２に示した１ＭＤＲＡＭのアドレスを指定する
ためには、１０ｂｉｔの信号を必要とする。何故なら
ば、１０ｂｉｔの信号で２0〜２10 個すなわち１０２４
個のカラムアドレス信号を作ることができるためであ
る。通常、修理アドレスデコーダ４は複数のリンク（ま
たはヒューズ）により構成される。
【００１３】図２は１ＭＤＲＡＭであるので、１つの冗
長セルカラムにアドレスを指定するためには、１０個の
リンクを必要とする。したがって図２の冗長セルマトリ
ックス２には、修理用３個の冗長セルカラムが備えられ
ているので総て３０個のリンクを必要とする。図３は、
例えば１つのアドレスを指定する部分のみを示してい
る。すなわち、図３の修理アドレスデコーダ４は、ＤＣ
電源（Ｖｃｃ）側に連結された導電性ライン５と、導電
性ライン５とマトリックスアドレスデコーダ３との間に
一定間隔をおいて連結される直線状の１０個のリンク
（またはヒューズ）Ｌ10〜Ｌ100 の帯とからなる。
長セルカラムにアドレスを指定するためには、１０個の
リンクを必要とする。したがって図２の冗長セルマトリ
ックス２には、修理用３個の冗長セルカラムが備えられ
ているので総て３０個のリンクを必要とする。図３は、
例えば１つのアドレスを指定する部分のみを示してい
る。すなわち、図３の修理アドレスデコーダ４は、ＤＣ
電源（Ｖｃｃ）側に連結された導電性ライン５と、導電
性ライン５とマトリックスアドレスデコーダ３との間に
一定間隔をおいて連結される直線状の１０個のリンク
（またはヒューズ）Ｌ10〜Ｌ100 の帯とからなる。
【００１４】以下、修理アドレスを指定する方法を説明
する。例えば、図２においてメモリセルマトリックス１
の３番目のセルカラムに欠陥が生じたとすれば、修理ア
ドレスデコーダ４は、１１００００００００のアドレス
を発生しなければならない。そのアドレスを作るために
は、図４に示すように、リンクＬ10，Ｌ20はそのままに
し、残りを切断する。すると、ＤＣ電源（Ｖｃｃ）の印
加時に１１００００００００のアドレスがマトリックス
アドレスデコーダ３に印加されて、欠陥の生じた３番目
の代わりに冗長セルカラムがその欠陥セルカラムのアド
レスとして使用することができるようになる。前述のよ
うに、ＤＣ電源（Ｖｃｃ）が印加される導電性ライン５
とマトリックスアドレスデコーダ３間に、線形で接続さ
れた８個のリンクＬ30〜Ｌ100 を切断しようとする場合
にはビームを使用する。レーザビームがリンクＬ30〜Ｌ
100 の中央部を瞬間に走査すると、リンクＬ30〜Ｌ100
は瞬間に高温の熱を受けて気化されるので、リンクＬ30
〜Ｌ100 が切断される。
する。例えば、図２においてメモリセルマトリックス１
の３番目のセルカラムに欠陥が生じたとすれば、修理ア
ドレスデコーダ４は、１１００００００００のアドレス
を発生しなければならない。そのアドレスを作るために
は、図４に示すように、リンクＬ10，Ｌ20はそのままに
し、残りを切断する。すると、ＤＣ電源（Ｖｃｃ）の印
加時に１１００００００００のアドレスがマトリックス
アドレスデコーダ３に印加されて、欠陥の生じた３番目
の代わりに冗長セルカラムがその欠陥セルカラムのアド
レスとして使用することができるようになる。前述のよ
うに、ＤＣ電源（Ｖｃｃ）が印加される導電性ライン５
とマトリックスアドレスデコーダ３間に、線形で接続さ
れた８個のリンクＬ30〜Ｌ100 を切断しようとする場合
にはビームを使用する。レーザビームがリンクＬ30〜Ｌ
100 の中央部を瞬間に走査すると、リンクＬ30〜Ｌ100
は瞬間に高温の熱を受けて気化されるので、リンクＬ30
〜Ｌ100 が切断される。
【００１５】
【発明が解決しようとする課題】しかしながら、図３に
示すように、従来の修理アドレスデコーダ４のリンクＬ
10〜Ｌ100 は、全て直線状の形態として一定間隔をおい
て配列されているので、レーザビームの走査によっては
単に１つのリンクのみが切断される。したがって上記例
の場合は、レーザビームを８回走査しなければならな
い。結局、切断すべきリンク数が多いほどレーザビーム
を使用して欠陥セルカラムを修理する作業時間は長くな
るので、作業率の低下および生産性が低下される。ま
た、数回のレーザビームの切断が行われるので、修理失
敗確率が高い。本発明は、上述した問題点を解消するた
めのもので、欠陥セルカラムを修理する時、効率よく修
理することができるメモリ素子の修理用アドレスデコー
ダを提供するものである。
示すように、従来の修理アドレスデコーダ４のリンクＬ
10〜Ｌ100 は、全て直線状の形態として一定間隔をおい
て配列されているので、レーザビームの走査によっては
単に１つのリンクのみが切断される。したがって上記例
の場合は、レーザビームを８回走査しなければならな
い。結局、切断すべきリンク数が多いほどレーザビーム
を使用して欠陥セルカラムを修理する作業時間は長くな
るので、作業率の低下および生産性が低下される。ま
た、数回のレーザビームの切断が行われるので、修理失
敗確率が高い。本発明は、上述した問題点を解消するた
めのもので、欠陥セルカラムを修理する時、効率よく修
理することができるメモリ素子の修理用アドレスデコー
ダを提供するものである。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、１つの電源が印加される導電性
ラインと、導電性ラインに連結され１回の光線走査によ
って１つまたはそれ以上のものが同時に切断されるよう
に、所定個数の単位で相互近接されるように配列される
複数の修理用リンクを備えたメモリ素子の修理アドレス
デコーダが提供される。
めに、本発明によれば、１つの電源が印加される導電性
ラインと、導電性ラインに連結され１回の光線走査によ
って１つまたはそれ以上のものが同時に切断されるよう
に、所定個数の単位で相互近接されるように配列される
複数の修理用リンクを備えたメモリ素子の修理アドレス
デコーダが提供される。
【００１７】
【実施例】以下、本発明の好適な実施例を図５，図６を
参照して説明する。図５は本発明による１ＭＤＲＡＭ用
修理アドレスデコーダを示すものである。電源（Ｖｃ
ｃ）が印加される導電性ライン６と、それぞれ曲線状を
有し、一端が図２のマトリックスアドレスデコーダ３に
接続され、他端は導電性ライン６に接続され、一部分で
互いに近接配列される１０個の修理用リンクＬ110〜Ｌ
200とからなる。
参照して説明する。図５は本発明による１ＭＤＲＡＭ用
修理アドレスデコーダを示すものである。電源（Ｖｃ
ｃ）が印加される導電性ライン６と、それぞれ曲線状を
有し、一端が図２のマトリックスアドレスデコーダ３に
接続され、他端は導電性ライン６に接続され、一部分で
互いに近接配列される１０個の修理用リンクＬ110〜Ｌ
200とからなる。
【００１８】図５において、リンクＬ110〜Ｌ200は２個
ずつ一部分で相互近接され配列されることとなるが、２
個以上のリンクを一部分で相互近接配列させることもで
きる。したがって３個以上のリンクが同時に切断でき
る。
ずつ一部分で相互近接され配列されることとなるが、２
個以上のリンクを一部分で相互近接配列させることもで
きる。したがって３個以上のリンクが同時に切断でき
る。
【００１９】このように、２個ずつリンクを相互近接配
列させる理由は、レーザビームの走査により、リンクＬ
110〜Ｌ200を切断する時、１回のレーザビーム走査によ
って、１個またはそれ以上のものを選択的に切断するこ
とができるようにするためである。このような構造を作
るためには、従来構造と同様にバターニングのための１
回のマスキング工程を経るので、追加の製造工程を必要
としないこととなる。
列させる理由は、レーザビームの走査により、リンクＬ
110〜Ｌ200を切断する時、１回のレーザビーム走査によ
って、１個またはそれ以上のものを選択的に切断するこ
とができるようにするためである。このような構造を作
るためには、従来構造と同様にバターニングのための１
回のマスキング工程を経るので、追加の製造工程を必要
としないこととなる。
【００２０】一方、修理用リンクＬ110〜Ｌ200の物質
は、ポリシリコン、シリサイドおよびメタルのいずれか
が用いられる。ここでポリシリコン、シリサイドはレー
ザビームが走査される直後に完全に気化されるから、レ
ーザビーム走査時に少量残存するメタルの場合よりさら
に有効である。
は、ポリシリコン、シリサイドおよびメタルのいずれか
が用いられる。ここでポリシリコン、シリサイドはレー
ザビームが走査される直後に完全に気化されるから、レ
ーザビーム走査時に少量残存するメタルの場合よりさら
に有効である。
【００２１】以下、図２のメモリセルマトリックス１の
３番目のセルカラムに欠陥が生じたと仮定する時、冗長
セルカラムに修理のために欠陥セルカラムのアドレスを
あたえる過程を説明する。図２に例示したようにメモリ
セルに欠陥が発生すれば、修理アドレスデコーダ４は１
１００００００００を発生させなければならない。この
時図３の従来の修理アドレスデコーダの使用の際には、
８回のリンク切断過程を経らなければならない。しか
し、図５による本発明によれば、修理アドレスデコーダ
が曲線状であるので、２個以上のリンクが一部分におい
て互いに近接配列されることになり、図５の点線の図形
部分でレーザビームを１回走査することにより、１個、
または２個以上のリンクが同時に切断することができ
る。したがって、本発明の修理アドレスデコーダの構造
によれば、１１００００００００のアドレスを作るため
に、図６に示すようにレーザビームの走査は単に５回の
みで行われる。
３番目のセルカラムに欠陥が生じたと仮定する時、冗長
セルカラムに修理のために欠陥セルカラムのアドレスを
あたえる過程を説明する。図２に例示したようにメモリ
セルに欠陥が発生すれば、修理アドレスデコーダ４は１
１００００００００を発生させなければならない。この
時図３の従来の修理アドレスデコーダの使用の際には、
８回のリンク切断過程を経らなければならない。しか
し、図５による本発明によれば、修理アドレスデコーダ
が曲線状であるので、２個以上のリンクが一部分におい
て互いに近接配列されることになり、図５の点線の図形
部分でレーザビームを１回走査することにより、１個、
または２個以上のリンクが同時に切断することができ
る。したがって、本発明の修理アドレスデコーダの構造
によれば、１１００００００００のアドレスを作るため
に、図６に示すようにレーザビームの走査は単に５回の
みで行われる。
【００２２】図５に示す本発明の修理アドレスデコーダ
によれば、各リンクＬ110〜Ｌ200を１個ずつ切断するこ
ともできる。例えば、本発明の修理アドレスデコーダ
は、１１００００００００のアドレスを作るために、１
番目のリンクＬ110 のみをレーザビームを利用して切断
できるように構成されている。
によれば、各リンクＬ110〜Ｌ200を１個ずつ切断するこ
ともできる。例えば、本発明の修理アドレスデコーダ
は、１１００００００００のアドレスを作るために、１
番目のリンクＬ110 のみをレーザビームを利用して切断
できるように構成されている。
【００２３】図２のメモリセルマトリックス１の３番目
のセルカラムに欠陥が生じて修理する場合、１１０００
０００００のアドレスを作るためには、図３の従来修理
アドレスデコーダは８回のレーザビーム走査工程を必要
としていた。しかし図５に示す本発明の修理アドレスデ
コーダは、単に５回のレーザビーム走査工程のみで達成
される。したがって３回のレーザビームの走査工程を低
減して修理時間を節約することができ、修理の欠陥確率
を減少する。
のセルカラムに欠陥が生じて修理する場合、１１０００
０００００のアドレスを作るためには、図３の従来修理
アドレスデコーダは８回のレーザビーム走査工程を必要
としていた。しかし図５に示す本発明の修理アドレスデ
コーダは、単に５回のレーザビーム走査工程のみで達成
される。したがって３回のレーザビームの走査工程を低
減して修理時間を節約することができ、修理の欠陥確率
を減少する。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
メモリセルマトリックス１とＤＣ電圧（Ｖｃｃ）が印加
される導電性ライン間に接続され、曲線状の複数の修理
用リンクが、一部分で互いに近接配列されるので、近接
配列された部分で１回のレーザビームを走査することに
より２個以上のリンクを同時に切断することができる。
したがって、切断回数が大幅低減され、修理時間も節約
されて作業能率を向上させ、修理欠陥についての確率が
減少される。
メモリセルマトリックス１とＤＣ電圧（Ｖｃｃ）が印加
される導電性ライン間に接続され、曲線状の複数の修理
用リンクが、一部分で互いに近接配列されるので、近接
配列された部分で１回のレーザビームを走査することに
より２個以上のリンクを同時に切断することができる。
したがって、切断回数が大幅低減され、修理時間も節約
されて作業能率を向上させ、修理欠陥についての確率が
減少される。
【図１】従来１個の修理用冗長セルカラムを有するＤＲ
ＡＭおよび修理回路を示すダイヤグラムである。
ＡＭおよび修理回路を示すダイヤグラムである。
【図２】従来３個の修理用冗長セルカラムを有する１Ｍ
ＤＲＡＭおよび修理回路を示すダイヤグラムである。
ＤＲＡＭおよび修理回路を示すダイヤグラムである。
【図３】図２の中、修理アドレスデコーダの構成を示す
ダイヤグラムである。
ダイヤグラムである。
【図４】図３の構成により１つの修理アドレスを作る過
程を説明するための説明図である。
程を説明するための説明図である。
【図５】本発明による修理アドレスデコーダの構成を示
すダイヤグラムである。
すダイヤグラムである。
【図６】図５の構成により１つの修理アドレスを作る過
程を説明するための説明図である。
程を説明するための説明図である。
Ｖｃｃ ＤＣ電源 ６ 導電性ライン Ｌ110〜Ｌ200 修理用リンク
Claims (6)
- 【請求項１】 電源が印加される導電性ラインと、 前記導電性ラインに連結され、１回の光線走査によって
１つまたはそれ以上のものが同時に切断されるように、
所定個数の単位で相互近接するように配列される複数の
修理用リンクと、からなることを特徴とするメモリ素子
の修理アドレスデコーダ。 - 【請求項２】 前記リンクは、ポリシリコンで形成され
ることを特徴とする第１項記載のメモリ素子の修理アド
レスデコーダ。 - 【請求項３】 前記リンクは、シリサイドで形成される
ことを特徴とする第１項記載のメモリ素子の修理アドレ
スデコーダ。 - 【請求項４】 前記リンクは、メタルで形成されること
を特徴とする第１項記載のメモリ素子の修理アドレスデ
コーダ。 - 【請求項５】 前記光線は、レーザビームであることを
特徴とする第１項記載のメモリ素子の修理アドレスデコ
ーダ。 - 【請求項６】 各リンクは、曲線状であることを特徴と
する第１項記載のメモリ素子の修理アドレスデコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920015195A KR960009996B1 (ko) | 1992-08-24 | 1992-08-24 | 반도체 소자의 리페어장치 및 그 배치방법 |
| KR15195/1992 | 1992-08-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196632A true JPH06196632A (ja) | 1994-07-15 |
| JP3364285B2 JP3364285B2 (ja) | 2003-01-08 |
Family
ID=19338372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22500593A Expired - Lifetime JP3364285B2 (ja) | 1992-08-24 | 1993-08-19 | メモリ素子の修理アドレスデコーダ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5500822A (ja) |
| JP (1) | JP3364285B2 (ja) |
| KR (1) | KR960009996B1 (ja) |
| DE (1) | DE4327814C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19924153B4 (de) * | 1999-05-26 | 2006-02-09 | Infineon Technologies Ag | Schaltungsanordnung zur Reparatur eines Halbleiterspeichers |
| US6091620A (en) * | 1999-07-06 | 2000-07-18 | Virage Logic Corporation | Multi-bank memory with word-line banking, bit-line banking and I/O multiplexing utilizing tilable interconnects |
| US10141059B2 (en) | 2016-11-30 | 2018-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Failure detection circuitry for address decoder for a data storage device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4751197A (en) * | 1984-07-18 | 1988-06-14 | Texas Instruments Incorporated | Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator |
| JPS6344739A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4791615A (en) * | 1986-12-22 | 1988-12-13 | Motorola, Inc. | Memory with redundancy and predecoded signals |
| JP2888034B2 (ja) * | 1991-06-27 | 1999-05-10 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2689768B2 (ja) * | 1991-07-08 | 1997-12-10 | 日本電気株式会社 | 半導体集積回路装置 |
-
1992
- 1992-08-24 KR KR1019920015195A patent/KR960009996B1/ko not_active IP Right Cessation
-
1993
- 1993-08-18 DE DE4327814A patent/DE4327814C2/de not_active Expired - Lifetime
- 1993-08-19 JP JP22500593A patent/JP3364285B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-05 US US08/349,473 patent/US5500822A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3364285B2 (ja) | 2003-01-08 |
| US5500822A (en) | 1996-03-19 |
| DE4327814C2 (de) | 1996-04-11 |
| KR960009996B1 (ko) | 1996-07-25 |
| DE4327814A1 (de) | 1994-03-03 |
| KR940004811A (ko) | 1994-03-16 |
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