JP2003036691A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 第一の半導体チップにヒューズを設け、書き
換え可能なメモリである第二の半導体チップにヒューズ
を設けず、それらチップをパッケージ内で接続したマル
チチップ型半導体装置の歩留まりを向上し、検査コスト
を低減する。 【解決手段】 第二の半導体チップ２は、不良ビットと
置換する冗長セルを有し、第一の半導体チップと接続す
ることなく、不良ビットを冗長セルと置換した冗長救済
後の状態を実現するために、外部入力パッドＰＤ２Ｄか
ら入力される不良ビットを救済するための冗長救済解を
格納する救済状態決定回路２３と、外部入力パッドＰＤ
２Ｂから入力される信号により、外部入力パッドＰＤ２
Ｄから救済状態決定回路への入力を制御するコマンドデ
コード回路２５とを有する。
換え可能なメモリである第二の半導体チップにヒューズ
を設けず、それらチップをパッケージ内で接続したマル
チチップ型半導体装置の歩留まりを向上し、検査コスト
を低減する。 【解決手段】 第二の半導体チップ２は、不良ビットと
置換する冗長セルを有し、第一の半導体チップと接続す
ることなく、不良ビットを冗長セルと置換した冗長救済
後の状態を実現するために、外部入力パッドＰＤ２Ｄか
ら入力される不良ビットを救済するための冗長救済解を
格納する救済状態決定回路２３と、外部入力パッドＰＤ
２Ｂから入力される信号により、外部入力パッドＰＤ２
Ｄから救済状態決定回路への入力を制御するコマンドデ
コード回路２５とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ等の機能を
有する半導体チップと書き換え可能なメモリである半導
体チップとをパッケージ内部で接続したマルチチップ型
の半導体装置に関する。
有する半導体チップと書き換え可能なメモリである半導
体チップとをパッケージ内部で接続したマルチチップ型
の半導体装置に関する。
【０００２】
【従来の技術】図１４は、従来のマルチチップ型半導体
装置の構造例を示す模式図である。図１４において、こ
の半導体装置は、ＣＯＣ（Chip-on-Chip）構造を有し、
ＣＰＵなどの機能を有する第一の半導体チップ１と、書
き換え可能なメモリである第二の半導体チップ２とが、
各々のチップ上に設けられた内部接続用パッドＰＤ１、
ＰＤ２により貼り合わされ、第一の半導体チップ１の外
部接続用パッドＰＤ１１が外部接続端子ＰＤにボンディ
ングワイヤーにより接続され、各チップが集積回路パッ
ケージ３により封止される。
装置の構造例を示す模式図である。図１４において、こ
の半導体装置は、ＣＯＣ（Chip-on-Chip）構造を有し、
ＣＰＵなどの機能を有する第一の半導体チップ１と、書
き換え可能なメモリである第二の半導体チップ２とが、
各々のチップ上に設けられた内部接続用パッドＰＤ１、
ＰＤ２により貼り合わされ、第一の半導体チップ１の外
部接続用パッドＰＤ１１が外部接続端子ＰＤにボンディ
ングワイヤーにより接続され、各チップが集積回路パッ
ケージ３により封止される。
【０００３】第二の半導体チップ２は、発生した不良ビ
ットを冗長救済用セルと置換するために、不良ビットを
救済するための冗長救済解を保持するヒューズ１１を備
える。二つの半導体チップ１、２は各々単独で検査が行
われ、それぞれの検査に合格したチップのみが貼り合わ
せの対象となる。特に、書き換え可能なメモリである第
二の半導体チップ２については、ウエハー上での冗長救
済前のプローブ検査（以下、Ｐ１検査と略称する）後、
冗長救済の必要があると判断されたチップに対してヒュ
ーズ１１の切断を行い、その後、冗長救済後のプローブ
検査（以下、Ｐ２検査と略称する）を行い、それに合格
したチップのみが貼り合わせの対象となる。
ットを冗長救済用セルと置換するために、不良ビットを
救済するための冗長救済解を保持するヒューズ１１を備
える。二つの半導体チップ１、２は各々単独で検査が行
われ、それぞれの検査に合格したチップのみが貼り合わ
せの対象となる。特に、書き換え可能なメモリである第
二の半導体チップ２については、ウエハー上での冗長救
済前のプローブ検査（以下、Ｐ１検査と略称する）後、
冗長救済の必要があると判断されたチップに対してヒュ
ーズ１１の切断を行い、その後、冗長救済後のプローブ
検査（以下、Ｐ２検査と略称する）を行い、それに合格
したチップのみが貼り合わせの対象となる。
【０００４】
【発明が解決しようとする課題】上記のような、二つの
半導体チップの表面上にパッドを配置し、それらを貼り
合わせ、それらの接続を行うＣＯＣ構造では、２つのチ
ップ間の入出力信号数が増大すると、本来のチップ面積
に対して配置されるパッド面積の方が大きくなり、パッ
ド面積によりチップ面積が決定されてしまう恐れがあ
る。
半導体チップの表面上にパッドを配置し、それらを貼り
合わせ、それらの接続を行うＣＯＣ構造では、２つのチ
ップ間の入出力信号数が増大すると、本来のチップ面積
に対して配置されるパッド面積の方が大きくなり、パッ
ド面積によりチップ面積が決定されてしまう恐れがあ
る。
【０００５】また、ＤＲＡＭなどのメモリチップは元々
プロセスコストが高いため、コスト削減のためには小チ
ップ化が必要である。このため、書き換え可能なメモリ
である第二の半導体チップ２が備えるヒューズ１１を面
積の大きい第一の半導体チップ１に配置することが考え
られる。しかし、その場合、第二の半導体チップ２は単
独でヒューズ切断後の状態を実現することができず、貼
り合せ後に、第二の半導体チップ２に対してＰ２検査を
実施せざるを得ない。その結果、第二の半導体チップ２
が貼り合わせ後の検査で不良である場合、貼り合わせた
チップ全体が不良となる問題を有していた。
プロセスコストが高いため、コスト削減のためには小チ
ップ化が必要である。このため、書き換え可能なメモリ
である第二の半導体チップ２が備えるヒューズ１１を面
積の大きい第一の半導体チップ１に配置することが考え
られる。しかし、その場合、第二の半導体チップ２は単
独でヒューズ切断後の状態を実現することができず、貼
り合せ後に、第二の半導体チップ２に対してＰ２検査を
実施せざるを得ない。その結果、第二の半導体チップ２
が貼り合わせ後の検査で不良である場合、貼り合わせた
チップ全体が不良となる問題を有していた。
【０００６】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、書き換え可能なメモリチップ
側にヒューズを設けることなく、メモリチップの冗長救
済後の状態を実現し、チップの貼り合わせ前にＰ２検査
を実施することで、歩留まりの向上と検査コストの低減
を図ったマルチチップ型の半導体装置を提供することに
ある。
ものであり、その目的は、書き換え可能なメモリチップ
側にヒューズを設けることなく、メモリチップの冗長救
済後の状態を実現し、チップの貼り合わせ前にＰ２検査
を実施することで、歩留まりの向上と検査コストの低減
を図ったマルチチップ型の半導体装置を提供することに
ある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、第一の半導体チップ
と、書き換え可能なメモリである第二の半導体チップと
がパッケージ内部で接続されるマルチチップ型の半導体
装置であって、第一の半導体チップは、第二の半導体チ
ップの不良ビットを救済するための冗長救済解を保持す
る冗長救済用ヒューズを備え、第二の半導体チップは、
不良ビットと置換する冗長セルを有し、第一の半導体チ
ップと接続することなく、不良ビットを冗長セルと置換
した冗長救済後の状態を実現する機能を有することを特
徴とする。
め、本発明に係る半導体装置は、第一の半導体チップ
と、書き換え可能なメモリである第二の半導体チップと
がパッケージ内部で接続されるマルチチップ型の半導体
装置であって、第一の半導体チップは、第二の半導体チ
ップの不良ビットを救済するための冗長救済解を保持す
る冗長救済用ヒューズを備え、第二の半導体チップは、
不良ビットと置換する冗長セルを有し、第一の半導体チ
ップと接続することなく、不良ビットを冗長セルと置換
した冗長救済後の状態を実現する機能を有することを特
徴とする。
【０００８】この構成によれば、書き換え可能なメモリ
である第二の半導体チップは、ヒューズを備えることな
くヒューズ切断後の状態を実現することができるので、
第二の半導体チップに対してＰ１検査後即座にＰ２検査
を実施することが可能になる。これにより、第一の半導
体チップと第二の半導体チップを貼り合わせた後で、第
二の半導体チップが正常に冗長救済が行われているか否
かを検査する必要がないため、結果として貼り合わせチ
ップ全体の歩留まりが向上し、検査コストが低減され
る。
である第二の半導体チップは、ヒューズを備えることな
くヒューズ切断後の状態を実現することができるので、
第二の半導体チップに対してＰ１検査後即座にＰ２検査
を実施することが可能になる。これにより、第一の半導
体チップと第二の半導体チップを貼り合わせた後で、第
二の半導体チップが正常に冗長救済が行われているか否
かを検査する必要がないため、結果として貼り合わせチ
ップ全体の歩留まりが向上し、検査コストが低減され
る。
【０００９】本発明に係る半導体装置において、第二の
半導体チップは、第一の外部入力端子（冗長救済解入力
パッド：ＰＤ２Ｄ）と、第一の外部入力端子から入力さ
れる不良ビットを救済するための冗長救済解を格納する
救済状態決定回路とを備えることが好ましい。
半導体チップは、第一の外部入力端子（冗長救済解入力
パッド：ＰＤ２Ｄ）と、第一の外部入力端子から入力さ
れる不良ビットを救済するための冗長救済解を格納する
救済状態決定回路とを備えることが好ましい。
【００１０】この構成によれば、外部から一度冗長救済
解を入力し、救済状態決定回路が冗長救済解を保持すれ
ば、以後は、冗長救済解を入力し続けることなく、冗長
救済後の状態を実現することができる。
解を入力し、救済状態決定回路が冗長救済解を保持すれ
ば、以後は、冗長救済解を入力し続けることなく、冗長
救済後の状態を実現することができる。
【００１１】また、本発明に係る半導体装置において、
第二の半導体チップは、第二の外部入力端子（コマンド
信号入力パッド：ＰＤ２Ｂ）と、第二の外部入力端子か
ら入力される信号（コマンド信号）により、第一の外部
入力端子から救済状態決定回路への入力を制御する制御
回路（コマンドデコード回路）とを備えたことが好まし
い。
第二の半導体チップは、第二の外部入力端子（コマンド
信号入力パッド：ＰＤ２Ｂ）と、第二の外部入力端子か
ら入力される信号（コマンド信号）により、第一の外部
入力端子から救済状態決定回路への入力を制御する制御
回路（コマンドデコード回路）とを備えたことが好まし
い。
【００１２】この構成によれば、冗長救済解の入力の制
御に必要となる入力端子数を削減することができ、ま
た、冗長救済解が完全に確定されてから、冗長救済後の
状態をとることができる。
御に必要となる入力端子数を削減することができ、ま
た、冗長救済解が完全に確定されてから、冗長救済後の
状態をとることができる。
【００１３】また、第二の半導体チップの救済状態決定
回路は、第二の半導体チップが有する第三の外部入力端
子（冗長救済実行パッド：ＰＤ２Ｅ）からの入力信号
（ＲＳＴ信号）により、保持する冗長救済解を第二の半
導体チップ内部のメモリセル選択回路に出力する出力回
路を有することが好ましい。
回路は、第二の半導体チップが有する第三の外部入力端
子（冗長救済実行パッド：ＰＤ２Ｅ）からの入力信号
（ＲＳＴ信号）により、保持する冗長救済解を第二の半
導体チップ内部のメモリセル選択回路に出力する出力回
路を有することが好ましい。
【００１４】この構成によれば、第二の半導体チップ
は、第三の外部入力端子からの入力信号に基づく制御に
より、冗長救済前と冗長救済後の状態を実現することが
でき、冗長救済に伴う回路動作の不具合を容易に発見す
ることができる。
は、第三の外部入力端子からの入力信号に基づく制御に
より、冗長救済前と冗長救済後の状態を実現することが
でき、冗長救済に伴う回路動作の不具合を容易に発見す
ることができる。
【００１５】また、第二の半導体チップの救済状態決定
回路は、第一のシフトレジスタを有し、制御回路（コマ
ンドデコード回路）の出力信号に同期して、第一の外部
入力端子（冗長救済解入力パッド：ＰＤ２Ｄ）から入力
されるシリアルデータを格納することが好ましい。
回路は、第一のシフトレジスタを有し、制御回路（コマ
ンドデコード回路）の出力信号に同期して、第一の外部
入力端子（冗長救済解入力パッド：ＰＤ２Ｄ）から入力
されるシリアルデータを格納することが好ましい。
【００１６】この構成によれば、冗長救済解を入力する
ための入力端子数を大幅に削減することができる。
ための入力端子数を大幅に削減することができる。
【００１７】また、第二の半導体チップの救済状態決定
回路は、複数のレジスタ回路から構成され、第二の外部
入力端子（コマンド信号入力パッド：ＰＤ２Ｂ）からの
入力信号を受けて、制御回路（コマンドデコード回路）
が出力する信号により、複数のレジスタ回路が保持する
値を変更することが好ましい。
回路は、複数のレジスタ回路から構成され、第二の外部
入力端子（コマンド信号入力パッド：ＰＤ２Ｂ）からの
入力信号を受けて、制御回路（コマンドデコード回路）
が出力する信号により、複数のレジスタ回路が保持する
値を変更することが好ましい。
【００１８】この構成によれば、冗長救済用に設けられ
た予備のセルを容易に検査することができ、また、その
検査において、実際の救済状態と完全に同一である状態
を実現することができる。
た予備のセルを容易に検査することができ、また、その
検査において、実際の救済状態と完全に同一である状態
を実現することができる。
【００１９】本発明に係る半導体装置において、第二の
半導体チップは、内部発生電圧を変更するための検知レ
ベル変更回路を有する内部電圧発生回路と、第四の外部
入力端子（検知レベル変更信号入力パッド：ＰＤ２Ｆ）
と、制御回路（コマンドデコード回路）の出力信号に同
期して、第四の外部入力端子からの入力信号により、検
知レベル変更回路を活性化するか否かを決定する検知レ
ベル決定回路とを備えることが好ましい。
半導体チップは、内部発生電圧を変更するための検知レ
ベル変更回路を有する内部電圧発生回路と、第四の外部
入力端子（検知レベル変更信号入力パッド：ＰＤ２Ｆ）
と、制御回路（コマンドデコード回路）の出力信号に同
期して、第四の外部入力端子からの入力信号により、検
知レベル変更回路を活性化するか否かを決定する検知レ
ベル決定回路とを備えることが好ましい。
【００２０】この構成によれば、ヒューズの切断、マス
ク変更による配線層の変更などの物理的状態を変化させ
ることなく、内部電圧発生回路の検知レベルを変更し、
第二の半導体チップの動作を変更することができる。
ク変更による配線層の変更などの物理的状態を変化させ
ることなく、内部電圧発生回路の検知レベルを変更し、
第二の半導体チップの動作を変更することができる。
【００２１】この場合、検知レベル決定回路は、内部電
圧発生回路が検知レベル変更回路を使用することにより
発生可能となる各発生電圧に対応した第二のレジスタ回
路と、第二のレジスタ回路の入力信号、出力信号の経路
を、第四の外部入力端子（検知レベル変更信号入力パッ
ド：ＰＤ２Ｆ）からの入力信号により変更する経路変更
回路とを有することが好ましい。
圧発生回路が検知レベル変更回路を使用することにより
発生可能となる各発生電圧に対応した第二のレジスタ回
路と、第二のレジスタ回路の入力信号、出力信号の経路
を、第四の外部入力端子（検知レベル変更信号入力パッ
ド：ＰＤ２Ｆ）からの入力信号により変更する経路変更
回路とを有することが好ましい。
【００２２】この構成によれば、最初の検知レベルから
のシフト分だけの入力信号により検知レベルを変更でき
るので、変更前の状態を引き継いだ形での検査および変
更が可能である。
のシフト分だけの入力信号により検知レベルを変更でき
るので、変更前の状態を引き継いだ形での検査および変
更が可能である。
【００２３】本発明に係る半導体装置において、第二の
半導体チップは、タイミング調整のためのタイミング変
更回路を有する内部タイミング信号発生回路と、第五の
外部入力端子（タイミング変更信号入力パッド：ＰＤ２
Ｇ）と、制御回路（コマンドデコード回路）の出力信号
に同期して、第五の外部入力端子からの入力信号によ
り、タイミング変更回路を活性化するか否かを決定する
内部タイミング決定回路とを備えることが好ましい。
半導体チップは、タイミング調整のためのタイミング変
更回路を有する内部タイミング信号発生回路と、第五の
外部入力端子（タイミング変更信号入力パッド：ＰＤ２
Ｇ）と、制御回路（コマンドデコード回路）の出力信号
に同期して、第五の外部入力端子からの入力信号によ
り、タイミング変更回路を活性化するか否かを決定する
内部タイミング決定回路とを備えることが好ましい。
【００２４】この構成によれば、ウエーハごとあるいは
チップごとに内部タイミング信号を容易に調整すること
ができる。
チップごとに内部タイミング信号を容易に調整すること
ができる。
【００２５】本発明に係る半導体装置において、第二の
半導体チップは、内部発生電圧を変更するための検知レ
ベル変更回路を有する内部電圧発生回路と、第四の外部
入力端子（検知レベル変更信号入力パッド：ＰＤ２Ｆ）
と、制御回路（コマンドデコード回路）の出力信号に同
期して、第四の外部入力端子からの入力信号により、検
知レベル変更回路を活性化するか否かを決定する検知レ
ベル決定回路と、タイミング調整のためのタイミング変
更回路を有する内部タイミング信号発生回路と、第五の
外部入力端子（タイミング変更信号入力パッド：ＰＤ２
Ｇ）と、制御回路の出力信号に同期して、第五の外部入
力端子からの入力信号により、タイミング変更回路を活
性化するか否かを決定する内部タイミング決定回路と、
第一のセレクタ回路とを備え、第一のセレクタ回路は、
制御回路の出力信号に応じて、外部アドレス入力端子か
ら入力された信号を、救済状態決定回路、検知レベル決
定回路、内部タイミング決定回路に選択的に出力する機
能を有することが好ましい。
半導体チップは、内部発生電圧を変更するための検知レ
ベル変更回路を有する内部電圧発生回路と、第四の外部
入力端子（検知レベル変更信号入力パッド：ＰＤ２Ｆ）
と、制御回路（コマンドデコード回路）の出力信号に同
期して、第四の外部入力端子からの入力信号により、検
知レベル変更回路を活性化するか否かを決定する検知レ
ベル決定回路と、タイミング調整のためのタイミング変
更回路を有する内部タイミング信号発生回路と、第五の
外部入力端子（タイミング変更信号入力パッド：ＰＤ２
Ｇ）と、制御回路の出力信号に同期して、第五の外部入
力端子からの入力信号により、タイミング変更回路を活
性化するか否かを決定する内部タイミング決定回路と、
第一のセレクタ回路とを備え、第一のセレクタ回路は、
制御回路の出力信号に応じて、外部アドレス入力端子か
ら入力された信号を、救済状態決定回路、検知レベル決
定回路、内部タイミング決定回路に選択的に出力する機
能を有することが好ましい。
【００２６】この構成によれば、外部入力端子数を増加
することなく、冗長救済解の入力、内部発生電圧の検知
レベルの変更、あるいは内部タイミングの変更のための
信号入力が可能になる。
することなく、冗長救済解の入力、内部発生電圧の検知
レベルの変更、あるいは内部タイミングの変更のための
信号入力が可能になる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２８】（実施の形態１）図１は、本発明の実施の
形態1に係るマルチチップ型の半導体装置の構造例を示
す模式図である。図１において、１はＣＰＵなどの機能
を有する第一の半導体チップ、２は書き換え可能なメモ
リである第二の半導体チップ、３は集積回路パッケージ
である。このマルチチップ型半導体装置は、親チップで
ある第一の半導体チップ１の表面上に、子チップである
第二の半導体チップ２を貼り合わせたＣＯＣ構造を有す
る。第一の半導体チップ１は、第二の半導体チップ２の
不良ビットを救済するための冗長救済解を保持する冗長
救済用のヒューズ１１を備える。第一の半導体チップ１
と第二の半導体チップ２とは、内部接続用パッドＰＤ
１、ＰＤ２を介して接続されている。集積回路パッケー
ジ３の外部接続端子ＰＤと第一の半導体チップの外部接
続用パッドＰＤ１１がボンディングワイヤーにより接続
され、第一の半導体チップ１と外部との信号の授受が行
われる。
形態1に係るマルチチップ型の半導体装置の構造例を示
す模式図である。図１において、１はＣＰＵなどの機能
を有する第一の半導体チップ、２は書き換え可能なメモ
リである第二の半導体チップ、３は集積回路パッケージ
である。このマルチチップ型半導体装置は、親チップで
ある第一の半導体チップ１の表面上に、子チップである
第二の半導体チップ２を貼り合わせたＣＯＣ構造を有す
る。第一の半導体チップ１は、第二の半導体チップ２の
不良ビットを救済するための冗長救済解を保持する冗長
救済用のヒューズ１１を備える。第一の半導体チップ１
と第二の半導体チップ２とは、内部接続用パッドＰＤ
１、ＰＤ２を介して接続されている。集積回路パッケー
ジ３の外部接続端子ＰＤと第一の半導体チップの外部接
続用パッドＰＤ１１がボンディングワイヤーにより接続
され、第一の半導体チップ１と外部との信号の授受が行
われる。
【００２９】図２は、第二の半導体チップ２の内部構成
を示す回路ブロック図である。図２において、内部接続
用パッドＰＤ２（図１）は、アドレス信号入力パッドＰ
Ｄ２Ａと、コマンド信号入力パッドＰＤ２Ｂと、データ
入出力パッドＰＤ２Ｃと、冗長救済用の救済情報を入力
するためのシリアルデータ入力パッドＰＤ２Ｄと、冗長
救済の実行を指示する信号ＲＳＴの入力パッドＰＤ２Ｅ
とから構成される。
を示す回路ブロック図である。図２において、内部接続
用パッドＰＤ２（図１）は、アドレス信号入力パッドＰ
Ｄ２Ａと、コマンド信号入力パッドＰＤ２Ｂと、データ
入出力パッドＰＤ２Ｃと、冗長救済用の救済情報を入力
するためのシリアルデータ入力パッドＰＤ２Ｄと、冗長
救済の実行を指示する信号ＲＳＴの入力パッドＰＤ２Ｅ
とから構成される。
【００３０】通常、ＣＯＣ構造を有するために、半導体
装置上に配置されるパッドは狭ピッチであり、それを用
いてプローブ検査を行うのは極めて困難である。そこ
で、ウエーハ検査時には、別途ウーエハ上に設けられ、
内部接続用パッドＰＤ２と同一の電位にある検査用パッ
ドＰＴ２が使用される。
装置上に配置されるパッドは狭ピッチであり、それを用
いてプローブ検査を行うのは極めて困難である。そこ
で、ウエーハ検査時には、別途ウーエハ上に設けられ、
内部接続用パッドＰＤ２と同一の電位にある検査用パッ
ドＰＴ２が使用される。
【００３１】２１はアドレスバッファ回路で、２２はア
ドレスプリデコード回路である。アドレスバッファ回路
２１から出力された信号ＡＤＤは、アドレスプリデコー
ド回路２２に入力され、アドレスプリデコード回路２２
は、ロウ方向のプリデコード信号ＰＸとカラム方向のプ
リデコード信号ＰＹを出力する。
ドレスプリデコード回路である。アドレスバッファ回路
２１から出力された信号ＡＤＤは、アドレスプリデコー
ド回路２２に入力され、アドレスプリデコード回路２２
は、ロウ方向のプリデコード信号ＰＸとカラム方向のプ
リデコード信号ＰＹを出力する。
【００３２】２３は、冗長救済のため、第一の半導体チ
ップ１からのヒューズ信号、あるいは冗長救済前のプロ
ーブ検査後、入力パッドＰＴ２Ｄから入力された冗長救
済解を格納し、パッドＰＴ２Ｅからの入力信号ＲＳＴに
応じて、特定セルを冗長セルに置換することを指示する
信号ＲＸ、ＲＹを出力する救済状態決定回路である。２
５はコマンドデコード回路であり、コマンドデコード回
路２５は、コマンド信号入力パッドＰＴ２Ｂから入力さ
れる、通常動作では使用しないコマンド信号の組み合わ
せによりヒューズ信号入力モードに入り、救済状態決定
回路２３に、ヒューズ信号入力モードであることを示す
信号ＳＦを出力する。
ップ１からのヒューズ信号、あるいは冗長救済前のプロ
ーブ検査後、入力パッドＰＴ２Ｄから入力された冗長救
済解を格納し、パッドＰＴ２Ｅからの入力信号ＲＳＴに
応じて、特定セルを冗長セルに置換することを指示する
信号ＲＸ、ＲＹを出力する救済状態決定回路である。２
５はコマンドデコード回路であり、コマンドデコード回
路２５は、コマンド信号入力パッドＰＴ２Ｂから入力さ
れる、通常動作では使用しないコマンド信号の組み合わ
せによりヒューズ信号入力モードに入り、救済状態決定
回路２３に、ヒューズ信号入力モードであることを示す
信号ＳＦを出力する。
【００３３】２６はワードドライバ回路、２７はカラム
スイッチ回路であり、それぞれプリデコード信号ＰＸ、
ＰＹに基づいて特定アドレスを選択する。ワードドライ
バ回路２６およびカラムスイッチ回路２７は、冗長救済
時に、救済状態決定回路２３からの救済信号ＲＸ、ＲＹ
に応じて、不良アドレスから冗長救済用セルを選択する
ようアドレスを変更する機能を有する。２８はメモリセ
ルである。
スイッチ回路であり、それぞれプリデコード信号ＰＸ、
ＰＹに基づいて特定アドレスを選択する。ワードドライ
バ回路２６およびカラムスイッチ回路２７は、冗長救済
時に、救済状態決定回路２３からの救済信号ＲＸ、ＲＹ
に応じて、不良アドレスから冗長救済用セルを選択する
ようアドレスを変更する機能を有する。２８はメモリセ
ルである。
【００３４】第二の半導体チップ２のプローブ検査は、
外部より検査用パッドＰＴ２に対して、テスト用アドレ
ス信号、コマンド信号およびデータの入出力を行うこと
により、実行される。Ｐ１検査の結果、第二の半導体チ
ップ２に冗長救済が必要であると判定された場合、第二
の半導体チップ２を冗長救済状態にするため、コマンド
信号入力パッドＰＴ２Ｂにコマンド信号を入力して、第
二の半導体チップ２をヒューズ信号入力モードにすると
ともに、シリアルデータ入力パッドＰＴ２Ｄに、ロウ方
向の冗長救済信号ＲＥＤＲとカラム方向の冗長救済信号
ＲＥＤＣをシリアルデータ（ヒューズ切断状態が論理
「Ｌ」レベル、ヒューズ未切断状態が論理「Ｈ」レベ
ル）として入力する。
外部より検査用パッドＰＴ２に対して、テスト用アドレ
ス信号、コマンド信号およびデータの入出力を行うこと
により、実行される。Ｐ１検査の結果、第二の半導体チ
ップ２に冗長救済が必要であると判定された場合、第二
の半導体チップ２を冗長救済状態にするため、コマンド
信号入力パッドＰＴ２Ｂにコマンド信号を入力して、第
二の半導体チップ２をヒューズ信号入力モードにすると
ともに、シリアルデータ入力パッドＰＴ２Ｄに、ロウ方
向の冗長救済信号ＲＥＤＲとカラム方向の冗長救済信号
ＲＥＤＣをシリアルデータ（ヒューズ切断状態が論理
「Ｌ」レベル、ヒューズ未切断状態が論理「Ｈ」レベ
ル）として入力する。
【００３５】図３は、図２の救済状態決定回路２３の内
部構成を示す回路図である。図３において、各ヒューズ
信号決定回路２４ａ、２４ｂ、２４ｃは、たとえばＤ型
フリップフロップのような１つのレジスタ２４１と、レ
ジスタ２４１の出力信号をラッチし、ワードドライバ回
路２６に救済信号ＲＸとして、またカラムスイッチ回路
２７に救済信号ＲＹとして出力する出力回路２４２とか
らなる。図４は、レジスタ２４１の内部構成を示す回路
図、図５は、出力回路２４２の内部構成を示す回路図で
ある。
部構成を示す回路図である。図３において、各ヒューズ
信号決定回路２４ａ、２４ｂ、２４ｃは、たとえばＤ型
フリップフロップのような１つのレジスタ２４１と、レ
ジスタ２４１の出力信号をラッチし、ワードドライバ回
路２６に救済信号ＲＸとして、またカラムスイッチ回路
２７に救済信号ＲＹとして出力する出力回路２４２とか
らなる。図４は、レジスタ２４１の内部構成を示す回路
図、図５は、出力回路２４２の内部構成を示す回路図で
ある。
【００３６】レジスタ２４１は、入力端子として、レジ
スタの保持値を論理「Ｈ」レベルにするＳ（セット）端
子と論理「Ｌ」レベルにするＲ（リセット）端子を有
し、Ｓ端子には信号ＰＯＲが入力されているため、電源
投入時には必ず内部の保持値は論理「Ｈ」レベルとされ
る。また、一部のヒューズ信号決定回路、たとえば図３
でヒューズ信号決定回路２４ｂのＲ端子にのみ信号ＦＲ
ＳＴが入力され、その他のヒューズ信号決定回路２４
ａ、２４ｂのＲ端子には接地電位ＶＳＳが入力されてい
る。
スタの保持値を論理「Ｈ」レベルにするＳ（セット）端
子と論理「Ｌ」レベルにするＲ（リセット）端子を有
し、Ｓ端子には信号ＰＯＲが入力されているため、電源
投入時には必ず内部の保持値は論理「Ｈ」レベルとされ
る。また、一部のヒューズ信号決定回路、たとえば図３
でヒューズ信号決定回路２４ｂのＲ端子にのみ信号ＦＲ
ＳＴが入力され、その他のヒューズ信号決定回路２４
ａ、２４ｂのＲ端子には接地電位ＶＳＳが入力されてい
る。
【００３７】また、各ヒューズ信号決定回路２４ａ、２
４ｂ、２４ｃは、前段のレジスタ２４１の出力信号ＯＵ
Ｔが次段のレジスタ２４１の入力信号ＩＮになるよう直
列に接続され、第二の半導体チップ２がヒューズ信号入
力モードに入ると、前段のヒューズ信号決定回路のレジ
スタ２４１は、ＣＬＫ信号に同期して、次段のヒューズ
信号決定回路のレジスタ２４１にデータをシフトする。
４ｂ、２４ｃは、前段のレジスタ２４１の出力信号ＯＵ
Ｔが次段のレジスタ２４１の入力信号ＩＮになるよう直
列に接続され、第二の半導体チップ２がヒューズ信号入
力モードに入ると、前段のヒューズ信号決定回路のレジ
スタ２４１は、ＣＬＫ信号に同期して、次段のヒューズ
信号決定回路のレジスタ２４１にデータをシフトする。
【００３８】次に、第二の半導体チップ２のＰ１検査後
の動作について説明する。
の動作について説明する。
【００３９】シリアルデータ入力パッドＰＴ２Ｄに、シ
リアルデータとして、ロウ方向の冗長救済信号ＲＥＤＲ
とカラム方向の冗長救済信号ＲＥＤＣが入力された後、
救済信号入力モードが解除され、パッドＰＴ２Ｅから論
理「Ｌ」レベルのＲＳＴ信号が入力されると、レジスタ
２４１（図３）に格納された救済情報が、ロウ方向の救
済情報ＲＸおよびカラム方向の救済情報ＲＹとして、そ
れぞれワードドライバ回路２６およびカラムスイッチ回
路２７に入力される。このため、ヒューズ１１を切断す
ることなく、外部信号の制御により、冗長救済状態が実
現される。
リアルデータとして、ロウ方向の冗長救済信号ＲＥＤＲ
とカラム方向の冗長救済信号ＲＥＤＣが入力された後、
救済信号入力モードが解除され、パッドＰＴ２Ｅから論
理「Ｌ」レベルのＲＳＴ信号が入力されると、レジスタ
２４１（図３）に格納された救済情報が、ロウ方向の救
済情報ＲＸおよびカラム方向の救済情報ＲＹとして、そ
れぞれワードドライバ回路２６およびカラムスイッチ回
路２７に入力される。このため、ヒューズ１１を切断す
ることなく、外部信号の制御により、冗長救済状態が実
現される。
【００４０】この後、外部より検査用パッドＰＴ２に対
して、テスト用アドレス、コマンド信号およびデータの
入出力を実行することにより、冗長救済後の形態での検
査を実行することが可能となる。
して、テスト用アドレス、コマンド信号およびデータの
入出力を実行することにより、冗長救済後の形態での検
査を実行することが可能となる。
【００４１】さらに、一部のレジスタ２４１（図３で
は、ヒューズ信号決定回路２４ｂのレジスタ２４１）
は、コマンドデコード回路２５によって、コマンド入力
パッドＰＴ２Ｂから入力される、通常動作時には使用し
ないコマンド信号の組み合わせに基づき生成されるＦＲ
ＳＴ信号を受け、内部保持値がリセットされ、ヒューズ
切断状態を示す。このため、一部のレジスタ２４１を適
当に配置することで、ＦＲＳＴ信号により、一部のレジ
スタ２４１がただ１つの冗長救済解のみを保持している
状態を実現することが可能になる。また、レジスタ２４
１は、コマンドデコード回路２５によって、コマンド入
力パッドＰＴ２Ｅから入力される、通常動作時には使用
しないコマンド信号の組み合わせに基づき生成される信
号ＦＳＴを受け、内部保持値がセットされるため、複数
の冗長救済先のセルの検査が即座に可能になる。
は、ヒューズ信号決定回路２４ｂのレジスタ２４１）
は、コマンドデコード回路２５によって、コマンド入力
パッドＰＴ２Ｂから入力される、通常動作時には使用し
ないコマンド信号の組み合わせに基づき生成されるＦＲ
ＳＴ信号を受け、内部保持値がリセットされ、ヒューズ
切断状態を示す。このため、一部のレジスタ２４１を適
当に配置することで、ＦＲＳＴ信号により、一部のレジ
スタ２４１がただ１つの冗長救済解のみを保持している
状態を実現することが可能になる。また、レジスタ２４
１は、コマンドデコード回路２５によって、コマンド入
力パッドＰＴ２Ｅから入力される、通常動作時には使用
しないコマンド信号の組み合わせに基づき生成される信
号ＦＳＴを受け、内部保持値がセットされるため、複数
の冗長救済先のセルの検査が即座に可能になる。
【００４２】この結果、Ｐ１検査時に擬似的に冗長救済
状態を実現し、実際の冗長救済状態と同じ条件で冗長救
済先のセルを検査することが可能となる。また、必要に
応じて、ＲＳＴ信号を論理「Ｈ」レベルにすることで、
冗長救済前の状態を実現でき、冗長救済に伴う不具合を
容易に確認することができる。
状態を実現し、実際の冗長救済状態と同じ条件で冗長救
済先のセルを検査することが可能となる。また、必要に
応じて、ＲＳＴ信号を論理「Ｈ」レベルにすることで、
冗長救済前の状態を実現でき、冗長救済に伴う不具合を
容易に確認することができる。
【００４３】このように、本実施の形態によれば、実際
にヒューズ１１を切断することなく、冗長救済後の状態
を実現して検査を行うことが可能となり、検査コストの
削減を図ることができる。なお、第二の半導体チップ２
において、ＲＳＴ信号が入力されるパッドＰＤ２Ｅが、
チップ貼り合わせ後に必要でない場合、ウエーハ上にの
みパッドＰＴ２Ｅを配置し、第二の半導体チップ２にパ
ッドＰＤ２Ｅを配置しない構成でもかまわない。その場
合、貼り合わせ時に冗長救済の状態とするために、図６
に示すような構成とすることが好ましい。
にヒューズ１１を切断することなく、冗長救済後の状態
を実現して検査を行うことが可能となり、検査コストの
削減を図ることができる。なお、第二の半導体チップ２
において、ＲＳＴ信号が入力されるパッドＰＤ２Ｅが、
チップ貼り合わせ後に必要でない場合、ウエーハ上にの
みパッドＰＴ２Ｅを配置し、第二の半導体チップ２にパ
ッドＰＤ２Ｅを配置しない構成でもかまわない。その場
合、貼り合わせ時に冗長救済の状態とするために、図６
に示すような構成とすることが好ましい。
【００４４】また、救済状態決定回路２３がシフトレジ
スタ２４１で構成されることで、ただ一つの外部入力パ
ッドからの入力により、冗長救済解をシフトレジスタ２
４１に格納することができる。
スタ２４１で構成されることで、ただ一つの外部入力パ
ッドからの入力により、冗長救済解をシフトレジスタ２
４１に格納することができる。
【００４５】また、外部からの制御信号ＲＳＴにより、
容易に冗長救済前後の状態を実現することが可能であ
り、例えば、冗長救済のために設けられた予備セルが、
救済対象の不良セルのアドレスとかけ離れた場所に存在
する場合、遅延によるタイミング不良や回路不具合など
に起因する冗長救済による不具合を容易に発見すること
ができる。
容易に冗長救済前後の状態を実現することが可能であ
り、例えば、冗長救済のために設けられた予備セルが、
救済対象の不良セルのアドレスとかけ離れた場所に存在
する場合、遅延によるタイミング不良や回路不具合など
に起因する冗長救済による不具合を容易に発見すること
ができる。
【００４６】なお、本実施の形態では、冗長救済解をシ
リアルデータとして入力したが、内部のデコード回路に
よりデコードした信号を各ヒューズ信号決定回路２４
ａ、２４ｂ、２４ｃに格納させてもかまわない。
リアルデータとして入力したが、内部のデコード回路に
よりデコードした信号を各ヒューズ信号決定回路２４
ａ、２４ｂ、２４ｃに格納させてもかまわない。
【００４７】（実施の形態２）図７は、本発明の実施の
形態２に係る半導体装置における第二の半導体チップ２
の構成例を示す回路ブロック図である。本実施の形態に
おいても実施の形態１の場合と同様に、半導体装置は、
集積回路パッケージ３内部で第一の半導体チップ１と第
二の半導体チップ２が貼り合わされたＣＯＣ構造を有す
る。なお、図７において、図２と同様の構成要素には同
じ符号を付して説明を省略する。また、図７には、説明
の便宜上、図２に示すワードドライバ回路２６、カラム
スイッチ回路２７、メモリセル２８は図示していない。
形態２に係る半導体装置における第二の半導体チップ２
の構成例を示す回路ブロック図である。本実施の形態に
おいても実施の形態１の場合と同様に、半導体装置は、
集積回路パッケージ３内部で第一の半導体チップ１と第
二の半導体チップ２が貼り合わされたＣＯＣ構造を有す
る。なお、図７において、図２と同様の構成要素には同
じ符号を付して説明を省略する。また、図７には、説明
の便宜上、図２に示すワードドライバ回路２６、カラム
スイッチ回路２７、メモリセル２８は図示していない。
【００４８】図７において、３０は内部電圧発生回路で
あり、３２は、内部電圧発生回路３０の発生電位を決定
する検知レベル決定回路である。４０は内部タイミング
信号発生回路であり、４２は内部タイミング信号発生回
路４０が発生する信号のタイミングあるいはパルス幅を
変更する内部タイミング決定回路である。
あり、３２は、内部電圧発生回路３０の発生電位を決定
する検知レベル決定回路である。４０は内部タイミング
信号発生回路であり、４２は内部タイミング信号発生回
路４０が発生する信号のタイミングあるいはパルス幅を
変更する内部タイミング決定回路である。
【００４９】コマンドデコード回路２５’は、外部から
入力される、通常動作では使用しないコマンド信号の組
み合わせにより、検知レベル変更モードに入り、検知レ
ベル切換信号ＳＶを検知レベル決定回路３２に出力す
る。また、コマンドデコード回路２４は、上記とは異な
る、通常動作では使用しないコマンド信号の組み合わせ
を入力することにより、内部タイミング変更モードに入
り、タイミング切換信号ＳＰをタイミング決定回路４２
に出力する。
入力される、通常動作では使用しないコマンド信号の組
み合わせにより、検知レベル変更モードに入り、検知レ
ベル切換信号ＳＶを検知レベル決定回路３２に出力す
る。また、コマンドデコード回路２４は、上記とは異な
る、通常動作では使用しないコマンド信号の組み合わせ
を入力することにより、内部タイミング変更モードに入
り、タイミング切換信号ＳＰをタイミング決定回路４２
に出力する。
【００５０】図８は、図７の内部電圧発生回路３０と検
知レベル決定回路３２の内部構成を示す回路ブロック図
である。図８において、内部電圧発生回路３０は、検知
レベル変更のための複数の検知レベル変更回路３１ａ、
３１ｂ、３１ｃを有する。各検知レベル変更回路３１
ａ、３１ｂ、３１ｃは、図９に示すような内部構成であ
り、入力信号ＩＮに基づいて、電圧レベルＬＶ１とＬＶ
２とがドレイン・ソース間に印加されるトランジスタ９
１による電圧レベルの変更を有効あるいは無効にする。
ここで、図９のＶＩＮは、電圧レベル変更のための、内
部電圧発生回路３０の内部信号もしくは電源電位ＶＤ
Ｄ、ＶＳＳなどであり、各検知レベル変更回路内部のト
ランジスタ９１は異なるゲート長を有し、その組み合わ
せにより、発生電圧レベルを変更することができる。
知レベル決定回路３２の内部構成を示す回路ブロック図
である。図８において、内部電圧発生回路３０は、検知
レベル変更のための複数の検知レベル変更回路３１ａ、
３１ｂ、３１ｃを有する。各検知レベル変更回路３１
ａ、３１ｂ、３１ｃは、図９に示すような内部構成であ
り、入力信号ＩＮに基づいて、電圧レベルＬＶ１とＬＶ
２とがドレイン・ソース間に印加されるトランジスタ９
１による電圧レベルの変更を有効あるいは無効にする。
ここで、図９のＶＩＮは、電圧レベル変更のための、内
部電圧発生回路３０の内部信号もしくは電源電位ＶＤ
Ｄ、ＶＳＳなどであり、各検知レベル変更回路内部のト
ランジスタ９１は異なるゲート長を有し、その組み合わ
せにより、発生電圧レベルを変更することができる。
【００５１】また、検知レベル決定回路３２は、レジス
タ回路３３ａ、３３ｂ、３３ｃと、ラッチ回路３４ａ、
３４ｂ、３４ｃと、レジスタ回路３３ａ、３３ｂ、３３
ｃへの入力信号およびそれらからの出力信号の経路を変
更する経路変更回路３５と、デコード回路３６とで構成
される。レジスタ回路３３ａ、３３ｂ、３３ｃは、前述
した図４のような内部構成をとる。レジスタ回路３３
ａ、３３ｂ、３３ｃのうちただ一つのレジスタ回路３３
ｂのＳ入力端子にのみＰＯＲ信号が入力されている。な
お、図１０は、経路変更回路３５を構成する各切換回路
３５１の内部構成を示す回路図である。
タ回路３３ａ、３３ｂ、３３ｃと、ラッチ回路３４ａ、
３４ｂ、３４ｃと、レジスタ回路３３ａ、３３ｂ、３３
ｃへの入力信号およびそれらからの出力信号の経路を変
更する経路変更回路３５と、デコード回路３６とで構成
される。レジスタ回路３３ａ、３３ｂ、３３ｃは、前述
した図４のような内部構成をとる。レジスタ回路３３
ａ、３３ｂ、３３ｃのうちただ一つのレジスタ回路３３
ｂのＳ入力端子にのみＰＯＲ信号が入力されている。な
お、図１０は、経路変更回路３５を構成する各切換回路
３５１の内部構成を示す回路図である。
【００５２】レジスタ回路３３ａ、３３ｂ、３３ｃから
の各出力信号（ＯＵＴ）はデコード回路３６（ＩＮ３、
ＩＮ２、ＩＮ１）に入力され、その出力信号であるデコ
ード信号（ＯＵＴ３、ＯＵＴ２、ＯＵＴ１）がラッチ回
路３４ａ、３４ｂ、３４ｃでラッチされて、電源投入後
にただ一つの検知レベルが設定される。
の各出力信号（ＯＵＴ）はデコード回路３６（ＩＮ３、
ＩＮ２、ＩＮ１）に入力され、その出力信号であるデコ
ード信号（ＯＵＴ３、ＯＵＴ２、ＯＵＴ１）がラッチ回
路３４ａ、３４ｂ、３４ｃでラッチされて、電源投入後
にただ一つの検知レベルが設定される。
【００５３】検知レベル決定回路３２は、電源投入後に
ただ一つのレジスタ回路３３ｂのみに論理「Ｈ」レベル
を保持させ、その他のレジスタ３３ａ、３３ｃには論理
「Ｌ」レベルを保持させる。外部からのコマンド入力に
より検知レベル変更モードに入り、ＳＶ信号が論理
「Ｈ」レベルになると、ＣＬＫ信号と同期して、外部入
力パッドＰＴ２Ｆへの入力信号が論理「Ｈ」レベルの場
合には、検知レベルを上げる方向に、それが論理「Ｌ」
レベルの場合には、検知レベルを下げる方向に、レジス
タ回路３３ａ、３３ｂ、３３ｃに保持されたデータがシ
フトされ、デコード回路３６に出力される。検知レベル
変更モードから抜けると、ラッチ回路３４ａ、３４ｂ、
３４ｃは、デコード回路３６からの出力信号をラッチ
し、そのラッチした信号を検知レベル変更回路３１ａ、
３１ｂ、３１ｃに出力し、検知レベルを変更して、内部
発生電圧を変更させる。
ただ一つのレジスタ回路３３ｂのみに論理「Ｈ」レベル
を保持させ、その他のレジスタ３３ａ、３３ｃには論理
「Ｌ」レベルを保持させる。外部からのコマンド入力に
より検知レベル変更モードに入り、ＳＶ信号が論理
「Ｈ」レベルになると、ＣＬＫ信号と同期して、外部入
力パッドＰＴ２Ｆへの入力信号が論理「Ｈ」レベルの場
合には、検知レベルを上げる方向に、それが論理「Ｌ」
レベルの場合には、検知レベルを下げる方向に、レジス
タ回路３３ａ、３３ｂ、３３ｃに保持されたデータがシ
フトされ、デコード回路３６に出力される。検知レベル
変更モードから抜けると、ラッチ回路３４ａ、３４ｂ、
３４ｃは、デコード回路３６からの出力信号をラッチ
し、そのラッチした信号を検知レベル変更回路３１ａ、
３１ｂ、３１ｃに出力し、検知レベルを変更して、内部
発生電圧を変更させる。
【００５４】図１１は、図７の内部タイミング信号発生
回路４０とタイミング決定回路４２の内部構成を示す回
路ブロック図である。図１１において、内部タイミング
信号発生回路４０は、タイミング調整のための複数のタ
イミング変更回路を有し、このうち数個のタイミング変
更回路４１ａ、４１ｂ、４１ｃは、それぞれ、ラッチ回
路４３ａ、４３ｂ、４３ｃからの出力信号（ＯＵＴ）を
信号ＥＮとして受けて、信号ＥＮにより、タイミング変
更回路４１ａ、４１ｂ、４１ｃが活性化されるか否かが
決定される。
回路４０とタイミング決定回路４２の内部構成を示す回
路ブロック図である。図１１において、内部タイミング
信号発生回路４０は、タイミング調整のための複数のタ
イミング変更回路を有し、このうち数個のタイミング変
更回路４１ａ、４１ｂ、４１ｃは、それぞれ、ラッチ回
路４３ａ、４３ｂ、４３ｃからの出力信号（ＯＵＴ）を
信号ＥＮとして受けて、信号ＥＮにより、タイミング変
更回路４１ａ、４１ｂ、４１ｃが活性化されるか否かが
決定される。
【００５５】外部からのコマンド入力により内部タイミ
ング変更モードに入ると、デコード回路４４が、外部入
力パッドＰＴ２Ｇから取り込んだタイミング変更信号Ｔ
ＭＧをデコードして、そのデコード信号ＴＭＧ１、ＴＭ
Ｇ２、ＴＭＧ３はそれぞれラッチ回路４３ａ、４３ｂ、
４３ｃに入力される。図１２は、各ラッチ回路４３ａ、
４３ｂ、４３ｃの内部構成を示す回路図である。ラッチ
回路４３ａ、４３ｂ、４３ｃは、電源立ち上げ時にＶＳ
Ｓをラッチした後、タイミング変更モードの時に出力さ
れる信号ＳＰの論理「Ｈ」レベル期間中に、それぞれデ
コード信号ＴＭＧ１、ＴＭＧ２、ＴＭＧ３を取り込み、
ラッチした信号をタイミング変更回路４１ａ、４１ｂ、
４１ｃに出力する。
ング変更モードに入ると、デコード回路４４が、外部入
力パッドＰＴ２Ｇから取り込んだタイミング変更信号Ｔ
ＭＧをデコードして、そのデコード信号ＴＭＧ１、ＴＭ
Ｇ２、ＴＭＧ３はそれぞれラッチ回路４３ａ、４３ｂ、
４３ｃに入力される。図１２は、各ラッチ回路４３ａ、
４３ｂ、４３ｃの内部構成を示す回路図である。ラッチ
回路４３ａ、４３ｂ、４３ｃは、電源立ち上げ時にＶＳ
Ｓをラッチした後、タイミング変更モードの時に出力さ
れる信号ＳＰの論理「Ｈ」レベル期間中に、それぞれデ
コード信号ＴＭＧ１、ＴＭＧ２、ＴＭＧ３を取り込み、
ラッチした信号をタイミング変更回路４１ａ、４１ｂ、
４１ｃに出力する。
【００５６】タイミング変更回路４１ａ、４１ｂ、４１
ｃはそれぞれラッチ回路４３ａ、４３ｂ、４３ｃから入
力された信号に応じて、スイッチによりタイミング変更
を行う。これ以後の通常動作において、内部タイミング
信号発生回路４０は、タイミング変更後の信号を発生す
ることが可能となる。
ｃはそれぞれラッチ回路４３ａ、４３ｂ、４３ｃから入
力された信号に応じて、スイッチによりタイミング変更
を行う。これ以後の通常動作において、内部タイミング
信号発生回路４０は、タイミング変更後の信号を発生す
ることが可能となる。
【００５７】このように、本実施の形態によれば、外部
より内部電圧発生回路３０の検知レベルを変更すること
が可能となる。また、外部からの信号の制御により、実
際にタイミング変更後の状態を実現することができ、ウ
エーハごとあるいはチップごとに最適なタイミング調整
が可能となる。
より内部電圧発生回路３０の検知レベルを変更すること
が可能となる。また、外部からの信号の制御により、実
際にタイミング変更後の状態を実現することができ、ウ
エーハごとあるいはチップごとに最適なタイミング調整
が可能となる。
【００５８】なお、本実施の形態では、検知レベル決定
回路３２において、内部のレジスタ回路３３ａ、３３
ｂ、３３ｃへの入力信号およびそこからの出力信号の経
路を、外部入力パッドＰＴ２Ｆからの入力信号に基づい
て、経路変更回路３５によって変更するものとしたが、
通常のシフトレジスタによる構成として、そこに外部か
らのシリアルデータを格納してもよいことは言うまでも
ない。
回路３２において、内部のレジスタ回路３３ａ、３３
ｂ、３３ｃへの入力信号およびそこからの出力信号の経
路を、外部入力パッドＰＴ２Ｆからの入力信号に基づい
て、経路変更回路３５によって変更するものとしたが、
通常のシフトレジスタによる構成として、そこに外部か
らのシリアルデータを格納してもよいことは言うまでも
ない。
【００５９】また、タイミング決定回路４２において、
外部より入力される信号ＴＭＧをデコードし、そのデコ
ード信号ＴＭＧ１、ＴＭＧ２、ＴＭＧ３をそれぞれラッ
チ回路４３ａ、４３ｂ、４３ｃに格納したが、実施の形
態１のように、ＴＭＧ信号をシリアルデータとし、レジ
スタ回路を直列に接続したシフトレジスタを用いて、タ
イミング変更モード時にＣＬＫ信号に同期してシフトレ
ジスタにタイミング変更データＴＭＧを格納してもよい
ことは言うまでもない。
外部より入力される信号ＴＭＧをデコードし、そのデコ
ード信号ＴＭＧ１、ＴＭＧ２、ＴＭＧ３をそれぞれラッ
チ回路４３ａ、４３ｂ、４３ｃに格納したが、実施の形
態１のように、ＴＭＧ信号をシリアルデータとし、レジ
スタ回路を直列に接続したシフトレジスタを用いて、タ
イミング変更モード時にＣＬＫ信号に同期してシフトレ
ジスタにタイミング変更データＴＭＧを格納してもよい
ことは言うまでもない。
【００６０】（実施の形態３）図１３は、本発明の実施
の形態３に係る半導体装置における第二の半導体チップ
２の構成例を示す回路ブロック図である。本実施の形態
においても、上述の実施の形態の場合と同様に、半導体
装置は、集積回路パッケージ３内部で第一の半導体チッ
プ１と第二の半導体チップ２が貼り合わされたＣＯＣ構
造を有する。なお、図１３において、図２および図７と
同様の構成要素には同じ符号を付して説明を省略する。
の形態３に係る半導体装置における第二の半導体チップ
２の構成例を示す回路ブロック図である。本実施の形態
においても、上述の実施の形態の場合と同様に、半導体
装置は、集積回路パッケージ３内部で第一の半導体チッ
プ１と第二の半導体チップ２が貼り合わされたＣＯＣ構
造を有する。なお、図１３において、図２および図７と
同様の構成要素には同じ符号を付して説明を省略する。
【００６１】コマンドデコード回路２５”は、通常動作
時に使用しない外部コマンド信号の組み合わせで、ヒュ
ーズ信号入力モード、検知レベル変更モード、タイミン
グ変更モードにそれぞれ入り、それに対応して切換信号
ＳＦ、ＳＶ、ＳＰを出力し、これらのモード以外の通常
動作では信号ＳＮを出力する。
時に使用しない外部コマンド信号の組み合わせで、ヒュ
ーズ信号入力モード、検知レベル変更モード、タイミン
グ変更モードにそれぞれ入り、それに対応して切換信号
ＳＦ、ＳＶ、ＳＰを出力し、これらのモード以外の通常
動作では信号ＳＮを出力する。
【００６２】セレクタ回路２９は、内部に設けられた切
換回路２９ａ、２９ｂ、２９ｃ、２９ｄにより、コマン
ドデコード回路２５”の出力信号ＳＮ、ＳＦ、ＳＶ、Ｓ
Ｐに応じて、アドレスバッファ回路２１からの出力信号
ＡＤＤを、プリデコード回路２２、救済状態決定回路２
３、検知レベル決定回路３２、およびタイミング決定回
路４２のいずれかに出力する。
換回路２９ａ、２９ｂ、２９ｃ、２９ｄにより、コマン
ドデコード回路２５”の出力信号ＳＮ、ＳＦ、ＳＶ、Ｓ
Ｐに応じて、アドレスバッファ回路２１からの出力信号
ＡＤＤを、プリデコード回路２２、救済状態決定回路２
３、検知レベル決定回路３２、およびタイミング決定回
路４２のいずれかに出力する。
【００６３】各入力モードの際、冗長救済のためのヒュ
ーズ信号、検知レベル変更信号、タイミング変更信号は
それぞれシリアルデータとしてアドレス入力パッドＰＴ
２Ａを介して入力され、各モード時にＣＬＫ信号に同期
して各レジスタ回路に入力される。この入力方法を使用
することにより、入力パッド数を増加することなく、冗
長救済後の状態の実現、内部電圧の検知レベルの変更、
および内部タイミングの変更が可能となる。
ーズ信号、検知レベル変更信号、タイミング変更信号は
それぞれシリアルデータとしてアドレス入力パッドＰＴ
２Ａを介して入力され、各モード時にＣＬＫ信号に同期
して各レジスタ回路に入力される。この入力方法を使用
することにより、入力パッド数を増加することなく、冗
長救済後の状態の実現、内部電圧の検知レベルの変更、
および内部タイミングの変更が可能となる。
【００６４】なお、本発明の実施の形態では、ＣＯＣ構
造を有する半導体装置について説明したが、パッドをワ
イヤーボンディングにより接続したマルチチップ型構造
を有する半導体装置でも同様の効果が得られる。
造を有する半導体装置について説明したが、パッドをワ
イヤーボンディングにより接続したマルチチップ型構造
を有する半導体装置でも同様の効果が得られる。
【００６５】また、救済状態決定回路２３、検知レベル
決定回路３２、内部タイミング決定回路４２をいずれも
シフトレジスタで構成し、それぞれに対するデータ設定
を、各内部モード時にシリアルデータを入力することで
行ってもよい。
決定回路３２、内部タイミング決定回路４２をいずれも
シフトレジスタで構成し、それぞれに対するデータ設定
を、各内部モード時にシリアルデータを入力することで
行ってもよい。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
マルチチップ型半導体装置における書き換え可能なメモ
リである第二の半導体チップがヒューズを備えない状態
でも冗長救済後の状態を実現することができ、さらに内
部電圧検知レベルの変更や内部タイミングの変更をチッ
プごとに、外部入力端子を増加することなく実現でき
る、という格別な効果を奏する。
マルチチップ型半導体装置における書き換え可能なメモ
リである第二の半導体チップがヒューズを備えない状態
でも冗長救済後の状態を実現することができ、さらに内
部電圧検知レベルの変更や内部タイミングの変更をチッ
プごとに、外部入力端子を増加することなく実現でき
る、という格別な効果を奏する。
【図１】 本発明の実施の形態１に係る半導体装置の構
造例を示す模式図
造例を示す模式図
【図２】 図１の第二の半導体チップ２の内部構成を示
す回路ブロック図
す回路ブロック図
【図３】 図２の救済状態決定回路２３の内部構成を示
す回路図
す回路図
【図４】 図３のレジスタ２４１の内部構成を示す回路
図
図
【図５】 図３のヒューズ信号ラッチ回路２４２の内部
構成を示す回路図
構成を示す回路図
【図６】 外部入力パッドＰＴ２Ｅに接続されたＲＳＴ
信号の入力回路
信号の入力回路
【図７】 本発明の実施の形態２に係る半導体装置にお
ける第二の半導体チップ２の内部構成を示す回路ブロッ
ク図
ける第二の半導体チップ２の内部構成を示す回路ブロッ
ク図
【図８】 図７の内部電圧発生回路３０と検知レベル決
定回路３２の内部構成を示す回路ブロック図
定回路３２の内部構成を示す回路ブロック図
【図９】 図８の検知レベル決定回路３２を構成する各
検知レベル変更回路３１ａ、３１ｂ、３１ｃの内部構成
を示す回路図
検知レベル変更回路３１ａ、３１ｂ、３１ｃの内部構成
を示す回路図
【図１０】 図８の経路変更回路３５を構成する切換回
路３５１の内部構成を示す回路図
路３５１の内部構成を示す回路図
【図１１】 図７の内部タイミング信号発生回路４０と
タイミング決定回路４２の内部構成を示す回路ブロック
図
タイミング決定回路４２の内部構成を示す回路ブロック
図
【図１２】 図１１のタイミング決定回路４２における
ラッチ回路４３ａ、４３ｂ、４３ｃの内部構成を示す回
路図
ラッチ回路４３ａ、４３ｂ、４３ｃの内部構成を示す回
路図
【図１３】 本発明の実施の形態３に係る半導体装置に
おける第二の半導体チップ２の内部構成を示す回路ブロ
ック図
おける第二の半導体チップ２の内部構成を示す回路ブロ
ック図
【図１４】 従来のマルチチップ型半導体装置の構造例
を示す模式図
を示す模式図
１ 第一の半導体チップ（親チップ）
２ 第二の半導体チップ（子チップ）
３ 集積回路パッケージ
１１ 冗長救済用ヒューズ
２１ アドレスバッファ回路
２２ プリデコード回路
２３ 救済状態決定回路
２４ａ、２４ｂ、２４ｃ ヒューズ信号決定回路
２４１ レジスタ
２４２ 出力回路
２５、２５’、２５” コマンドデコード回路
２６ ワードドライバ回路
２７ カラムスイッチ回路
２８ メモリセル
２９ セレクタ回路
２９ａ、２９ｂ、２９ｃ、２９ｄ 切換回路
３０ 内部電圧発生回路
３１ａ、３１ｂ、３１ｃ 検知レベル変更回路
３２ 検知レベル決定回路
３３ａ、３３ｂ、３３ｃ 検知レベル決定回路３２内の
レジスタ回路 ３４ａ、３４ｂ、３４ｃ 検知レベル決定回路３２内の
ラッチ回路 ３５ 経路変更回路 ３５１ 経路変更回路３５内の切換回路 ３６ デコード回路 ４０ 内部タイミング信号発生回路 ４１ａ、４１ｂ、４１ｃ 内部タイミング信号発生回路
４０内のタイミング変更回路 ４２ 内部タイミング決定回路 ４３ａ、４３ｂ、４３ｃ 内部タイミング決定回路４２
内のラッチ回路 ４４ 内部タイミング決定回路４２内のデコード回路 ＰＤ１、ＰＤ２ 内部接続用パッド ＰＤ１１ 外部接続用パッド ＰＤ 外部接続端子 ＰＤ２Ａ、ＰＴ２Ａ 第二の半導体チップ２のアドレス
信号入力パッド ＰＤ２Ｂ、ＰＴ２Ｂ 第二の半導体チップ２のコマンド
信号入力パッド ＰＤ２Ｃ、ＰＴ２Ｃ 第二の半導体チップ２のデータ入
出力パッド ＰＤ２Ｄ、ＰＴ２Ｄ 第二の半導体チップ２の冗長救済
解入力パッド ＰＤ２Ｅ、ＰＴ２Ｅ 第二の半導体チップ２の冗長救済
実行パッド ＰＤ２Ｆ、ＰＴ２Ｆ 第二の半導体チップ２の検知レベ
ル変更信号入力パッド ＰＤ２Ｇ、ＰＴ２Ｇ 第二の半導体チップ２のタイミン
グ変更信号入力パッド
レジスタ回路 ３４ａ、３４ｂ、３４ｃ 検知レベル決定回路３２内の
ラッチ回路 ３５ 経路変更回路 ３５１ 経路変更回路３５内の切換回路 ３６ デコード回路 ４０ 内部タイミング信号発生回路 ４１ａ、４１ｂ、４１ｃ 内部タイミング信号発生回路
４０内のタイミング変更回路 ４２ 内部タイミング決定回路 ４３ａ、４３ｂ、４３ｃ 内部タイミング決定回路４２
内のラッチ回路 ４４ 内部タイミング決定回路４２内のデコード回路 ＰＤ１、ＰＤ２ 内部接続用パッド ＰＤ１１ 外部接続用パッド ＰＤ 外部接続端子 ＰＤ２Ａ、ＰＴ２Ａ 第二の半導体チップ２のアドレス
信号入力パッド ＰＤ２Ｂ、ＰＴ２Ｂ 第二の半導体チップ２のコマンド
信号入力パッド ＰＤ２Ｃ、ＰＴ２Ｃ 第二の半導体チップ２のデータ入
出力パッド ＰＤ２Ｄ、ＰＴ２Ｄ 第二の半導体チップ２の冗長救済
解入力パッド ＰＤ２Ｅ、ＰＴ２Ｅ 第二の半導体チップ２の冗長救済
実行パッド ＰＤ２Ｆ、ＰＴ２Ｆ 第二の半導体チップ２の検知レベ
ル変更信号入力パッド ＰＤ２Ｇ、ＰＴ２Ｇ 第二の半導体チップ２のタイミン
グ変更信号入力パッド
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B018 GA04 HA21 NA01 QA13
5L106 AA09 CC04 CC17 GG03 GG06
Claims (10)
- 【請求項１】 第一の半導体チップと、書き換え可能な
メモリである第二の半導体チップとがパッケージ内部で
接続されるマルチチップ型の半導体装置であって、 前記第一の半導体チップは、前記第二の半導体チップの
不良ビットを救済するための冗長救済解を保持する冗長
救済用ヒューズを備え、 前記第二の半導体チップは、前記不良ビットと置換する
冗長セルを有し、前記第一の半導体チップと接続するこ
となく、前記不良ビットを前記冗長セルと置換した冗長
救済後の状態を実現する機能を有することを特徴とする
半導体装置。 - 【請求項２】 前記第二の半導体チップは、 第一の外部入力端子と、 前記第一の外部入力端子から入力される不良ビットを救
済するための冗長救済解を格納する救済状態決定回路と
を備えたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第二の半導体チップは、 第二の外部入力端子と、 前記第二の外部入力端子から入力される信号により、前
記第一の外部入力端子から前記救済状態決定回路への入
力を制御する制御回路とを備えたことを特徴とする請求
項２記載の半導体装置。 - 【請求項４】 前記救済状態決定回路は、前記第二の半
導体チップが有する第三の外部入力端子からの入力信号
により、保持する冗長救済解を前記第二の半導体チップ
内部のメモリセル選択回路に出力する出力回路を有する
ことを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記救済状態決定回路は、第一のシフト
レジスタを有し、前記制御回路の出力信号に同期して、
前記第一の外部入力端子から入力されるシリアルデータ
を格納することを特徴とする請求項３記載の半導体装
置。 - 【請求項６】 前記救済状態決定回路は、複数のレジス
タ回路から構成され、前記第二の外部入力端子からの入
力信号を受けて、前記制御回路が出力する信号により、
前記複数のレジスタ回路が保持する値を変更することを
特徴とする請求項３記載の半導体装置。 - 【請求項７】 前記第二の半導体チップは、 内部発生電圧を変更するための検知レベル変更回路を有
する内部電圧発生回路と、 第四の外部入力端子と、 前記制御回路の出力信号に同期して、前記第四の外部入
力端子からの入力信号により、前記検知レベル変更回路
を活性化するか否かを決定する検知レベル決定回路とを
備えたことを特徴とする請求項３記載の半導体装置。 - 【請求項８】 前記検知レベル決定回路は、 前記内部電圧発生回路が前記検知レベル変更回路を使用
することにより発生可能となる各発生電圧に対応した第
二のレジスタ回路と、 前記第二のレジスタ回路の入力信号、出力信号の経路
を、前記第四の外部入力端子からの入力信号により変更
する経路変更回路とを有することを特徴とする請求項７
記載の半導体装置。 - 【請求項９】 前記第二の半導体チップは、 タイミング調整のためのタイミング変更回路を有する内
部タイミング信号発生回路と、 第五の外部入力端子と、 前記制御回路の出力信号に同期して、前記第五の外部入
力端子からの入力信号により、前記タイミング変更回路
を活性化するか否かを決定する内部タイミング決定回路
とを備えたことを特徴とする請求項３記載の半導体装
置。 - 【請求項１０】 前記第二の半導体チップは、 内部発生電圧を変更するための検知レベル変更回路を有
する内部電圧発生回路と、 第四の外部入力端子と、 前記制御回路の出力信号に同期して、前記第四の外部入
力端子からの入力信号により、前記検知レベル変更回路
を活性化するか否かを決定する検知レベル決定回路と、 タイミング調整のためのタイミング変更回路を有する内
部タイミング信号発生回路と、 第五の外部入力端子と、 前記制御回路の出力信号に同期して、前記第五の外部入
力端子からの入力信号により、前記タイミング変更回路
を活性化するか否かを決定する内部タイミング決定回路
と、 第一のセレクタ回路とを備え、 前記第一のセレクタ回路は、前記制御回路の出力信号に
応じて、外部アドレス入力端子から入力された信号を、
前記救済状態決定回路、前記検知レベル決定回路、前記
内部タイミング決定回路に選択的に出力することを特徴
とする請求項３記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221904A JP3644913B2 (ja) | 2001-07-23 | 2001-07-23 | 半導体装置 |
| US10/194,593 US6696714B2 (en) | 2001-07-23 | 2002-07-11 | Multichip semiconductor device having a hip with redundancy restoration fuse that affects a redundant memory array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221904A JP3644913B2 (ja) | 2001-07-23 | 2001-07-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003036691A true JP2003036691A (ja) | 2003-02-07 |
| JP3644913B2 JP3644913B2 (ja) | 2005-05-11 |
Family
ID=19055489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001221904A Expired - Fee Related JP3644913B2 (ja) | 2001-07-23 | 2001-07-23 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6696714B2 (ja) |
| JP (1) | JP3644913B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7706198B2 (en) | 2006-10-02 | 2010-04-27 | Samsung Electronics Co., Ltd. | Multi-chip and repairing method based on remaining redundancy cells |
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|---|---|---|---|---|
| KR100459730B1 (ko) * | 2002-12-02 | 2004-12-03 | 삼성전자주식회사 | 핀의 기생 부하를 최소화시키는 멀티 칩 패키지 |
| US7847383B2 (en) * | 2002-12-02 | 2010-12-07 | Samsung Electronics Co., Ltd. | Multi-chip package for reducing parasitic load of pin |
| JP4190961B2 (ja) * | 2003-06-26 | 2008-12-03 | 株式会社ルネサステクノロジ | マルチチップモジュール |
| JP5119626B2 (ja) * | 2006-08-18 | 2013-01-16 | 富士通セミコンダクター株式会社 | 電気ヒューズ回路 |
| US8726837B2 (en) * | 2008-06-23 | 2014-05-20 | Applied Materials, Inc. | Semiconductor process chamber vision and monitoring system |
| KR20160025956A (ko) * | 2014-08-28 | 2016-03-09 | 에스케이하이닉스 주식회사 | 반도체장치 및 이를 포함하는 반도체시스템 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10241398A (ja) * | 1997-02-28 | 1998-09-11 | Nec Corp | 半導体メモリ装置 |
| JP4587500B2 (ja) | 1998-11-11 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
| TW473734B (en) * | 1999-09-07 | 2002-01-21 | Samsung Electronics Co Ltd | Semiconductor memory device having redundancy circuit capable of improving redundancy efficiency |
| JP2001216799A (ja) * | 1999-11-25 | 2001-08-10 | Toshiba Microelectronics Corp | 半導体記憶装置 |
-
2001
- 2001-07-23 JP JP2001221904A patent/JP3644913B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-11 US US10/194,593 patent/US6696714B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7706198B2 (en) | 2006-10-02 | 2010-04-27 | Samsung Electronics Co., Ltd. | Multi-chip and repairing method based on remaining redundancy cells |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030015733A1 (en) | 2003-01-23 |
| US6696714B2 (en) | 2004-02-24 |
| JP3644913B2 (ja) | 2005-05-11 |
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