JP2011009332A - 半導体装置 - Google Patents

Abstract

【課題】半導体チップがパッケージに実装された状態でのヒューズ専用端子を不所望に増加させることなく、最終テスト工程での電気ヒューズ溶断を実現する。
【解決手段】第１パッド（Ｐ１）、第２パッド（Ｐ３）、第３パッド（Ｐ２）を半導体チップに設ける。上記第１パッドと上記第３パッドとの間には、所定電圧が印加されることでプログラミング可能な第１ヒューズ素子を有する第１ヒューズ部（ＷＦＭ）を設ける。上記第２パッドと上記第３パッドとの間には、所定電圧が印加されることでプログラミング可能な第２ヒューズ素子を有する第２ヒューズ部（ＰＦＭ）を設ける。上記第２パッドに結合された第１端子（Ｔ３）と、上記第３パッドに結合された第２端子（Ｔ２）をパッケージに設ける。上記第１端子は、上記第２端子とは電気的に独立しており、上記第１端子を介して、上記第２ヒューズ部にヒューズ溶断のための電圧を印加することができる。
【選択図】図１

Description

本発明は、半導体チップがパッケージに実装されて成る半導体装置、さらにはそれに含まれるヒューズプログラム回路の改良技術に関する。

半導体装置においては、種々の用途に対してヒューズプログラム回路が設けられる。このヒューズプログラム回路は、ヒューズ素子を含み、このヒューズ素子の溶断（切断）、非溶断（非切断）により、その出力信号状態が固定的に設定される。このようなヒューズプログラム回路は、回路の定数を微調整（トリミング）するのに広く用いられる。上記ヒューズ素子としては、レーザビームの照射により溶断されるレーザヒューズと、通電により溶断される電気ヒューズとを挙げることができる。

特許文献１には、パッケージ実装後のレーザビームによる救済やプログラミングは困難であるため、電気ヒューズを用いる構成であって、ヒューズ素子の溶断／非溶断の状態に従って内部回路に関連する情報を固定的に格納する少なくとも１個のヒューズプログラム回路を備えるようにした技術が記載されている。電源電圧VDDはコア回路につながっており、不良セル救済のための冗長デコーダが含まれ、これが不良セルの救済を行う。電源電圧VDDとヒューズゲート電源電圧FGVDDを配線溶断プログラムが受けて溶断時にヒューズ素子に電流を流すための制御電圧として利用する。

特許文献２には、電気ヒューズとレーザヒューズとの双方をチップに搭載したＤＲＡＭが示される。閾値電圧の相違によって情報記憶を行う電気的にプログラム可能な電気ヒューズ及びアドレス比較回路を有する救済ユニットが第２領域に配置され、レーザヒューズ及びアドレス比較回路を有する救済ユニットが第１領域に配置される。双方の領域は比較回路へのアドレス信号配線に沿って隣接され、アドレス信号配線は直線状に敷設される。電気ヒューズとレーザヒューズを救済アドレス記憶用に併存させても、その構成の違いによるチップ占有面積の差をアドレス信号配線方向のサイズで調整される。

特許文献３には、電気的特性を調整する抵抗値が大きいものはチップ上の電極でパッケージング前に調整し、抵抗値の小さい端子はリード端子に取り出し、パッケージング後に調整する構成とすることによって、パッケージ外への引き出し端子数を最低限に抑制する技術が記載されている。

特許文献４には、ウェハ状態におけるレーザプログラム及びパッケージ状態における電気的プログラムによって救済する方法が開示されている。

特許文献５には、パッケージ封入後に電気的特性を変化させるために新たにプログラムされたデータによって更新させることが可能な構成として、複数のレジスタを備え、ヒューズ部とメモリマクロとを有する記憶装置からチップ識別コード及び制御データが各レジスタへ送られることが記載されている。

特開２００７−３１７８８２号公報 特開２００２−２５２８９号公報 特開平７−２０２１２２号公報 特開平８−２５５４９８号公報 特開２００７−１０９３５９号公報

レーザヒューズが採用される場合、ウェハプロービングテスト工程でメモリ救済、回路特性のトリミングを実施しており、品種切替はボンディングオプションで行われる。

一方、電気ヒューズを搭載した場合、品種切替やトリミングを後工程で行うことができる。しかし、電気ヒューズの場合、パッケージの端子と電気ヒューズを電気的に接続する必要がある。

メモリを搭載した半導体チップでは、大容量になると相当数の救済ヒューズが必要となる。

例えば、多くの救済ヒューズを搭載して、多くのヒューズ用電源端子を用いたい場合、パッケージにおけるヒューズ専用端子の数が多くなると同時に、溶断時に大容量のテスタ電源が必要となる。このため、後工程（最終テスト工程）での電気ヒューズ溶断の実現は困難と考えていた。

尚、このような課題については、上記特許文献においては考慮されていない。

本発明の目的は、半導体チップがパッケージに実装された状態でのヒューズ専用端子を不所望に増加させることなく、最終テスト工程での電気ヒューズ溶断を実現するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、半導体装置は、半導体チップがパッケージに実装されて成る。そしてこの半導体装置は、上記半導体チップに形成された第１パッドと、上記半導体チップの上記第１パッドと異なる位置に形成された第２パッドと、上記半導体チップの上記第１パッド及び上記第２パッドとは異なる位置に形成された第３パッドとを含む。また、上記第１パッドと上記第３パッドとの間には、上記第１パッドと上記第３パッドとの間に所定電圧が印加されることでプログラミング可能な第１ヒューズ素子を有する第１ヒューズ部が設けられる。さらに、上記第２パッドと上記第３パッドとの間には、上記第２パッドと上記第３パッドとの間に所定電圧が印加されることでプログラミング可能な第２ヒューズ素子を有する第２ヒューズ部が設けられる。そして、上記第２パッドに結合された第１端子と、上記第３パッドに結合された第２端子が上記パッケージに設けられる。上記第１端子は、上記半導体チップが上記パッケージに実装された状態で上記第２端子とは電気的に独立している。このため、上記半導体チップが上記パッケージに実装された状態で、上記第１端子を介して、上記第２ヒューズ部にヒューズ溶断のための電圧を印加することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、半導体チップがパッケージに実装された状態でのヒューズ専用端子を不所望に増加させることなく、最終テスト工程での電気ヒューズ溶断を実現できる。

本発明にかかる半導体装置の一例とされるＳＲＡＭの主要部における構成例説明図である。 上記ＳＲＡＭの主要部における別の構成例説明図である。 図２に示されるＳＲＡＭの一部が拡大された説明図である。 上記ＳＲＡＭにおけるウェハヒューズ部の構成例回路図である。 上記ＳＲＡＭにおける入力保護回路の接続例の説明図である。 上記ＳＲＡＭにおける入力保護回路の別の接続例の説明図である。 上記ＳＲＡＭにおける入力保護回路の別の接続例の説明図である。 上記ＳＲＡＭに含まれるウェハヒューズ部及びパッケージヒューズ部へのプログラミング工程の説明図である。 上記ＳＲＡＭが実装基板へ実装された状態の説明図である。 上記ＳＲＡＭが実装基板へ実装された状態の説明図である。 上記ＳＲＡＭの主要部における別の構成例説明図である。 図１１に示される構成を採用した場合のテスト工程のフローチャートである。 上記ＳＲＡＭの主要部における別の構成例説明図である。 図１３に示される構成を採用した場合のテスト工程のフローチャートである。 図１３に示される構成を採用した場合の端子についての説明図である。 上記ＳＲＡＭの主要部における別の構成例説明図である。 上記ＳＲＡＭの主要部における別の構成例説明図である。 上記ＳＲＡＭに含まれる冗長救済回路の構成例回路図である。 上記ＳＲＡＭに含まれる品種切替回路の構成例回路図である。 上記ＳＲＡＭに含まれる特性調整回路の構成例回路図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体装置は、半導体チップ（２０）がパッケージ（１０）に実装され、上記半導体チップに形成された第１パッド（Ｐ１）と、上記半導体チップの上記第１パッドと異なる位置に形成された第２パッド（Ｐ３）と、上記半導体チップの上記第１パッド及び上記第２パッドとは異なる位置に形成された第３パッド（Ｐ２）とを含む。上記第１パッドと上記第３パッドとの間には、上記第１パッドと上記第３パッドとの間に所定電圧が印加されることでプログラミング可能な第１ヒューズ素子を有する第１ヒューズ部（ＷＦＭ）が設けられる。上記第１ヒューズ部の出力信号は、第１回路（１１１）に供給される。さらに、上記第２パッドと上記第３パッドとの間には、上記第２パッドと上記第３パッドとの間に所定電圧が印加されることでプログラミング可能な第２ヒューズ素子を有する第２ヒューズ部（ＰＦＭ）が設けられる。上記第２ヒューズ部の出力信号は、第２回路（１１３）に供給される。そして、上記第２パッドに結合された第１端子（Ｔ３）と、上記第３パッドに結合された第２端子（Ｔ２）とが上記パッケージに設けられる。このとき、上記第１端子（Ｔ３）は、上記半導体チップが上記パッケージに実装された状態で上記第２端子とは電気的に独立している。

上記第１ヒューズ部へのプログラミングは、ウェハから半導体チップが切り出される前に、上記第１パッドと上記第３パッドとの間に所定電圧が印加された状態で行うことができるので、上記第１ヒューズ部へ電圧を印加するための端子をパッケージに設ける必要は無い。また、上記のように上記第１端子を介して、上記第２ヒューズ部にヒューズ溶断のための電圧を印加することができるので、上記第２ヒューズ部における全てのヒューズ素子の電源端子をパッケージの端子に割り当てる必要はない。このため、半導体チップがパッケージに実装された状態でのヒューズ専用端子を不所望に増加させることなく、最終テスト工程での電気ヒューズ溶断を実現することができる。

〔２〕上記〔１〕において、上記第１回路には、上記半導体チップ内のメモリの冗長救済を可能とするメモリ冗長救済回路（１１１）を含めることができ、上記第２回路には、上記半導体チップにおける動作仕様の切り替えを可能とする回路（１１３）を含めることができる。

〔３〕上記〔１〕において、上記第１端子（Ｔ３）と上記第２端子（Ｔ２）とは、上記半導体チップが上記パッケージに実装された状態でグランドレベルが与えられる端子とすることができる。

〔４〕上記〔１〕において、上記第１パッド（Ｐ１）と上記第３パッド（Ｐ２）とは、上記半導体チップが上記パッケージ（１０）に実装された状態で上記パッケージにおける同一端子に共通接続することができる。

〔５〕上記〔１〕において、上記第１パッド（Ｐ１）の数は、上記第２パッド（Ｐ３）の数よりも多くなる。

〔６〕上記〔１〕において、上記第１パッド（Ｐ１）と上記第３パッド（Ｐ２）との間に、第１入力保護回路（２１１）を設け、上記第２パッドと上記第３パッドとの間に、第２入力保護回路（２１２）を設けることができる。

〔７〕本発明の代表的な実施の形態に係る別の半導体装置においては、切断されることでプログラム可能な第１ヒューズ素子を有する第１ヒューズ部（ＷＦＭ）と、上記第１ヒューズ部の出力信号が供給される第１回路（１１１）と、上記第１ヒューズ部に結合された第１パッド（Ｐ１）と、所定電圧が印加されることで切断される第２ヒューズ素子を有する第２ヒューズ部（ＰＦＭ）とが半導体チップに設けられる。また、この半導体チップには、上記第２ヒューズ部の出力信号が供給される第２回路（１１３）と、上記第２ヒューズ部に結合された第２パッド（Ｐ３）と、前記第１ヒューズ部および前記第２ヒューズ部に結合された第３パッド（Ｐ２）とが設けられる。そして、上記半導体装置は、上記第２パッド（Ｐ３）に結合され、上記第２パッド専用にパッケージ（１０）に設けられた第１端子（Ｔ３）と、上記第３パッド（Ｐ２）に結合され、上記パッケージに設けられた第２端子（Ｔ２）とを含む。

〔８〕上記〔７〕において、上記第１回路は、上記半導体チップ内のメモリの冗長救済を可能とするメモリ冗長救済回路（１１１）を含み、上記第２回路は、上記半導体チップにおける動作機能の切り替えを可能とする回路（１１３）を含む。

〔９〕上記〔７〕において、上記第１端子（Ｔ３）と上記第２端子（Ｔ２）は、グランドレベルが与えられる端子として用いることができる。

〔１０〕上記〔７〕において、上記第１パッド（Ｐ１）と上記第３パッド（Ｐ２）は、上記パッケージに設けられた同一端子に結合することができる。

〔１１〕上記〔７〕において、上記第１パッド（Ｐ１）の数は、上記第２パッド（Ｐ３）の数よりも多い。

〔１２〕上記〔７〕において、上記第１パッド（Ｐ１）と上記第３パッド（Ｐ２）との間に、第１入力保護回路（２１１）を設けることができ、上記第２パッド（Ｐ３）と上記第３パッド（Ｐ２）との間に、第２入力保護回路（２１２）を設けることができる。

〔１３〕上記〔７〕において、上記第１ヒューズ素子は、所定電圧が印加されることで切断されるヒューズ素子とすることができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

＜実施の形態１＞
図１には、本発明にかかる半導体装置の一例とされるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）の主要部が示される。

図１に示されるＳＲＡＭは、半導体チップ２０と、この半導体チップ２０が実装されたパッケージ１０とを含む。特に制限されないが、ここでのパッケージ１０は、ＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）に代表される面実装形態を有する。上記半導体チップ２０は、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。このような半導体チップ２０には、メモリ冗長救済回路１１１、品種切替回路１１３、ウェハヒューズパッドＰ１、グランドパッドＰ２、パッケージヒューズパッドＰ３、ウェハヒューズ部ＷＦＭ、パッケージヒューズ部ＰＦＭが形成される。

なお、ヒューズ部とは、ヒューズ素子を有する回路である。

また、ここでのヒューズ素子の例は、電気的に切断可能な電気ヒューズ素子であり、その中でも一定の電流をヒューズ素子に流すことで、切断可能なものである。

そして、ウェハ状態での半導体チップをヒューズプログラムするのに用いるのを、ウェハヒューズ部とする。パッケージに実装された状態での半導体チップをヒューズプログラムするのに用いるのを、パッケージヒューズ部とする。

ここで、上記ウェハヒューズ部ＷＦＭが本発明における第１ヒューズ部の一例とされ、上記パッケージヒューズ部ＰＦＭが本発明における第２ヒューズ部の一例とされる。また、上記メモリ冗長救済回路１１１が本発明における第１回路の一例とされ、上記品種切替回路１１３が本発明における第２回路の一例とされる。

上記メモリ冗長救済回路１１１は、欠陥があった場合に、その欠陥部を冗長救済するのに用いられる。上記品種切替回路１１３は、同一チップで多数の品種をパッケージ実装後に組み分けるための品種切替制御を行うのに設けられる。

上記ウェハヒューズ部ＷＦＭは、ウェハヒューズパッドＰ１と上記グランドパッドとの間に設けられる。このウェハヒューズ部ＷＦＭは、上記半導体チップ２０がウェハから切り出される前に、上記ウェハヒューズパッドＰ１とグランドパッドＰ２との間に所定電圧が印加された状態でプログラミング可能な1以上のヒューズ素子がレイアウトされて成る。通常複数のヒューズ素子がレイアウトされている。このウェハヒューズ部ＷＦＭには、メモリセルをアレイ状に有するメモリブロックの一部に欠陥があった場合に、その欠陥部のメモリセルを冗長部のメモリセルと置き換えるための情報がプログラムされる。そしてこのウェハヒューズ部ＷＦＭの出力信号２１によってメモリ冗長救済回路１１１が制御されることで、冗長救済が可能とされる。

上記パッケージヒューズ部ＰＦＭは、パッケージヒューズパッドＰ３とグランドパッドＰ２との間に設けられる。このパッケージヒューズ部ＰＦＭは、上記半導体チップ２０が上記パッケージ１０に実装され、上記パッケージヒューズパッドＰ３とグランドパッドＰ２との間に所定電圧が印加された状態でプログラミング可能なとなる。パッケージヒューズ部ＰＦＭは、1以上のヒューズ素子がレイアウトされており、通常複数のヒューズ素子がレイアウトされている。

このパッケージヒューズ部ＰＦＭには、品種切替のための制御情報がプログラムされる。そして、このパッケージヒューズ部ＰＦＭの出力信号２４によって品種切替回路１１３が制御されることで、ＳＲＡＭの品種切替が可能とされる。

品種切替とは、例えば語構成が1ビット、４ビット、８ビット等とビット数が異なるものへ切り替えることや、連続してデータを出すバースト長数を４ビットや８ビット等のビット数を切り替えることや、クロックレイテンシを切り替えるものや、入力端子の終端抵抗を有するものと有しないものに切り替えることなどを指す。別の表現をすれば半導体チップの動作仕様やチップ動作機能を切り替えることである。

上記パッケージ１０には、グランド端子Ｔ１，Ｔ２及びパッケージヒューズグランド端子Ｔ３がボール状に形成される。上記グランド端子Ｔ１は、ボンディングによるワイヤを介して上記ウェハヒューズパッドＰ１に結合される。上記グランド端子Ｔ２は、ボンディングによるワイヤを介して上記グランドパッドＰ２に結合される。上記パッケージヒューズグランド端子Ｔ３は、ボンディングによるワイヤを介して上記パッケージヒューズパッドＰ３に結合される。

図４には、上記ウェハヒューズ部ＷＦＭの構成例が示される。

上記ウェハヒューズ部ＷＦＭは、電気溶断ヒューズ回路４０２、ヒューズ溶断制御スイッチ回路４０３、ヒューズ溶断制御用シフトレジスタ回路４０５、ヒューズ信号増幅回路４０６、及びヒューズ信号キャプチャ回路４０７を含む。上記電気溶断ヒューズ回路４０２は、それぞれ通電により溶断可能な複数の電気溶断ヒューズ４１１が配列されて成る。この複数の電気溶断ヒューズ４１１の一端は、ウェハヒューズ部電源端子３３を介してウェハヒューズパッドＰ１に共通接続される（図１参照）。上記複数の電気溶断ヒューズ４１１の他端は、ヒューズ溶断用制御スイッチ回路４０３やヒューズ信号増幅回路４０６に接続される。上記ヒューズ溶断用制御スイッチ回路４０３は、上記複数の電気溶断ヒューズ４１１に対応して配置された複数のスイッチ４１２が配列されて成る。このスイッチ４１２は、特に制限されないが、ｎチャネル型ＭＯＳトランジスタ４１２によって形成される。このｎチャネル型ＭＯＳトランジスタ４１２のドレイン電極は、対応する電気溶断ヒューズ４１１に結合される。また、上記ｎチャネル型ＭＯＳトランジスタ４１２のソース電極は、ウェハヒューズ部グランド端子３４を介してグランドパッドＰ２に結合される。上記ｎチャネル型ＭＯＳトランジスタ４１２のゲート電極は、ヒューズ溶断制御用シフトレジスタ回路４０５に結合される。このヒューズ溶断制御用シフトレジスタ回路４０５は、上記ヒューズ溶断用制御スイッチ回路４０３における複数のｎチャネル型ＭＯＳトランジスタに対応して配置された複数のレジスタ４１３が結合されて成る。このヒューズ溶断制御用シフトレジスタ回路４０５には、ヒューズ溶断制御用シリアルデータ４２１と、ヒューズ横断制御用シフトクロック信号４２２とが供給される。ヒューズ溶断制御用シフトレジスタ回路４０５では、入力されたヒューズ溶断制御用シリアルデータ４２１が、ヒューズ横断制御用シフトクロック信号４２２に同期して順次シフトされることで、ヒューズ溶断制御用シフトレジスタ回路４０５における全てのレジスタ４１３にヒューズ溶断制御用データが保持される。上記レジスタ４１３の出力論理に応じて電気溶断ヒューズ４１１が溶断されるか否かが決定される。図４に示される構成例では、レジスタ４１３の出力論理がハイレベルのとき、対応するヒューズが溶断され、レジスタ４１３の出力論理がローレベルのとき、対応する電気溶断ヒューズは溶断されない。上記ヒューズ信号増幅回路４０６は、上記複数の電気溶断ヒューズ４１１に対応する複数の増幅器４１４が配置されて成る。この増幅器４１４は、対応する電気溶断ヒューズ４１１とｎチャネル型ＭＯＳトランジスタ４１２との接続ノードの論理レベルを増幅する。増幅器４１４の一方の入力の電圧は、ヒューズが切断されているか未切断かで変わる。この増幅器４１４の出力信号は、後段のヒューズ信号キャプチャ回路４０７を介して冗長救済用ヒューズ信号２２１として出力される。上記ヒューズ信号キャプチャ回路４０７は、それぞれヒューズ信号キャプチャ用クロック信号４２３に同期動作する複数のレジスタ４１５が配列されて成る。上記電気溶断ヒューズ４１１が溶断されているか否かによって、上記ヒューズ信号キャプチャ回路４０７の出力論理が決定される。

以上、ウェハヒューズ部ＷＦＭの構成例について説明したが、上記パッケージヒューズ部ＰＦＭについても、上記ウェハヒューズ部ＷＦＭと同様に構成することができる。

図１８には、上記メモリ冗長救済回路１１１の構成例が示される。

上記ＳＲＡＭにおけるメモリブロックには、正規ワード線１８４とは別に救済用のワード線１８５が設けられている。正規ワード線１８４とビット線対１８０とが交差する箇所に正規メモリビット１８６が設けられ、救済用ワード線１８５とビット線対１８０とが交差する箇所に救済メモリビット１８７が設けられる。上記ビット線対１８０の信号はセンスアンプ１８８で増幅される。ウェハヒューズ部ＷＦＭの出力端子１８２は冗長救済信号とされる。この出力信号１８２がローレベルの場合、ワードドライバ群１８１は、ワード選択信号１８３に応じて正規ワード線１８４を選択レベルに駆動する。これにより、正規メモリビット１８６の読み出しが可能とされる。ウェハプロービングテストにおいて、正規ワード線１８４や正規メモリビット１８６の故障が検出された場合、上記正規ワード線１８４に代えて救済用ワード線１８５が選択レベルに駆動されるように、ウェハヒューズ部ＷＦＭへのプログラミングが行われる。このようなプログラミングにより、ウェハヒューズ部ＷＦＭの出力信号１８２がハイレベルになり、ワード線選択信号１８３に応じて救済用ワード線１８５が選択レベルに駆動される。これにより、救済メモリビット１８７の読み出しが行われる。このようにしてメモリ冗長救済が行われる。

図１９には、品種切替回路１１３の構成例が示される。

同一チップで多数の品種をパッケージで組み分ける製品では、製造管理の容易性から、パッケージ組立後の最終テスト工程で品種を振り分けたいという要求がある。品種の違いとして、データの入力形式の違いを挙げることができる。図１９に示される品種切替回路１１３においては、パッケージヒューズ部ＰＦＭの出力信号に応じて、このデータ入力形式の変更が可能とされる。

ここでの例は、パッケージヒューズ部ＰＦＭの出力信号１９０により、特定のアドレス信号が入力データのＳＲＡＭのコア回路部等への転送を制御する場合と制御しない場合を示している。つまり、アドレス信号数が異なる品種での切り替えの例である。

なお、ＳＲＡＭのコア回路とは、アドレス選択回路アドレスデコーダ等のアドレス選択回路、センスアンプ等の読み出し回路、書き込みドライバ等の書き込み回路、メモリセルアレイ等が含まれる。

図１９に示される品種切替回路１１３は、入力回路１５５，１５６，１５７、選択回路１９３、インバータ１９４、ナンドゲート１９５，１９７、アンドゲート１９６，１９８を含んで成る。第１データパッドＰ１９１を介して入力されたデータは入力回路１５５に取り込まれる。第２データパッドＰ１９２を介して入力されたデータは入力回路１５６に取り込まれる。アドレス入力パッドＰ１９３を介して入力されたアドレス信号は入力回路１５７に取り込まれる。入力回路１５５の出力信号は、後段のアンドゲート１９６を介してＳＲＡＭのコア回路やメモリ制御回路などに伝達される。また、入力回路１５５，１５６の出力信号は、選択回路１９３及びアンドゲート１９８を介してＳＲＡＭのコア回路やメモリ制御回路などに伝達される。アドレス入力パッドＰ１９３を介して入力されるアドレス信号は、ＳＲＡＭのコア回路やメモリ制御回路などに伝達されるとともに、データの取り込み制御のために、インバータ１９４やナンドゲート１９７に伝達される。パッケージヒューズ部ＰＦＭの出力信号１９０は、品種切替のための信号とされ、上記選択回路１９３やナンドゲート１９５，１９７に伝達される。

上記の構成において、パッケージヒューズ部ＰＦＭの出力信号１９０がローレベルの場合には、選択回路１９３によって入力回路１５６の出力信号が選択され、また、ナンドゲート１９５，１９７の出力論理がハイレベルにされる。このとき、第１データ入力パッドＰ１９１を介して入力されたデータ、及び第２データ入力パッドＰ１９２を介して入力されたデータは、アドレス入力パッドＰ１９３を介して入力されたアドレス信号の論理にかかわらず、それぞれアンドゲート１９６，１９８を介してＳＲＡＭのコア回路やメモリ制御回路などに伝達される。

これに対して、パッケージヒューズ部ＰＦＭの出力信号１９０がハイレベルの場合には、第１データ入力パッドＰ１９１を介して入力されたデータが選択回路１９３を介してアンドゲート１９８に伝達される。そして、パッケージヒューズ部ＰＦＭの出力信号１９０によって、ナンドゲート１９５，１９７における一方の入力端子がハイレベルにされることから、第１データ入力パッドＰ１９１を介して入力されたデータが、アドレス入力パッドＰ１９３を介して入力されたアドレス信号の論理に応じて、アンドゲート１９６，１９８から出力される。つまり、アドレス入力パッドＰ１９３を介して入力されたアドレス信号がローレベルの場合には、アンドゲート１９６を介してデータ出力が行われ、アドレス入力パッドＰ１９３を介して入力されたアドレス信号がハイレベルの場合には、アンドゲート１９８を介してデータ出力が行われる。

このように品種切替回路１１３によれば、パッケージヒューズ部ＰＦＭの出力信号１９０に応じて、データ入力形式の変更（品種切替）が可能とされる。

次に保護回路について説明する。

図１では省略されているが、ウェハヒューズ部ＷＦＭ、及びパッケージヒューズ部ＰＦＭには、それらに静電気などに起因する不所望な高電圧が印加されないようにするための保護回路を設けることができる。

例えば図５を用いて説明する。

図５では、半導体チップ２０と主なパッド、ヒューズや主な回路、主な配線が示されている。

図５に示されるように、ウェハヒューズ部ＷＦＭに入力保護回路２１１を並列接続し、パッケージヒューズ部ＰＦＭに入力保護回路２１２を並列接続することで、静電気などに起因する不所望な高電圧による電流を速やかにバイパスする。

次にグランドパッドとの接続構成について説明する。

図５に示されるように、第１電源パッドＰ１１及び第２電源パッドＰ１２を介して内部論理回路５１に電源が供給され、内部論理回路５１のグランドライン５２が共通化される場合には、このグランドライン５２に、ウェハヒューズ部ＷＦＭ、上記入力保護回路２１１、パッケージヒューズ部ＰＦＭ、入力保護回路２１２を結合させることができる。グランドライン５２は、グランドパッドＰ２に結合される。

なお、内部論理回路には、ＳＲＡＭのコア回路、入出力系の回路等が含まれる。

この例では、グランドラインが共通に接続されているので、グランドパッド数を減らすことができる。

また、図６に示されるように、内部論理回路５１に接続されたグランドライン５３，５４が、それぞれグランドパッドＰ２１，Ｐ２２に別個に結合される場合には、一方のグランドライン例えばグランドライン５４に、ウェハヒューズ部ＷＦＭ、入力保護回路２１１、パッケージヒューズ部ＰＦＭ、入力保護回路２１２を結合させることができる。

ここでは、第１電源パッドＰ１１に対応してグランドパッドＰ２１、第２電源パッドＰ１２に対応してグランドパッドＰ２２が設けられている。

この例では、電源パッドごとにグランドパッドが分かれているので、電源分離ができ、相互間の影響を抑制できる。

さらに、図７に示されるように、内部論理回路５１に接続されたグランドライン５３，５４が、それぞれグランドパッドＰ２１，Ｐ２２に別個に結合される場合において、ウェハヒューズ部ＷＦＭ及び上記入力保護回路２１１をグランドライン５４に結合させ、パッケージヒューズ部ＰＦＭ及び入力保護回路２１２をグランドライン５３に結合させることができる。

この例では、電源パッドごとにグランドパッドが分かれているので、電源分離ができる点と、グランドラインがウェハヒューズ部ＷＦＭと、パッケージヒューズ部ＰＦＭで分かれているので、それぞれのヒューズ部のプログラミングをしているときに、影響を受けないようにできる。

次に、上記ウェハヒューズ部ＷＦＭ及びパッケージヒューズ部ＰＦＭへのプログラミング工程について説明する。

図８には、上記ウェハヒューズ部ＷＦＭ及びパッケージヒューズ部ＰＦＭへのプログラミング工程が示される。

ウェハから半導体チップが切り出される前の状態（ウェハ状態）のウェハプロービングテストにより、メモリブロックにおける欠陥が検出され、それを冗長救済するためのデータが作成される。
このデータに基づいてヒューズ溶断制御用シリアルデータが作成される。ウェハヒューズ部ＷＦＭへのプログラミングを行う場合、図８（Ａ）に示されるように、ウェハプローブ８０１，８０２が、半導体チップ２０に対応する領域におけるウェハヒューズパッドＰ１、及びパッケージヒューズパッドＰ３に接触される。このとき、図示しないテスタによって、ウェハプローブ８０１には、ウェハヒューズ部ＷＦＭへのプログラミングを可能とする所定レベルの電圧（ＶＤＤＦ）が印加される。これにより、ウェハヒューズ部ＷＦＭへのプログラミングが可能とされ、ウェハヒューズ部ＷＦＭへヒューズ溶断用制御データ４２１やヒューズ溶断制御用クロック信号４１３が伝達される（図４参照）。そして、伝達されたヒューズ溶断用制御データ４２１に基づいて、該当する電気溶断ヒューズ４１１に通電が行われることで、当該ヒューズが溶断される。このようなウェハヒューズ部ＷＦＭへのプログラミングによって冗長救済が行われる。

上記ウェハヒューズ部ＷＦＭへのプログラミングが完了した後に、ウェハから半導体チップ２０が切り出され、それがパッケージ１０に実装される。図８（Ｂ）には、半導体チップ２０がパッケージ１０に実装された状態が示される。半導体チップ２０とパッケージ１０との電気的な結合は、ワイヤボンディングによって行われる。パッケージ１０は、ＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）に代表される面実装形態を有するもので、グランド端子Ｔ１，Ｔ２，Ｔ４は、パッケージ１０におけるグランドノード８１に結合される。ここでの例では、ウェハから半導体チップ２０が切り出された後、ウェハヒューズ部ＷＦＭへのプログラミングは行われない。このため、上記グランドノード８１に、ウェハヒューズパッドＰ１が結合されることにより、ウェハヒューズパッドＰ１に不所望な電圧が印加されるのを防止することができる。

これに対し、パッケージヒューズ部ＰＦＭへのプログラミングは、半導体チップ２０がパッケージに実装された後に行われることから、パッケージヒューズパッドＰ３に結合されたパッケージヒューズグランド端子Ｔ３は、上記グランドノード８１には結合されない。このため、半導体チップ２０がパッケージに実装された後において、パッケージヒューズグランド端子Ｔ３を介して、パッケージヒューズ部ＰＦＭへのプログラミングのための所定電圧を上記パッケージヒューズパッドＰ３に印加することができるので、パッケージヒューズ部ＰＦＭへのプログラミングにより、このＳＲＡＭの品種切替を行い得る。

なお、例えばパッケージの端子の増加がある程度許容される場合等では、ウェハから半導体チップ２０が切り出された後でも、ウェハヒューズ部ＷＦＭへのプログラミングを行えるように接続してもよい。

図８（Ｃ）には、半導体チップがパッケージ１０に実装されて成るＳＲＡＭが実装基板に実装された状態が示される。

実装基板８４には、グランド電位層８５が形成されており、このグランド電位層８５に、上記全てのグランド端子Ｔ１，Ｔ２，Ｔ３，Ｔ４が結合される。ＳＲＡＭが実装基板に実装された状態で、ＳＲＡＭの品種切替等が行われることはないので、図８（Ｃ）に示されるように、グランド端子Ｔ３はグランド電位層８５に結合される。これにより、上記パッケージヒューズパッドＰ３に不所望な電圧が印加されるのを防止することができる。

実装基板への実装には、図８（Ｃ）に示される形態の他に種々の形態が考えられる。

例えば、図９に示されるように、実装基板８４に、第１グランド電位層９１、第２グランド電位層８５が形成される場合には、次のように接続することができる。

すなわち、第１グランドノード８１に結合されたグランド端子Ｔ１，Ｔ５が上記第１グランド電位層９１に共通接続され、第２グランドノード８２に結合されたグランドラインＴ２，Ｔ４と、パッケージヒューズパッドＰ３に結合されたグランド端子Ｔ３とを第２グランド電位層９２に共通接続される。

また、図１０に示されるように、実装基板８４に第１グランド電位層９１、第２グランド電位層８５が形成される場合には、次のように接続することができる。

すなわち、第１グランドノード８１に結合されたグランド端子Ｔ１，Ｔ５，Ｔ２、及びパッケージヒューズパッドＰ３に結合されたグランド端子Ｔ３が上記第１グランド電位層９１に共通接続され、第２グランドノード８２に結合されたグランド端子Ｔ４が第２グランド電位層９２に接続される。

これまでの説明の中で主な例を概説すれば以下のようになる。

（１）ウェハプロービングテストにおいて、ウェハの半導体チップ２０に対応する領域におけるウェハヒューズパッドＰ１にプログラミング用の所定電圧が印加され、ウェハヒューズ部ＷＦＭへのプログラミングが行われる。これにより、メモリの冗長救済や回路特性のトリミングが行われる。

半導体チップ２０がウェハから切り出され、それがパッケージ１０に実装された状態では、グランドパッドＰ２が、グランド端子Ｔ２とは異なる端子とされるパッケージヒューズグランド端子Ｔ３に接続されている。この状態で、パッケージ１０の外部からこのグランド端子Ｔ２とパッケージヒューズグランド端子Ｔ３とを介して、上記パッケージヒューズパッドＰ３とグランドパッドＰ２との間に、プログラムのための所定電圧を印加することができる。これにより、パッケージヒューズ部ＰＦＭについては、半導体チップ２０がパッケージ１０に実装された後にプログラミングが可能とされる。

このように、ウェハヒューズ部ＷＦＭとパッケージヒューズ部ＰＦＭとが別個に形成され、ウェハヒューズ部ＷＦＭへのプログラミングはウェハ状態でのプロービングにより行われ、パッケージヒューズ部ＰＦＭへのプログラミングは、グランド端子Ｔ３を介してパッケージヒューズパッドＰ３に所定電圧が印加されることで可能とされる。このグランド端子Ｔ３は、半導体チップ２０がパッケージ１０に実装された状態で、他の端子とは電気的に独立されており、パッケージヒューズ部ＰＦＭに電圧を供給するためのヒューズ専用端子である。従って、半導体チップ２０がパッケージ１０に実装された状態で、上記ヒューズ専用端子（Ｔ３）を介して、パッケージヒューズ部ＰＦＭ内のヒューズ素子に対してヒューズ溶断のための電圧を印加することができる。このため、全てのヒューズ素子の電源端子をパッケージの端子に割り当てる必要はなく、これにより、半導体チップ２０がパッケージ１０に実装された状態でのヒューズ専用端子を不所望に増加させることなく、最終テスト工程での電気ヒューズ溶断を実現することができる。

（２）半導体チップがパッケージ１０に実装されて成るＳＲＡＭが実装基板８４に実装された状態では、パッケージヒューズパッドＰ３に結合されたグランド端子Ｔ３が、部品実装基板８４のグランド層に接続されるため、このグランド端子Ｔ３を介して、不所望な電圧がパッケージヒューズパッドＰ３に印加されるのを阻止することができる。このため、パッケージヒューズ部ＰＦＭのプログラム内容が変更されることはない。

＜実施の形態２＞
図２には、本発明にかかる半導体装置の一例とされるＳＲＡＭの別の構成例が示される。

図２に示される半導体装置が、図１に示されるのと大きく異なるのは、半導体チップ２０の四隅を利用して、ウェハヒューズ部ＷＦＭやパッケージヒューズ部ＰＦＭが形成される点にある。

上記半導体チップ２０は、４個のメモリブロックＭＢ−０，ＭＢ−１，ＭＢ−２，ＭＢ−３が配置される。個々のメモリブロックは、複数のスタティック型メモリセルがアレイ状に配列されて成る。個々のメモリブロックには、メモリ冗長救済回路が含まれ、個々のメモリブロック毎に欠陥部の冗長救済が可能とされる。上記４個のメモリブロックＭＢ−０，ＭＢ−１，ＭＢ−２，ＭＢ−３を包囲するように入出力回路（Ｉ／Ｏ Ｂｌｏｃｋ）２０１，２０２，２０３，２０４が配置される。この入出力回路２０１〜２０４を介することにより、外部との間で各種信号の入出力が可能とされる。半導体チップ２０の縁辺部には、複数のパッドが形成される。この複数のパッドは、この半導体チップ２０に実装されるパッケージに設けられた端子にワイヤボンディング等で結合される。半導体チップ２０の四隅には、ウェハヒューズ部ＷＦＭやパッケージヒューズ部ＰＦＭが形成される。ウェハヒューズ部ＷＦＭの近傍には、このウェハヒューズ部ＷＦＭに不所望な電圧が印加されるのを阻止するための入力保護回路２１１や、ウェハヒューズパッドＰ１が配置される。ウェハヒューズ部ＷＦＭによって冗長救済用ヒューズ信号２２１が形成される。この冗長救済用ヒューズ信号２２１は、対応するメモリブロックＭＢ０，ＭＢ１，ＭＢ２，ＭＢ３に含まれるメモリ冗長救済回路に供給される。また、パッケージヒューズ部ＰＦＭの近傍には、このパッケージヒューズ部ＰＦＭに不所望な電圧が印加されるのを阻止するための入力保護回路２１２や、パッケージヒューズパッドＰ３が配置される。パッケージヒューズ部ＰＦＭによって品種切替又は特性調整用ヒューズ信号２２２が形成される。特性調整には、例えば後述する図２０の遅延時間の調整や電源電圧の降圧回路の電圧やゲイン調整等が含まれる。

上記品種切替又は特性調整用ヒューズ信号２２２は、図示されない品種切替回路や回路特性トリミング回路に供給される。メモリ冗長救済回路は、メモリブロックＭＢ０，ＭＢ１，ＭＢ２，ＭＢ３に対応して設けられるのに対して、品種切替回路や回路特性トリミング回路はメモリブロック毎に設ける必要がないため、１個の半導体チップ２０におけるパッケージヒューズ部ＰＦＭやパッケージヒューズパッドＰ３の数は、ウェハヒューズ部ＷＦＭやウェハヒューズパッドＰ１の数よりも少ない。図２に示される構成例では、パッケージヒューズ部ＰＦＭやパッケージヒューズパッドＰ３がそれぞれ２個形成されるのに対して、ウェハヒューズ部ＷＦＭやウェハヒューズパッドＰ１はそれぞれ４個形成されている。

図３には、図２に示される半導体チップ２０の一部（破線で囲まれた部分）が拡大して示される。

上記半導体チップ２０は、例えばＢＧＡに代表される面実装形態を有するパッケージ１０に実装される。パッケージヒューズ部ＰＦＭは、複数のパッケージヒューズ部グランド配線３１と、複数のパッケージヒューズ部電源端子配線に接続される。上記複数のパッケージヒューズ部グランド配線３１は、上記グランドパッドＰ４に共通接続され、上記複数のパッケージヒューズ部電源配線３２は、上記パッケージヒューズパッドＰ３に共通接続される。ウェハヒューズ部ＷＦＭは、複数のウェハヒューズ部電源配線３３と、複数のウェハヒューズ部グランド配線３４とを有する。上記複数のウェハヒューズ部電源配線３３は、上記ウェハヒューズパッドＰ１に共通接続され、上記複数のウェハヒューズ部グランド配線３４は、グランドパッドＰ２に共通接続される。上記ウェハヒューズパッドＰ１、上記グランドパッドＰ２、上記パッケージヒューズパッドＰ３、及びグランドパッドＰ４は、パッケージ１０にボンディングされる。上記ウェハヒューズパッドＰ１及び上記グランドパッドＰ２は、ボンディングされたワイヤ３８，３９を介してパッケージ１０のグランド端子Ｔ１２に結合される。上記パッケージヒューズパッドＰ３は、ボンディングされたワイヤ３７を介してパッケージ１０のグランド端子Ｔ３に結合される。グランドパッドＰ４は、ボンディングされたワイヤ３６を介してパッケージ１０のグランド端子Ｔ４に結合される。

ここでは、半導体チップ２０がパッケージに実装された状態では、ウェハヒューズ部ＷＦＭはプログラムされないので、ウェハヒューズパッドＰ１及びグランドパッドＰ２は、ボンディングされたワイヤ３８，３９を介してパッケージ１０のグランド端子Ｔ１２に結合される。つまり、ウェハヒューズ部電源端子配線３４とウェハヒューズ部グランド配線３３とが電気的に接続される。

これにより、実装状態においてウェハヒューズ部電源端子配線３４とウェハヒューズ部グランド配線３３とに異なる電位が与えられることがなく、誤ってウェハヒューズ部ＷＦＭのヒューズが切断されることを防止できる。

また、ウェハヒューズパッドＰ１とＰ２のそれぞれに別個に端子を設けても良い。しかし複数のウェハヒューズ部ＷＦＭが分散して設けられている場合は、各ウェハヒューズ部ＷＦＭに応じて、２つのパッドのそれぞれに端子を設けることになり、端子数が増加することから、端子数を減らしたい場合は、２つのパッドとＰ２を共通の端子に接続するのが望ましい。

なお、ウェハヒューズ部ＷＦＭが１つの場合でも、端子を減らせる効果があるので、実施の形態１に適用しても良い。つまり、半導体チップ上では、ウェハヒューズ部電源端子配線に接続されるパッドと、ウェハヒューズ部グランド配線に接続されるパッドが別々に設けられているが、パッケージに実装する段階では、同じ端子に接続されるので、端子を１つ減らすことができる。

また、上記の構成の他の観点によれば、半導体チップ２０の四隅を利用して、ウェハヒューズ部ＷＦＭやパッケージヒューズ部ＰＦＭが形成されるため、ウェハヒューズ部ＷＦＭやパッケージヒューズ部ＰＦＭと、それに結合されるパッドとの距離を短くすることができ、そこでの電圧降下を抑えることができる。特に、所定の電圧を与えることでヒューズ素子をプログラムする（切断する）ものでは、電圧降下の抑制は重要である。距離的な表現をすれば、ウェハヒューズ部間同士の距離よりも、それぞれのウェハヒューズ部に接続されるパッド（Ｐ１やＰ２）との配線距離が短くなるようにすることである。同様にパッケージヒューズ部間同士の距離よりも、それぞれのパッケージヒューズ部に接続されるパッド（Ｐ３やＰ４）との距離が短くなるようにすることである。

ウェハヒューズ部を複数に分け、それぞれにパッドを設けたことで、１つのパッドしかない場合に比べ、ウェハヒューズのプログラム時の非選択ヒューズへの影響を少なくできる。つまり、例えば４つに分割した場合、プログラムによる電圧ストレスが、分割しない場合の１／４の時間となる。

＜実施の形態３＞
図１１には、本発明にかかる半導体装置の一例とされるＳＲＡＭにおける主要部の別の構成例が示される。

図１１に示されるＳＲＡＭは、半導体チップ２０と、この半導体チップが実装されたパッケージ１０とを含む。パッケージ１０は、実施の形態１や実施の形態２の場合と同様とし、ここではＢＧＡに代表される面実装形態を有する。図１１に示される半導体装置が図１や図２などに示されるのと大きく異なるのは、ウェハヒューズ部ＷＦＭの出力信号によって、メモリ冗長救済回路１１１及びウェハ回路特性トリミング回路１１２が制御され、パッケージヒューズ部ＰＦＭの出力信号によって、品種切替回路１１３及びパッケージ回路特性トリミング回路１１４が制御されるようになっている点である。

半導体チップ２０におけるウェハヒューズパッドＰ１は、ボンディングによるワイヤを介してパッケージ１におけるグランドノードに結合される。また、上記半導体チップ２０におけるパッケージヒューズパッドＰ３は、ボンディングによるワイヤを介してパッケージ１における端子Ｔ３に結合される。

端子Ｔ３は、半導体装置の製品仕様においては、グランドレベル（ＶＳＳ）とされ、実装基板におけるグランドラインに結合されるが、最終テスト（後工程）においては、プログラミングのための電圧入力のために利用される。

図２０には、上記ウェハ回路特性トリミング回路１１２や上記パッケージ回路特性トリミング回路１１４の構成例が示される。

メモリコア回路又はメモリ制御回路などの出力信号が、後段の出力レジスタ２００３、出力バッファ２００４、及び出力パッド２００５を介して出力される。クロック入力パッド２００１を介して入力されたクロック信号は、入力回路２００２を介して可変遅延回路２００６に伝達される。この可変遅延回路２００６は、ウェハヒューズ部ＷＦＭの出力信号又はパッケージヒューズ部ＰＦＭの出力信号によって遅延時間が変化する。可変遅延回路２００６で遅延されたクロック信号は出力レジスタ２００３のクロック入力端子に伝達される。上記の構成によれば、ウェハヒューズ部ＷＦＭの出力信号又はパッケージヒューズ部ＰＦＭの出力信号によって可変遅延回路２００６の遅延時間を変更することで、出力レジスタ２００３においてメモリコア回路又はメモリ制御回路などの出力信号の取り込みタイミングを調整することができる。

図１２には、図１１に示される構成を採用した場合のテスト工程が示される。

このテスト工程は、前工程（ウェハプロービングテスト工程）Ｓ１２１と、後工程（最終テスト工程）Ｓ１２２とを含む。前工程Ｓ１２１では、ウェハの半導体チップ２０に対応する領域におけるウェハヒューズパッドＰ１にプログラミング用の所定電圧が印加され、ウェハヒューズ部ＷＦＭへのプログラミングが行われることで、メモリの冗長救済や回路特性のトリミングが行われる。その後、ウェハから半導体チップ２０が切り出され、それがパッケージ１０に実装される。半導体チップ２０がパッケージ１０に実装された後に最終テストが行われる。最終テストでは、プログラミング用の所定電圧が、パッケージ１０の端子Ｔ３を介してパッケージヒューズパッドＰ３に印加され、パッケージヒューズ部ＰＦＭへのプログラミングが行われる（Ｓ１２２）。このプログラミングにより、品種切替や回路特性のトリミングが行われてから製品出荷される。

上記の構成によれば、ウェハ回路特性トリミング回路１１２と、パッケージ回路トリミング回路１１４が設けられているため、前工程（Ｓ１２１）においても、後工程（Ｓ１２２）においても、回路特性のトリミングを行うことができる。

＜実施の形態４＞
図１３には、本発明にかかる半導体装置の一例とされるＳＲＡＭにおける主要部の別の構成例が示される。

図１３に示される半導体装置が図１１に示されるのと大きく異なるのは、パッケージヒューズ部ＰＦＭ−１，ＰＦＭ−２と、選択回路１３０１，１３０２，１３０３が設けられている点である。選択回路１３０１は、パッケージヒューズ部ＰＦＭ−１の出力信号に応じて、ウェハヒューズ部ＷＦＭの出力信号と、パッケージヒューズ部ＰＦＭ−１の出力信号とを選択的に後段の選択回路１３０２に伝達する。選択回路１３０２は、パッケージヒューズ部ＰＦＭ−２の出力信号に応じて、選択回路１３０１の出力信号と、パッケージヒューズ部ＰＦＭ−２の出力信号とを選択的にウェハ回路特性トリミング回路１１２に伝達する。選択回路１３０３は、パッケージヒューズ部ＰＦＭ−２の出力信号に応じて、パッケージヒューズ部ＰＦＭ−１の出力信号と、パッケージヒューズ部ＰＦＭ−２の出力信号とを選択的に品種切替回路１１３及びパッケージ回路特性トリミング回路１１４に伝達する。パッケージヒューズ部ＰＦＭ−１及びパッケージヒューズ部ＰＦＭ−２には、図４に示される構成を採用することができる。半導体チップ２０には、パッケージヒューズ部ＰＦＭ−１に結合されたパッケージヒューズパッドＰ３−１と、パッケージヒューズ部ＰＦＭ−２に結合されたパッケージヒューズパッドＰ３−２が形成される。パッケージヒューズパッドＰ３−１は、ボンディングによるワイヤを介して端子Ｔ３−１に結合される。パッケージ１０には、端子Ｔ３−１，Ｔ３−２が形成される。パッケージヒューズパッドＰ３−２は、ボンディングによるワイヤを介して端子Ｔ３−２に結合される。

図１５には、上記ＳＲＡＭの端子配列が示される。

図１５に示されるように上記ＳＲＡＭには、所定の機能を有する複数の端子が設けられる。図１３における端子Ｔ３−１，Ｔ３−２は、半導体装置の製品仕様によれば、図１５（Ａ）において破線で示されるようにグランドレベル（ＶＳＳ）とされ、実装基板におけるグランドラインに結合されるが、最終テスト（後工程）においては、図１５（Ｂ）に示されるように、プログラミングのための電圧印加端子（ＶＤＤＦＦ（１），ＶＤＤＦＦ（２））として取り扱われる。

なお、ＶＤＤＦＦ（１）が端子Ｔ３−１に対応し、ＶＤＤＦＦ（２）が端子Ｔ３−２に対応する。

図１４には、図１３に示される構成を採用した場合のテスト工程が示される。

このテスト工程は、前工程（ウェハプロービングテスト工程）Ｓ１４１と、後工程（最終テスト工程）Ｓ１４２，Ｓ１４３とを含む。前工程Ｓ１２１では、ウェハの半導体チップ２０に対応する領域におけるウェハヒューズパッドＰ１にプログラミング用の所定電圧が印加され、ウェハヒューズ部ＷＦＭへのプログラミングが行われることで、メモリの冗長救済や回路特性のトリミングが行われる。その後、ウェハから半導体チップ２０が切り出され、それがパッケージ１０に実装される。半導体チップ２０がパッケージ１０に実装された後に、最終テストが行われる。最終テストでは、先ず、プログラミング用の所定電圧が、パッケージ１０の端子Ｔ３−１を介してパッケージヒューズパッドＰ３−１に印加され、パッケージヒューズ部ＰＦＭ−１へのプログラミングが行われる（Ｓ１４２）。次に、プログラミング用の所定電圧が、パッケージ１０の端子Ｔ３−２を介してパッケージヒューズパッドＰ３−２に印加され、パッケージヒューズ部ＰＦＭ−２へのプログラミングが行われる（Ｓ１４３）。このようなプログラミングにより、品種切替や回路特性のトリミングが行われてから製品出荷される。

上記の構成によれば、以下の作用効果が得られる。

選択回路１３０１は、パッケージヒューズ部ＰＦＭ−１の出力信号に応じて、ウェハヒューズ部ＷＦＭの出力信号と、パッケージヒューズ部ＰＦＭ−１の出力信号とを選択的に後段の選択回路１３０２に伝達することができる。そこで、選択回路１３０１によってパッケージヒューズ部ＰＦＭ−１の出力信号が選択され、それが選択回路１３０２を介してウェハ回路特性トリミング回路１１２に伝達されるように後工程（Ｓ１４２）においてパッケージヒューズ部ＰＦＭ−１にプログラミングする。これにより、ウェハ回路特性トリミング回路１１２の再設定を行うことができる。つまり、ウェハヒューズ部ＷＦＭへのプログラミングによるウェハ回路特性トリミング回路１１２の設定内容を、パッケージヒューズ部ＰＦＭ−１へのプログラミングによって変更することができる。このため、後工程において、ウェハ回路特性トリミング回路１１２のトリミングが必要となった場合に、それに応ずることができる。

同様に、選択回路１３０２が設けられているため、ウェハヒューズ部ＷＦＭやパッケージヒューズ部ＰＦＭ−１へのプログラミングによるウェハ回路特性トリミング回路１１２の設定内容を、パッケージヒューズ部ＰＦＭ−２へのプログラミングによって変更することができる。また、選択回路１３０３が設けられているため、パッケージヒューズ部ＰＦＭ−１へのプログラミングによる品種切替回路１１３やパッケージ回路特性トリミング回路１１４の設定内容を、パッケージヒューズ部ＰＦＭ−２へのプログラミングによって変更することができる。

＜実施の形態５＞
図１６には、本発明にかかる半導体装置の一例とされるＳＲＡＭにおける主要部の別の構成例が示される。

図１６に示される半導体装置が図１１に示されるのと大きく異なるのは、ウェハヒューズ部ＷＦＭの前段にｎチャンネル型ＭＯＳトランジスタ１６１を設け、パッケージヒューズ部ＰＦＭの前段にｎチャンネル型ＭＯＳトランジスタ１６３を設けた点にある。ｎチャンネル型ＭＯＳトランジスタ１６１は、パッケージヒューズパッドＰ３とウェハヒューズ部ＷＦＭとの間に設けられ、ｎチャンネル型ＭＯＳトランジスタ１６２は、パッケージヒューズパッドＰ３とパッケージヒューズ部ＰＦＭとの間に設けられる。上記ｎチャンネル型ＭＯＳトランジスタ１６１は、経路切替用パッドＰ１０に結合され、上記ｎチャンネル型ＭＯＳトランジスタ１６２は、インバータ１６２を介して上記経路切替用パッドＰ１０に結合される。

ウェハプロービングテストにおいて、経路切替用パッドＰ１０にハイレベルの信号が供給された場合、ｎチャンネル型ＭＯＳトランジスタ１６１がオン状態にされ、ｎチャンネル型ＭＯＳトランジスタ１６２がオフ状態にされる。この状態で、パッケージパッドＰ３に、プログラミングのための電圧が供給された場合、この電圧は、ｎチャンネル型ＭＯＳトランジスタ１６１を介してウェハヒューズ部ＷＦＭに伝達され、このウェハヒューズ部ＷＦＭへのプログラミングが可能とされる。

半導体チップ２０がパッケージ１０に実装された場合、上記経路切替用パッドＰ１０は、ボンディングによるワイヤを介してパッケージ１０におけるグランドノードに結合されることから、グランドレベル（ローレベル）に固定される。この状態で、ｎチャンネル型ＭＯＳトランジスタ１６１がオフ状態にされ、ｎチャンネル型ＭＯＳトランジスタ１６３がオン状態にされるため、パッケージヒューズ部ＰＦＭがｎチャンネル型ＭＯＳトランジスタ１６３を介してパッケージヒューズパッドＰ３に導通される。このため、端子Ｔ３を介してパッケージヒューズ部ＰＦＭにプログラミングのための電圧を供給することができる。従って、図１６に示される構成においても、図１１に示される構成を採用した場合と同様の作用効果を得ることができる。

尚、図１６においては、上記ｎチャネル型ＭＯＳトランジスタ１６１，１６３及びインバータ１６２によって、本発明における経路切替回路が形成される。

ここでは、ｎチャネル型ＭＯＳトランジスタを用いた構成を例に示したが、これに限定されるものではなく、１つのパッドからウェハ状態でもパッケージ状態でもヒューズをプログラムできる回路構成であればよい。

＜実施の形態６＞
図１７には、本発明にかかる半導体装置の一例とされるＳＲＡＭにおける主要部の別の構成例が示される。

図１７に示される半導体装置が、図１１に示されるのと大きく異なるのは、３個のウェハヒューズ部ＷＦＭ−１，ＷＦＭ−２，ＷＦＭ−３が設けられ、それに対応して３個のｎチャンネル型ＭＯＳトランジスタ１６１−１，１６１−２，１６１−３が設けられている点である。上記３個のウェハヒューズ部ＷＦＭ−１，ＷＦＭ−２，ＷＦＭ−３の出力信号は、メモリ冗長回路１１１及びウェハ回路特性トリミング１１２に供給される。

ウェハプロービングテストにおいて、経路切替用パッドＰ１０にハイレベルの信号が供給された場合、ｎチャンネル型ＭＯＳトランジスタ１６１がオン状態にされ、ｎチャンネル型ＭＯＳトランジスタ１６２がオフ状態にされる。この状態で、パッケージパッドＰ３に、プログラミングのための電圧が供給された場合、この電圧は、それぞれｎチャンネル型ＭＯＳトランジスタ１６１，１６２，１６３を介してウェハヒューズ部ＷＦＭに伝達され、この状態でウェハヒューズ部ＷＦＭ−１，ＷＦＭ−２，ＷＦＭ−３へのプログラミングが可能とされる。

図１７に示される構成によれば、３個のウェハヒューズ部ＷＦＭ−１，ＷＦＭ−２，ＷＦＭ−３を有するため、図１６に示される構成に比べて、より多くのメモリ冗長救済や、より多くのウェハ回路特性トリミングを行うことができる。

尚、図１７においては、上記ｎチャネル型ＭＯＳトランジスタ１６１−１，１６１−２，１６１−３，１６３及びインバータ１６２によって、本発明における経路切替回路が形成される。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、上記半導体チップは、ＳＲＡＭの他に、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、フラッシュメモリ、磁気抵抗メモリ（ＭＲＡＭ）など、他の半導体メモリとすることができる。

また、実装パッケージとしてＢＧＡを例に示したが、これに限定されるものではなく、例えばリードフレームタイプのＴＳＯＰ（Thin Small Outline Package），ＱＦＰ（Quad Flat Package），ＱＦＮ（Quad flat no lead package）等であっても良い。

さらに、今回の例では、グランド側のパッドや端子で構成される例に説明したが、電源電圧等の一定の電圧が与えられるものであれば、他のパッドや端子を用いても良い。

なお、予想しない電流経路が生成される可能性を考えると、これが生じにくいグランドパッドやグランド端子を用いるのが望ましい。

また、図１等に示した、ウェハヒューズパッドＰ１やグランドパッドＰ２をパッケージの端子にワイヤ接続したが、端子にワイヤ接続しなくても、グランド等の一定電位が供給されるものに接続されても良い。例えば、半導体基板上のグランド電圧が与えられる他のグランドパッドとウェハヒューズパッドＰ１およびグランドパッドＰ２とをワイヤ接続しても良い。

さらに、ウェハヒューズ部とパッケージヒューズ部のいずれも所定電圧が与えられることでプログラムされるヒューズ素子、いわゆる電気ヒューズ素子を用いる例を示した。しかし、ウェハヒューズ部のヒューズ素子はレーザ等によって切断するレーザーヒューズ素子でも良い。この場合、電気的にプログラムするためのウェハヒューズ部用のパッドを特別に設ける必要がなくなり、他の回路とヒューズ回路用の電源パッドとを共用できる。

そして、ウェハヒューズ部の出力を主にメモリ回路に用いる例を示したが、半導体チップによっては、ロジック回路に用いても良い。さらに、アナログ回路等の微小な調整に用いてもよい。

１０ パッケージ
２０ 半導体チップ
１１１ メモリ冗長救済回路
１１２ ウェハ回路特性トリミング回路
１１３ 品種切替回路
１１４ パッケージ回路特性トリミング回路
２１１，２１２ 入力保護回路
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ１０ パッド
ＰＦＭ パッケージヒューズ部
ＷＦＭ ウェハヒューズ部
Ｔ１〜Ｔ４ 端子

Claims (13)

1. 半導体チップがパッケージに実装された半導体装置であって、
   上記半導体チップに形成された第１パッドと、
   上記半導体チップの上記第１パッドと異なる位置に形成された第２パッドと、
   上記半導体チップの上記第１パッド及び上記第２パッドとは異なる位置に形成された第３パッドと、
   上記第１パッドと上記第３パッドとの間に形成され、上記第１パッドと上記第３パッドとの間に所定電圧が印加されることでプログラミング可能な第１ヒューズ素子を有する第１ヒューズ部と、
   上記第１ヒューズ部の出力信号が供給される第１回路と、
   上記第２パッドと上記第３パッドとの間に形成され、上記第２パッドと上記第３パッドとの間に所定電圧が印加されることでプログラミング可能な第２ヒューズ素子を有する第２ヒューズ部と、
   上記第２ヒューズ部の出力信号が供給される第２回路と、
   上記パッケージに設けられ、上記第２パッドに結合された第１端子と、
   上記パッケージに設けられ、上記第３パッドに結合された第２端子と、を含み、
   上記第１端子は、上記半導体チップが上記パッケージに実装された状態で上記第２端子とは電気的に独立していることを特徴とする半導体装置。
2. 上記第１回路は、上記半導体チップ内のメモリの冗長救済を可能とするメモリ冗長救済回路を含み、
   上記第２回路は、上記半導体チップにおける動作仕様の切り替えを可能とする回路を含む請求項１記載の半導体装置。
3. 上記第１端子と上記第２端子とは、上記半導体チップが上記パッケージに実装された状態でグランドレベルが与えられる端子である請求項１記載の半導体装置。
4. 上記第１パッドと上記第３パッドとは、上記半導体チップが上記パッケージに実装された状態で上記パッケージにおける同一端子に共通接続される請求項１記載の半導体装置。
5. 上記第１パッドの数は、上記第２パッドの数よりも多い請求項１記載の半導体装置。
6. 上記第１パッドと上記第３パッドとの間に、第１入力保護回路が設けられ、
   上記第２パッドと上記第３パッドとの間に、第２入力保護回路が設けられた請求項１記載の半導体装置。
7. 半導体チップがパッケージに実装された半導体装置であって、
   切断されることでプログラム可能な第１ヒューズ素子を有する第１ヒューズ部と、
   上記第１ヒューズ部の出力信号が供給される第１回路と、
   上記第１ヒューズ部に結合された第１パッドと、
   所定電圧が印加されることで切断される第２ヒューズ素子を有する第２ヒューズ部と、
   上記第２ヒューズ部の出力信号が供給される第２回路と、
   上記第２ヒューズ部に結合された第２パッドと、
   前記第１ヒューズ部および前記第２ヒューズ部に結合された第３パッドとを、上記半導体チップに備え、
   上記第２パッドに結合され、上記第2パッド専用に上記パッケージに設けられた第１端子と、
   上記第３パッドに結合され、上記パッケージに設けられた第２端子と、を含む半導体装置。
8. 上記第１回路は、上記半導体チップ内のメモリの冗長救済を可能とするメモリ冗長救済回路を含み、
   上記第２回路は、上記半導体チップにおける動作機能の切り替えを可能とする回路を含む請求項７記載の半導体装置。
9. 上記第１端子と上記第２端子とは、グランドレベルが与えられる端子として用いられる請求項７記載の半導体装置。
10. 上記第１パッドと上記第３パッドとは、上記パッケージに設けられた同一端子に結合される請求項７記載の半導体装置。
11. 上記第１パッドの数は、上記第２パッドの数よりも多い請求項７記載の半導体装置。
12. 上記第１パッドと上記第３パッドとの間に、第１入力保護回路が設けられ、
    上記第２パッドと上記第３パッドとの間に、第２入力保護回路が設けられた請求項７記載の半導体装置。
13. 上記第１ヒューズ素子は、所定電圧が印加されることで切断されるヒューズ素子である請求項７記載の半導体装置。

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