JPH0621223A - 半導体集積回路の自動配線方法 - Google Patents
半導体集積回路の自動配線方法Info
- Publication number
- JPH0621223A JPH0621223A JP4178523A JP17852392A JPH0621223A JP H0621223 A JPH0621223 A JP H0621223A JP 4178523 A JP4178523 A JP 4178523A JP 17852392 A JP17852392 A JP 17852392A JP H0621223 A JPH0621223 A JP H0621223A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- delay time
- integrated circuit
- semiconductor integrated
- difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 詳細配線工程で生じた迂回配線による経路長
の差により、概略配線で許容したより大きな伝搬遅延時
間差を防ぐ。 【構成】 半導体集積回路の自動配線を行う際に、概略
配線工程においてその遅延時間の差が極少になるように
設計された複数の配線間に、詳細配線工程の結果決定さ
れた配線の経路長の差（区間ＢＣ）により、概略配線工
程で許容したより大きな伝搬遅延時間の差が生じる場
合、伝搬遅延時間の小さい配線（区間ＢＤ）に容量成分
として働く配線（区間ＢＤの配線と交差する配線）を付
加する。 【効果】 詳細配線による信号伝搬遅延時間の増大を防
げる。
の差により、概略配線で許容したより大きな伝搬遅延時
間差を防ぐ。 【構成】 半導体集積回路の自動配線を行う際に、概略
配線工程においてその遅延時間の差が極少になるように
設計された複数の配線間に、詳細配線工程の結果決定さ
れた配線の経路長の差（区間ＢＣ）により、概略配線工
程で許容したより大きな伝搬遅延時間の差が生じる場
合、伝搬遅延時間の小さい配線（区間ＢＤ）に容量成分
として働く配線（区間ＢＤの配線と交差する配線）を付
加する。 【効果】 詳細配線による信号伝搬遅延時間の増大を防
げる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の自動
配線方法に関し、特にクロック配線のように、その経路
の信号伝搬遅延時間が回路装置の動作速度に大きな影響
を与える配線の自動配線方法に関する。
配線方法に関し、特にクロック配線のように、その経路
の信号伝搬遅延時間が回路装置の動作速度に大きな影響
を与える配線の自動配線方法に関する。
【０００２】
【従来の技術】大規模な半導体集積回路においては、例
えば、クロック配線のように個々のＦ／Ｆ（フリップフ
ロップ）に入力されるクロック信号の信号伝搬遅延時間
の差（以下スキュー）が回路装置の動作速度に大きな影
響を与える配線が存在する。このため、クロック配線は
図１に示されるようなツリー状の概略経路１を集積回路
２内に分布するフリップフロップの分布状況にしたがっ
て配線し、そのＨ型の末端から図２のような支線により
個々のフリップフロップ３，４のクロック入力に接続す
るというような方法がとられることがある。
えば、クロック配線のように個々のＦ／Ｆ（フリップフ
ロップ）に入力されるクロック信号の信号伝搬遅延時間
の差（以下スキュー）が回路装置の動作速度に大きな影
響を与える配線が存在する。このため、クロック配線は
図１に示されるようなツリー状の概略経路１を集積回路
２内に分布するフリップフロップの分布状況にしたがっ
て配線し、そのＨ型の末端から図２のような支線により
個々のフリップフロップ３，４のクロック入力に接続す
るというような方法がとられることがある。
【０００３】この方法では、クロック発生源からフリッ
プフロップ３，４までの距離の差を極小化できるためス
キューを極小化できる利点がある。このような配線方法
では、末端部分のツリー形式からのずれを見込んで、配
線抵抗や配線容量を算定しながらディレイバランスの採
れたクロック配線の概略経路を決定することになる。と
ころが、詳細配線において配線を配置できない領域等の
影響により図３に示すような配線の経路に迂回を生じ配
線経路長が増大しする（ここでは、ｄ）ことがある。こ
れにより、伝搬遅延時間が増大し、クロックのスキュー
が概略配線時の算定値よりも増大するという欠点があっ
た。
プフロップ３，４までの距離の差を極小化できるためス
キューを極小化できる利点がある。このような配線方法
では、末端部分のツリー形式からのずれを見込んで、配
線抵抗や配線容量を算定しながらディレイバランスの採
れたクロック配線の概略経路を決定することになる。と
ころが、詳細配線において配線を配置できない領域等の
影響により図３に示すような配線の経路に迂回を生じ配
線経路長が増大しする（ここでは、ｄ）ことがある。こ
れにより、伝搬遅延時間が増大し、クロックのスキュー
が概略配線時の算定値よりも増大するという欠点があっ
た。
【０００４】クロック配線以外のその経路の信号伝搬遅
延時間が回路装置の動作速度に大きな影響を与える配線
についても同様のことが言える。
延時間が回路装置の動作速度に大きな影響を与える配線
についても同様のことが言える。
【０００５】一方、同期式の回路システムにおいては、
動作タイミングを、クロックを基本にして制御してい
る。ここでの理想的なクロック分配は、半導体基板（チ
ップ）上のいずれの場所においても全く同時にクロック
信号が得られることである。
動作タイミングを、クロックを基本にして制御してい
る。ここでの理想的なクロック分配は、半導体基板（チ
ップ）上のいずれの場所においても全く同時にクロック
信号が得られることである。
【０００６】しかし、実際には、クロックの信号を引き
回す配線、接続している素子に応じた遅れ（ディレイ）
が生じるので、入力から最も近い位置で得られたクロッ
クと、入力から最も遠い位置で得られたクロックとには
到達時間差（スキュー）が生じる。このスキューが大き
すぎれば同期がとれなくなり正常な回路動作が期待でき
なくなる。従って、クロック分配は、スキュー最小で行
うことが要求される。また、複数のチップを使用してシ
ステムを構成する場合に、各チップ内のディレイが大き
いとシステムの同期が難しくなり、チップ内と同じ問題
が生じてくる。そのため、チップ内のディレイもできる
限り小さくする必要がある。
回す配線、接続している素子に応じた遅れ（ディレイ）
が生じるので、入力から最も近い位置で得られたクロッ
クと、入力から最も遠い位置で得られたクロックとには
到達時間差（スキュー）が生じる。このスキューが大き
すぎれば同期がとれなくなり正常な回路動作が期待でき
なくなる。従って、クロック分配は、スキュー最小で行
うことが要求される。また、複数のチップを使用してシ
ステムを構成する場合に、各チップ内のディレイが大き
いとシステムの同期が難しくなり、チップ内と同じ問題
が生じてくる。そのため、チップ内のディレイもできる
限り小さくする必要がある。
【０００７】以前より、クロックの分配方法としては、
トリー方式のＨ−トリー方式とトランク＆ブランチ方式
が知られている。
トリー方式のＨ−トリー方式とトランク＆ブランチ方式
が知られている。
【０００８】Ｈ−トリー（以下、トリー）方式は、図２
１のように、結線する２つの素子（群）３１の配線径路
３２が完全対称となるようＨ型に、クロック信号供給用
素子３３から配線を行って等ディレイの配線を提供する
ものである（文献「S.Dhar,et al:Reduction of clock
delays in VLSI structures.,Proc. IEEE Int.Conf.on
Computer Design,1984」）。
１のように、結線する２つの素子（群）３１の配線径路
３２が完全対称となるようＨ型に、クロック信号供給用
素子３３から配線を行って等ディレイの配線を提供する
ものである（文献「S.Dhar,et al:Reduction of clock
delays in VLSI structures.,Proc. IEEE Int.Conf.on
Computer Design,1984」）。
【０００９】この方法は、スキューを最小化する反面、
配線長を長くする傾向がある。特に、回路規模が大きく
なって供給すべき素子数が増すと、トリーの深さが増加
するため配線長が長くなり、ディレイも増加する。
配線長を長くする傾向がある。特に、回路規模が大きく
なって供給すべき素子数が増すと、トリーの深さが増加
するため配線長が長くなり、ディレイも増加する。
【００１０】トランク＆ブランチ方式は、図２２のよう
な、線幅の太い幹線（トランク）３４を一本通し、その
幹線から支線（ブランチ）３５を出して、クロック信号
供給用素子３３からクロック信号を供給する方法であ
る。この方法は、Ｈ−トリーに比べてディレイは小さい
傾向にある。ただし、ブランチの本数が多いほどディレ
イが大きくなるので、ブランチ数はあまり多くすること
ができない。
な、線幅の太い幹線（トランク）３４を一本通し、その
幹線から支線（ブランチ）３５を出して、クロック信号
供給用素子３３からクロック信号を供給する方法であ
る。この方法は、Ｈ−トリーに比べてディレイは小さい
傾向にある。ただし、ブランチの本数が多いほどディレ
イが大きくなるので、ブランチ数はあまり多くすること
ができない。
【００１１】しかし、クロック信号供給用素子３３に最
も近いフリップフロップ（以下、Ｆ／Ｆとする）などの
素子と、最も遠い素子とのディレイ差（スキュー）は大
きくなる。そのため例えば、文献「T.Saigo,et al:Cloc
k Skew Reduction Approachfor Standard Cell.,IEEE I
nt.Conf.on CICC,1990 」においては、トランクからブ
ランチを出す際に、駆動力の異なるサブバッファセルを
入れてディレイを合わせるという改良がなされている。
しかしながら、この改良でも、ブランチ上のトランクに
近いＦ／Ｆと遠いＦ／Ｆとの間のスキューは改善されな
い。
も近いフリップフロップ（以下、Ｆ／Ｆとする）などの
素子と、最も遠い素子とのディレイ差（スキュー）は大
きくなる。そのため例えば、文献「T.Saigo,et al:Cloc
k Skew Reduction Approachfor Standard Cell.,IEEE I
nt.Conf.on CICC,1990 」においては、トランクからブ
ランチを出す際に、駆動力の異なるサブバッファセルを
入れてディレイを合わせるという改良がなされている。
しかしながら、この改良でも、ブランチ上のトランクに
近いＦ／Ｆと遠いＦ／Ｆとの間のスキューは改善されな
い。
【００１２】このように、いづれの方式でもディレイと
スキューの両方を小さくすることは回路規模が大きくな
るほど難しくなっている。
スキューの両方を小さくすることは回路規模が大きくな
るほど難しくなっている。
【００１３】
【発明が解決しようとする課題】このように、従来の配
線方法では、信号伝搬遅延時間が回路装置の性能に大き
な影響を与える配線について、概略配線工程においてそ
の信号伝搬遅延時間の差が極少となるように設計された
複数の配線が、配線を配置できない領域等の影響により
配線の経路に迂回を生じ配線経路長が増大し、概略配線
より算定されたものより信号伝搬遅延時間の差が増大
し、これにより予定した性能が得られないという問題が
あった。
線方法では、信号伝搬遅延時間が回路装置の性能に大き
な影響を与える配線について、概略配線工程においてそ
の信号伝搬遅延時間の差が極少となるように設計された
複数の配線が、配線を配置できない領域等の影響により
配線の経路に迂回を生じ配線経路長が増大し、概略配線
より算定されたものより信号伝搬遅延時間の差が増大
し、これにより予定した性能が得られないという問題が
あった。
【００１４】また、大規模な回路において、従来のトラ
ンク＆ブランチ方式では、ルートドライバーセルに最も
近い素子と最も遠い素子とでは、スキューが大きくなり
過ぎるという問題があった。トリー方式においてもトリ
ーの深さが深くなるために配線が長くなり、ディレイが
大きくなるという問題があった。
ンク＆ブランチ方式では、ルートドライバーセルに最も
近い素子と最も遠い素子とでは、スキューが大きくなり
過ぎるという問題があった。トリー方式においてもトリ
ーの深さが深くなるために配線が長くなり、ディレイが
大きくなるという問題があった。
【００１５】本発明は上記の問題を解決するため、第１
の発明の目的は、信号伝搬遅延時間の差が回路装置の性
能に大きな影響を与える複数の配線について、詳細配線
工程の結果生じた迂回などの配線の経路の差により概略
配線工程で許容したより大きな伝搬遅延時間の差が生じ
ることを防ぐことができる半導体集積回路の自動配線方
法を提供することにある。
の発明の目的は、信号伝搬遅延時間の差が回路装置の性
能に大きな影響を与える複数の配線について、詳細配線
工程の結果生じた迂回などの配線の経路の差により概略
配線工程で許容したより大きな伝搬遅延時間の差が生じ
ることを防ぐことができる半導体集積回路の自動配線方
法を提供することにある。
【００１６】また、第２の発明の目的は、トランク＆ブ
ランチ方式とトリー方式とを組み合わせることで、クロ
ック信号のディレイとスキューをともに小さくすること
ができる半導体集積回路の自動配線方法を提供すること
にある。
ランチ方式とトリー方式とを組み合わせることで、クロ
ック信号のディレイとスキューをともに小さくすること
ができる半導体集積回路の自動配線方法を提供すること
にある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、半導体集積回路の自動配線を行う際
に、概略配線工程においてその遅延時間の差が極少にな
るように設計された複数の配線間に、詳細配線工程の結
果決定された配線の経路長の差により概略配線工程で許
容したより大きな伝搬遅延時間の差が生じる場合、伝搬
遅延時間の小さい配線に容量成分として働く配線を、伝
搬遅延時間の大きい配線と交差あるいいは平行に付加す
る手段を備えている。
め、第１の発明は、半導体集積回路の自動配線を行う際
に、概略配線工程においてその遅延時間の差が極少にな
るように設計された複数の配線間に、詳細配線工程の結
果決定された配線の経路長の差により概略配線工程で許
容したより大きな伝搬遅延時間の差が生じる場合、伝搬
遅延時間の小さい配線に容量成分として働く配線を、伝
搬遅延時間の大きい配線と交差あるいいは平行に付加す
る手段を備えている。
【００１８】また、第２の発明は、上流側のトランク＆
ブランチ方式で配線する部分を、トランクとブランチ共
に太い配線幅で配線して抵抗を小さくし、ブランチの数
を少なくして配線長を短くし、さらにブランチの先端に
中継用バッファセルを挿入して駆動素子数を少なくす
る。
ブランチ方式で配線する部分を、トランクとブランチ共
に太い配線幅で配線して抵抗を小さくし、ブランチの数
を少なくして配線長を短くし、さらにブランチの先端に
中継用バッファセルを挿入して駆動素子数を少なくす
る。
【００１９】そして、中継用バッファセルを介した後の
下流側をトリー方式によって配線する。トランク＆ブラ
ンチ方式のトランク＆ブランチ部のディレイと、ブラン
チ数によって一意に決まるトリー部から見積もられるデ
ィレイとの総和が最小となるブランチ数を求める。
下流側をトリー方式によって配線する。トランク＆ブラ
ンチ方式のトランク＆ブランチ部のディレイと、ブラン
チ数によって一意に決まるトリー部から見積もられるデ
ィレイとの総和が最小となるブランチ数を求める。
【００２０】さらにトランク＆ブランチ部で生じたスキ
ューに対して、トリー部のトリー深さの調節、トリーへ
のエントリポイントの調節、内部遅延の異なる中継用バ
ッファセルの使用の３つを組み合わせて、最小ディレイ
のトリー部が最大ディレイに近づくよう調節する手段を
備えている。
ューに対して、トリー部のトリー深さの調節、トリーへ
のエントリポイントの調節、内部遅延の異なる中継用バ
ッファセルの使用の３つを組み合わせて、最小ディレイ
のトリー部が最大ディレイに近づくよう調節する手段を
備えている。
【００２１】
【作用】上記手段により、第１の発明は、半導体集積回
路の配線層を設計する際に、信号伝搬遅延時間が回路装
置の性能に大きな影響を与える複数の配線について、伝
搬遅延時間の小さい配線に専ら容量成分として働く配線
を付加することにより遅延時間を増大させ信号の伝搬遅
延時間の差が増大することを防止している。以上の手段
により複数の配線の信号伝搬遅延時間の差が概略配線よ
り算出したものよりも増大することを防ぐことのできる
特徴を持つ自動配線処理が実現される。
路の配線層を設計する際に、信号伝搬遅延時間が回路装
置の性能に大きな影響を与える複数の配線について、伝
搬遅延時間の小さい配線に専ら容量成分として働く配線
を付加することにより遅延時間を増大させ信号の伝搬遅
延時間の差が増大することを防止している。以上の手段
により複数の配線の信号伝搬遅延時間の差が概略配線よ
り算出したものよりも増大することを防ぐことのできる
特徴を持つ自動配線処理が実現される。
【００２２】また、第２の発明は、ディレイの大半を占
める上流（ルートドライバーセル）側の長い径路はトラ
ンク＆ブランチ方式を採用し、太い線幅で配線してディ
レイを小さくする。下流側は通常配線幅でトリー方式に
よって配線し、各トリーにおけるトリー深さによるディ
レイ、トリーのエントリポイント（中継用バッファセル
の配置位置）によるディレイ、中継用バッファセルの内
部遅延によるディレイを変化させ、その変化量を組み合
わせることによってディレイを調整し、スキューを最小
化する。
める上流（ルートドライバーセル）側の長い径路はトラ
ンク＆ブランチ方式を採用し、太い線幅で配線してディ
レイを小さくする。下流側は通常配線幅でトリー方式に
よって配線し、各トリーにおけるトリー深さによるディ
レイ、トリーのエントリポイント（中継用バッファセル
の配置位置）によるディレイ、中継用バッファセルの内
部遅延によるディレイを変化させ、その変化量を組み合
わせることによってディレイを調整し、スキューを最小
化する。
【００２３】このように、上流側をトランク＆ブランチ
方式によって太い配線幅で配線することで、ディレイ、
スキューは小さくなる。さらに、下流側をトリー方式に
よって配線することで、各トリー内のＦ／Ｆへのディレ
イは等しくなり、各トリー間のスキューはなくなる。各
トリー部の領域が区切られ小さくなっているために１ト
リーのディレイも抑えることができる。
方式によって太い配線幅で配線することで、ディレイ、
スキューは小さくなる。さらに、下流側をトリー方式に
よって配線することで、各トリー内のＦ／Ｆへのディレ
イは等しくなり、各トリー間のスキューはなくなる。各
トリー部の領域が区切られ小さくなっているために１ト
リーのディレイも抑えることができる。
【００２４】トリーの深さに対し、容量はほぼ２k に比
例する（ｋは深さ）。つまり、深さが１増すと容量は２
倍に増えることになる。従って、ディレイは、単位長さ
当たりの抵抗をｒ、単位長さ当たりの容量をｃ、現在の
深さ以下の全容量をＣk とすると、現在の深さから深さ
が１増すごとに以下の式で表した分、ディレイが増すこ
とになる。
例する（ｋは深さ）。つまり、深さが１増すと容量は２
倍に増えることになる。従って、ディレイは、単位長さ
当たりの抵抗をｒ、単位長さ当たりの容量をｃ、現在の
深さ以下の全容量をＣk とすると、現在の深さから深さ
が１増すごとに以下の式で表した分、ディレイが増すこ
とになる。
【００２５】 ｄｔ＝ｒ＊Ｃk+1 ＋ｒ＊ｃ／２ ＝２＊ｒ＊Ｃk ＋ｒ＊ｃ／２ また、エントリポイントが異なると配線長が変化し、デ
ィレイの増減が可能となる。これらの方法を組み合わせ
るとディレイの調節が可能となる。
ィレイの増減が可能となる。これらの方法を組み合わせ
るとディレイの調節が可能となる。
【００２６】従って、トランク＆ブランチの最短のエン
トリポイントのディレイと最長のエントリポイントのデ
ィレイとの差が原因で生じる全体のスキューも上記３つ
のディレイ調整方法により相殺できるので最小となる。
トリポイントのディレイと最長のエントリポイントのデ
ィレイとの差が原因で生じる全体のスキューも上記３つ
のディレイ調整方法により相殺できるので最小となる。
【００２７】
【実施例】以下、図面を参照しながらこの発明の目的を
説明する。
説明する。
【００２８】第１の発明 まず、第１の発明による自動配線処理を半導体集積回路
の自動配線の計算機プログラムに適用した実施例を説明
する。なお、今回の実施例では、ゲートアレイ方式の集
積回路をその対象とし、概略配線と詳細配線の経路の違
いが装置の性能に大きな影響を与える配線の例としてク
ロック配線をとりあげる。
の自動配線の計算機プログラムに適用した実施例を説明
する。なお、今回の実施例では、ゲートアレイ方式の集
積回路をその対象とし、概略配線と詳細配線の経路の違
いが装置の性能に大きな影響を与える配線の例としてク
ロック配線をとりあげる。
【００２９】クロック配線は図１に示されるようなツリ
ー状の概略経路１を、集積回路２内に分布するフリップ
フロップの分布状況にしたがって配線し、その端末から
図２のような支線により個々のフリップフロップ３，４
のクロック入力に接続するというような方法がとられる
ことがある。
ー状の概略経路１を、集積回路２内に分布するフリップ
フロップの分布状況にしたがって配線し、その端末から
図２のような支線により個々のフリップフロップ３，４
のクロック入力に接続するというような方法がとられる
ことがある。
【００３０】この方式では、クロック発生源からフリッ
プフロップ３，４までの距離の差を極小化できるためス
キューを極小化できる利点がある。このような配線方式
では、末端部分のツリー形式からのずれを見込んで、配
線抵抗や配線容量を算定しながらクロック配線の概略経
路１を決定することになる。
プフロップ３，４までの距離の差を極小化できるためス
キューを極小化できる利点がある。このような配線方式
では、末端部分のツリー形式からのずれを見込んで、配
線抵抗や配線容量を算定しながらクロック配線の概略経
路１を決定することになる。
【００３１】第１の発明では、クロック配線等の配線に
よる遅延時間がシステムの性能に大きな影響を与える配
線について、概略配線の段階において等しい遅延時間を
持つ様に調整された二つの負荷への配線が、詳細配線に
よって片方に長さｄの迂回を生じた場合に、この迂回に
より生じる遅延時間の差を最小化する方法を提案する。
よる遅延時間がシステムの性能に大きな影響を与える配
線について、概略配線の段階において等しい遅延時間を
持つ様に調整された二つの負荷への配線が、詳細配線に
よって片方に長さｄの迂回を生じた場合に、この迂回に
より生じる遅延時間の差を最小化する方法を提案する。
【００３２】図２において、概略配線の段階で、駆動セ
ル５から負荷セル３および４への遅延時間が等しいかも
しくは極めて少ない差となるように調整されていたもの
が、詳細配線により図３に示すような長さｄの迂回を生
じたと仮定し、図３の回路の等価回路を図６に示す。た
だし、Ｌ1 は区間ＢＤの長さであるとする。
ル５から負荷セル３および４への遅延時間が等しいかも
しくは極めて少ない差となるように調整されていたもの
が、詳細配線により図３に示すような長さｄの迂回を生
じたと仮定し、図３の回路の等価回路を図６に示す。た
だし、Ｌ1 は区間ＢＤの長さであるとする。
【００３３】このとき、区間ＢＤに図４に示すような、
詳細配線と交差する複数本の配線を加え、この付加され
た配線の容量により区間ＢＤの配線の容量を増加させる
ことができれば、区間ＢＣの迂回により生じた遅延を補
正することができる。
詳細配線と交差する複数本の配線を加え、この付加され
た配線の容量により区間ＢＤの配線の容量を増加させる
ことができれば、区間ＢＣの迂回により生じた遅延を補
正することができる。
【００３４】この付加される配線は、図１２に示すよう
に区間ＢＤの配線６から、矩形で表されたセル列に対し
て平行、つまり配線６に対して垂直に配置する、図１３
に示すように配線６の上部の配線層に配線６に平行して
配置すると効果的である。
に区間ＢＤの配線６から、矩形で表されたセル列に対し
て平行、つまり配線６に対して垂直に配置する、図１３
に示すように配線６の上部の配線層に配線６に平行して
配置すると効果的である。
【００３５】すなわち、図１２のようにセル列に対して
平行に配置する場合、配線７〜１１をセルに接続される
電源線１２の上層に配置すると、この配置された配線７
〜１１にながれる信号により近傍の信号線が影響を受け
ることを少なくすることができる。また、同様にして図
１３のように配線６の上部の層に配線６に平行に配置し
た場合にも、この配置された配線７にながれる信号によ
り近傍の信号線が影響を受けることを少なくすることが
できる。
平行に配置する場合、配線７〜１１をセルに接続される
電源線１２の上層に配置すると、この配置された配線７
〜１１にながれる信号により近傍の信号線が影響を受け
ることを少なくすることができる。また、同様にして図
１３のように配線６の上部の層に配線６に平行に配置し
た場合にも、この配置された配線７にながれる信号によ
り近傍の信号線が影響を受けることを少なくすることが
できる。
【００３６】このような配線は分布定数線路として扱う
べきであるが、その長さが十分に短ければ単なる集中定
数の容量として近似することができる。以下では区間を
分割しながら遅延時間の補正を行なう方法について説明
する。
べきであるが、その長さが十分に短ければ単なる集中定
数の容量として近似することができる。以下では区間を
分割しながら遅延時間の補正を行なう方法について説明
する。
【００３７】いま区間ＢＤがｎ個の区間に分割され、そ
れぞれの区間に既に容量が付加されているとすると、そ
の等価回路は図７に示すようになる。ここで、
れぞれの区間に既に容量が付加されているとすると、そ
の等価回路は図７に示すようになる。ここで、
【数１】 であり、ＣＳ0 ・・・ＣＳn-1 は付加された容量である
とする。
とする。
【００３８】図５のような分布定数と集中定数の回路素
子からなる回路の遅延時間を式１の様に近似するものと
する。
子からなる回路の遅延時間を式１の様に近似するものと
する。
【００３９】ここで、Ｔ50% は５０％遅延時間（ＬとＨ
の中間の遅延時間）を表し、Ｋlump ed（〜０．７）及び
Ｋdistributed （〜０．４）はそれぞれ集中定数、分布
定数についての比例係数、Ｒint ，Ｃint は分布定数回
路の抵抗成分と容量成分、Ｒtrはトランジスタの出力抵
抗、Ｃl は負荷容量である。また、ｌ0 は区間ＡＢの配
線抵抗、Ｃtrは出力容量、Ｃ0 は配線容量である。
の中間の遅延時間）を表し、Ｋlump ed（〜０．７）及び
Ｋdistributed （〜０．４）はそれぞれ集中定数、分布
定数についての比例係数、Ｒint ，Ｃint は分布定数回
路の抵抗成分と容量成分、Ｒtrはトランジスタの出力抵
抗、Ｃl は負荷容量である。また、ｌ0 は区間ＡＢの配
線抵抗、Ｃtrは出力容量、Ｃ0 は配線容量である。
【００４０】 Ｔ50% ＝Ｋlumped・Ｒint ・Ｃint ＋Ｋdistributed ｛Ｒtr・Ｃint ＋Ｒtr・Ｃl ＋Ｒint ・Ｃl ｝ （１） ここでは遅延時間の相対比率が問題となるのでＫ＝Ｋ
distributed ／Ｋlumpedとおくと、式１は式２の様に変
形できる。
distributed ／Ｋlumpedとおくと、式１は式２の様に変
形できる。
【００４１】 Ｔ´50% ＝Ｒint ・Ｃint ＋Ｋ・｛Ｒtr・Ｃint ＋Ｒtr・Ｃl ＋Ｒint ・Ｃl ｝ （２） 以下では式２の形で遅延時間を扱うものとする。
【００４２】図７において分岐点Ｂから終点Ｃ及びＤま
での遅延時間は式２にしたがうとＴBC，ＴBDは式３及び
式４のようにおくことができる。
での遅延時間は式２にしたがうとＴBC，ＴBDは式３及び
式４のようにおくことができる。
【００４３】 ＴBC＝Ｒ（Ｌ1 ＋ｄ）・｛Ｋ・Ｃ（Ｌ1 ＋ｄ）＋Ｃl ｝ （３）
【数２】 ただし、 ｄ：詳細配線のよって生じた迂回の長さ Ｒ(l) ：長さｌの分布定数線路の抵抗成分 Ｃ(l) ：長さｌの分布定数線路の容量成分 ＬSi：区間ｉの配線長 Ｒ（ＬSi）：区間ｉの抵抗成分 Ｃ（ＬSi）：区間ｉの容量成分 ＣＳi ：区間ｉに付けられた補正のための容量 Ｃl ：終端のトランジスタの入力容量 Ｋ：分布定数回路と集中定数回路の５０％遅延時間の比
（〜０．４／０．７） とする。
（〜０．４／０．７） とする。
【００４４】ここで、新たに容量成分の配線を１本追加
したときの遅延時間を一般化するため、ＢＤ間のｎ番目
の区間を２分割すると式４の一番目の項である。
したときの遅延時間を一般化するため、ＢＤ間のｎ番目
の区間を２分割すると式４の一番目の項である。
【００４５】
【数３】 が変化する。しかし、１番目からｎ−１番目の項は変化
しないので、この部分を
しないので、この部分を
【数４】 とおくことができる。
【００４６】今ｎ番目の区間が分割され、ｎ´番目とｎ
＋１番目の区間に変化するとＴsect ionnは以下のように
変化する。
＋１番目の区間に変化するとＴsect ionnは以下のように
変化する。
【００４７】
【数５】 ただし、ＣＳn は分割された区間に新たに付け加えられ
た容量であるとする。
た容量であるとする。
【００４８】ここで、 ＬSn＝ＬSn' ＋ＬSn+1 （８）
【数６】
【数７】 とおくと、ｎ＋１番目の区間ができた時のＢＤ間の遅延
時間は
時間は
【数８】 であるので、式７は式１２のように書き換えることがで
きる。
きる。
【００４９】 Ｔsectionn' ＝ Ｒ（ＬSn+1）・｛Ｋ・Ｃ（ＬSn+1）＋ＣＬsum ＋ＣＳsum ＋Ｃ（ＬSn' ） ＋ＣＳn ＋ＣＳ0 ＋Ｃl ｝ ＋Ｒ（ＬSn' ）・｛Ｋ・Ｃ（ＬSn' ）＋ＣＬsum ＋ＣＳsum ＋ＣＳ0 ＋Ｃl ｝ （１２） また、 ＴBD＝Ｔn-1sections ＋Ｔsectionn （１３） ＴBD' ＝Ｔn-1sections ＋Ｔsectionn' （１４） であるから、ｎ＋１番目の区間を増やした結果により増
える遅延は式１５のようにおくことができ、これは式１
６，１７のように変形できる。
える遅延は式１５のようにおくことができ、これは式１
６，１７のように変形できる。
【００５０】さらに、Ｒ（ＬSn）＝Ｒ（ＬSn+1）＋Ｒ
（ＬSn' ）であり、Ｃ（ＬSn）＝Ｃ（ＬSn+1）＋Ｃ（Ｌ
Sn' ）であることから、式１８，式１９と変形でき式２
０が得られる。
（ＬSn' ）であり、Ｃ（ＬSn）＝Ｃ（ＬSn+1）＋Ｃ（Ｌ
Sn' ）であることから、式１８，式１９と変形でき式２
０が得られる。
【００５１】 ＴDB' −ＴBD＝Ｔsectionn' −Ｔsectionn （１５） ＝Ｒ（ＬSn+1）・｛Ｋ・Ｃ（ＬSn+1）＋ＣＬsum ＋ＣＳsum ＋Ｃ（ＬSn' ） ＋ＣＳn ＋ＣＳ0 ＋Ｃl ｝ ＋Ｒ（ＬSn' ）・｛Ｋ・Ｃ（ＬSn' ）＋ＣＬsum ＋ＣＳsum ＋ＣＳ0 ＋Ｃl ｝ −Ｒ（ＬSn）・｛Ｋ・Ｃ（ＬSn）＋ＣＬsum ＋ＣＳsum ＋ＣＳ0 ＋Ｃl ｝ （１６） ＝｛Ｒ（ＬSn+1）＋Ｒ（ＬSn' ）−Ｒ（ＬSn）｝・｛ＣＬsum ＋ＣＳsum ＋ＣＳ0 ＋Ｃl ｝ ＋Ｋ・｛Ｒ（ＬSn+1）・Ｃ（ＬSn+1） ＋Ｒ（ＬSn' ）・Ｃ（ＬSn' ）−Ｒ（ＬSn）・Ｃ（ＬSn）｝ ＋Ｒ（ＬSn+1）・｛Ｃ（ＬSn' ）＋ＣＳn ｝ （１７） ＝Ｋ・｛Ｒ（ＬSn+1）・Ｃ（ＬSn+1）＋Ｒ（ＬSn' ）・Ｃ（ＬSn' ） −Ｒ（ＬSn）・Ｃ（ＬSn）｝ ＋Ｒ（ＬSn+1）・｛Ｃ（ＬSn' ）＋ＣＳn ｝ （１８） ＝Ｒ（ＬSn+1）・｛Ｃ（ＬSn' ）＋ＣSn｝ −Ｋ・｛Ｒ（ＬSn+1）・Ｃ（ＬSn' ）＋Ｒ（ＬSn' ）・Ｃ（ＬSn+1）｝ （１９） ＝（１−Ｋ）・Ｒ（ＬSn+1）・Ｃ（ＬSn' ） −Ｋ・Ｒ（ＬSn' ）・Ｃ（ＬSn+1）＋Ｒ（ＬSn+1）・ＣＳn （２０） 式２０より、Ｋは定数であるので、ＬSn' ，ＬSn+1，Ｃ
Ｓn の値がわかれば、新たに追加された容量によって増
加する区間ＢＤ全体の遅延時間が計算できることがわか
る。
Ｓn の値がわかれば、新たに追加された容量によって増
加する区間ＢＤ全体の遅延時間が計算できることがわか
る。
【００５２】図７において、ＢＤ間がｎ個に分割されて
いない時は終端のＣＳ0 のみが増分となるので、その値
ＴBD0 は式２１によって表される。ＢＤ間が分割されて
いくと、その遅延時間は式２２、式２３に示されるよう
に増加し、ｉ番目の分割では式２４のようになる。
いない時は終端のＣＳ0 のみが増分となるので、その値
ＴBD0 は式２１によって表される。ＢＤ間が分割されて
いくと、その遅延時間は式２２、式２３に示されるよう
に増加し、ｉ番目の分割では式２４のようになる。
【００５３】
【数９】
【数１０】 つまり、区間ｉまで分割された時の遅延時間は、
【数１１】 ＴBDi-1 、およびＣＳi の値から求めることができる。
【００５４】また、ｉ番目の区間で補正を完了するため
には、ＣＳi の値が式２５の様になれば良いことがわか
る。
には、ＣＳi の値が式２５の様になれば良いことがわか
る。
【００５５】
【数１２】 次に式２４と式２５に基づいて遅延時間の補正を行なう
アルゴリズムについて説明する。
アルゴリズムについて説明する。
【００５６】まず、対象とするＬＳＩの構成としてはス
タンダードセルまたはゲートアレイを想定し、各セルに
は図１０に示すように第１層目金属配線１２により電源
が供給されているものとし、補正を行なう必要のある配
線はそれらに垂直に第２層目の金属配線６により位置さ
れているものとする。
タンダードセルまたはゲートアレイを想定し、各セルに
は図１０に示すように第１層目金属配線１２により電源
が供給されているものとし、補正を行なう必要のある配
線はそれらに垂直に第２層目の金属配線６により位置さ
れているものとする。
【００５７】なお、補正を行なう必要のある配線が配置
された段階では他の補正を必要としない、つまりシステ
ムの性能に極端な影響を与えない配線はまだ配置されて
いないものとする。
された段階では他の補正を必要としない、つまりシステ
ムの性能に極端な影響を与えない配線はまだ配置されて
いないものとする。
【００５８】また、抵抗成分を無視できる配線の長さを
Ｌlimit 、各区間で他の配線を妨害すること無しに配置
できる付加配線の長さをＬSiplacableとし、各ＣＳ
i （但し、ｉ＝０，…，ｎ）の大きさは ＣＳi ＝ｍｉｎ（Ｃ（Ｌlimit ），Ｃ（ＬSiplacable）） （２６） を満たすものであるとする。（図８および９参照） アルゴリズムは以下の通りである。
Ｌlimit 、各区間で他の配線を妨害すること無しに配置
できる付加配線の長さをＬSiplacableとし、各ＣＳ
i （但し、ｉ＝０，…，ｎ）の大きさは ＣＳi ＝ｍｉｎ（Ｃ（Ｌlimit ），Ｃ（ＬSiplacable）） （２６） を満たすものであるとする。（図８および９参照） アルゴリズムは以下の通りである。
【００５９】１：ＴBCを求める ２：ＣＳ0 を決定する ３：ＴBD0 を求める ４：ｉ←０；ＬＳsum ←０；ＴBDi ←ＴBD0 ５：ｉｆ ＴBC−ＴBDi ＜許容範囲ｔｈｅｎ終了（補正
が成功した） ６： ＴBDold ←ＴBDi ７： ｉ←ｉ＋１ ８： 次の区間長ＬSiを決定する ９： ｉｆ新たな区間を作れないｔｈｅｎ終了
（補正は失敗した） １０： ＬＳsum ←ＬＳsum ＋ＬSi １１： ＣＳi を決定する １２： ＴBDi を計算する（ＴBDold ，ＣＳi ，Ｌ
Ｓsum を使用する） １３： ｇｏｔｏ５ まず、ｓｔｅｐ１では補正の目標となるＴBCの値を式３
を用いて求め、次にｓｔｅｐ２で図４で示した負荷セル
３に追加される付加容量を式２６で決定し、ｓｔｅｐ３
でＴBD0 を式２１により計算する。これにより、補正に
必要な係数が決定される。次にｓｔｅｐ４においてｉと
ＬＳsum の値を０に、ＴBDi の値をＴBD 0 に初期化す
る。ここで、ｉはステップカウンタ、ＬＳsum の値は
が成功した） ６： ＴBDold ←ＴBDi ７： ｉ←ｉ＋１ ８： 次の区間長ＬSiを決定する ９： ｉｆ新たな区間を作れないｔｈｅｎ終了
（補正は失敗した） １０： ＬＳsum ←ＬＳsum ＋ＬSi １１： ＣＳi を決定する １２： ＴBDi を計算する（ＴBDold ，ＣＳi ，Ｌ
Ｓsum を使用する） １３： ｇｏｔｏ５ まず、ｓｔｅｐ１では補正の目標となるＴBCの値を式３
を用いて求め、次にｓｔｅｐ２で図４で示した負荷セル
３に追加される付加容量を式２６で決定し、ｓｔｅｐ３
でＴBD0 を式２１により計算する。これにより、補正に
必要な係数が決定される。次にｓｔｅｐ４においてｉと
ＬＳsum の値を０に、ＴBDi の値をＴBD 0 に初期化す
る。ここで、ｉはステップカウンタ、ＬＳsum の値は
【数１３】 である。
【００６０】ｓｔｅｐ５から１３はループになってお
り、このループの中で新しいＴBDi の値が計算される。
ｓｔｅｐ５では終了条件の判定を行なっている。ここ
で、ＴBC−ＴBDi ＜許容範囲が成立した場合には補正は
成功である。この条件が成立しなかった場合には、新し
い区間を作る必要がありｓｔｅｐ６から１３が実行され
る。
り、このループの中で新しいＴBDi の値が計算される。
ｓｔｅｐ５では終了条件の判定を行なっている。ここ
で、ＴBC−ＴBDi ＜許容範囲が成立した場合には補正は
成功である。この条件が成立しなかった場合には、新し
い区間を作る必要がありｓｔｅｐ６から１３が実行され
る。
【００６１】ｓｔｅｐ６ではＴBDi をＴBDold に保存
し、ｓｔｅｐ７でステップカウンタを更新する。つぎに
ｓｔｅｐ８で新たな区間長を決定する。新たな区間を作
れない場合は補正は失敗である。（ｓｔｅｐ９） 新たな区間が作れた場合はその長さをｓｔｅｐ１０でＬ
Ｓsum に加算し、ｓｔｅｐ１１でその区間に付加する容
量を決定する。次にｓｔｅｐ１２で新たなＴBD i の値を
式２４を用いて計算する。最後に終了条件の判定のため
ｓｔｅｐ１３でｓｔｅｐ５へ戻る。
し、ｓｔｅｐ７でステップカウンタを更新する。つぎに
ｓｔｅｐ８で新たな区間長を決定する。新たな区間を作
れない場合は補正は失敗である。（ｓｔｅｐ９） 新たな区間が作れた場合はその長さをｓｔｅｐ１０でＬ
Ｓsum に加算し、ｓｔｅｐ１１でその区間に付加する容
量を決定する。次にｓｔｅｐ１２で新たなＴBD i の値を
式２４を用いて計算する。最後に終了条件の判定のため
ｓｔｅｐ１３でｓｔｅｐ５へ戻る。
【００６２】このアルゴリズムにしたがって図１０に示
す配線６の部分に容量成分としての配線が付加される様
子を図１０から１２に示す。まず、図１０において付加
となるセルに配線６が接続されているものとする。次に
このセルに容量がＣＳ0 となる配線７を配線６と交差さ
せて付加する（図１１）。
す配線６の部分に容量成分としての配線が付加される様
子を図１０から１２に示す。まず、図１０において付加
となるセルに配線６が接続されているものとする。次に
このセルに容量がＣＳ0 となる配線７を配線６と交差さ
せて付加する（図１１）。
【００６３】この後は、前述のアルゴリズムにしたがっ
て、それぞれ容量がＣＳ1 ，ＣＳ2，ＣＳ3 ，ＣＳ4 と
なる配線８、９、１０、１１を付加してゆく（図１
２）。また、このときのこれらの配線間の距離は、それ
ぞれＬＳ1 ，ＬＳ2 ，ＬＳ3 ，ＬＳ4 となる。
て、それぞれ容量がＣＳ1 ，ＣＳ2，ＣＳ3 ，ＣＳ4 と
なる配線８、９、１０、１１を付加してゆく（図１
２）。また、このときのこれらの配線間の距離は、それ
ぞれＬＳ1 ，ＬＳ2 ，ＬＳ3 ，ＬＳ4 となる。
【００６４】なお、配線の向きは、図１３のように配線
６と平行に配置することも勿論可能なものである。
６と平行に配置することも勿論可能なものである。
【００６５】本実施例では、クロック配線を例として示
したが、その配線の信号伝搬時間が、概略配線時の算定
値からずれることが、回路装置の動作速度に大きな影響
を与える配線についても、本配線方式が効果的に適用で
きることは明らかである。
したが、その配線の信号伝搬時間が、概略配線時の算定
値からずれることが、回路装置の動作速度に大きな影響
を与える配線についても、本配線方式が効果的に適用で
きることは明らかである。
【００６６】第２の発明 次に、第２の発明による半導体集積回路の自動配線方法
の実施例を説明する。図１４は、第２の発明による自動
配線方法を説明するための全体フローチャートである。
最初にディレイを最小化する概略径路を決定する（Ｐ
１）。これにより、ブランチ数、トリー部の数、径路形
状が決定される。なお、トリー部の数は、（ブランチ数
×２）2 によって一意に決定される。
の実施例を説明する。図１４は、第２の発明による自動
配線方法を説明するための全体フローチャートである。
最初にディレイを最小化する概略径路を決定する（Ｐ
１）。これにより、ブランチ数、トリー部の数、径路形
状が決定される。なお、トリー部の数は、（ブランチ数
×２）2 によって一意に決定される。
【００６７】次に、スキューを最小化するためのトリー
部における詳細径路を決定し、ディレイ・スキュー最小
の径路を得て終了する（Ｐ２）。
部における詳細径路を決定し、ディレイ・スキュー最小
の径路を得て終了する（Ｐ２）。
【００６８】図１５は、図１４におけるディレイを最小
化する概略径路の決定方法（Ｐ１）の詳細を示すフロー
チャートである。
化する概略径路の決定方法（Ｐ１）の詳細を示すフロー
チャートである。
【００６９】スタート後、ブランチ数を１にし（Ｄ
１）、トランク＆ブランチにおけるディレイ，ブランチ
数によって定まるトリー部から見積もられるディレイを
算出して（Ｄ２）各トリー部に対するディレイの総和を
求める。ブランチ数が指定された本数ｎになるまでディ
レイ計算をしたかを判定し（Ｄ３）、計算していない場
合は、ブランチ数を１本増やして（Ｄ４）、Ｄ２に戻り
Ｄ２〜Ｄ４を繰り返す。計算した場合は、各ブランチ数
の中でディレイの総和が最も小さいブランチ数を採用し
て（Ｄ５）終了する。
１）、トランク＆ブランチにおけるディレイ，ブランチ
数によって定まるトリー部から見積もられるディレイを
算出して（Ｄ２）各トリー部に対するディレイの総和を
求める。ブランチ数が指定された本数ｎになるまでディ
レイ計算をしたかを判定し（Ｄ３）、計算していない場
合は、ブランチ数を１本増やして（Ｄ４）、Ｄ２に戻り
Ｄ２〜Ｄ４を繰り返す。計算した場合は、各ブランチ数
の中でディレイの総和が最も小さいブランチ数を採用し
て（Ｄ５）終了する。
【００７０】図１６は、図１４におけるスキューを最小
化する詳細径路決定方法（Ｐ２）の詳細を示すフローチ
ャートである。
化する詳細径路決定方法（Ｐ２）の詳細を示すフローチ
ャートである。
【００７１】スタート後、トランク＆ブランチからトリ
ーに変わる地点（以下、ＴＥＰとする）のスキューを各
トリー部について求める（Ｓ１）。各ＴＥＰの中から任
意に１点を選び（Ｓ２）、各トリー部間のスキューを最
小にするように調整し（Ｓ３）、まだスキュー最小にし
ていないＴＥＰがあるかを判断し（Ｓ４）、ある場合に
はＳ２に戻ってＳ２〜Ｓ４を繰り返し、ない場合には終
了する。
ーに変わる地点（以下、ＴＥＰとする）のスキューを各
トリー部について求める（Ｓ１）。各ＴＥＰの中から任
意に１点を選び（Ｓ２）、各トリー部間のスキューを最
小にするように調整し（Ｓ３）、まだスキュー最小にし
ていないＴＥＰがあるかを判断し（Ｓ４）、ある場合に
はＳ２に戻ってＳ２〜Ｓ４を繰り返し、ない場合には終
了する。
【００７２】図１７は、図１６の処理ステップＳ３のス
キュー最小化のための径路調整処理の詳細を示したフロ
ーチャートである。
キュー最小化のための径路調整処理の詳細を示したフロ
ーチャートである。
【００７３】スタート後、ステップＳ３で選択された１
つのＴＥＰについて、許容範囲内のスキューか否かを判
断し（Ｍ１）、範囲内であれば終了する。範囲外の場合
には、トリーの深さを増した場合の深さによるディレイ
変動量よりスキューが大きいかを判断する（Ｍ２）。
つのＴＥＰについて、許容範囲内のスキューか否かを判
断し（Ｍ１）、範囲内であれば終了する。範囲外の場合
には、トリーの深さを増した場合の深さによるディレイ
変動量よりスキューが大きいかを判断する（Ｍ２）。
【００７４】大きい場合にはトリーの深さを変更してデ
ィレイを再計算し（Ｍ３）、許容範囲内のスキューか否
かを判断して（Ｍ４）、範囲内であれば終了、範囲外で
あればＭ５にいく。
ィレイを再計算し（Ｍ３）、許容範囲内のスキューか否
かを判断して（Ｍ４）、範囲内であれば終了、範囲外で
あればＭ５にいく。
【００７５】スキューが深さ変更を行った場合よりも小
さい場合には、内部遅延の大きい別のバッファセルに置
換した場合のディレイ変動量よりも大きいかを判断し
（Ｍ５）、大きい場合にはバッファセルを置換し（Ｍ
６）、許容範囲内のスキューか否かを判断して（Ｍ
７）、範囲内であれば終了し、範囲外であればＭ８に進
む。
さい場合には、内部遅延の大きい別のバッファセルに置
換した場合のディレイ変動量よりも大きいかを判断し
（Ｍ５）、大きい場合にはバッファセルを置換し（Ｍ
６）、許容範囲内のスキューか否かを判断して（Ｍ
７）、範囲内であれば終了し、範囲外であればＭ８に進
む。
【００７６】内部遅延の大きいバッファセルに置換した
場合よりもスキューが小さければ、ＴＥＰの位置を調節
してディレイを計算し、遅延最大となるＴＥＰを選択し
た場合のディレイ変動量よりも大きいかを判断し（Ｍ
８）、大きい場合にはバッファセルの配置位置を遅延最
大のＴＥＰに配置して（Ｍ９）終了する。小さい場合に
は、スキューが最小となるＴＥＰをトリー部とトランク
＆ブランチ部の分岐点との間に探し求め（Ｍ１０）、終
了する。
場合よりもスキューが小さければ、ＴＥＰの位置を調節
してディレイを計算し、遅延最大となるＴＥＰを選択し
た場合のディレイ変動量よりも大きいかを判断し（Ｍ
８）、大きい場合にはバッファセルの配置位置を遅延最
大のＴＥＰに配置して（Ｍ９）終了する。小さい場合に
は、スキューが最小となるＴＥＰをトリー部とトランク
＆ブランチ部の分岐点との間に探し求め（Ｍ１０）、終
了する。
【００７７】図１８は、本方式によって得られたトラン
ク＆ブランチ部の配線例を示した図である。ルートドラ
イバーセル２１から線幅の太いトランク２２と２本のブ
ランチが配線されている。この場合、トリー部２４の数
は（２×２）2 ＝１６個となり、トリー以下を駆動する
バッファセル２５の種類、バッファセル２５のエントリ
ポイントが異なるトリーがそれぞれ作られている。
ク＆ブランチ部の配線例を示した図である。ルートドラ
イバーセル２１から線幅の太いトランク２２と２本のブ
ランチが配線されている。この場合、トリー部２４の数
は（２×２）2 ＝１６個となり、トリー以下を駆動する
バッファセル２５の種類、バッファセル２５のエントリ
ポイントが異なるトリーがそれぞれ作られている。
【００７８】ここで、ブランチ数に対する全体ディレイ
の変化を、図１９に示す。図中のＡ，Ｂ，Ｃの各曲線
は、図２０（Ａ），（Ｂ），（Ｃ）にそれぞれ対応す
る。
の変化を、図１９に示す。図中のＡ，Ｂ，Ｃの各曲線
は、図２０（Ａ），（Ｂ），（Ｃ）にそれぞれ対応す
る。
【００７９】図２０（Ａ）は、ブランチ２３をトリー部
２４の境界上までしか配線しなかった場合、（Ｂ）はブ
ランチ２３をトリー部２４の中心まで配線させた場合で
あり、共にブランチ数は２である。図１９におけるＡ，
Ｂは、このような配線を行った場合の、ブランチ数に対
する全体ディレイの変化を示している。
２４の境界上までしか配線しなかった場合、（Ｂ）はブ
ランチ２３をトリー部２４の中心まで配線させた場合で
あり、共にブランチ数は２である。図１９におけるＡ，
Ｂは、このような配線を行った場合の、ブランチ数に対
する全体ディレイの変化を示している。
【００８０】トリー部２４のディレイによって全体のデ
ィレイは変化するため、図２０（Ａ）の配線が最小ディ
レイ、（Ｂ）の配線が最大ディレイとなる。すなわち、
本方式のディレイは曲線ＡとＢにはさまれた領域に収ま
る。
ィレイは変化するため、図２０（Ａ）の配線が最小ディ
レイ、（Ｂ）の配線が最大ディレイとなる。すなわち、
本方式のディレイは曲線ＡとＢにはさまれた領域に収ま
る。
【００８１】また、図２０（Ｃ）は、トリー部２４を図
２０（Ａ），（Ｂ）と同じ個数作る条件でトランク＆ブ
ランチ部もトリー状に配線した場合を表している。この
場合のディレイ曲線ＣとＡ，Ｂとを比べると本方式によ
る最小ディレイ値はかなり小さくなっている。
２０（Ａ），（Ｂ）と同じ個数作る条件でトランク＆ブ
ランチ部もトリー状に配線した場合を表している。この
場合のディレイ曲線ＣとＡ，Ｂとを比べると本方式によ
る最小ディレイ値はかなり小さくなっている。
【００８２】
【発明の効果】以上説明したように、第１の発明によれ
ば、半導体集積回路の配線層を設計する際に、信号伝搬
遅延時間が回路装置の性能に大きな影響を与える配線に
ついて、配線の信号伝搬遅延時間が、概略配線工程によ
って決定された概略配線から算出したものよりも増大す
ることを防ぐことができる。
ば、半導体集積回路の配線層を設計する際に、信号伝搬
遅延時間が回路装置の性能に大きな影響を与える配線に
ついて、配線の信号伝搬遅延時間が、概略配線工程によ
って決定された概略配線から算出したものよりも増大す
ることを防ぐことができる。
【００８３】また、第２の発明によれば、幹線の配線に
トランク＆ブランチ方式を使用したので、その配線の配
線抵抗を小さくでき、それ以下の配線にトリー方式を使
用したので、クロック信号のディレイを小さくでき、か
つスキューを最小にすることができる。
トランク＆ブランチ方式を使用したので、その配線の配
線抵抗を小さくでき、それ以下の配線にトリー方式を使
用したので、クロック信号のディレイを小さくでき、か
つスキューを最小にすることができる。
【図１】半導体集積回路上に配置されたツリー状構成の
クロック配線である。
クロック配線である。
【図２】図１のクロック配線の末端部分である。
【図３】詳細配線の結果迂回の生じたクロック配線の末
端部分である。
端部分である。
【図４】迂回により生じた遅延時間の差を負荷配線によ
り補正した概略図である。
り補正した概略図である。
【図５】集中定数回路と分布定数回路を組合せた等価回
路である。
路である。
【図６】図３に対応する等価回路である。
【図７】図４に対応する等価回路である。
【図８】配置可能な配線長が配線長の上限より短い例で
ある。
ある。
【図９】配線可能な配線長が配線長の上限より長い例で
ある。
ある。
【図１０】遅延時間を補正する配線の例である。
【図１１】負荷に一番近い負荷配線を配置した例であ
る。
る。
【図１２】５本の負荷配線を配置した例である。
【図１３】遅延時間を増加させる配線の上層に負荷配線
を配置した例である。
を配置した例である。
【図１４】第２の発明を説明するための全体フローチャ
ートである。
ートである。
【図１５】図１４におけるディレイを最小化する概略径
路の決定方法の詳細を示すフローチャートである。
路の決定方法の詳細を示すフローチャートである。
【図１６】図１４におけるスキューを最小化する詳細径
路の決定方法の詳細を示すフローチャートである。
路の決定方法の詳細を示すフローチャートである。
【図１７】図１６におけるスキューを最小にする処理の
詳細を示すフローチャートである。
詳細を示すフローチャートである。
【図１８】第２の発明によって得られたトランク＆ブラ
ンチ部の配線例である。
ンチ部の配線例である。
【図１９】ブランチ数に対するディレイの変化を示した
グラフである。
グラフである。
【図２０】トランク＆ブランチ部の配線の違いを表す配
線図である。
線図である。
【図２１】従来のＨトリー方式による分配配線を示す図
である。
である。
【図２２】従来のトランク＆ブランチ方式による分配配
線を示す図である。
線を示す図である。
１ ツリー状構成のクロック配線 ２ 集積回路 ３，４ 負荷セル ５ 駆動セル ６ 遅延時間を増加させる配線 ７ 負荷に一番近い負荷配線 ８〜１１ 負荷配線 １２ 電源線 ２１ ルートドライバーセル ２５ 中継用バッファセル ２２ トランク ２３ ブランチ ２４ トリー部
Claims (6)
- 【請求項１】 半導体集積回路の自動配線を行う際に、
概略配線工程においてその遅延時間の差が極少になるよ
うに設計された複数の配線間に、詳細配線工程の結果決
定された配線の経路長の差により概略配線工程で許容し
たより大きな伝搬遅延時間の差が生じる場合、伝搬遅延
時間の小さい配線に容量成分として働く配線を付加する
ことにより遅延時間を増大させ、伝搬遅延時間の大きい
配線との差を最小化することを特徴とする半導体集積回
路の自動配線方法。 - 【請求項２】 前記容量成分として働く配線を、遅延時
間を増大させる配線と交差する電源配線の上部の配線層
に配置したことを特徴とする請求項１記載の半導体集積
回路の自動配線方法。 - 【請求項３】 前記容量成分として働く配線を、遅延時
間を増大させる配線と平行する上部の配線層に配置した
ことを特徴とする請求項１記載の半導体集積回路の自動
配線方法。 - 【請求項４】 クロック信号供給用素子から供給される
クロック信号によって駆動する、多段配置された複数の
素子あるいは素子に前記クロック信号を分配配線する際
に、太い線幅でトランク＆ブランチ方式によって中継用
バッファセルまで配線し、中継用バッファセルを介した
後の配線は通常配線幅でトリー方式で配線を行うことを
特徴とする半導体集積回路の自動配線方法。 - 【請求項５】 前記トランク＆ブランチ部分におけるス
キューを、内部遅延の異なる中継用バッファセルの使
用、中継用バッファセルの配置位置の調節、トリーの深
さの調節を組み合わせることによって最小化することを
特徴とする請求項４記載の半導体集積回路の自動配線方
法。 - 【請求項６】 前記トリー部の個数・大きさを、前記ト
ランク＆ブランチ方式のブランチ数で決定することを特
徴とする請求項４記載の半導体集積回路の自動配線方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178523A JPH0621223A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路の自動配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178523A JPH0621223A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路の自動配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621223A true JPH0621223A (ja) | 1994-01-28 |
Family
ID=16049965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4178523A Pending JPH0621223A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路の自動配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621223A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282976A (ja) * | 2008-05-19 | 2009-12-03 | Arm Ltd | 相互接続回路内のデータ経路のルーティングを求める方法、システム、およびコンピュータプログラム製品 |
| WO2021205895A1 (ja) * | 2020-04-09 | 2021-10-14 | ソニーセミコンダクタソリューションズ株式会社 | 信号処理装置、センシングモジュール |
-
1992
- 1992-07-06 JP JP4178523A patent/JPH0621223A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282976A (ja) * | 2008-05-19 | 2009-12-03 | Arm Ltd | 相互接続回路内のデータ経路のルーティングを求める方法、システム、およびコンピュータプログラム製品 |
| WO2021205895A1 (ja) * | 2020-04-09 | 2021-10-14 | ソニーセミコンダクタソリューションズ株式会社 | 信号処理装置、センシングモジュール |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2695078B2 (ja) | データ処理装置クロック信号の分配方法 | |
| JP2540762B2 (ja) | クロック信号供給方法 | |
| US6192092B1 (en) | Method and apparatus for clock skew compensation | |
| US5339253A (en) | Method and apparatus for making a skew-controlled signal distribution network | |
| US5926397A (en) | Routing design method and routing design apparatus | |
| JPH05259287A (ja) | 集積回路の電源配線布設方法 | |
| US20090064067A1 (en) | Method of balancing path delay of clock tree in integrated circuit (ic) layout | |
| US7007257B2 (en) | Automatic placement and routing apparatus for designing integrated circuit that controls its timing using multiple power supplies | |
| JPH0621223A (ja) | 半導体集積回路の自動配線方法 | |
| JP3231728B2 (ja) | 半導体集積回路のクロック分配レイアウト方法 | |
| JP4400428B2 (ja) | 半導体集積回路の設計方法と設計装置並びにプログラム | |
| JP2000035832A (ja) | 半導体集積回路及びそのクロック分配方法 | |
| JP3913180B2 (ja) | 半導体集積回路の設計方法 | |
| US6557152B1 (en) | Method of designing signal distribution circuit and system for supporting the same | |
| JP2000172367A (ja) | クロック信号分配方法及びクロック分配回路 | |
| JP3877698B2 (ja) | 半導体集積回路の設計方法 | |
| JP3139750B2 (ja) | タイミング調整方法 | |
| JP2000057197A (ja) | クロックネットのレイアウト設計変更方式 | |
| JP3104678B2 (ja) | クロック信号分配設計回路及びその方法並びにその制御プログラムを記録した記録媒体 | |
| JPH08221473A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
| JPH0423347A (ja) | 半導体集積回路及びその配置配線方法 | |
| JPH0728552A (ja) | クロック論理レイアウト方法 | |
| JP3251250B2 (ja) | クロックスキュー低減方法及びクロックスキュー低減方法を記録したコンピュータ読み取り可能な記録媒体 | |
| JP2692608B2 (ja) | 集積回路配置装置および方法 | |
| JP2639313B2 (ja) | 集積回路配置装置および方法 |