JP3231728B2

JP3231728B2 - 半導体集積回路のクロック分配レイアウト方法

Info

Publication number: JP3231728B2
Application number: JP04650599A
Authority: JP
Inventors: 泰雄島田
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 1999-02-24
Filing date: 1999-02-24
Publication date: 2001-11-26
Anticipated expiration: 2019-02-24
Also published as: JP2000243846A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
製造技術に関し、特に複数のＦ／Ｆ（フリップフロッ
プ）やラッチ等の負荷を同期して動作するクロック信号
を供給するクロック分配回路のレイアウト方法に関す
る。

【０００２】

【従来の技術】半導体集積回路を設計する場合に、複数
のＦ／Ｆやラッチ等の負荷を１つのクロック信号で同期
して動作させる回路が要求される場合があり、そのため
にクロック分配回路のレイアウトが要求される。従来、
このようなレイアウト方法として、特開平１０−２２９
３１０号公報に記載の技術がある。この技術では、配線
長が均等なクロックツリー型のクロックラインを予め配
線したライブラリを用意しておき、この予め配線されて
いるクロックツリー型クロックラインに対して、対象回
路のＦ／Ｆなどの順序回路セルを前記クロックツリーの
最終段にオーバーラップさせてテスト配置を行い、次に
使用しないクロックラインについて、クロックラインの
元からの負荷が変わらないように削除し、配置配線結果
にエラーがある場合には再びテスト配置処理に戻るよう
にした構成を持つレイアウト方法が提案されている。こ
の技術の長所は、予め準備されている等距離に配置され
た中継バッファとＦ／Ｆなどの順序回路セルを置き換
え、クロックラインを全て等配線長とし、クロックスキ
ューを完全に零にすることである。

【０００３】また、他の技術として、特許第００２６９
５０７８号の明細書には、バイナリツリー上のクロック
配線経路の分岐点を一旦設定した後、共通の親分岐点を
持つ兄弟分岐点を結線し、その実配線経路上の地点でＲ
Ｃディレイのバランスするところを新たな親分岐点位置
として更新し、これをボトムアップに繰り返して詳細配
線経路を決定する。また、バッファセル挿入による階層
クロック分配方式において、バッファセル詳細位置決定
後、同一階層でのディレイを等しくするようバッファセ
ル近傍の経路に迂回部分を含ませて詳細配線を行なう。
更に、クラスタ内経路を除く部分に対して、専用配線層
による配線を行なうクロック分配方法が提案されてい
る。この発明の長所は、バイナリツリー上の各階層毎に
ディレイを等しくしてスキューの最小化を行なうことが
可能となる。

【０００４】

【発明が解決しようとする課題】しかしながら、前記し
た従来技術には次のような問題が生じている。第１の従
来技術では、予め準備されたクロックツリー型クロック
ライン上にしかＦ／Ｆが配置できず、中継バッファの出
力の分岐数が限られているため、Ｆ／Ｆの配置に制約が
生じ、Ｆ／Ｆ数が増加した場合やシフトレジスタ回路の
ように一部の領域にＦ／Ｆを集中配置したい場合、中継
バッファ数と接続配線数が増加し配線性が低下し高集積
化に対応できない。また、クロックスキューは低減され
るが、等距離に配置された中継バッファとＦ／Ｆを置き
換えるため、Ｆ／Ｆの配置に制約を受けてＦ／Ｆが分散
して配置され、Ｆ／Ｆとその他のセルとの配線長が長く
なり、クロック以外の信号に遅延が発生し、タイミング
調整のために遅延素子やバッファを挿入し、信号配線を
余分に引回す必要が生じて、集積度及び配線性が低下す
る。

【０００５】一方、第２の従来技術では、バイナリツリ
ーの階層毎にディレイ調整するために迂回配線を用いて
いるので、この迂回配線が余分な配線となり、配線性が
低下する。また、末端セルの存在する領域を格子状にク
ラスタ化し隣接するクラスタ間の末端セルの移動交換
で、負荷の調整を行なうため、クロック信号以外の配線
長が増加し、この点で配線性が低下する場合がある。さ
らに、２系統以上のクロック信号がある場合、１系統ず
つ単独でディレイを調整しているが、複数のクロック信
号を同期して動作させたい場合、バッファの挿入位置を
調整してディレイを合わせ込むため、クロック信号によ
ってディレイが異なり、２系統以上のクロック信号のデ
ィレイを合わせることができなくなる。

【０００６】本発明の目的は、半導体集積回路の高集積
化を実現しながら、配線性を低下させることなく半導体
集積回路の誤動作の原因となるクロックスキューを低減
し、信頼性を向上させるレイアウト方法を提供すること
である。

【０００７】

【課題を解決するための手段】本発明のレイアウト方法
は、セル配置領域を一定の大きさで格子状に分割して負
荷が配置される負荷専用の配置格子を作成する工程と、
前記分割した複数の分割領域に対してルートドライバ及
び前記ルートドライバからツリー状に中継バッファを配
置しかつ相互に配線する工程と、前記各分割領域の前記
配置格子上の位置に前記負荷を配置する工程と、前記各
分割領域内の負荷のクロック入力端子容量を計算し、各
分割領域の最終段中継バッファに接続される負荷が均等
となるように各分割領域の分割ラインを微調整するとと
もに前記中継バッファの個数の調整を行なう工程とを含
むことを特徴とする。この場合、前記負荷のクロック入
力端子位置が同一直線上に並ぶように前記負荷専用の配
置格子を作成しておき、最終段の中継バッファの出力端
子から前記配置格子上に整列配置した前記負荷のクロッ
ク入力端子までのクロック信号配線を放射状かつ直線的
に接続する。

【０００８】本発明のより具体的なレイアウト方法は、
負荷が配置される負荷専用の配置格子を作成し、前記配
置格子数を求める工程と、前記配置格子を縦横それぞれ
について２のべき乗に分割する工程と、前記分割した複
数の分割領域に対してルートドライバ及び前記ルートド
ライバからツリー状に中継バッファを配置しかつ相互に
配線する工程と、前記各分割領域に対して自動配置ツー
ルを使用して前記負荷を配置する工程と、前記各分割領
域内の負荷のクロック入力端子容量を計算し、各分割領
域の最終段中継バッファに接続される前記負荷が均等と
なるように各分割領域の分割ラインを微調整するととも
に前記中継バッファの個数の調整を行なう工程と、その
他の配線を行なう工程を含むことを特徴とする。

【０００９】また、この場合、負荷が配置される負荷専
用の配置格子を作成し、前記負荷を配置する工程と、前
記負荷が配置された範囲を抽出する工程と、前記抽出さ
れた範囲の前記配置格子数を求め、かつ求めた配置格子
を縦横それぞれについて２のべき乗に分割する工程と、
前記分割した複数の分割領域に対してルートドライバ及
び前記ルートドライバからツリー状に中継バッファを配
置しかつ相互に配線する工程と、前記各分割領域に対し
て自動配置ツールを使用して前記負荷を配置する工程
と、前記各分割領域内の負荷のクロック入力端子容量を
計算し、各分割領域の最終段中継バッファに接続される
前記負荷が均等となるように各分割領域の分割ラインを
微調整するとともに前記中継バッファの個数の調整を行
なう工程と、その他の配線を行なう工程を含む方法とし
てもよい。

【００１０】さらに、本発明のレイアウト方法において
は、前記した分割ラインの微調整及び前記中継バッファ
の個数数の調整工程は、各最終段中継バッファに接続す
る負荷のクロック入力端子容量の総和を計算する工程
と、前記計算により求めた総和から前記最終段中継バッ
ファの１個当たりに接続される平均のクロック入力端子
容量を計算する工程と、ある最終段中継バッファに接続
されるクロック入力端子容量の総和が前記平均のクロッ
ク入力端子容量の１／２以下のときは当該分割領域の負
荷を隣接する分割領域に含めるように分割ラインを調整
しかつその分割領域の最終段中継バッファを使用禁止と
する工程と、ある最終段中継バッファに接続されるクロ
ック入力端子容量の総和が前記平均のクロック入力端子
容量の３／２以上のときは当該分割領域を２分割する分
割ラインを調整しかつ最終段中継バッファを追加する工
程とを含み、各最終段中継バッファに接続される負荷の
クロック入力端子容量の総和が前記平均のクロック入力
端子容量に、予め設定した目標値の±１／２の範囲にな
るように前記分割ラインを微調整することを特徴とす
る。

【００１１】本発明のレイアウト方法では、一定の大き
さでセル配置領域を分割し、分割領域数に応じてルート
ドライバからツリー状に中継バッファを均等に配置配線
することで、ルートドライバと中継バッファ間のクロッ
ク信号配線のディレイを揃える。また、各分割領域の最
終段中継バッファに接続される負荷が均等となるように
各分割領域の分割ラインを微調整するとともに中継バッ
ファの個数の調整を行なうことで、クロック信号配線の
配線長の差が最小限になり、クロックスキューが低減で
きる。この場合、負荷のクロック入力端子位置が同一直
線上に並ぶように負荷を配置し、最終段の中継バッファ
の出力端子から各負荷のクロック入力端子までのクロッ
ク信号配線を、放射状かつ直線的に接続することで、前
記クロックスキューをより低減できるとともに、余分な
迂回配線がなくなり配線性が向上する。負荷専用の配置
格子を作成することで、負荷の原点位置のみの配置制限
となるため、負荷以外のセルは自由に配置ができて高集
積を実現する。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。本発明の第１実施形態を図
１を参照して説明する。まず、ステップＳ１０１で、セ
ル配置領域に図２に示すような、Ｆ／Ｆのクロック入力
端子位置が同一直線上に並ぶようにＦ／Ｆ専用の配置格
子１を作成し、配置格子数を求める。次いで、ステップ
Ｓ１０２で、求めた前記配置格子１を縦横それぞれにつ
いて、図３に示すようにＸ方向、Ｙ方向の格子数を２の
べき乗数で分割する。ここでは、同図に太線で示すよう
に、２の１乗（＝２）で２×２の４つの分割領域１０ａ
〜１０ｄに分割している。また、このとき、各分割領域
１０ａ〜１０ｄ内に配置されるＦ／Ｆのクロック入力端
子容量が、配置しようとする中継バッファの駆動能力程
度で、配線抵抗によるディレイの影響が小さくなるよう
に分割数を調整する。次いで、ステップＳ１０３で、図
４に示すように、ルートドライバ１１を前記セル配置領
域の中央、ここでは各分割領域１０ａ〜１０ｄが接して
いる位置に配置し、また前記ルートドライバ１１に同列
に接続される中継バッファ１２は、前記４つの分割領域
１０ａ〜１０ｄに対して１個ずつ、前記ルートドライバ
１１に対して等距離になるように分割領域１０ａ〜１０
ｄの中央に配置する。さらに、ステップＳ１０４で、前
記ルートドライバ１１の出力から、前記各中継バッファ
１２の入力に配線１３を接続する。

【００１３】なお、本実施形態では、中継バッファは１
段で構成されているが、図５（ｂ）のように、ルートド
ライバ１１に対して上位の中継バッファ１４、下位の中
継バッファ１２の２段構成、あるいはそれ以上の多段構
成で構成される場合は、図５（ａ）に２段構成の例の配
置を示すように、分割領域１０ａ〜１０ｄに対してそれ
ぞれルートドライバ１１に接続する上位の中継バッファ
１４を配置し、各分割領域を更に分割した分割領域１０
ａａ〜１０ａｄ，〜，１０ｄａ〜１０ｄｄに対してそれ
ぞれ上位の中継バッファ１４に接続する下位の中継バッ
ファ１２を接続し、各位の中継バッファがそれぞれツリ
ー状で等距離になるように各中継バッファ１４，１２を
配置配線する。

【００１４】次いで、ステップＳ１０５で、自動配置ツ
ールを使用して、設計する回路の接続情報に従い、前記
セル配置領域の各分割領域内に、図６に示すように負荷
（ここではＦ／Ｆ）のセルを配置する。このとき、ステ
ップＳ１０１において、Ｆ／Ｆ配置格子１を作成してお
り、この配置格子にしたがってＦ／Ｆを配置するため
に、Ｆ／Ｆはクロック入力端子位置が同一直線上になっ
ている。Ｆ／Ｆ以外のセルは、Ｆ／Ｆ専用の配置格子に
関係なく自由に配置を行なう。

【００１５】続いて、負荷（Ｆ／Ｆ）の均等化処理とし
て、ステップＳ１０６を実行する。このステップＳ１０
６では、詳細は後述するが、各分割領域１０ａ〜１０ｄ
内のＦ／Ｆのクロック入力端子容量の総和を計算し、各
分割領域のカットラインを微調整し、最終段中継バッフ
ァに接続される負荷を均等にして、最終段中継バッファ
とＦ／Ｆ間のクロック信号配線を接続する。しかる後、
ステップＳ１０７で、ルートドライバから各Ｆ／Ｆまで
の負荷が変わらない範囲で不要な中継バッファを削除す
る。さらに、ステップＳ１０８で、その他の信号配線を
行なう。これにより、クロック分配レイアウトが完了す
る。

【００１６】前記したステップＳ１０６における負荷の
均等化処理の詳細な手順を図７に示すフローチャートを
用いて説明する。ステップＳ２０１で、１つの最終段中
継バッファ、図４の実施形態の場合の中継バッファ１２
に接続するＦ／Ｆのクロック入力端子容量の最大（Ｍａ
ｘ）、最小（Ｍｉｎ）の各目標値を、当該中継バッファ
１２におけるディレイがあまり大きくなならない範囲内
で設定する。その上で、ステップＳ２０２で、各分割領
域１０ａ〜１０ｄにおいて、それぞれの最終段中継バッ
ファ１２に接続されるＦ／Ｆのクロック入力端子容量の
総和を計算する。ステップＳ２０３で、最終段中継バッ
ファ１２の１個あたりに接続される「平均のクロック入
力端子容量」を求める。すなわち、（平均のクロック入力端子容量）＝（全部のＦ／Ｆのク
ロック入力端子容量の総和）÷（最終段中継バッファ
数）そして、各分割領域の「各最終段中継バッファに接続さ
れるクロック入力端子容量の総和」と、前記求めた「平
均のクロック入力端子容量」を比較する。

【００１７】この比較により、ステップＳ２０４では、
「最終段中継バッファに接続されるクロック入力端子容
量の総和」が「平均のクロック入力端子容量」の１／２
以下のときには、その分割領域内のＦ／Ｆを隣接する分
割領域に含めて、その分割領域の最終段中継バッファを
使用禁止にする。例えば、図６の例では、図８のよう
に、分割領域１０ａを分割領域１０ｃに含めて一体化す
るとともに、分割領域１０ａに配置されていた最終段中
継バッファ１２ａを使用禁止にする。一方、ステップＳ
２０５では、「最終段中継バッファに接続されるクロッ
ク入力端子容量の総和」が「平均のクロック入力端子容
量」の３／２倍以上のときには、その分割領域を２分割
して、新しい分割領域を生成し、図８に示すように最終
段中継バッファを追加する。例えば、図６の例では、図
８のように、分割領域１０ｂを分割領域１０ｅ，１０ｆ
に２分割し、新しい分割領域１０ｆに最終段中継バッフ
ァ１２ｂを追加する。なお、２分割する方法は、分割領
域のカットラインを上下方向と左右方向から移動させな
がらＦ／Ｆのクロック入力端子容量の総和を計算し、上
下方向と左右方向のどちらが平均のクロック入力端子容
量に近いかを比較し、より近い分割方法を採用する。

【００１８】ここで、ステップＳ２０６で、前記ステッ
プＳ２０４，Ｓ２０５の処理によって最終段中継バッフ
ァ数に変更があった場合には、「各最終段中継バッファ
に接続されるクロック入力端子容量の総和」と「平均の
クロック入力端子容量」を前記したように再計算し、再
比較する。これにより、「各最終段中継バッファに接続
されるクロック入力端子容量の総和」は、「平均のクロ
ック入力端子容量」の１／２〜３／２の範囲になるよう
に設定される。

【００１９】しかる上で、ステップＳ２０７では、前記
各最終段中継バッファについて求めた各「最終段中継バ
ッファに接続されるクロック入力端子容量の総和」のう
ち、最大値を抽出し、この最大値が、（最大値）≦（平均のクロック入力端子容量）＋（目標
値÷２）を満たしているか確認する。これが満たされていない場
合は、図１０（ａ）に模式的に示すような、一の領域１
０Ａに対して隣接する上下左右の領域１０Ｂ〜１０Ｅを
含めた「平均のクロック入力端子容量」を計算し、上下
左右を含む５つの分割領域すべてが前記平均のクロック
入力端子容量に一番近づくように、図１０（ｂ）のよう
に、対象分割領域のカットラインを内側に移動させ、前
記最大値が前記条件を満たすまで、この処理を繰り返
す。

【００２０】また、今度は逆に、前記各最終段中継バッ
ファについて求めた「最終段中継バッファに接続される
クロック入力端子容量の総和」のうち、最小値を抽出
し、この最小値が、（最小値）≧（平均のクロック入力端子容量）−（目標
値÷２）を満たしているか確認する。これが満たされていない場
合は、図１０（ｃ）のように、隣接する上下左右の分割
領域を含めた平均のクロック入力端子容量を計算し、上
下左右を含む５つの分割領域すべてが前記平均のクロッ
ク入力端子容量に一番近づくように、対象分割領域のカ
ットラインを外側に移動させ、前記最小値が前記条件を
満たすまでこの処理を繰り返す。この処理を行った結
果、図９に示すように分割領域間のカットラインの微調
整が行なわれる。

【００２１】しかる上で、ステップＳ２０８で、各Ｆ／
Ｆ列のクロック入力端子を一直線に接続した配線をまと
めて、最終段の中継バッファの出力端子に接続し、図１
１に示すように最終段の中継バッファの出力端子から放
射状にクロック信号配線１５を行なう。

【００２２】以上のように、中継バッァを均等に配置配
線することで、ルートドライバ１１から中継バッファ１
２間のディレイを揃えることができる。すなわち、各最
終段中継バッファに接続されるＦ／Ｆのクロック入力端
子容量を均等にすると共に、Ｆ／Ｆのクロック入力端子
が同一直線上に並ぶように配置し、最終段の中継バッフ
ァの出力端子から、各Ｆ／Ｆ列のクロック入力端子まで
クロック信号配線を放射状に直線的に接続し、各Ｆ／Ｆ
間の配線長の差を最小限にすることで、配線抵抗と配線
容量の差も小さくなり、クロックスキューの低減が可能
となる。また、分割領域の大きさを制御し、最終段中継
バッファの出力端子からＦ／Ｆのクロック入力端子まで
の配線抵抗と配線容量の差を調整することで、目標のク
ロックスキューが実現できる。さらに、Ｆ／Ｆのクロッ
ク入力端子位置を揃えてクロック信号配線を一直線に接
続することによって、クロック信号配線が蛇行して回り
込むことがなくなり、第２従来例のようなディレイ調整
用の迂回配線が必要なくなり、余分な配線領域を消費せ
ず配線性が向上する。

【００２３】また、ルートドライバ１１と中継バッファ
１２の位置を他のセルの配置前に決定した場合に、分割
領域の大きさと負荷の大きさを合わせ込むことで、複数
のクロック信号間のディレイとスキューを合わせ込み、
複数のクロック信号を同期して動作させることができ
る。また、最終段中継バッファの位置と分割領域の大き
さと負荷の大きさが決定されれば、クロック信号のスキ
ューを合わせられるため、セル配置領域を複数に分割し
て同時にレイアウトする手法にも対応が可能となる。

【００２４】また、Ｆ／Ｆのセル原点位置のみを固定
し、その他のセルは自由に配置できるため、第１従来例
のようなＦ／Ｆの配置制約がなくなり、使用する中継バ
ッファ数も削減することができるため、高集積化が可能
となる。ここで、本発明におてい中継バッファ数を削減
できることを、前記第１従来例と第２従来例と比較して
い説明する。第１従来例での高集積化が難しい理由は、
クロックツリーの最終段にＦ／Ｆをオーバーラップさせ
て配置するため、少なくともＦ／Ｆの総数以上の最終段
中継バッファが必要となり、各中継バッファから３方向
に分岐するため、中継バッファの段数が一段増加する毎
に中継バッファの個数が３倍に増加することである。最
終段の中継バッファ数は２×３ⁿ個で全Ｆ／Ｆ数以上の
数が必要となり、実際に配置される中継バッファ数は、
２＋２×（３＋…＋３^n-1＋３ⁿ）個で、Ｆ／Ｆ数＝１
０００個の場合、最終段中継バッファ数は、２×３⁶＝
１４５８個必要となり、中継バッファの総数は、２＋２
×（３¹＋３²＋３³＋３⁴＋３⁵＋３⁶）＝２１８６
個で、最終段はＦ／Ｆに置き換えられ、削除しない未使
用バッファも残るため、実際に配置される中継バッファ
の総数は、最大で２１８６−１０００＝１１８６個とな
る。最小の場合、１０００個のＦ／Ｆを接続し、各中継
バッファの負荷を均等にするための各段に最低必要な中
継バッファ数は１０００→３３４→１１２→３８→１３
→５→２となり、負荷を変えないように、不要な中継バ
ッファを削除した後の中継バッファの総数は、２＋６＋
１５＋３９＋１１４＋３３６＋２＝５１４個となる。

【００２５】本発明の前記第１の実施形態と対応させる
ため、第１従来例を４方向に分岐して考えると、最終段
中継バッファ数は、４５⁵＝１０２４個となり、実際に
配置される中継バッファの総数は最大で４＋１６＋６４
＋２５６＋２４＝３６４個となる。最小の場合、各段に
必要な中継バッファ数は１０００→２５０→６３→１６
→４となり、負荷を変えないようにした中継バッファの
総数は４＋１６＋６４＋２５２＝３３６個となる。前記
第１の実施形態では、中継バッファの駆動能力によって
異なるが、中継バッファが４０個のＦ／Ｆを駆動できる
と仮定すると、最終段中継バッファ数は１０００個÷４
０＝２５個以上必要であるため、４³＝６４個となり、
実際に配置される中継バッファの総数は、最大で４＋１
６＋６４＝８４個、最小の場合、各段に必要な中継バッ
ファ数は１０００→２５→７→２となり、負荷を変えな
いようにした中継バッファの総数は２＋８＋２８＝３８
個となる。以上をまとめて（表１）に示す。本発明を使
用することにより、中継バッファ数は大幅に削減でき、
Ｆ／Ｆの配置制限もなくなるため高集積化が実現できる
ことが判る。

【００２６】

【表１】

【００２７】次に本発明の第２の実施形態を説明する。
前記第１の実施形態では１系統のクロック信号の分配処
理手順を述べたが、第２の実施形態では、２系統以上の
クロック信号の分配処理を説明する。２系統以上の場合
は、図１２に示すようにルートドライバ１１Ａ，１１Ｂ
及び中継バッファ１２Ａ，１２Ｂどうしを隣接して配置
配線を行ない、以後は各中継バッファに対して第１の実
施形態と同じ処理手順を行なうことで、複数系統のクロ
ック信号のディレイ及びスキューを合わせることが可能
となる。複数系統のクロック信号のディレイを合わせる
必要がない場合は、駆動する負荷に応じて中継バッファ
の段数を変えて配置配線を行なうこともできる。

【００２８】また、回路接続情報の階層毎に配置位置を
決めてレイアウトし、セル配置領域の一部にＦ／Ｆが集
中して配置された場合、第１の実施形態では、ルートド
ライバをチップの中央に配置しているため、末端のＦ／
Ｆまでの配線長が伸びてクロック信号全体のディレイが
大きくなることが考えられる。これを解決するための方
法として第３の実施形態を説明する。図１３は、本発明
の第３の実施形態によるクロック信号の分配処理手順を
示すフローチャートである。まず、ステップＳ３０１で
セル配置領域に図２に示すような、Ｆ／Ｆのクロック入
力端子位置が同一直線上に並ぶようにＦ／Ｆ専用の配置
格子１を作成し、配置格子数を求める。次いで、ステッ
プＳ３０２で全てのセルを自動配置する。ステップＳ３
０３でＦ／Ｆが配置されている範囲を抽出し、前記の範
囲内の配置格子を縦横それぞれについて２のべき乗に分
割する。次いで、ステップＳ３０４でルートドライバと
中継バッファの配置を行ない、ステップＳ３０５でセル
のオーバーラップを除去する。さらに、ステップＳ３０
６でルートドライバ及び中継バッファを配線する。以降
のステップＳ３０７からＳ３０９では第１の実施形態と
同様の処理手順、すなわち図１のステップＳ１０６と同
様の処理手順で負荷を均等にし、その他の配線を行な
う。図１４は、本発明の第３の実施形態によるルートド
ライバと中継バッファを配置配線した状態を示す。

【００２９】ここで、前記各実施形態においては、負荷
としてＦ／Ｆを用いた例を示しているが、Ｆ／Ｆに限定
されるものではなく、クロック信号に基づいて動作され
るラッチ等の回路素子を含む種々の負荷を、複数個ツリ
ー状に接続して同期動作させる回路構成の半導体集積回
路であれば、本発明を同様に適用することが可能であ
る。

【００３０】

【発明の効果】以上説明したように本発明によれば、セ
ル配置領域を一定の大きさで格子状に分割し、分割領域
数に応じてルートドライバからツリー状に中継バッファ
を均等に配置配線し、かつ前記分割領域間のカットライ
ン位置を調整することで最終段の中継バッファに接続さ
れる負荷を均等にしているので、半導体集積回路の高集
積化を実現しながらクロックスキューを低減し、かつ信
頼性の高い半導体集積回路のクロック分配レイアウトが
実現できる。また、前記負荷のクロック入力端子位置が
同一直線上に並ぶように前記負荷専用の配置格子を作成
しておき、最終段の中継バッファの出力端子から前記配
置格子上に整列配置した前記負荷のクロック入力端子ま
でのクロック信号配線を放射状かつ直線的に接続してい
るので、クロック信号配線が蛇行して回り込むことがな
くなり、余分な配線領域を消費せず配線性の高い半導体
集積回路のクロック分配レイアウトが実現できる。さら
に、負荷専用の配置格子を作成することで、負荷の原点
位置のみの配置制限となるため、負荷以外のセルは自由
に配置ができて高集積を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の処理手順を示すフロ
ーチャートである。

【図２】負荷としてのＦ／Ｆ専用の配置格子の例を示す
図である。

【図３】セル配置領域を２のべき乗に分割した状態を示
す図である。

【図４】ルートドライバと中継バッファを配置配線した
状態を示す図である。

【図５】中継バッファが多段挿入されたツリー構造例を
示す簡略図である。

【図６】全ての素子が配置された状態を示す図である。

【図７】本発明の第１の実施形態における負荷を均等に
する処理手順を示すフローチャートである。

【図８】分割領域再構成後の初期状態を示す図である。

【図９】分割領域再構成後の負荷調整後の状態を示す図
である。

【図１０】分割領域の負荷調整方法の簡略図である。

【図１１】最終段中継バッファの出力端子とＦ／Ｆのク
ロック入力端子の接続例を示す図である。

【図１２】本発明の第２の実施形態のルートドライバと
中継バッファを配置配線した状態を示す図である。

【図１３】本発明の第３の実施形態の処理手順を示すフ
ローチャートである。

【図１４】本発明の第３の実施形態におけるルートドラ
イバと中継バッファを配置配線した状態を示す図であ
る。

【符号の説明】

１負荷（Ｆ／Ｆ）専用の配置格子１０ａ〜１０ｄ分割領域１０ａａ〜１０ａｄ，…，１０ｄａ〜１０ｄｄ分割領
域１１，１１Ａ，１１Ｂルートドライバ１２，１２Ａ，１２Ｂ最終段の中継バッファ１３ルートドライバと中継バッファを接続する配線１４中継バッファ１５信号配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50

Claims

(57)【特許請求の範囲】

【請求項１】セル配置領域を一定の大きさで格子状に
分割して負荷が配置される負荷専用の配置格子を作成す
る工程と、前記分割した複数の分割領域に対してルート
ドライバ及び前記ルートドライバからツリー状に中継バ
ッファを配置しかつ相互に配線する工程と、前記各分割
領域の前記配置格子上の位置に前記負荷を配置する工程
と、前記各分割領域内の負荷のクロック入力端子容量を
計算し、各分割領域の最終段中継バッファに接続される
負荷が均等となるように各分割領域の分割ラインを微調
整するとともに前記中継バッファの個数の調整を行なう
工程とを含むことを特徴とする半導体集積回路のクロッ
ク分配レイアウト方法。
【請求項２】前記負荷のクロック入力端子位置が同一
直線上に並ぶように前記負荷専用の配置格子を作成して
おき、最終段の中継バッファの出力端子から前記配置格
子上に整列配置した前記負荷のクロック入力端子までの
クロック信号配線を放射状かつ直線的に接続することを
特徴とする請求項１に記載の半導体集積回路のクロック
分配レイアウト方法。
【請求項３】セル配置領域に負荷が配置される負荷専
用の配置格子を作成し、前記配置格子数を求める工程
と、前記配置格子を縦横それぞれについて２のべき乗に
分割する工程と、前記分割した複数の分割領域に対して
ルートドライバ及び前記ルートドライバからツリー状に
中継バッファを配置しかつ相互に配線する工程と、前記
各分割領域に対して自動配置ツールを使用して前記負荷
を配置する工程と、前記各分割領域内の負荷のクロック
入力端子容量を計算し、各分割領域の最終段中継バッフ
ァに接続される前記負荷が均等となるように各分割領域
の分割ラインを微調整するとともに前記中継バッファの
個数の調整を行なう工程と、その他の配線を行なう工程
を含むことを特徴とする半導体集積回路のクロック分配
レイアウト方法。
【請求項４】セル配置領域に負荷が配置される負荷専
用の配置格子を作成し、前記負荷を配置する工程と、前
記負荷が配置された範囲を抽出する工程と、前記抽出さ
れた範囲の前記配置格子数を求め、かつ求めた配置格子
を縦横それぞれについて２のべき乗に分割する工程と、
前記分割した複数の分割領域に対してルートドライバ及
び前記ルートドライバからツリー状に中継バッファを配
置しかつ相互に配線する工程と、前記各分割領域に対し
て自動配置ツールを使用して前記負荷を配置する工程
と、前記各分割領域内の負荷のクロック入力端子容量を
計算し、各分割領域の最終段中継バッファに接続される
前記負荷が均等となるように各分割領域の分割ラインを
微調整するとともに前記中継バッファの個数の調整を行
なう工程と、その他の配線を行なう工程を含むことを特
徴とする半導体集積回路のクロック分配レイアウト方
法。
【請求項５】前記分割ラインの微調整及び前記中継バ
ッファの個数の調整工程は、各最終段中継バッファに接
続する負荷のクロック入力端子容量の総和を計算する工
程と、前記計算により求めた総和から前記最終段中継バ
ッファの１個当たりに接続される平均のクロック入力端
子容量を計算する工程と、ある最終段中継バッファに接
続されるクロック入力端子容量の総和が前記平均のクロ
ック入力端子容量の１／２以下のときは当該分割領域の
負荷を隣接する分割領域に含めるように分割ラインを調
整しかつその分割領域の最終段中継バッファを使用禁止
とする工程と、ある最終段中継バッファに接続されるク
ロック入力端子容量の総和が前記平均のクロック入力端
子容量の３／２以上のときは当該分割領域を２分割する
分割ラインを調整しかつ最終段中継バッファを追加する
工程とを含み、各最終段中継バッファに接続される負荷
のクロック入力端子容量の総和が前記平均のクロック入
力端子容量に、予め設定した目標値の±１／２の範囲に
なるように前記分割ラインを微調整することを特徴とす
る請求項３または４に記載の半導体集積回路のクロック
分配レイアウト方法。