JP3139750B2 - タイミング調整方法 - Google Patents
タイミング調整方法Info
- Publication number
- JP3139750B2 JP3139750B2 JP10271780A JP27178098A JP3139750B2 JP 3139750 B2 JP3139750 B2 JP 3139750B2 JP 10271780 A JP10271780 A JP 10271780A JP 27178098 A JP27178098 A JP 27178098A JP 3139750 B2 JP3139750 B2 JP 3139750B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- clock
- delay time
- cell
- adjustment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の同期
回路のレイアウト設計方法及びタイミング調整方法、遅
延調整セルに関し、同期回路用のクロックずれを補正す
るレイアウト設計方法及びタイミング調整方法、遅延調
整セルに関する。
回路のレイアウト設計方法及びタイミング調整方法、遅
延調整セルに関し、同期回路用のクロックずれを補正す
るレイアウト設計方法及びタイミング調整方法、遅延調
整セルに関する。
【０００２】
【従来の技術】半導体集積回路の大規模化、ＳＯＣ（Sy
stem On Chip）化のため、複数のシステムが１チップに
搭載され、複数のクロック信号を有する半導体集積回路
の設計が増加している。
stem On Chip）化のため、複数のシステムが１チップに
搭載され、複数のクロック信号を有する半導体集積回路
の設計が増加している。
【０００３】半導体集積回路の同期回路の自動レイアウ
ト設計時、複数の論理セルに対してクロック信号を同一
タイミングで供給する場合の回路の設計時に問題となる
クロックスキューを低減する手法は、クロックツリーシ
ンセシスまたはクロックツリー方式と呼ばれる方法が用
いられる。
ト設計時、複数の論理セルに対してクロック信号を同一
タイミングで供給する場合の回路の設計時に問題となる
クロックスキューを低減する手法は、クロックツリーシ
ンセシスまたはクロックツリー方式と呼ばれる方法が用
いられる。
【０００４】クロックツリーシンセシスとは、図５に示
すように、クロックＡを入力する信号入力端子３９から
各論理ブロック４７〜５０へ、クロックを供給するクロ
ックライン上に、バッファ４０〜４６をツリー状に配置
し、入力信号端子３９と各バッファ４０〜４６間の配線
を等配線長にすることで、各論理ブロック４７〜５０へ
のクロック信号の伝搬遅延差（クロックスキュー）を低
減する方法である。同様に、信号入力端子５１、バッフ
ァ５２〜５４、論理ブロック５５〜５６も同様である。
すように、クロックＡを入力する信号入力端子３９から
各論理ブロック４７〜５０へ、クロックを供給するクロ
ックライン上に、バッファ４０〜４６をツリー状に配置
し、入力信号端子３９と各バッファ４０〜４６間の配線
を等配線長にすることで、各論理ブロック４７〜５０へ
のクロック信号の伝搬遅延差（クロックスキュー）を低
減する方法である。同様に、信号入力端子５１、バッフ
ァ５２〜５４、論理ブロック５５〜５６も同様である。
【０００５】
【発明が解決しようとする課題】しかし、図５のように
各信号入力端子に接続される論理ブロックの数や、配置
によって、クロックライン上のバッファの数や段数が異
なってくるために、信号入力端子３９から論理ブロック
４７〜５０までと、信号入力端子５１から論理ブロック
５５〜５６までとは伝搬遅延差（クロック系信号間クロ
ックスキュー）が生じる。
各信号入力端子に接続される論理ブロックの数や、配置
によって、クロックライン上のバッファの数や段数が異
なってくるために、信号入力端子３９から論理ブロック
４７〜５０までと、信号入力端子５１から論理ブロック
５５〜５６までとは伝搬遅延差（クロック系信号間クロ
ックスキュー）が生じる。
【０００６】クロックツリーシンセシスは、図５のよう
にクロック系信号各々でクロックスキューの低減を行
い、各クロックツリー自体の遅延値は配置配線が完了す
るまで予測できないため、クロック系信号間のクロック
スキューの増加のために、セル配置配線の完了後のタイ
ミング調整の不具合による回路が誤動作を起こす原因に
なっている。
にクロック系信号各々でクロックスキューの低減を行
い、各クロックツリー自体の遅延値は配置配線が完了す
るまで予測できないため、クロック系信号間のクロック
スキューの増加のために、セル配置配線の完了後のタイ
ミング調整の不具合による回路が誤動作を起こす原因に
なっている。
【０００７】これに対する従来の解決策は、セル配置配
線の完了後の遅延情報をもとに、回路の変更、再検討
や、スキュー改善のために、経験的にセル配置配線の再
実行を、複数クロック系信号間のクロックスキュー低減
が実現するまでやり直す必要がある。
線の完了後の遅延情報をもとに、回路の変更、再検討
や、スキュー改善のために、経験的にセル配置配線の再
実行を、複数クロック系信号間のクロックスキュー低減
が実現するまでやり直す必要がある。
【０００８】よって、従来のクロックツリーシンセシス
のみでは複数クロック系信号間の位相を合わせることが
困難であるため、セル配置配線の完了後に何度も設計の
やり直しを繰り返すことになるという問題があった。ま
た、複数クロック系信号間のクロックスキューを低減す
るために、特開平９−２８２０４４号公報では、各クロ
ックツリー前段に分周器、位相比較器、ループフィルタ
ー、電圧制御発振器を構成する半導体回路で、複数クロ
ック系信号間のクロックスキューを低減する方法が提案
されている。
のみでは複数クロック系信号間の位相を合わせることが
困難であるため、セル配置配線の完了後に何度も設計の
やり直しを繰り返すことになるという問題があった。ま
た、複数クロック系信号間のクロックスキューを低減す
るために、特開平９−２８２０４４号公報では、各クロ
ックツリー前段に分周器、位相比較器、ループフィルタ
ー、電圧制御発振器を構成する半導体回路で、複数クロ
ック系信号間のクロックスキューを低減する方法が提案
されている。
【０００９】また、特開平７−５６９８４号公報では、
配置配線の設計後、クロックドライバ用基本セル列を挿
入配置し、クロックスキューを低減することを開示し、
特開平８−３０６５５号公報では、各同期素子のクロッ
ク入力部またはクロックバッファ部でレイアウト後に遅
延値を調整することにより全体のクロックスキュー値を
低減することを開示し、特開平８−１２３８４２号公報
では、スキュー補正後に、仕様変更や論理ミスが原因の
配線の引き回しによる平行配線の影響によるスキューが
発生した場合でも、スキューの調整ができることが開示
されている。
配置配線の設計後、クロックドライバ用基本セル列を挿
入配置し、クロックスキューを低減することを開示し、
特開平８−３０６５５号公報では、各同期素子のクロッ
ク入力部またはクロックバッファ部でレイアウト後に遅
延値を調整することにより全体のクロックスキュー値を
低減することを開示し、特開平８−１２３８４２号公報
では、スキュー補正後に、仕様変更や論理ミスが原因の
配線の引き回しによる平行配線の影響によるスキューが
発生した場合でも、スキューの調整ができることが開示
されている。
【００１０】しかしながら、上記公報に提案されている
方法では、各クロックに位相比較器、ループフィルタ、
電圧制御発振器など、多くの複雑な回路が必要で、回路
設計が困難であり、回路の集積度が高くなることが考え
られる。
方法では、各クロックに位相比較器、ループフィルタ、
電圧制御発振器など、多くの複雑な回路が必要で、回路
設計が困難であり、回路の集積度が高くなることが考え
られる。
【００１１】本発明は、以上をふまえたもので、クロッ
クツリーシンセシスで各クロックでのクロックスキュー
を低減した後、複数クロック系信号間の位相調整とタイ
ミング調整を、セル配置配線完了後に回路変更、再セル
配置配線をせずに行える手法を提供することにある。
クツリーシンセシスで各クロックでのクロックスキュー
を低減した後、複数クロック系信号間の位相調整とタイ
ミング調整を、セル配置配線完了後に回路変更、再セル
配置配線をせずに行える手法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、複数の入力ク
ロックを有するクロックツリーシンセシスを含む論理回
路に対する複数のクロック系信号間の位相を調整するタ
イミング調整方法において、前記複数のクロック系信号
間の中で最大伝搬平均遅延時間のクロックを基準に、そ
の他の各クロックの平均伝搬遅延時間差を求め、前記最
大伝搬平均遅延時間のクロック以外のクロックライン上
の標準遅延調整セルを前記論理回路のバッファ又は論理
セルの遅延調整セルで置き換え、平均伝搬遅延時間差を
最小にしたことを特徴とする。
ロックを有するクロックツリーシンセシスを含む論理回
路に対する複数のクロック系信号間の位相を調整するタ
イミング調整方法において、前記複数のクロック系信号
間の中で最大伝搬平均遅延時間のクロックを基準に、そ
の他の各クロックの平均伝搬遅延時間差を求め、前記最
大伝搬平均遅延時間のクロック以外のクロックライン上
の標準遅延調整セルを前記論理回路のバッファ又は論理
セルの遅延調整セルで置き換え、平均伝搬遅延時間差を
最小にしたことを特徴とする。
【００１３】
【００１４】また、本発明は、複数クロック系信号間の
位相調整を行うタイミング調整方法において、複数のク
ロック入力端子と、クロックを供給される論理回路にク
ロックを供給する複数の論理セルと、あらかじめセルの
大きさ、ピンの位置が同じで内部遅延時間の異なる複数
の遅延調整セルを準備し、標準遅延調整セルをクロック
ラインに挿入したネットリストを作成し、クロックツリ
ーシンセシスを含むセル配置配線の完了後に作成された
遅延情報をもとに、複数のクロックで制御された信号で
動作する論理セルのタイミングエラーがあるか否かの検
討を行い、タイミング調整が必要か否かを判断すること
を特徴とする。
位相調整を行うタイミング調整方法において、複数のク
ロック入力端子と、クロックを供給される論理回路にク
ロックを供給する複数の論理セルと、あらかじめセルの
大きさ、ピンの位置が同じで内部遅延時間の異なる複数
の遅延調整セルを準備し、標準遅延調整セルをクロック
ラインに挿入したネットリストを作成し、クロックツリ
ーシンセシスを含むセル配置配線の完了後に作成された
遅延情報をもとに、複数のクロックで制御された信号で
動作する論理セルのタイミングエラーがあるか否かの検
討を行い、タイミング調整が必要か否かを判断すること
を特徴とする。
【００１５】また、本発明は、複数クロック系信号間の
位相調整を行うタイミング調整方法において、複数のク
ロック入力端子と、クロックを供給される論理回路にク
ロックを供給する複数の論理セルと、あらかじめセルの
大きさ、ピンの位置が同じで内部遅延時間の異なる複数
の遅延調整セルを準備し、タイミング調整が必要な場合
は、各クロックのツリー全経路の伝搬平均遅延時間と、
前記複数クロック系信号間の伝搬平均遅延差を算出し、
算出した伝搬平均遅延時間差を小さくする遅延調整ブロ
ックを選択し、クロックライン上の標準遅延調整セルと
前記論理セルとを置換することを特徴とする。
位相調整を行うタイミング調整方法において、複数のク
ロック入力端子と、クロックを供給される論理回路にク
ロックを供給する複数の論理セルと、あらかじめセルの
大きさ、ピンの位置が同じで内部遅延時間の異なる複数
の遅延調整セルを準備し、タイミング調整が必要な場合
は、各クロックのツリー全経路の伝搬平均遅延時間と、
前記複数クロック系信号間の伝搬平均遅延差を算出し、
算出した伝搬平均遅延時間差を小さくする遅延調整ブロ
ックを選択し、クロックライン上の標準遅延調整セルと
前記論理セルとを置換することを特徴とする。
【００１６】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００１７】［第１の実施形態］ （本実施形態の構成）図１は、本発明の処理を説明する
ためのフローチャートである。まず初めに、セルの大き
さ、ピンの位置が同じで内部遅延時間の異なる複数の遅
延調整セルとそれらのセル名の情報である遅延調整セル
リスト１２を準備する。ここで、内部遅延時間は配線の
長さ、または回路中の容量値、またはゲート段数の変更
のいずれか、または複数を組み合わせる方法を用いてい
てもよいものとする。また、遅延調整セルには、主とし
てバッファを用い、論理が反転せず、規定の内部遅延を
満たしておれば、ＡＮＤ，ＯＲ等の論理セルでもよく、
２段インバータ等によっても代替できるものとする。
ためのフローチャートである。まず初めに、セルの大き
さ、ピンの位置が同じで内部遅延時間の異なる複数の遅
延調整セルとそれらのセル名の情報である遅延調整セル
リスト１２を準備する。ここで、内部遅延時間は配線の
長さ、または回路中の容量値、またはゲート段数の変更
のいずれか、または複数を組み合わせる方法を用いてい
てもよいものとする。また、遅延調整セルには、主とし
てバッファを用い、論理が反転せず、規定の内部遅延を
満たしておれば、ＡＮＤ，ＯＲ等の論理セルでもよく、
２段インバータ等によっても代替できるものとする。
【００１８】次に、回路設計２にて、複数クロック系信
号間の位相調整を行うすべてのクロックラインに標準遅
延の調整セルを挿入したネットリストを作成する。ここ
で「標準遅延」とは、クロックツリーの一段目のバッフ
ァを駆動する能力がある最小内部遅延時間を持つセルと
する。また、回路構成上で複数クロックによって制御さ
れた信号で動作している論理セル名とそのクロック信号
名の情報である、遅延調整確認パスリスト６もあわせて
作成する。
号間の位相調整を行うすべてのクロックラインに標準遅
延の調整セルを挿入したネットリストを作成する。ここ
で「標準遅延」とは、クロックツリーの一段目のバッフ
ァを駆動する能力がある最小内部遅延時間を持つセルと
する。また、回路構成上で複数クロックによって制御さ
れた信号で動作している論理セル名とそのクロック信号
名の情報である、遅延調整確認パスリスト６もあわせて
作成する。
【００１９】次に、セル配置配線３にて、セル配置配線
を完了する。なお、各クロックでのクロックスキュー低
減は、従来のクロックツリーシンセシスを用いる。そし
て、配置配線後遅延情報作成４にて、配線容量と抵抗を
含んだネットリストと配置配線後遅延情報ファイル５を
作成する。
を完了する。なお、各クロックでのクロックスキュー低
減は、従来のクロックツリーシンセシスを用いる。そし
て、配置配線後遅延情報作成４にて、配線容量と抵抗を
含んだネットリストと配置配線後遅延情報ファイル５を
作成する。
【００２０】次に、タイミング検討７にて、遅延調整確
認パスリスト６で指定されている論理セルについて、配
置配線後遅延情報ファイル５と遅延ライブラリ８を参照
し、回路シミュレーターなどで、回路動作のタイミング
に問題がないか検討を行い、複数クロック系信号間の位
相調整によるタイミング調整が必要か検討する。なお、
遅延ライブラリ８には回路に使用されるすべての論理セ
ルと遅延調整セルの内部遅延時間、タイミング制約等の
情報が含まれている。次にタイミング調整を必要とする
か否かの判断９で、位相調整によるタイミング調整が必
要ない場合は本フローは終了するが、必要な場合は次工
程に進む。
認パスリスト６で指定されている論理セルについて、配
置配線後遅延情報ファイル５と遅延ライブラリ８を参照
し、回路シミュレーターなどで、回路動作のタイミング
に問題がないか検討を行い、複数クロック系信号間の位
相調整によるタイミング調整が必要か検討する。なお、
遅延ライブラリ８には回路に使用されるすべての論理セ
ルと遅延調整セルの内部遅延時間、タイミング制約等の
情報が含まれている。次にタイミング調整を必要とする
か否かの判断９で、位相調整によるタイミング調整が必
要ない場合は本フローは終了するが、必要な場合は次工
程に進む。
【００２１】次に、配置配線後遅延情報ファイル５と遅
延ライブラリ８を参照し、各クロックのツリー全経路の
伝搬遅延時間を回路シミュレーター、パス計算ツール等
で算出する各クロックのツリー全経路遅延時間や平均値
時間を算出１０して、各クロックのツリーの中で伝搬最
小遅延時間、伝搬最大遅延時間を特定し、それらから伝
搬平均遅延時間を算出し、位相調整をするクロック系信
号の中で最大伝搬平均遅延時間のクロックに対しての平
均伝搬遅延時間差を算出する複数クロック系信号間の平
均遅延時間差の算出１１を実行する。
延ライブラリ８を参照し、各クロックのツリー全経路の
伝搬遅延時間を回路シミュレーター、パス計算ツール等
で算出する各クロックのツリー全経路遅延時間や平均値
時間を算出１０して、各クロックのツリーの中で伝搬最
小遅延時間、伝搬最大遅延時間を特定し、それらから伝
搬平均遅延時間を算出し、位相調整をするクロック系信
号の中で最大伝搬平均遅延時間のクロックに対しての平
均伝搬遅延時間差を算出する複数クロック系信号間の平
均遅延時間差の算出１１を実行する。
【００２２】次に、遅延調整セル選択、置換１３におい
て、遅延ライブラリ８を参照して、平均伝搬遅延時間差
が最小になるような内部遅延時間をもつ遅延調整セルを
遅延調整セルリスト１２から選択し、伝搬平均遅延値の
小さいクロックライン上の標準遅延調整セルを、選択し
たセルと自動的に置換する。また、この遅延調整セルは
バッファ間に挿入してもよい。
て、遅延ライブラリ８を参照して、平均伝搬遅延時間差
が最小になるような内部遅延時間をもつ遅延調整セルを
遅延調整セルリスト１２から選択し、伝搬平均遅延値の
小さいクロックライン上の標準遅延調整セルを、選択し
たセルと自動的に置換する。また、この遅延調整セルは
バッファ間に挿入してもよい。
【００２３】そして、配置配線後遅延情報再作成１４に
て、複数クロック系信号間のクロックスキューの低減、
タイミング調整が完了した新配置配線後遅延情報ファイ
ルを作成することができる。こうして、半導体装置の同
期回路のレイアウト設計方法の各ステップを終了する。
て、複数クロック系信号間のクロックスキューの低減、
タイミング調整が完了した新配置配線後遅延情報ファイ
ルを作成することができる。こうして、半導体装置の同
期回路のレイアウト設計方法の各ステップを終了する。
【００２４】（本実施形態の動作）次に、図１の手法に
ついて、図２、図３を参照に本実施形態を説明する。図
２は図１のセル配置配線３が完了した状態の図である。
クロック信号入力端子１５は、論理セル２４〜２７へ標
準遅延調整セル１６と、ツリー状にバッファ１７〜２３
を介して、接続している。クロック信号入力端子２９、
標準遅延調整セル３０、バッファ３１〜３３、論理セル
３４〜３５も同様の構成である。
ついて、図２、図３を参照に本実施形態を説明する。図
２は図１のセル配置配線３が完了した状態の図である。
クロック信号入力端子１５は、論理セル２４〜２７へ標
準遅延調整セル１６と、ツリー状にバッファ１７〜２３
を介して、接続している。クロック信号入力端子２９、
標準遅延調整セル３０、バッファ３１〜３３、論理セル
３４〜３５も同様の構成である。
【００２５】標準遅延調整セル１６，３０の内部遅延時
間はＴＤＢ（Time Delay of Block）とする。図２にお
いて、クロック信号入力端子１５から入力されるクロッ
ク信号はＣＫ１、クロック信号入力端子２９から入力さ
れるクロック入力信号をＣＫ２とする。Ｐ１はクロック
信号入力端子１５から標準遅延調整セル１６、バッファ
１７，１８，２０を介して論理セル２４に到達するツリ
ー経路を表し、Ｐ２はクロック信号入力端子１５から標
準遅延調整セル１６、バッファ１７，１８，２１を介し
て論理セル２５に到達するツリー経路を表し、Ｐ３はク
ロック信号入力端子１５から標準遅延調整セル１６、バ
ッファ１７，１９，２２を介して論理セル２６に到達す
るツリー経路を表し、Ｐ４はクロック信号入力端子１５
から標準遅延調整セル１６、バッファ１７，１９，２３
を介して論理セル２７に到達するツリー経路を表してい
る。
間はＴＤＢ（Time Delay of Block）とする。図２にお
いて、クロック信号入力端子１５から入力されるクロッ
ク信号はＣＫ１、クロック信号入力端子２９から入力さ
れるクロック入力信号をＣＫ２とする。Ｐ１はクロック
信号入力端子１５から標準遅延調整セル１６、バッファ
１７，１８，２０を介して論理セル２４に到達するツリ
ー経路を表し、Ｐ２はクロック信号入力端子１５から標
準遅延調整セル１６、バッファ１７，１８，２１を介し
て論理セル２５に到達するツリー経路を表し、Ｐ３はク
ロック信号入力端子１５から標準遅延調整セル１６、バ
ッファ１７，１９，２２を介して論理セル２６に到達す
るツリー経路を表し、Ｐ４はクロック信号入力端子１５
から標準遅延調整セル１６、バッファ１７，１９，２３
を介して論理セル２７に到達するツリー経路を表してい
る。
【００２６】また、Ｐ５はクロック信号入力端子２９か
ら標準遅延調整セル３０、バッファ３１，３２を介して
論理セル３４に到達するツリー経路を表し、Ｐ６はクロ
ック信号入力端子２９から標準遅延調整セル３０、バッ
ファ３１，３３を介して論理セル３５に到達するツリー
経路を表している。
ら標準遅延調整セル３０、バッファ３１，３２を介して
論理セル３４に到達するツリー経路を表し、Ｐ６はクロ
ック信号入力端子２９から標準遅延調整セル３０、バッ
ファ３１，３３を介して論理セル３５に到達するツリー
経路を表している。
【００２７】また、論理セル３４は、クロック信号ＣＫ
１の立ち上がりにて変化した論理セル２４〜２７の出力
信号を入力とする論理回路２８の出力データ信号を、ク
ロック信号ＣＫ２の立ち下がりで取り込む動作を期待さ
れたフリップフロップで、レイアウト設計前の回路作成
時での動作確認検討は完了しているとする。また図３は
図２の論理セル２４〜２７、３４の入力信号のタイミン
グチャートである。２Ｃは論理セル２４〜２７へ入力さ
れるクロック信号ＣＫ１の波形を、３４Ｄは論理セル３
４へ入力されるデータ信号の波形を、３４Ｃは論理セル
３４へ入力されるクロック信号ＣＫ２の波形を示してい
る。図３（１）がセル配置配線前のタイミングチャート
である。
１の立ち上がりにて変化した論理セル２４〜２７の出力
信号を入力とする論理回路２８の出力データ信号を、ク
ロック信号ＣＫ２の立ち下がりで取り込む動作を期待さ
れたフリップフロップで、レイアウト設計前の回路作成
時での動作確認検討は完了しているとする。また図３は
図２の論理セル２４〜２７、３４の入力信号のタイミン
グチャートである。２Ｃは論理セル２４〜２７へ入力さ
れるクロック信号ＣＫ１の波形を、３４Ｄは論理セル３
４へ入力されるデータ信号の波形を、３４Ｃは論理セル
３４へ入力されるクロック信号ＣＫ２の波形を示してい
る。図３（１）がセル配置配線前のタイミングチャート
である。
【００２８】まず、遅延調整確認パスリスト６でタイミ
ング検証の実施を指定されている論理セル３４につい
て、ステップ４で作成した配置配線後遅延情報と遅延ラ
イブラリ８を参照して回路シミュレーターなどで回路動
作に問題がないかタイミング検討を行い、複数クロック
系信号間の位相調整によるタイミング調整が必要か検討
する。
ング検証の実施を指定されている論理セル３４につい
て、ステップ４で作成した配置配線後遅延情報と遅延ラ
イブラリ８を参照して回路シミュレーターなどで回路動
作に問題がないかタイミング検討を行い、複数クロック
系信号間の位相調整によるタイミング調整が必要か検討
する。
【００２９】すべてのパスでタイミングエラーがなくタ
イミング調整が必要でない場合、本フローは終了する
が、ここでは、図３（２）に示すセル配置配線完了後の
タイミングにおいて、データとクロックのタイミングが
レイアウト設計前と異なったために、論理ブロック３４
にタイミング調整が必要であるとする。次に、遅延調整
確認パスリスト６の情報から、論理ブロック３４のタイ
ミング調整が必要な場合は、複数クロック系信号間で位
相調整が必要であると指定されているクロック信号ＣＫ
１とＣＫ２について、位相調整のための遅延計算をおこ
なう。
イミング調整が必要でない場合、本フローは終了する
が、ここでは、図３（２）に示すセル配置配線完了後の
タイミングにおいて、データとクロックのタイミングが
レイアウト設計前と異なったために、論理ブロック３４
にタイミング調整が必要であるとする。次に、遅延調整
確認パスリスト６の情報から、論理ブロック３４のタイ
ミング調整が必要な場合は、複数クロック系信号間で位
相調整が必要であると指定されているクロック信号ＣＫ
１とＣＫ２について、位相調整のための遅延計算をおこ
なう。
【００３０】信号ＣＫ１のツリー経路Ｐ１の伝搬遅延時
間ＴＰ１、ツリー経路Ｐ２の伝搬遅延時間ＴＰ２、ツリ
ー経路Ｐ３の伝搬遅延時間ＴＰ３、ツリー経路Ｐ４の伝
搬遅延時間ＴＰ４を、配置配線後遅延情報と遅延ライブ
ラリ８を参照し、回路シミュレーターなどで求める。そ
の結果の伝搬遅延時間ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４
をそれぞれ比較し、伝搬最大遅延時間と伝搬最小遅延時
間を特定する。
間ＴＰ１、ツリー経路Ｐ２の伝搬遅延時間ＴＰ２、ツリ
ー経路Ｐ３の伝搬遅延時間ＴＰ３、ツリー経路Ｐ４の伝
搬遅延時間ＴＰ４を、配置配線後遅延情報と遅延ライブ
ラリ８を参照し、回路シミュレーターなどで求める。そ
の結果の伝搬遅延時間ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４
をそれぞれ比較し、伝搬最大遅延時間と伝搬最小遅延時
間を特定する。
【００３１】ここでは、ＴＰ１が最大、ＴＰ４が最小で
あるものとし、クロック信号入力端子１５から各論理回
路２４〜２７までの伝搬平均遅延時間ＴＡ１は、 ＴＡ１＝（ＴＰ１＋ＴＰ４）÷２ を求める。
あるものとし、クロック信号入力端子１５から各論理回
路２４〜２７までの伝搬平均遅延時間ＴＡ１は、 ＴＡ１＝（ＴＰ１＋ＴＰ４）÷２ を求める。
【００３２】また同様に、信号ＣＫ２についてもツリー
経路Ｐ５の伝搬遅延時間ＴＰ５、ツリー経路Ｐ６の伝搬
遅延時間ＴＰ６を求め、ここではＴＰ５＞ＴＰ６である
とし、クロック信号入力端子２９から各論理セル３４、
３５までの伝搬平均遅延時間ＴＡ２として、 ＴＡ２＝（ＴＰ５＋ＴＰ６）÷２ を求める。
経路Ｐ５の伝搬遅延時間ＴＰ５、ツリー経路Ｐ６の伝搬
遅延時間ＴＰ６を求め、ここではＴＰ５＞ＴＰ６である
とし、クロック信号入力端子２９から各論理セル３４、
３５までの伝搬平均遅延時間ＴＡ２として、 ＴＡ２＝（ＴＰ５＋ＴＰ６）÷２ を求める。
【００３３】次に、ＴＡ１とＴＡ２を比較し、ＴＡ１＞
ＴＡ２の場合、平均伝搬遅延時間差ΔＴ１２＝ＴＡ１−
ＴＡ２を求め、ΔＴ１２＋ＴＤＢの内部遅延時間を持つ
遅延調整セルを遅延セルリストから選択し、信号ＣＫ２
のクロック上の標準遅延調整セル３０と置換し、ΔＴ１
２を最小にすることで、信号ＣＫ１とＣＫ２の複数クロ
ック系信号間クロックスキューが低減され、論理セル３
４のタイミング調整を行うことができる。タイミング調
整完了後（遅延調整セル置換後）のタイミングチャート
が図３（３）である。
ＴＡ２の場合、平均伝搬遅延時間差ΔＴ１２＝ＴＡ１−
ＴＡ２を求め、ΔＴ１２＋ＴＤＢの内部遅延時間を持つ
遅延調整セルを遅延セルリストから選択し、信号ＣＫ２
のクロック上の標準遅延調整セル３０と置換し、ΔＴ１
２を最小にすることで、信号ＣＫ１とＣＫ２の複数クロ
ック系信号間クロックスキューが低減され、論理セル３
４のタイミング調整を行うことができる。タイミング調
整完了後（遅延調整セル置換後）のタイミングチャート
が図３（３）である。
【００３４】なお、本説明の実施形態では２本のクロッ
ク系信号間での位相調整、タイミング調整方法について
説明したが、クロックの本数に制限はなく、３本以上の
複数クロック系信号間で必要な場合は、それらのクロッ
ク系信号間の中で最大伝搬平均遅延時間のクロックを基
準に、その他の各クロックの平均伝搬遅延時間差を求
め、最大伝搬平均遅延時間のクロック以外のクロックラ
イン上の標準遅延調整セルを適切な遅延調整セルに置換
すればよい。
ク系信号間での位相調整、タイミング調整方法について
説明したが、クロックの本数に制限はなく、３本以上の
複数クロック系信号間で必要な場合は、それらのクロッ
ク系信号間の中で最大伝搬平均遅延時間のクロックを基
準に、その他の各クロックの平均伝搬遅延時間差を求
め、最大伝搬平均遅延時間のクロック以外のクロックラ
イン上の標準遅延調整セルを適切な遅延調整セルに置換
すればよい。
【００３５】［第２の実施形態］次に、本発明の第２の
実施形態について、図４のフローチャートを参照に説明
する。
実施形態について、図４のフローチャートを参照に説明
する。
【００３６】図４は、図１の回路設計２で作成される遅
延調整確認パスリスト６を、許容クロック遅延時間差リ
スト３６に変更し、タイミング検討７とタイミング調整
が必要かの確認９の工程を省略し、複数クロック系信号
間の平均遅延時間差の算出１１と、遅延調整セル選択、
置換１３の工程の間に、許容遅延時間差と算出遅延時間
差の比較３７の工程を追加している。
延調整確認パスリスト６を、許容クロック遅延時間差リ
スト３６に変更し、タイミング検討７とタイミング調整
が必要かの確認９の工程を省略し、複数クロック系信号
間の平均遅延時間差の算出１１と、遅延調整セル選択、
置換１３の工程の間に、許容遅延時間差と算出遅延時間
差の比較３７の工程を追加している。
【００３７】許容クロック遅延時間差リスト３６とは、
特定のクロック系信号間の平均遅延時間差がいくら以上
であれば複数クロック系信号間の位相調整が必要である
か、具体的な数値とクロック信号名を示した情報ファイ
ルである。また、許容遅延時間差と算出遅延時間差の比
較３７は、その許容クロック遅延時間差リスト３６の数
値と実際に算出された値を比較する工程である。第１の
実施形態による図１に対し、タイミングエラーの原因と
なる、複数クロック系信号間のスキュー調整が必要かど
うか判断を具体的な数値で比較する工程を追加すること
で、位相調整、タイミング調整が必要か簡単に判断する
ことができる。この実施形態は、本方法を大規模半導体
集積回路等に用いる場合の処理時間の短縮、簡略化する
ことができる。
特定のクロック系信号間の平均遅延時間差がいくら以上
であれば複数クロック系信号間の位相調整が必要である
か、具体的な数値とクロック信号名を示した情報ファイ
ルである。また、許容遅延時間差と算出遅延時間差の比
較３７は、その許容クロック遅延時間差リスト３６の数
値と実際に算出された値を比較する工程である。第１の
実施形態による図１に対し、タイミングエラーの原因と
なる、複数クロック系信号間のスキュー調整が必要かど
うか判断を具体的な数値で比較する工程を追加すること
で、位相調整、タイミング調整が必要か簡単に判断する
ことができる。この実施形態は、本方法を大規模半導体
集積回路等に用いる場合の処理時間の短縮、簡略化する
ことができる。
【００３８】図４において、まず初めに、セルの大き
さ、ピンの位置が同じで内部遅延時間の異なる複数の遅
延調整セルとそれらのセル名の情報である遅延調整セル
リスト１２を準備する。ここで、内部遅延時間は配線の
長さ、または回路中の容量値、またはゲート段数の変更
のいずれか、または複数を組み合わせる方法を用いてい
てもよいものとする。
さ、ピンの位置が同じで内部遅延時間の異なる複数の遅
延調整セルとそれらのセル名の情報である遅延調整セル
リスト１２を準備する。ここで、内部遅延時間は配線の
長さ、または回路中の容量値、またはゲート段数の変更
のいずれか、または複数を組み合わせる方法を用いてい
てもよいものとする。
【００３９】次に、回路設計２にて、複数クロック系信
号間の位相調整を行うすべてのクロックラインに標準遅
延調整セルを挿入したのネットリストを作成する。ここ
で「標準遅延」とは、クロックツリーの一段目のバッフ
ァを駆動する能力がある、最小内部遅延時間を持つセル
とする。また、回路構成上で、特定のクロック系信号間
の平均遅延時間差がいくら以上であれば複数クロック系
信号間の位相調整が必要であるか、具体的な数値とクロ
ック信号名を示した情報ファイルの許容クロック遅延時
間差リスト３６を作成する。
号間の位相調整を行うすべてのクロックラインに標準遅
延調整セルを挿入したのネットリストを作成する。ここ
で「標準遅延」とは、クロックツリーの一段目のバッフ
ァを駆動する能力がある、最小内部遅延時間を持つセル
とする。また、回路構成上で、特定のクロック系信号間
の平均遅延時間差がいくら以上であれば複数クロック系
信号間の位相調整が必要であるか、具体的な数値とクロ
ック信号名を示した情報ファイルの許容クロック遅延時
間差リスト３６を作成する。
【００４０】次に、セル配置配線３にて、セル配置配線
を完了する。なお、各クロックでのクロックスキュー低
減は、従来のクロックツリーシンセシスを用いる。そし
て、配置配線後遅延情報作成４にて、配線容量と抵抗を
含んだネットリストと配置配線後遅延情報ファイル５を
作成する。
を完了する。なお、各クロックでのクロックスキュー低
減は、従来のクロックツリーシンセシスを用いる。そし
て、配置配線後遅延情報作成４にて、配線容量と抵抗を
含んだネットリストと配置配線後遅延情報ファイル５を
作成する。
【００４１】
【００４２】次に、配置配線後遅延情報ファイル５と遅
延ライブラリ８を参照し、各クロックのツリー全経路の
伝搬遅延時間を回路シミュレーター、パス計算ツール等
で算出する各クロックのツリー全経路遅延時間や平均値
時間を算出１０して、各クロックのツリーの中で伝搬最
小遅延時間、伝搬最大遅延時間を特定し、それらから伝
搬平均遅延時間を算出し、位相調整をするクロック系信
号の中で最大伝搬平均遅延時間のクロックに対しての平
均伝搬遅延時間差を算出する複数クロック系信号間の平
均遅延時間差の算出１１を実行する。
延ライブラリ８を参照し、各クロックのツリー全経路の
伝搬遅延時間を回路シミュレーター、パス計算ツール等
で算出する各クロックのツリー全経路遅延時間や平均値
時間を算出１０して、各クロックのツリーの中で伝搬最
小遅延時間、伝搬最大遅延時間を特定し、それらから伝
搬平均遅延時間を算出し、位相調整をするクロック系信
号の中で最大伝搬平均遅延時間のクロックに対しての平
均伝搬遅延時間差を算出する複数クロック系信号間の平
均遅延時間差の算出１１を実行する。
【００４３】次に、許容遅延時間差と算出遅延時間差の
比較３７は、その許容クロック遅延時間差リスト３６の
数値と実際に算出された算出遅延時間差の値を比較する
工程である。第１の実施形態による図１に対し、タイミ
ングエラーの原因となる複数クロック系信号間のスキュ
ー調整が必要かどうか判断を具体的な数値で比較する許
容値と算出値との比較結果の工程３８から許容値が算出
値より大きい場合には許容できるとして工程を終了し、
算出値が許容値より大きい場合には、次に、遅延調整セ
ル選択、置換１３に移行し、遅延ライブラリ８を参照し
て、平均伝搬遅延時間差が最小になるような内部遅延時
間をもつ遅延調整セルを遅延調整セルリスト１２から選
択し、伝搬平均遅延値の小さいクロックライン上の標準
遅延調整セルを、選択したセルと自動的に置換する。
比較３７は、その許容クロック遅延時間差リスト３６の
数値と実際に算出された算出遅延時間差の値を比較する
工程である。第１の実施形態による図１に対し、タイミ
ングエラーの原因となる複数クロック系信号間のスキュ
ー調整が必要かどうか判断を具体的な数値で比較する許
容値と算出値との比較結果の工程３８から許容値が算出
値より大きい場合には許容できるとして工程を終了し、
算出値が許容値より大きい場合には、次に、遅延調整セ
ル選択、置換１３に移行し、遅延ライブラリ８を参照し
て、平均伝搬遅延時間差が最小になるような内部遅延時
間をもつ遅延調整セルを遅延調整セルリスト１２から選
択し、伝搬平均遅延値の小さいクロックライン上の標準
遅延調整セルを、選択したセルと自動的に置換する。
【００４４】そして、配置配線後遅延情報再作成１４に
て、複数クロック系信号間のクロックスキューの低減、
タイミング調整が完了した新配置配線後遅延情報ファイ
ルを作成することができる。
て、複数クロック系信号間のクロックスキューの低減、
タイミング調整が完了した新配置配線後遅延情報ファイ
ルを作成することができる。
【００４５】
【発明の効果】本発明によれば、セルの大きさ、ピンの
位置が同じで内部時間遅延の異なる複数の遅延調整セル
を用いることで、セル配置配線完了後に複数クロック系
信号間の位相調整のための遅延調整を行うことができる
ので、複数クロック系信号間の位相調整とタイミング調
整を、セル配置配線完了後の遅延情報で行うことができ
る。
位置が同じで内部時間遅延の異なる複数の遅延調整セル
を用いることで、セル配置配線完了後に複数クロック系
信号間の位相調整のための遅延調整を行うことができる
ので、複数クロック系信号間の位相調整とタイミング調
整を、セル配置配線完了後の遅延情報で行うことができ
る。
【００４６】また、レイアウト設計時に遅延調整を行う
ため、回路設計時にはクロックライン上に標準遅延調整
セルを挿入するだけでよいので、クロック系信号間のク
ロックスキューの低減とタイミング調整を簡単な回路構
成で実現できる。
ため、回路設計時にはクロックライン上に標準遅延調整
セルを挿入するだけでよいので、クロック系信号間のク
ロックスキューの低減とタイミング調整を簡単な回路構
成で実現できる。
【００４７】また、本発明によれば、位相調整完了後の
複数クロック系信号間のクロックスキュー値が、確定し
ている。例えば、５ｎｓのクロックスキューを持つクロ
ック信号と、３ｎｓのクロックスキューをもつクロック
と、２ｎｓのクロックスキューをもつクロックを、本発
明方法で位相調整すると、３クロック系信号間のクロッ
クスキューは、５ｎｓになると考えられる。すなわち、
ツリー全経路の平均遅延時間ではなく、最大伝搬遅延時
間と最小伝搬遅延時間の平均値、つまりクロックスキュ
ーの真ん中を位相調整の基準に遅延調整をするため、位
相調整をした複数クロック系信号のなかで最大のクロッ
クスキュー値が、最終的な複数クロック系信号間のクロ
ックスキュー値になるためである。
複数クロック系信号間のクロックスキュー値が、確定し
ている。例えば、５ｎｓのクロックスキューを持つクロ
ック信号と、３ｎｓのクロックスキューをもつクロック
と、２ｎｓのクロックスキューをもつクロックを、本発
明方法で位相調整すると、３クロック系信号間のクロッ
クスキューは、５ｎｓになると考えられる。すなわち、
ツリー全経路の平均遅延時間ではなく、最大伝搬遅延時
間と最小伝搬遅延時間の平均値、つまりクロックスキュ
ーの真ん中を位相調整の基準に遅延調整をするため、位
相調整をした複数クロック系信号のなかで最大のクロッ
クスキュー値が、最終的な複数クロック系信号間のクロ
ックスキュー値になるためである。
【００４８】またこの発明によれば、複数クロック系信
号間のスキュー低減、タイミング調整のための回路変更
を行う必要がないので、回路およびレイアウト設計時間
を短縮できる。
号間のスキュー低減、タイミング調整のための回路変更
を行う必要がないので、回路およびレイアウト設計時間
を短縮できる。
【００４９】またこの発明によれば、置き換えるバッフ
ァの大きさ、配線経路を変えずに済むため、回路の集積
度を変えずに済み、またレイアウトのやり直しを行う必
要がないので、再レイアウト時に発生する 配線ショー
トやセルの重なりなどのトラブルも回避することができ
る。
ァの大きさ、配線経路を変えずに済むため、回路の集積
度を変えずに済み、またレイアウトのやり直しを行う必
要がないので、再レイアウト時に発生する 配線ショー
トやセルの重なりなどのトラブルも回避することができ
る。
【図１】本発明によるレイアウト設計方法のフローチャ
ートである。
ートである。
【図２】本発明によるレイアウト設計方法を用いた具体
的な回路図である。
的な回路図である。
【図３】本発明によるレイアウト設計方法を用いたタイ
ミングチャートである。
ミングチャートである。
【図４】本発明によるレイアウト設計方法のフローチャ
ートである。
ートである。
【図５】従来のレイアウト配置による回路図である。
１６，３０ 標準遅延調整セル １７〜２３，３１〜３３，４０〜４６，５２〜５４ バ
ッファ ２４〜２７，３４，３５，４７〜５０，５５，５６ 論
理セル ２８ 論理回路
ッファ ２４〜２７，３４，３５，４７〜５０，５５，５６ 論
理セル ２８ 論理回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 1/10 G06F 17/50
Claims (6)
- 【請求項１】 複数の入力クロックを有するクロックツ
リーシンセシスを含む論理回路に対する複数のクロック
系信号間の位相を調整するタイミング調整方法におい
て、 前記複数のクロック系信号間の中で最大伝搬平均遅延時
間のクロックを基準に、その他の各クロックの平均伝搬
遅延時間差を求め、前記最大伝搬平均遅延時間のクロッ
ク以外のクロックライン上の標準遅延調整セルを前記論
理回路のバッファ又は論理セルの遅延調整セルで置き換
え、平均伝搬遅延時間差を最小にしたことを特徴とする
タイミング調整方法。 - 【請求項２】 請求項１に記載のタイミング調整方法に
おいて、前記複数の入力クロックを有する前記クロック
ツリーシンセシスを含む論理回路にて、前記最大伝搬平
均遅延時間の経路と他の平均伝搬遅延時間を有する経路
との平均伝搬遅延時間差を求め、他の入力クロックを有
する経路の平均伝搬遅延時間差と比較して、前記標準遅
延調整セルを前記論理回路のバッファ又は論理セルの前
記遅延調整セルで置き換えたことを特徴とするタイミン
グ調整方法。 - 【請求項３】 複数のクロック系信号間の位相調整を行
うタイミング調整方法において、 複数のクロック入力端子と、クロックを供給される論理
回路にクロックを供給する複数の論理セルと、あらかじ
めセルの大きさ、ピンの位置が同じで内部遅延時間の異
なる複数の遅延調整セルを準備し、前記遅延調整セルの
最小遅延時間を有する標準遅延調整セルをクロックライ
ンに挿入したネットリストを作成し、クロックツリーシ
ンセシスを含むセル配置配線の完了後に作成された遅延
情報をもとに、前記複数のクロックで制御された信号で
動作する論理セルのタイミングエラーがあるか否かを検
討し、タイミング調整が必要か否かを判断し、タイミン
グ調整が必要な場合は、各クロックのツリー全経路の平
均伝搬遅延時間（伝搬最大遅延時間と伝搬最小遅延時間
の2値の平均）と、前記複数クロック系信号間の伝搬平
均遅延差を算出し、算出した平均伝搬遅延時間差を小さ
くする遅延調整ブロックを選択し、前記クロックライン
上の前記標準遅延調整セルを前記遅延調整セルで置換す
ることを特徴とするタイミング調整方法。 - 【請求項４】 請求項３に記載のタイミング調整方法に
おいて、前記遅延調整セルは前記平均伝搬遅延時間差が
最小になるような前記内部遅延時間を有する論理セルで
あり、該論理セルの複数から前記遅延調整セルのリスト
を作成し、前記ツリー全経路の前記平均伝搬遅延時間に
従って前記遅延調整セルのリストから選択して前記論理
セルで置き換えることを特徴とするタイミング調整方
法。 - 【請求項５】 複数のクロック系信号間の位相を調整す
るタイミング調整方法において、 セルの大きさ、ピンの位置が同じで内部遅延時間の異な
る複数の遅延調整セルを準備し、前記複数クロック系信
号間の位相調整を行うクロックラインに最小遅延時間を
有する標準遅延調整セルを設け、クロックツリーシンセ
シスを含むセル配置配線完了後に作成された遅延情報を
もとに、複数のクロックで制御された信号で動作する論
理セルのタイミングエラーがあるか否かの検討を行い、
タイミング調整が必要か否かを判断し、タイミング調整
が必要な場合は前記各クロックのツリー全経路の平均伝
搬遅延時間（伝搬最大遅延時間と伝搬最小遅延時間の２
値の平均）と、前記各クロックツリーの平均伝搬遅延時
間差を算出し、複数クロック系信号間の中で最大伝搬平
均遅延時間のクロックを基準に前記平均伝搬遅延時間差
が最小になるように前記標準遅延調整セルを前記準備さ
れた遅延調整セルで置き換えることを特徴とする半導体
装置の同期回路のタイミング調整方法。 - 【請求項６】 複数のクロック系信号間の位相を調整す
るタイミング調整方法において、 セルの大きさ、ピンの位置が同じで内部遅延時間の異な
る複数の遅延調整セルを準備し、前記複数クロック系信
号間の位相調整を行うクロックラインに最小遅延時間を
有する標準遅延調整セルを設け、クロックツリーシンセ
シスを含むセル配置配線の完了後に作成された遅延情報
をもとに、前記複数のクロック系信号間における平均遅
延時間（伝搬最大遅延時間と伝搬最小遅延時間の2値の
平均）の差を算出し、許容遅延時間差と算出された前記
平均遅延時間差を比較し、前記許容遅延時間差を基準に
前記平均遅延時間差が前記許容遅延時間差より大きい場
合は、前記標準遅延調整セルを前記準備された前記遅延
調整セルで置き換えることを特徴とする半導体装置の同
期回路のタイミング調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271780A JP3139750B2 (ja) | 1998-09-25 | 1998-09-25 | タイミング調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271780A JP3139750B2 (ja) | 1998-09-25 | 1998-09-25 | タイミング調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100957A JP2000100957A (ja) | 2000-04-07 |
| JP3139750B2 true JP3139750B2 (ja) | 2001-03-05 |
Family
ID=17504758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10271780A Expired - Fee Related JP3139750B2 (ja) | 1998-09-25 | 1998-09-25 | タイミング調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139750B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102414244B1 (ko) | 2020-11-23 | 2022-06-27 | 양원용 | 휴대용 파이프 나사 성형기 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5838367B2 (ja) * | 2011-07-08 | 2016-01-06 | パナソニックＩｐマネジメント株式会社 | 制御装置および演算回路の数を決定するための設計方法 |
| CN112257379B (zh) * | 2020-10-30 | 2023-04-25 | 上海兆芯集成电路有限公司 | 电路时钟延迟的校正方法 |
-
1998
- 1998-09-25 JP JP10271780A patent/JP3139750B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102414244B1 (ko) | 2020-11-23 | 2022-06-27 | 양원용 | 휴대용 파이프 나사 성형기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000100957A (ja) | 2000-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7809971B2 (en) | Clock distribution circuit, semiconductor integrated circuit and method of designing clock distribution circuit | |
| US7017132B2 (en) | Methodology to optimize hierarchical clock skew by clock delay compensation | |
| US6651230B2 (en) | Method for reducing design effect of wearout mechanisms on signal skew in integrated circuit design | |
| US7587693B2 (en) | Apparatus and method of delay calculation for structured ASIC | |
| US6543042B2 (en) | Semiconductor integrated circuit with a reduced skew and layout method in design for semiconductor integrated circuit | |
| US6574781B1 (en) | Design methodology for inserting RAM clock delays | |
| JP2001357090A (ja) | 論理合成方法及び論理合成装置 | |
| JP2002245109A (ja) | 半導体集積回路の設計方法及び設計システム | |
| US7669151B1 (en) | Methods for reducing power supply simultaneous switching noise | |
| JP3139750B2 (ja) | タイミング調整方法 | |
| US7162705B2 (en) | Dynamically reconfiguring clock domains on a chip | |
| US6412099B1 (en) | Apparatus and method for converting logical connection information of circuit | |
| JP5842442B2 (ja) | Ｌｓｉ設計方法，設計プログラムおよび設計装置 | |
| JP2006338090A (ja) | 半導体集積回路の設計方法および設計装置 | |
| JP3116915B2 (ja) | クロックネットのレイアウト設計変更方式 | |
| JP2004192227A (ja) | 半導体集積回路のレイアウト方法および半導体集積回路のレイアウトシステム | |
| JP3561661B2 (ja) | 半導体集積回路及び半導体集積回路の設計方法 | |
| US10713409B2 (en) | Integrated circuit design system with automatic timing margin reduction | |
| JP2000294737A (ja) | 半導体集積回路およびその製造方法 | |
| WO2000075815A1 (en) | An arrangement and a method relating to design of circuits | |
| JP2001308186A (ja) | フリップフロップ追加修正が可能なレイアウト方法およびレイアウトプログラムを記録した記録媒体 | |
| JP2001257566A (ja) | イネーブル付きラッチ回路 | |
| JP3028938B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JP2004266034A (ja) | 半導体集積回路、および半導体集積回路の設計方法 | |
| JP2908447B1 (ja) | 半導体集積回路のレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |