JP3139750B2 - タイミング調整方法 - Google Patents

タイミング調整方法

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JP3139750B2
JP3139750B2 JP10271780A JP27178098A JP3139750B2 JP 3139750 B2 JP3139750 B2 JP 3139750B2 JP 10271780 A JP10271780 A JP 10271780A JP 27178098 A JP27178098 A JP 27178098A JP 3139750 B2 JP3139750 B2 JP 3139750B2
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佳恵 米谷
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日本電気アイシーマイコンシステム株式会社
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の同期
回路のレイアウト設計方法及びタイミング調整方法、遅
延調整セルに関し、同期回路用のクロックずれを補正す
るレイアウト設計方法及びタイミング調整方法、遅延調
整セルに関する。
【0002】
【従来の技術】半導体集積回路の大規模化、SOC(Sy
stem On Chip)化のため、複数のシステムが1チップに
搭載され、複数のクロック信号を有する半導体集積回路
の設計が増加している。
【0003】半導体集積回路の同期回路の自動レイアウ
ト設計時、複数の論理セルに対してクロック信号を同一
タイミングで供給する場合の回路の設計時に問題となる
クロックスキューを低減する手法は、クロックツリーシ
ンセシスまたはクロックツリー方式と呼ばれる方法が用
いられる。
【0004】クロックツリーシンセシスとは、図5に示
すように、クロックAを入力する信号入力端子39から
各論理ブロック47〜50へ、クロックを供給するクロ
ックライン上に、バッファ40〜46をツリー状に配置
し、入力信号端子39と各バッファ40〜46間の配線
を等配線長にすることで、各論理ブロック47〜50へ
のクロック信号の伝搬遅延差(クロックスキュー)を低
減する方法である。同様に、信号入力端子51、バッフ
ァ52〜54、論理ブロック55〜56も同様である。
【0005】
【発明が解決しようとする課題】しかし、図5のように
各信号入力端子に接続される論理ブロックの数や、配置
によって、クロックライン上のバッファの数や段数が異
なってくるために、信号入力端子39から論理ブロック
47〜50までと、信号入力端子51から論理ブロック
55〜56までとは伝搬遅延差(クロック系信号間クロ
ックスキュー)が生じる。
【0006】クロックツリーシンセシスは、図5のよう
にクロック系信号各々でクロックスキューの低減を行
い、各クロックツリー自体の遅延値は配置配線が完了す
るまで予測できないため、クロック系信号間のクロック
スキューの増加のために、セル配置配線の完了後のタイ
ミング調整の不具合による回路が誤動作を起こす原因に
なっている。
【0007】これに対する従来の解決策は、セル配置配
線の完了後の遅延情報をもとに、回路の変更、再検討
や、スキュー改善のために、経験的にセル配置配線の再
実行を、複数クロック系信号間のクロックスキュー低減
が実現するまでやり直す必要がある。
【0008】よって、従来のクロックツリーシンセシス
のみでは複数クロック系信号間の位相を合わせることが
困難であるため、セル配置配線の完了後に何度も設計の
やり直しを繰り返すことになるという問題があった。ま
た、複数クロック系信号間のクロックスキューを低減す
るために、特開平9−282044号公報では、各クロ
ックツリー前段に分周器、位相比較器、ループフィルタ
ー、電圧制御発振器を構成する半導体回路で、複数クロ
ック系信号間のクロックスキューを低減する方法が提案
されている。
【0009】また、特開平7−56984号公報では、
配置配線の設計後、クロックドライバ用基本セル列を挿
入配置し、クロックスキューを低減することを開示し、
特開平8−30655号公報では、各同期素子のクロッ
ク入力部またはクロックバッファ部でレイアウト後に遅
延値を調整することにより全体のクロックスキュー値を
低減することを開示し、特開平8−123842号公報
では、スキュー補正後に、仕様変更や論理ミスが原因の
配線の引き回しによる平行配線の影響によるスキューが
発生した場合でも、スキューの調整ができることが開示
されている。
【0010】しかしながら、上記公報に提案されている
方法では、各クロックに位相比較器、ループフィルタ、
電圧制御発振器など、多くの複雑な回路が必要で、回路
設計が困難であり、回路の集積度が高くなることが考え
られる。
【0011】本発明は、以上をふまえたもので、クロッ
クツリーシンセシスで各クロックでのクロックスキュー
を低減した後、複数クロック系信号間の位相調整とタイ
ミング調整を、セル配置配線完了後に回路変更、再セル
配置配線をせずに行える手法を提供することにある。
【0012】
【課題を解決するための手段】本発明は、複数の入力ク
ロックを有するクロックツリーシンセシスを含む論理回
路に対する複数のクロック系信号間の位相を調整するタ
イミング調整方法において、前記複数のクロック系信号
間の中で最大伝搬平均遅延時間のクロックを基準に、そ
の他の各クロックの平均伝搬遅延時間差を求め、前記最
大伝搬平均遅延時間のクロック以外のクロックライン上
の標準遅延調整セルを前記論理回路のバッファ又は論理
セルの遅延調整セルで置き換え、平均伝搬遅延時間差を
最小にしたことを特徴とする。
【0013】
【0014】また、本発明は、複数クロック系信号間の
位相調整を行うタイミング調整方法において、複数のク
ロック入力端子と、クロックを供給される論理回路にク
ロックを供給する複数の論理セルと、あらかじめセルの
大きさ、ピンの位置が同じで内部遅延時間の異なる複数
の遅延調整セルを準備し、標準遅延調整セルをクロック
ラインに挿入したネットリストを作成し、クロックツリ
ーシンセシスを含むセル配置配線の完了後に作成された
遅延情報をもとに、複数のクロックで制御された信号で
動作する論理セルのタイミングエラーがあるか否かの検
討を行い、タイミング調整が必要か否かを判断すること
を特徴とする。
【0015】また、本発明は、複数クロック系信号間の
位相調整を行うタイミング調整方法において、複数のク
ロック入力端子と、クロックを供給される論理回路にク
ロックを供給する複数の論理セルと、あらかじめセルの
大きさ、ピンの位置が同じで内部遅延時間の異なる複数
の遅延調整セルを準備し、タイミング調整が必要な場合
は、各クロックのツリー全経路の伝搬平均遅延時間と、
前記複数クロック系信号間の伝搬平均遅延差を算出し、
算出した伝搬平均遅延時間差を小さくする遅延調整ブロ
ックを選択し、クロックライン上の標準遅延調整セルと
前記論理セルとを置換することを特徴とする。
【0016】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
【0017】[第1の実施形態] (本実施形態の構成)図1は、本発明の処理を説明する
ためのフローチャートである。まず初めに、セルの大き
さ、ピンの位置が同じで内部遅延時間の異なる複数の遅
延調整セルとそれらのセル名の情報である遅延調整セル
リスト12を準備する。ここで、内部遅延時間は配線の
長さ、または回路中の容量値、またはゲート段数の変更
のいずれか、または複数を組み合わせる方法を用いてい
てもよいものとする。また、遅延調整セルには、主とし
てバッファを用い、論理が反転せず、規定の内部遅延を
満たしておれば、AND,OR等の論理セルでもよく、
2段インバータ等によっても代替できるものとする。
【0018】次に、回路設計2にて、複数クロック系信
号間の位相調整を行うすべてのクロックラインに標準遅
延の調整セルを挿入したネットリストを作成する。ここ
で「標準遅延」とは、クロックツリーの一段目のバッフ
ァを駆動する能力がある最小内部遅延時間を持つセルと
する。また、回路構成上で複数クロックによって制御さ
れた信号で動作している論理セル名とそのクロック信号
名の情報である、遅延調整確認パスリスト6もあわせて
作成する。
【0019】次に、セル配置配線3にて、セル配置配線
を完了する。なお、各クロックでのクロックスキュー低
減は、従来のクロックツリーシンセシスを用いる。そし
て、配置配線後遅延情報作成4にて、配線容量と抵抗を
含んだネットリストと配置配線後遅延情報ファイル5を
作成する。
【0020】次に、タイミング検討7にて、遅延調整確
認パスリスト6で指定されている論理セルについて、配
置配線後遅延情報ファイル5と遅延ライブラリ8を参照
し、回路シミュレーターなどで、回路動作のタイミング
に問題がないか検討を行い、複数クロック系信号間の位
相調整によるタイミング調整が必要か検討する。なお、
遅延ライブラリ8には回路に使用されるすべての論理セ
ルと遅延調整セルの内部遅延時間、タイミング制約等の
情報が含まれている。次にタイミング調整を必要とする
か否かの判断9で、位相調整によるタイミング調整が必
要ない場合は本フローは終了するが、必要な場合は次工
程に進む。
【0021】次に、配置配線後遅延情報ファイル5と遅
延ライブラリ8を参照し、各クロックのツリー全経路の
伝搬遅延時間を回路シミュレーター、パス計算ツール等
で算出する各クロックのツリー全経路遅延時間や平均値
時間を算出10して、各クロックのツリーの中で伝搬最
小遅延時間、伝搬最大遅延時間を特定し、それらから伝
搬平均遅延時間を算出し、位相調整をするクロック系信
号の中で最大伝搬平均遅延時間のクロックに対しての平
均伝搬遅延時間差を算出する複数クロック系信号間の平
均遅延時間差の算出11を実行する。
【0022】次に、遅延調整セル選択、置換13におい
て、遅延ライブラリ8を参照して、平均伝搬遅延時間差
が最小になるような内部遅延時間をもつ遅延調整セルを
遅延調整セルリスト12から選択し、伝搬平均遅延値の
小さいクロックライン上の標準遅延調整セルを、選択し
たセルと自動的に置換する。また、この遅延調整セルは
バッファ間に挿入してもよい。
【0023】そして、配置配線後遅延情報再作成14に
て、複数クロック系信号間のクロックスキューの低減、
タイミング調整が完了した新配置配線後遅延情報ファイ
ルを作成することができる。こうして、半導体装置の同
期回路のレイアウト設計方法の各ステップを終了する。
【0024】(本実施形態の動作)次に、図1の手法に
ついて、図2、図3を参照に本実施形態を説明する。図
2は図1のセル配置配線3が完了した状態の図である。
クロック信号入力端子15は、論理セル24〜27へ標
準遅延調整セル16と、ツリー状にバッファ17〜23
を介して、接続している。クロック信号入力端子29、
標準遅延調整セル30、バッファ31〜33、論理セル
34〜35も同様の構成である。
【0025】標準遅延調整セル16,30の内部遅延時
間はTDB(Time Delay of Block)とする。図2にお
いて、クロック信号入力端子15から入力されるクロッ
ク信号はCK1、クロック信号入力端子29から入力さ
れるクロック入力信号をCK2とする。P1はクロック
信号入力端子15から標準遅延調整セル16、バッファ
17,18,20を介して論理セル24に到達するツリ
ー経路を表し、P2はクロック信号入力端子15から標
準遅延調整セル16、バッファ17,18,21を介し
て論理セル25に到達するツリー経路を表し、P3はク
ロック信号入力端子15から標準遅延調整セル16、バ
ッファ17,19,22を介して論理セル26に到達す
るツリー経路を表し、P4はクロック信号入力端子15
から標準遅延調整セル16、バッファ17,19,23
を介して論理セル27に到達するツリー経路を表してい
る。
【0026】また、P5はクロック信号入力端子29か
ら標準遅延調整セル30、バッファ31,32を介して
論理セル34に到達するツリー経路を表し、P6はクロ
ック信号入力端子29から標準遅延調整セル30、バッ
ファ31,33を介して論理セル35に到達するツリー
経路を表している。
【0027】また、論理セル34は、クロック信号CK
1の立ち上がりにて変化した論理セル24〜27の出力
信号を入力とする論理回路28の出力データ信号を、ク
ロック信号CK2の立ち下がりで取り込む動作を期待さ
れたフリップフロップで、レイアウト設計前の回路作成
時での動作確認検討は完了しているとする。また図3は
図2の論理セル24〜27、34の入力信号のタイミン
グチャートである。2Cは論理セル24〜27へ入力さ
れるクロック信号CK1の波形を、34Dは論理セル3
4へ入力されるデータ信号の波形を、34Cは論理セル
34へ入力されるクロック信号CK2の波形を示してい
る。図3(1)がセル配置配線前のタイミングチャート
である。
【0028】まず、遅延調整確認パスリスト6でタイミ
ング検証の実施を指定されている論理セル34につい
て、ステップ4で作成した配置配線後遅延情報と遅延ラ
イブラリ8を参照して回路シミュレーターなどで回路動
作に問題がないかタイミング検討を行い、複数クロック
系信号間の位相調整によるタイミング調整が必要か検討
する。
【0029】すべてのパスでタイミングエラーがなくタ
イミング調整が必要でない場合、本フローは終了する
が、ここでは、図3(2)に示すセル配置配線完了後の
タイミングにおいて、データとクロックのタイミングが
レイアウト設計前と異なったために、論理ブロック34
にタイミング調整が必要であるとする。次に、遅延調整
確認パスリスト6の情報から、論理ブロック34のタイ
ミング調整が必要な場合は、複数クロック系信号間で位
相調整が必要であると指定されているクロック信号CK
1とCK2について、位相調整のための遅延計算をおこ
なう。
【0030】信号CK1のツリー経路P1の伝搬遅延時
間TP1、ツリー経路P2の伝搬遅延時間TP2、ツリ
ー経路P3の伝搬遅延時間TP3、ツリー経路P4の伝
搬遅延時間TP4を、配置配線後遅延情報と遅延ライブ
ラリ8を参照し、回路シミュレーターなどで求める。そ
の結果の伝搬遅延時間TP1、TP2、TP3、TP4
をそれぞれ比較し、伝搬最大遅延時間と伝搬最小遅延時
間を特定する。
【0031】ここでは、TP1が最大、TP4が最小で
あるものとし、クロック信号入力端子15から各論理回
路24〜27までの伝搬平均遅延時間TA1は、 TA1=(TP1+TP4)÷2 を求める。
【0032】また同様に、信号CK2についてもツリー
経路P5の伝搬遅延時間TP5、ツリー経路P6の伝搬
遅延時間TP6を求め、ここではTP5>TP6である
とし、クロック信号入力端子29から各論理セル34、
35までの伝搬平均遅延時間TA2として、 TA2=(TP5+TP6)÷2 を求める。
【0033】次に、TA1とTA2を比較し、TA1>
TA2の場合、平均伝搬遅延時間差ΔT12=TA1−
TA2を求め、ΔT12+TDBの内部遅延時間を持つ
遅延調整セルを遅延セルリストから選択し、信号CK2
のクロック上の標準遅延調整セル30と置換し、ΔT1
2を最小にすることで、信号CK1とCK2の複数クロ
ック系信号間クロックスキューが低減され、論理セル3
4のタイミング調整を行うことができる。タイミング調
整完了後(遅延調整セル置換後)のタイミングチャート
が図3(3)である。
【0034】なお、本説明の実施形態では2本のクロッ
ク系信号間での位相調整、タイミング調整方法について
説明したが、クロックの本数に制限はなく、3本以上の
複数クロック系信号間で必要な場合は、それらのクロッ
ク系信号間の中で最大伝搬平均遅延時間のクロックを基
準に、その他の各クロックの平均伝搬遅延時間差を求
め、最大伝搬平均遅延時間のクロック以外のクロックラ
イン上の標準遅延調整セルを適切な遅延調整セルに置換
すればよい。
【0035】[第2の実施形態]次に、本発明の第2の
実施形態について、図4のフローチャートを参照に説明
する。
【0036】図4は、図1の回路設計2で作成される遅
延調整確認パスリスト6を、許容クロック遅延時間差リ
スト36に変更し、タイミング検討7とタイミング調整
が必要かの確認9の工程を省略し、複数クロック系信号
間の平均遅延時間差の算出11と、遅延調整セル選択、
置換13の工程の間に、許容遅延時間差と算出遅延時間
差の比較37の工程を追加している。
【0037】許容クロック遅延時間差リスト36とは、
特定のクロック系信号間の平均遅延時間差がいくら以上
であれば複数クロック系信号間の位相調整が必要である
か、具体的な数値とクロック信号名を示した情報ファイ
ルである。また、許容遅延時間差と算出遅延時間差の比
較37は、その許容クロック遅延時間差リスト36の数
値と実際に算出された値を比較する工程である。第1の
実施形態による図1に対し、タイミングエラーの原因と
なる、複数クロック系信号間のスキュー調整が必要かど
うか判断を具体的な数値で比較する工程を追加すること
で、位相調整、タイミング調整が必要か簡単に判断する
ことができる。この実施形態は、本方法を大規模半導体
集積回路等に用いる場合の処理時間の短縮、簡略化する
ことができる。
【0038】図4において、まず初めに、セルの大き
さ、ピンの位置が同じで内部遅延時間の異なる複数の遅
延調整セルとそれらのセル名の情報である遅延調整セル
リスト12を準備する。ここで、内部遅延時間は配線の
長さ、または回路中の容量値、またはゲート段数の変更
のいずれか、または複数を組み合わせる方法を用いてい
てもよいものとする。
【0039】次に、回路設計2にて、複数クロック系信
号間の位相調整を行うすべてのクロックラインに標準遅
延調整セルを挿入したのネットリストを作成する。ここ
で「標準遅延」とは、クロックツリーの一段目のバッフ
ァを駆動する能力がある、最小内部遅延時間を持つセル
とする。また、回路構成上で、特定のクロック系信号間
の平均遅延時間差がいくら以上であれば複数クロック系
信号間の位相調整が必要であるか、具体的な数値とクロ
ック信号名を示した情報ファイルの許容クロック遅延時
間差リスト36を作成する。
【0040】次に、セル配置配線3にて、セル配置配線
を完了する。なお、各クロックでのクロックスキュー低
減は、従来のクロックツリーシンセシスを用いる。そし
て、配置配線後遅延情報作成4にて、配線容量と抵抗を
含んだネットリストと配置配線後遅延情報ファイル5を
作成する。
【0041】
【0042】次に、配置配線後遅延情報ファイル5と遅
延ライブラリ8を参照し、各クロックのツリー全経路の
伝搬遅延時間を回路シミュレーター、パス計算ツール等
で算出する各クロックのツリー全経路遅延時間や平均値
時間を算出10して、各クロックのツリーの中で伝搬最
小遅延時間、伝搬最大遅延時間を特定し、それらから伝
搬平均遅延時間を算出し、位相調整をするクロック系信
号の中で最大伝搬平均遅延時間のクロックに対しての平
均伝搬遅延時間差を算出する複数クロック系信号間の平
均遅延時間差の算出11を実行する。
【0043】次に、許容遅延時間差と算出遅延時間差の
比較37は、その許容クロック遅延時間差リスト36の
数値と実際に算出された算出遅延時間差の値を比較する
工程である。第1の実施形態による図1に対し、タイミ
ングエラーの原因となる複数クロック系信号間のスキュ
ー調整が必要かどうか判断を具体的な数値で比較する許
容値と算出値との比較結果の工程38から許容値が算出
値より大きい場合には許容できるとして工程を終了し、
算出値が許容値より大きい場合には、次に、遅延調整セ
ル選択、置換13に移行し、遅延ライブラリ8を参照し
て、平均伝搬遅延時間差が最小になるような内部遅延時
間をもつ遅延調整セルを遅延調整セルリスト12から選
択し、伝搬平均遅延値の小さいクロックライン上の標準
遅延調整セルを、選択したセルと自動的に置換する。
【0044】そして、配置配線後遅延情報再作成14に
て、複数クロック系信号間のクロックスキューの低減、
タイミング調整が完了した新配置配線後遅延情報ファイ
ルを作成することができる。
【0045】
【発明の効果】本発明によれば、セルの大きさ、ピンの
位置が同じで内部時間遅延の異なる複数の遅延調整セル
を用いることで、セル配置配線完了後に複数クロック系
信号間の位相調整のための遅延調整を行うことができる
ので、複数クロック系信号間の位相調整とタイミング調
整を、セル配置配線完了後の遅延情報で行うことができ
る。
【0046】また、レイアウト設計時に遅延調整を行う
ため、回路設計時にはクロックライン上に標準遅延調整
セルを挿入するだけでよいので、クロック系信号間のク
ロックスキューの低減とタイミング調整を簡単な回路構
成で実現できる。
【0047】また、本発明によれば、位相調整完了後の
複数クロック系信号間のクロックスキュー値が、確定し
ている。例えば、5nsのクロックスキューを持つクロ
ック信号と、3nsのクロックスキューをもつクロック
と、2nsのクロックスキューをもつクロックを、本発
明方法で位相調整すると、3クロック系信号間のクロッ
クスキューは、5nsになると考えられる。すなわち、
ツリー全経路の平均遅延時間ではなく、最大伝搬遅延時
間と最小伝搬遅延時間の平均値、つまりクロックスキュ
ーの真ん中を位相調整の基準に遅延調整をするため、位
相調整をした複数クロック系信号のなかで最大のクロッ
クスキュー値が、最終的な複数クロック系信号間のクロ
ックスキュー値になるためである。
【0048】またこの発明によれば、複数クロック系信
号間のスキュー低減、タイミング調整のための回路変更
を行う必要がないので、回路およびレイアウト設計時間
を短縮できる。
【0049】またこの発明によれば、置き換えるバッフ
ァの大きさ、配線経路を変えずに済むため、回路の集積
度を変えずに済み、またレイアウトのやり直しを行う必
要がないので、再レイアウト時に発生する 配線ショー
トやセルの重なりなどのトラブルも回避することができ
る。
【図面の簡単な説明】
【図1】本発明によるレイアウト設計方法のフローチャ
ートである。
【図2】本発明によるレイアウト設計方法を用いた具体
的な回路図である。
【図3】本発明によるレイアウト設計方法を用いたタイ
ミングチャートである。
【図4】本発明によるレイアウト設計方法のフローチャ
ートである。
【図5】従来のレイアウト配置による回路図である。
【符号の説明】
16,30 標準遅延調整セル 17〜23,31〜33,40〜46,52〜54 バ
ッファ 24〜27,34,35,47〜50,55,56 論
理セル 28 論理回路
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 G06F 1/10 G06F 17/50

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数の入力クロックを有するクロックツ
    リーシンセシスを含む論理回路に対する複数のクロック
    系信号間の位相を調整するタイミング調整方法におい
    て、 前記複数のクロック系信号間の中で最大伝搬平均遅延時
    間のクロックを基準に、その他の各クロックの平均伝搬
    遅延時間差を求め、前記最大伝搬平均遅延時間のクロッ
    ク以外のクロックライン上の標準遅延調整セルを前記論
    理回路のバッファ又は論理セルの遅延調整セルで置き換
    え、平均伝搬遅延時間差を最小にしたことを特徴とする
    タイミング調整方法。
  2. 【請求項2】 請求項に記載のタイミング調整方法に
    おいて、前記複数の入力クロックを有する前記クロック
    ツリーシンセシスを含む論理回路にて、前記最大伝搬平
    均遅延時間の経路と他の平均伝搬遅延時間を有する経路
    との平均伝搬遅延時間差を求め、他の入力クロックを有
    する経路の平均伝搬遅延時間差と比較して、前記標準遅
    延調整セルを前記論理回路のバッファ又は論理セルの前
    記遅延調整セル置き換えたことを特徴とするタイミン
    グ調整方法。
  3. 【請求項3】 複数のクロック系信号間の位相調整を行
    うタイミング調整方法において、 複数のクロック入力端子と、クロックを供給される論理
    回路にクロックを供給する複数の論理セルと、あらかじ
    めセルの大きさ、ピンの位置が同じで内部遅延時間の異
    なる複数の遅延調整セルを準備し、前記遅延調整セルの
    最小遅延時間を有する標準遅延調整セルをクロックライ
    ンに挿入したネットリストを作成し、クロックツリーシ
    ンセシスを含むセル配置配線の完了後に作成された遅延
    情報をもとに、前記複数のクロックで制御された信号で
    動作する論理セルのタイミングエラーがあるか否かを検
    討し、タイミング調整が必要か否かを判断し、タイミン
    グ調整が必要な場合は、各クロックのツリー全経路の平
    均伝搬遅延時間(伝搬最大遅延時間と伝搬最小遅延時間
    の2値の平均)と、前記複数クロック系信号間の伝搬平
    均遅延差を算出し、算出した平均伝搬遅延時間差を小さ
    くする遅延調整ブロックを選択し、前記クロックライン
    上の前記標準遅延調整セルを前記遅延調整セルで置換す
    ることを特徴とするタイミング調整方法。
  4. 【請求項4】 請求項に記載のタイミング調整方法に
    おいて、前記遅延調整セルは前記平均伝搬遅延時間差が
    最小になるような前記内部遅延時間を有する論理セルで
    あり、該論理セルの複数から前記遅延調整セルのリスト
    を作成し、前記ツリー全経路の前記平均伝搬遅延時間に
    従って前記遅延調整セルのリストから選択して前記論理
    セルで置き換えることを特徴とするタイミング調整方
    法。
  5. 【請求項5】 複数のクロック系信号間の位相を調整す
    るタイミング調整方法において、 セルの大きさ、ピンの位置が同じで内部遅延時間の異な
    る複数の遅延調整セルを準備し、前記複数クロック系信
    号間の位相調整を行うクロックラインに最小遅延時間を
    有する標準遅延調整セルを設け、クロックツリーシンセ
    シスを含むセル配置配線完了後に作成された遅延情報を
    もとに、複数のクロックで制御された信号で動作する論
    理セルのタイミングエラーがあるか否かの検討を行い、
    タイミング調整が必要か否かを判断し、タイミング調整
    が必要な場合は前記各クロックのツリー全経路の平均伝
    搬遅延時間(伝搬最大遅延時間と伝搬最小遅延時間の2
    値の平均)と、前記各クロックツリーの平均伝搬遅延時
    間差を算出し、複数クロック系信号間の中で最大伝搬平
    均遅延時間のクロックを基準に前記平均伝搬遅延時間差
    が最小になるように前記標準遅延調整セルを前記準備さ
    れた遅延調整セルで置き換えることを特徴とする半導体
    装置の同期回路のタイミング調整方法。
  6. 【請求項6】 複数のクロック系信号間の位相を調整す
    るタイミング調整方法において、 セルの大きさ、ピンの位置が同じで内部遅延時間の異な
    る複数の遅延調整セルを準備し、前記複数クロック系信
    号間の位相調整を行うクロックラインに最小遅延時間を
    有する標準遅延調整セルを設け、クロックツリーシンセ
    シスを含むセル配置配線の完了後に作成された遅延情報
    をもとに、前記複数のクロック系信号間における平均遅
    延時間(伝搬最大遅延時間と伝搬最小遅延時間の2値の
    平均)の差を算出し、許容遅延時間差と算出された前記
    平均遅延時間差を比較し、前記許容遅延時間差を基準に
    前記平均遅延時間差が前記許容遅延時間差より大きい場
    合は、前記標準遅延調整セルを前記準備された前記遅延
    調整セルで置き換えることを特徴とする半導体装置の同
    期回路のタイミング調整方法。
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