JPH11163694A - 遅延調整方法および遅延調整回路 - Google Patents
遅延調整方法および遅延調整回路Info
- Publication number
- JPH11163694A JPH11163694A JP9324180A JP32418097A JPH11163694A JP H11163694 A JPH11163694 A JP H11163694A JP 9324180 A JP9324180 A JP 9324180A JP 32418097 A JP32418097 A JP 32418097A JP H11163694 A JPH11163694 A JP H11163694A
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- Japan
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- delay
- buffer
- wiring
- cell
- gate
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- Pending
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- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【課題】ＬＳＩ半導体チップに内蔵する任意のセルから
複数のセルへの遅延の相対値差を小さくする遅延調整方
法および遅延調整回路を提供する。 【解決手段】ＬＳＩ半導体チップ１内に遅延調整用バッ
ファ４として一つのセル４に複数のゲート遅延および負
荷依存遅延をものを配置し、他の複数のセルＹ、Ｚへの
遅延調整を行う。
複数のセルへの遅延の相対値差を小さくする遅延調整方
法および遅延調整回路を提供する。 【解決手段】ＬＳＩ半導体チップ１内に遅延調整用バッ
ファ４として一つのセル４に複数のゲート遅延および負
荷依存遅延をものを配置し、他の複数のセルＹ、Ｚへの
遅延調整を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ半導体チ
ップにおける任意のセルから単一または複数のセルへの
遅延時間の相対誤差の調整に用いる遅延調整方法および
遅延調整回路に関するものである。
ップにおける任意のセルから単一または複数のセルへの
遅延時間の相対誤差の調整に用いる遅延調整方法および
遅延調整回路に関するものである。
【０００２】
【従来の技術】従来より、ＬＳＩ半導体チップにおける
任意のセルから単一または複数のセルへの遅延時間の相
対誤差の調整は、セル遅延と配線遅延の合計値が同じに
なるように調整している。以下、従来の遅延時間調整技
術について図６を参照しながら説明する。すなわち、図
６において、１はＬＳＩ半導体チップ、２はバッファ
（セル）、３は配線である。この従来技術は、セルの負
荷が同一になることにより信号の位相を調整するもので
ある。
任意のセルから単一または複数のセルへの遅延時間の相
対誤差の調整は、セル遅延と配線遅延の合計値が同じに
なるように調整している。以下、従来の遅延時間調整技
術について図６を参照しながら説明する。すなわち、図
６において、１はＬＳＩ半導体チップ、２はバッファ
（セル）、３は配線である。この従来技術は、セルの負
荷が同一になることにより信号の位相を調整するもので
ある。
【０００３】
【発明が解決しようとする課題】従来の技術では、ＬＳ
Ｉ半導体チップにおけるレイアウトにおいて配線長を同
一にすることによってしか調整できないという問題を有
する。したがって、この発明の目的は、レイアウトにお
ける配線長が違う場合でも任意のセルから単一または複
数のセルへの遅延時間の相対誤差の調整を行うことがで
きる遅延調整方法および遅延調整回路を提供することで
ある。
Ｉ半導体チップにおけるレイアウトにおいて配線長を同
一にすることによってしか調整できないという問題を有
する。したがって、この発明の目的は、レイアウトにお
ける配線長が違う場合でも任意のセルから単一または複
数のセルへの遅延時間の相対誤差の調整を行うことがで
きる遅延調整方法および遅延調整回路を提供することで
ある。
【０００４】
【課題を解決するための手段】請求項１記載の遅延調整
方法は、相互に異なるゲート遅延を持つ複数の出力端子
を有する遅延調整用バッファを準備し、その出力端子と
１または複数の負荷とを接続する配線を行い、遅延用バ
ッファから負荷への遅延時間を算出し、配線間の相対誤
差の調整となる配線経路を選択することを特徴とするも
のである。
方法は、相互に異なるゲート遅延を持つ複数の出力端子
を有する遅延調整用バッファを準備し、その出力端子と
１または複数の負荷とを接続する配線を行い、遅延用バ
ッファから負荷への遅延時間を算出し、配線間の相対誤
差の調整となる配線経路を選択することを特徴とするも
のである。
【０００５】請求項１記載の遅延調整方法によれば、負
荷の大きさに合わせて配置配線時に遅延調整用バッファ
の複数の出力端子のうちから遅延調整に最適なものを選
択できる。このため、ＬＳＩ半導体チップ内の任意のセ
ルから配線長の違う複数のセルへの遅延調整が可能とな
る。請求項２記載の遅延調整回路は、相互に異なるゲー
ト遅延を持つ複数の出力端子を有する遅延調整用バッフ
ァと、１または複数の負荷と、出力端子と負荷とを接続
する配線とを備え、出力端子は、遅延調整用バッファか
ら負荷への遅延時間の相対誤差の調整となるものが選択
されたことを特徴とするものである。
荷の大きさに合わせて配置配線時に遅延調整用バッファ
の複数の出力端子のうちから遅延調整に最適なものを選
択できる。このため、ＬＳＩ半導体チップ内の任意のセ
ルから配線長の違う複数のセルへの遅延調整が可能とな
る。請求項２記載の遅延調整回路は、相互に異なるゲー
ト遅延を持つ複数の出力端子を有する遅延調整用バッフ
ァと、１または複数の負荷と、出力端子と負荷とを接続
する配線とを備え、出力端子は、遅延調整用バッファか
ら負荷への遅延時間の相対誤差の調整となるものが選択
されたことを特徴とするものである。
【０００６】請求項２記載の遅延調整回路によれば、請
求項１と同様な効果がある。請求項３記載の遅延調整方
法は、相互に異なる負荷依存遅延を持つ複数の出力端子
を有する遅延調整用バッファを準備し、その出力端子
と、１または複数の負荷とを接続する配線を行い、遅延
用バッファから負荷への遅延時間を算出し、配線間の相
対誤差の調整となる配線経路を選択することを特徴とす
るものである。
求項１と同様な効果がある。請求項３記載の遅延調整方
法は、相互に異なる負荷依存遅延を持つ複数の出力端子
を有する遅延調整用バッファを準備し、その出力端子
と、１または複数の負荷とを接続する配線を行い、遅延
用バッファから負荷への遅延時間を算出し、配線間の相
対誤差の調整となる配線経路を選択することを特徴とす
るものである。
【０００７】請求項３記載の遅延調整方法によれば、請
求項１と同様な効果がある。請求項４記載の遅延調整回
路は、相互に異なる負荷依存遅延を持つ複数の出力端子
を有する遅延調整用バッファと、１または複数の負荷
と、出力端子と負荷とを接続する配線とを備え、出力端
子は、遅延調整用バッファから負荷への遅延時間の相対
誤差の調整となるものが選択されたことを特徴とするも
のである。
求項１と同様な効果がある。請求項４記載の遅延調整回
路は、相互に異なる負荷依存遅延を持つ複数の出力端子
を有する遅延調整用バッファと、１または複数の負荷
と、出力端子と負荷とを接続する配線とを備え、出力端
子は、遅延調整用バッファから負荷への遅延時間の相対
誤差の調整となるものが選択されたことを特徴とするも
のである。
【０００８】請求項４記載の遅延調整回路によれば、請
求項１と同様な効果がある。
求項１と同様な効果がある。
【０００９】
【発明の実施の形態】この発明の一実施の形態を図１な
いし図５により説明する。この実施の形態は、ＬＳＩ半
導体チップのレイアウトにおいて、遅延調整用バッファ
として一つのセルに単一または複数のゲート遅延および
負荷依存遅延を持つ遅延調整バッファ（セル）を設けて
遅延時間調整を行う。すなわち、この実施の形態の遅延
調整方法は、相互に異なるゲート遅延および負荷依存遅
延を持つ複数の出力端子を有する遅延調整用バッファを
準備し、その出力端子と、１または複数の負荷とを接続
する配線を行い、つぎに遅延用バッファから負荷への遅
延時間を算出し、そして配線間の相対誤差の調整となる
配線経路を選択する。
いし図５により説明する。この実施の形態は、ＬＳＩ半
導体チップのレイアウトにおいて、遅延調整用バッファ
として一つのセルに単一または複数のゲート遅延および
負荷依存遅延を持つ遅延調整バッファ（セル）を設けて
遅延時間調整を行う。すなわち、この実施の形態の遅延
調整方法は、相互に異なるゲート遅延および負荷依存遅
延を持つ複数の出力端子を有する遅延調整用バッファを
準備し、その出力端子と、１または複数の負荷とを接続
する配線を行い、つぎに遅延用バッファから負荷への遅
延時間を算出し、そして配線間の相対誤差の調整となる
配線経路を選択する。
【００１０】図１はこの発明の一実施の形態の遅延調整
回路の回路図であり、１はＬＳＩ半導体チップ、２はバ
ッファ（セル）ＹおよびＺ、３は配線、４は複数のゲー
ト遅延と負荷依存遅延と複数の出力端子（ピン）を持つ
バッファ（セル）Ｘである。図２は図１の部分詳細図で
あり、５はバッファＸの出力端子Ａ、６はバッファＸの
出力端子Ｃ、７はバッファＹの入力端子Ｆ、８はバッフ
ァＺの入力端子Ｇである。
回路の回路図であり、１はＬＳＩ半導体チップ、２はバ
ッファ（セル）ＹおよびＺ、３は配線、４は複数のゲー
ト遅延と負荷依存遅延と複数の出力端子（ピン）を持つ
バッファ（セル）Ｘである。図２は図１の部分詳細図で
あり、５はバッファＸの出力端子Ａ、６はバッファＸの
出力端子Ｃ、７はバッファＹの入力端子Ｆ、８はバッフ
ァＺの入力端子Ｇである。
【００１１】図３は図２のバッファＸの詳細を示す。バ
ッファＸは、ゲート遅延と配線遅延（負荷遅延）を複数
もつ。ここでは、理解のためゲート遅延と配線遅延が２
種類の場合で説明する。すなわち、一方が「ゲート遅延
１、単位当たり容量遅延２」の場合と仮定し、もう一方
が「ゲート遅延３、単位当たり容量遅延０．５」の場合
と仮定する。また、図２のＡ−Ｆ間の配線３の容量が
４、Ｃ−Ｇ間の配線３の容量が１２とする。ＡからＦま
での駆動に「ゲート遅延１、単位当たり容量遅延２」を
用い、ＣからＧまでの駆動に「ゲート遅延３、単位当た
り容量遅延０．５」を用いた場合、セルＸからセルＹへ
の到達時間と、セルＸからセルＺへの到達時間は同じに
なる。上記の説明では２種類の遅延の場合で説明した
が、任意の個数の「ゲート遅延、単位当たり容量遅延、
ピン数」を持つ遅延調整セルを用いることによって任意
のセルから配線長の違う複数のセルへの遅延調整が可能
となる。
ッファＸは、ゲート遅延と配線遅延（負荷遅延）を複数
もつ。ここでは、理解のためゲート遅延と配線遅延が２
種類の場合で説明する。すなわち、一方が「ゲート遅延
１、単位当たり容量遅延２」の場合と仮定し、もう一方
が「ゲート遅延３、単位当たり容量遅延０．５」の場合
と仮定する。また、図２のＡ−Ｆ間の配線３の容量が
４、Ｃ−Ｇ間の配線３の容量が１２とする。ＡからＦま
での駆動に「ゲート遅延１、単位当たり容量遅延２」を
用い、ＣからＧまでの駆動に「ゲート遅延３、単位当た
り容量遅延０．５」を用いた場合、セルＸからセルＹへ
の到達時間と、セルＸからセルＺへの到達時間は同じに
なる。上記の説明では２種類の遅延の場合で説明した
が、任意の個数の「ゲート遅延、単位当たり容量遅延、
ピン数」を持つ遅延調整セルを用いることによって任意
のセルから配線長の違う複数のセルへの遅延調整が可能
となる。
【００１２】図４はバッファＸの具体的な構成を示す。
すなわちバッファＸは、同じゲート遅延を持つインバー
タ１０を複数設け、そのインバータ１０を偶数個直列に
接続することでそれぞれのゲート遅延を調整し、最終段
のインバータ１１，１２としては、駆動能力の違うイン
バータを設け、駆動能力の大きさによって負荷依存遅延
を変更するものである。
すなわちバッファＸは、同じゲート遅延を持つインバー
タ１０を複数設け、そのインバータ１０を偶数個直列に
接続することでそれぞれのゲート遅延を調整し、最終段
のインバータ１１，１２としては、駆動能力の違うイン
バータを設け、駆動能力の大きさによって負荷依存遅延
を変更するものである。
【００１３】図５は配線の選択方法について説明する。
図５のＴ1 のように、自動配線において「セルＸのＡ」
〜「セルＹのＦ」の間、「セルＸのＡ」〜「セルＺの
Ｇ」の間、「セルＸのＣ」〜「セルＹのＦ」の間、「セ
ルＸのＣ」〜「セルＺのＧ」の間を接続して配線３を形
成する。それらの配置配線の結果から図５のＴ3 に示す
「セルＸのＡ」〜「セルＹのＦ」間、図５のＴ4 に示す
「セルＸのＡ」〜「セルＺのＧ」間、図５のＴ2 に示す
「セルＸのＣ」〜「セルＹのＦ」間、および、図５のＴ
5 に示す「セルＸのＣ」〜「セルＺのＧ」間の遅延時間
を算出する。遅延時間の算出においては、同じセルから
のワイヤードＯＲしている配線の遅延時間は計算しな
い。そこで、｛「セルＸのＡ」〜「セルＹのＦ」の遅延
時間｝−｛「セルＸのＣ」〜「セルＺのＧ」の遅延時
間｝の相対誤差の絶対値をＡＡＡとする。｛「セルＸの
Ａ」〜「セルＺのＧ」の遅延時間｝−｛「セルＸのＣ」
〜「セルＹのＦ」｝の相対誤差の絶対値をＢＢＢとす
る。つぎにＡＡＡとＢＢＢを比較し、小さいほうの配線
３を有効とする。無効とする配線はレイアウト上から削
除する。
図５のＴ1 のように、自動配線において「セルＸのＡ」
〜「セルＹのＦ」の間、「セルＸのＡ」〜「セルＺの
Ｇ」の間、「セルＸのＣ」〜「セルＹのＦ」の間、「セ
ルＸのＣ」〜「セルＺのＧ」の間を接続して配線３を形
成する。それらの配置配線の結果から図５のＴ3 に示す
「セルＸのＡ」〜「セルＹのＦ」間、図５のＴ4 に示す
「セルＸのＡ」〜「セルＺのＧ」間、図５のＴ2 に示す
「セルＸのＣ」〜「セルＹのＦ」間、および、図５のＴ
5 に示す「セルＸのＣ」〜「セルＺのＧ」間の遅延時間
を算出する。遅延時間の算出においては、同じセルから
のワイヤードＯＲしている配線の遅延時間は計算しな
い。そこで、｛「セルＸのＡ」〜「セルＹのＦ」の遅延
時間｝−｛「セルＸのＣ」〜「セルＺのＧ」の遅延時
間｝の相対誤差の絶対値をＡＡＡとする。｛「セルＸの
Ａ」〜「セルＺのＧ」の遅延時間｝−｛「セルＸのＣ」
〜「セルＹのＦ」｝の相対誤差の絶対値をＢＢＢとす
る。つぎにＡＡＡとＢＢＢを比較し、小さいほうの配線
３を有効とする。無効とする配線はレイアウト上から削
除する。
【００１４】このような構成により、ＬＳＩ半導体チッ
プに内蔵する任意のセルから複数のセルへの遅延の相対
値差を小さくでき、任意のバッファより配線長の違うセ
ルへの遅延調整が行える。なお、実施の形態では遅延調
整用バッファがゲート遅延および負荷依存遅延をもつも
のであったが、複数のゲート遅延を持つ複数の出力端子
を備えた遅延調整用バッファを有し、負荷の大きさに合
わせて配置配線時に遅延調整用バッファＸの出力端子
Ａ，Ｃを選択できる遅延調整方法や遅延調整回路でもよ
い。
プに内蔵する任意のセルから複数のセルへの遅延の相対
値差を小さくでき、任意のバッファより配線長の違うセ
ルへの遅延調整が行える。なお、実施の形態では遅延調
整用バッファがゲート遅延および負荷依存遅延をもつも
のであったが、複数のゲート遅延を持つ複数の出力端子
を備えた遅延調整用バッファを有し、負荷の大きさに合
わせて配置配線時に遅延調整用バッファＸの出力端子
Ａ，Ｃを選択できる遅延調整方法や遅延調整回路でもよ
い。
【００１５】また複数の負荷依存遅延を持つ複数の出力
端子を備えた遅延調整用バッファを有し、負荷の大きさ
に合わせて配置配線時に前記遅延調整用バッファの出力
端子を選択できる遅延調整方法や遅延調整回路でもよ
い。
端子を備えた遅延調整用バッファを有し、負荷の大きさ
に合わせて配置配線時に前記遅延調整用バッファの出力
端子を選択できる遅延調整方法や遅延調整回路でもよ
い。
【００１６】
【発明の効果】請求項１記載の遅延調整回路によれば、
負荷の大きさに合わせて配置配線時に遅延調整用バッフ
ァの複数の出力端子のうちから遅延調整に最適なものを
選択できる。このため、ＬＳＩ半導体チップ内の任意の
セルから配線長の違う複数のセルへの遅延調整が可能と
なる。
負荷の大きさに合わせて配置配線時に遅延調整用バッフ
ァの複数の出力端子のうちから遅延調整に最適なものを
選択できる。このため、ＬＳＩ半導体チップ内の任意の
セルから配線長の違う複数のセルへの遅延調整が可能と
なる。
【００１７】請求項２記載の遅延調整回路によれば、請
求項１と同様な効果がある。請求項３記載の遅延調整方
法によれば、請求項１と同様な効果がある。請求項４記
載の遅延調整回路によれば、請求項１と同様な効果があ
る。
求項１と同様な効果がある。請求項３記載の遅延調整方
法によれば、請求項１と同様な効果がある。請求項４記
載の遅延調整回路によれば、請求項１と同様な効果があ
る。
【図１】この発明の一実施の形態の遅延調整回路図であ
る。
る。
【図２】その部分詳細図である。
【図３】バッファ（セル）Ｘの詳細を説明する説明図で
ある。
ある。
【図４】バッファ（セル）Ｘの内部構成を説明する説明
図である。
図である。
【図５】配線方法を説明する説明図である。
【図６】従来の遅延調整の方法を表す説明図である。
１ ＬＳＩ半導体チップ ２ バッファ（セル） ３ セル間の配線 ４ 複数のゲート遅延と負荷依存遅延を持つバッファ
（セル）Ｘ ５ バッファＸの出力端子 ６ バッファＸの出力端子 ７ バッファの端子Ａから接続されるバッファＹの入力
端子 ８ バッファの端子Ｃから接続されるバッファＹの入力
端子 Ｘ バッファ（セル） Ｙ バッファＸから端子Ａを通じて接続されるバッファ Ｚ バッファＸから端子Ａを通じて接続されるバッファ
（セル）Ｘ ５ バッファＸの出力端子 ６ バッファＸの出力端子 ７ バッファの端子Ａから接続されるバッファＹの入力
端子 ８ バッファの端子Ｃから接続されるバッファＹの入力
端子 Ｘ バッファ（セル） Ｙ バッファＸから端子Ａを通じて接続されるバッファ Ｚ バッファＸから端子Ａを通じて接続されるバッファ
Claims (4)
- 【請求項１】 相互に異なるゲート遅延を持つ複数の出
力端子を有する遅延調整用バッファを準備し、前記出力
端子と１または複数の負荷とを接続する配線を行い、前
記遅延用バッファから前記負荷への遅延時間を算出し、
前記配線間の相対誤差の調整となる配線経路を選択する
ことを特徴とする遅延調整方法。 - 【請求項２】 相互に異なるゲート遅延を持つ複数の出
力端子を有する遅延調整用バッファと、１または複数の
負荷と、前記出力端子と前記負荷とを接続する配線とを
備え、前記出力端子は、前記遅延調整用バッファから前
記負荷への遅延時間の相対誤差の調整となるものが選択
されたことを特徴とする遅延調整回路。 - 【請求項３】 相互に異なる負荷依存遅延を持つ複数の
出力端子を有する遅延調整用バッファを準備し、前記出
力端子と１または複数の負荷とを接続する配線を行い、
前記遅延用バッファから前記負荷への遅延時間を算出
し、前記配線間の相対誤差の調整となる配線経路を選択
することを特徴とする遅延調整方法。 - 【請求項４】 相互に異なる負荷依存遅延を持つ複数の
出力端子を有する遅延調整用バッファと、１または複数
の負荷と、前記出力端子と負荷とを接続する配線とを備
え、前記出力端子は、前記遅延調整用バッファから前記
負荷への遅延時間の相対誤差の調整となるものが選択さ
れたことを特徴とする遅延調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324180A JPH11163694A (ja) | 1997-11-26 | 1997-11-26 | 遅延調整方法および遅延調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324180A JPH11163694A (ja) | 1997-11-26 | 1997-11-26 | 遅延調整方法および遅延調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163694A true JPH11163694A (ja) | 1999-06-18 |
Family
ID=18162986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9324180A Pending JPH11163694A (ja) | 1997-11-26 | 1997-11-26 | 遅延調整方法および遅延調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6904573B1 (en) | 2003-05-27 | 2005-06-07 | Hewlett-Packard Development Company, L.P. | Logic gate identification based on hardware description language circuit specification |
-
1997
- 1997-11-26 JP JP9324180A patent/JPH11163694A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6904573B1 (en) | 2003-05-27 | 2005-06-07 | Hewlett-Packard Development Company, L.P. | Logic gate identification based on hardware description language circuit specification |
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