JP2004055762A - 自動配線方法 - Google Patents
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Abstract
【課題】位相調整回路を用いずに、各末端セルでの位相差が生じないような自動配線方法を提供する。
【解決手段】クロックドライバセル2から供給されるクロック信号用の配線3を複数個の末端セル8、9、10に施す半導体集積回路における自動配線方法であって、クロックドライバセル2と各末端セル8、9、10との間に、所定の抵抗値を有する単一の基本配線パターン23を、互いに隣接するように配置することで、クロックドライバセル2と各末端セル8、9、10との間に配線3を形成し、かつ、クロックドライバセル2と各末端セル8、9、10との間に配置されている基本配線パターン23の個数に基づいて求められる、クロックドライバセル2と各末端セル8、9、10間の各配線抵抗値が、すべて等しくなるようにする。
【選択図】 図2
【解決手段】クロックドライバセル2から供給されるクロック信号用の配線3を複数個の末端セル8、9、10に施す半導体集積回路における自動配線方法であって、クロックドライバセル2と各末端セル8、9、10との間に、所定の抵抗値を有する単一の基本配線パターン23を、互いに隣接するように配置することで、クロックドライバセル2と各末端セル8、9、10との間に配線3を形成し、かつ、クロックドライバセル2と各末端セル8、9、10との間に配置されている基本配線パターン23の個数に基づいて求められる、クロックドライバセル2と各末端セル8、9、10間の各配線抵抗値が、すべて等しくなるようにする。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、論理セルを互いに組み合わせて回路を構成する半導体集積回路の設計において、配線を自動でおこなう自動配線方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路は、複数のLSIを組み合わせてシステムを構成していたものから、システム全体をLSIの中で構成するでシステム・オン・チップ化が進んでいる。その結果、1つのチップに集積される回路の規模が増加する一方で、集積回路の動作スピードは高速化している。したがって、半導体集積回路の各機能ブロックへクロックパルスを安定に供給することが重要である。
【0003】
従来の半導体集積回路におけるクロック信号ラインの配線について図を用いて説明する。図7は従来の半導体集積回路におけるクロック信号ラインの回路図を、図8は平面図を示している。クロックソース配線101に接続されたクロックドライバセル102は、各機能ブロック105、106、107とクロック配線103で接続されている。機能ブロック105は末端セル108、109、110で構成されている。同様に、機能ブロック106は、末端セル111、112、113で、機能ブロック107は、末端セル114、115、116で構成されている。クロックドライバセル102は、クロックソース配線101によって送られてくるクロックソース信号をクロック信号に変換して、各末端セル108〜116に供給している。
【0004】
図8は図7の回路の平面図であって、同一幅のクロック配線103によって配線されている。図8で示しているように、末端セル108〜116の数が多くかつ広範囲に配置されている場合は、クロックドライバセル102から各末端セル108〜116までの配線長が異なる。そのため、配線長の差によって生じる各配線抵抗値の差が生じ、各末端セル108〜116のクロック信号に位相差が発生する。
【0005】
このような問題を回避する方法として、図9の回路図および図10の平面図に示すように配線を施す方法がある。すなわち、それぞれの末端セル108〜116で構成されている機能ブロック105、106、107ごとに位相調整回路121、122、123を付加して、各機能ブロック121、122、123のクロック位相差を調整し、各末端セル108〜116でのクロック信号の位相差を生じないようにしている。
【0006】
【発明が解決しようとする課題】
しかし、上述した方法では、回路規模の増大により機能ブロック数が増加すると、挿入する位相調整回路の数が増加して、チップ面積が広がると共に挿入した位相調整回路の分だけ消費電力も増加してしまうという問題があった。
【0007】
本発明は、上記問題点に鑑みなされたもので、位相調整回路を用いずに、各末端セルでの位相差が生じないような自動配線方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明の自動配線方法は、クロックドライバセルから供給されるクロック信号用の配線を複数個の末端セルに施す半導体集積回路における自動配線方法であって、前記クロックドライバセルと前記各末端セルとの間に、所定の抵抗値を有する単一の基本配線パターンを、互いに隣接するように配置することで、前記クロックドライバセルと前記各末端セルとの間に前記配線を形成し、かつ、前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求められる、前記クロックドライバセルと前記各末端セル間の各配線抵抗値が、すべて等しくなるようにする。
【0009】
【発明の実施の形態】
本発明は、クロックドライバセルと各末端セルとの間の各配線抵抗値を容易に制御することができるので、各配線抵抗値を全て等しくすることができる。それにより、クロック信号の各末端セルにおける位相差をなくすことができる。
【0010】
また、前記クロックドライバセルと前記各末端セルとの間に前記基本配線パターンが互いに隣接するように配置して前記クロックドライバセルと各前記末端セルとの間を仮配線した後、前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求めた、前記クロックドライバと前記各末端セル間の各配線抵抗値を互いに比べて、全ての前記配線抵抗値が等しくなるように、前記基本配線パターンの配置を変更する。それにより、クロックドライバセルと各末端セルとの間の配線抵抗値をすべて等しくして、クロック信号の位相差をなくすことができる。
【0011】
また、前記仮配線において、前記配線が設計基準内の最大幅となるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去することで、前記各配線抵抗値の内最も大きい値と、全ての前記各配線抵抗値を等しくなるようにしてもよい。
【0012】
また、前記仮配線において、前記配線が設計基準内の最小幅となるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを追加することで、前記各配線抵抗値の内最も小さい値と、全ての前記各配線抵抗値を等しくなるようにしてもよい。
【0013】
また、前記仮配線において、前記配線が設計基準内の最大幅と最小幅の中間になるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去または追加することで、前記各配線抵抗値の内最も大きい値と、最も小さい値との中間の値と、全ての前記各配線抵抗値が等しくなるようにしてもよい。
【0014】
(実施の形態1)
本発明の実施の形態1にかかる集積回路の自動配線方法について図を用いて説明する。図1は半導体集積回路のクロック信号ラインの配線を示した回路図であり、図2は平面図である。クロックソース配線1に接続されたクロックドライバセル2は、末端セル8、9、10と基本配線パターン23で構成されたクロック配線3で接続されている。クロックドライバセル2は、クロックソース配線1によって送られてくるクロックソース信号をクロック信号に変換して、各末端セル8〜10に供給している。クロック配線3は、複数の基本配線パターン23が隣接して配置されることで構成されている。基本配線パターン23の抵抗値はそれぞれ等しく、所定の値とされる。
【0015】
各末端セル8、9、10へのクロック配線3の幅は異なっていて、末端セル8へのクロック配線3が最も広く、末端セル9が次に広く、末端セル10が最も狭い。このような構造とすることで、クロックドライバセル2と各末端セル8、9、10間の各配線抵抗値をすべて等しくすることができる。
【0016】
このような配線を施す配線方法について、図3のフローチャートを用いて説明する。ステップS31で、クロックドライバセル2から同じクロック信号が供給される全末端セル8〜10に対してクロック配線3の配線経路を決定する。ステップS32において、ステップS31で決定された配線経路に基づいて、あらかじめ用意されている基本配線パターン23を配置して仮配線を施す。
【0017】
ステップS32での仮配線が終了すると、ステップS33で、クロックドライバセル2と各末端セル8〜10との間の全ての基本配線パターン23の抵抗値を加算してクロックドライバセル2と各末端セル8〜10間の配線抵抗値を計算する。基本配線パターン23の1つ当たりの抵抗値は決まっているので、基本パターン23の個数より各配線抵抗値を容易に求めることができる。
【0018】
ステップS33で計算したクロックドライバセル2と各末端セル8〜10間の各配線抵抗値を、ステップS34において比較し、全ての配線抵抗値が等しいかどうかを判断する。全ての配線抵抗値が等しく(配線抵抗値が収束)なっていれば自動配線を終了する。そうでない場合(配線抵抗値が非収束)は、配線抵抗値が等しくなるようにステップS35において基本配線パターン23の配置を変更して、各末端セル8〜10への配線幅を変更する。基本配線パターン23の配置変更が完了すると、ステップS33に戻る。以降、ステップS33、ステップS34、ステップS35を繰り返して配線抵抗値が収束するまで続ける。
【0019】
具体的には、まず、図4(a)に示すように、仮配線を施す。仮配線は、基本配線パターン23を複数配置して構成されるが、クロック配線3の配線幅が設計ルール上の最大配線幅になるように配線する。仮配線された後に、クロックドライバセル2と各末端セル8、9、10間の各配線抵抗値を計算する(ステップS33)。
【0020】
クロック配線3の幅が一定であるため配線長が長いほど配線抵抗が大きくなるので、この段階では各配線抵抗値は異なる(ステップS34)。すなわち、末端セル8までの配線抵抗値が一番大きく、その次に大きいのは、末端セル9までの配線抵抗値で、末端セル10までの配線抵抗値が一番小さい。配線抵抗値が収束していないので、基本配線パターン23の配置を変更する(ステップS34)。この回路は、配線幅が最大となるように仮配線を施しているので、配線幅を増やすことはできないが配線幅を減らすことはできる。配線幅を減らすことで、配線抵抗値は増加するので、配線抵抗値が小さい末端セル9、10へのクロック配線については、基本配線パターン23を削除して配線幅を適宜狭くする。
【0021】
配線幅を変更した後に、再び配線抵抗値が収束しているか判定し、収束していない場合には、再びクロック配線3の配線幅を変更する。以上の操作を繰り返して、クロックドライバセル2と全ての末端セル8、9、10との間の配線抵抗値がそれぞれ等しくなるようにする。図4(b)に実施の形態1の自動配線方法を適用後の回路の平面図を示す。このように、基本配線パターン23が配置されたクロック配線を形成することで、クロックドライバセル2と各末端セル8、9、10間の配線抵抗値がすべて等しくなるため、位相調整回路を用いなくても、各末端セル8、9、10でのクロックパルス信号の位相差は生じない。
【0022】
(実施の形態2)
本発明の実施の形態2にかかる自動配線方法は、仮配線をする場合にクロック配線3の配線幅が設計ルール上の最小配線幅になるように基本配線パターン23を配置し、基本配線パターンの配置の変更は、基本配線パターン23を追加することで行なう。それ以外は、実施の形態1の自動配線方法と同一である。
【0023】
図5(a)に、仮配線を施した回路の平面図を示す。クロックドライブセル2から各末端セル8、9、10までの配線長が異なり、末端セル8までの配線抵抗値が一番大きく、その次に大きいのが末端セル9までの配線抵抗値で、末端セル10までの配線抵抗値が一番小さい。したがって、配線抵抗値が収束していないので、基本配線パターン23の配置を変更する。
【0024】
この回路は、配線幅が最小となるように仮配線を施しているので、配線幅を減らすことはできないが配線幅を増やすことはできる。配線幅を増やすことで、配線抵抗値は減少するので、配線抵抗値が大きい末端セル8、9へのクロック配線3については、基本配線パターン23を追加して配線幅を適宜広くする。図4(b)に本実施の形態1の自動配線方法を適用後の回路の平面図を示す。
【0025】
このように、実施の形態2の自動配線方法を用いて、クロック配線3を施すことで、クロックドライバセル2と各末端セル8、9、10間の配線抵抗値をすべて等しくすることができる。
【0026】
(実施の形態3)
本発明の実施の形態3にかかる自動配線方法は、仮配線をする場合にクロック配線3の配線幅が設計ルール上の最大配線幅と最小配線幅の間になるように基本配線パターン23を配置する。また、基本配線パターン23の配置の変更は、基本配線パターン23を除去または追加することで行なう。それ以外は、実施の形態1の自動配線方法と同一である。
【0027】
図6(a)に、仮配線を施した回路の平面図を示す。この状態では、クロックドライブセル2から各末端セル8、9、10までの配線長が異なり、末端セル8までの配線抵抗値が一番大きく、末端セル10までの配線抵抗値が一番小さく、それらの値の中間値が、末端セル9までの配線抵抗値である。したがって、配線抵抗値が収束していないので、基本配線パターン23の配置を変更する。
【0028】
この回路は、配線幅が最大配線幅と最小配線幅の間となるようにされているので、配線幅を減らすことも増やすこともできる。末端セル9までの配線抵抗値は、末端セル8および末端セル10までの配線抵抗値の中間値であるので、この値に他の配線抵抗値を合わせるように、基本配線パターン23を配置する。具体的には、配線抵抗値が大きい末端セル8へのクロック配線3の幅は広げて、配線抵抗値が小さい末端セル10へのクロック配線の幅3は狭くするように、基本配線パターン23の配置を変更する。図6(c)に本実施の形態3の自動配線方法を適用後の回路の平面図を示す。
【0029】
このように、実施の形態3の自動配線方法を用いて、クロック配線3を施すことで、クロックドライバセル2と各末端セル8、9、10間の配線抵抗値をすべて等しくすることができる。
【0030】
【発明の効果】
本発明によれば、クロックドライバセルと各末端セル間の各配線抵抗値が全て等しくなるように容易に配線を施すことができる。それにより、位相調整回路を用いずに、クロックドライバセルから、各末端セルへのクロック信号の遅延量を等しくすることができ、各末端セルに位相差のないクロック信号を供給することができる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路のクロック信号ラインの配線を示した回路図
【図2】本発明の半導体集積回路のクロック信号ラインの配線を示した平面図
【図3】本発明の自動配線方法についてのフローチャート
【図4】本発明の実施の形態1にかかる自動配線を説明する図であって、図4(a)は仮配線を施した回路の平面図であり、図4(b)は自動配線方法を適用後の回路の平面図
【図5】本発明の実施の形態2にかかる自動配線を説明する図であって、図5(a)は仮配線を施した回路の平面図であり、図5(b)は自動配線方法を適用後の回路の平面図
【図6】本発明の実施の形態3にかかる自動配線を説明する図であって、図6(a)は仮配線を施した回路の平面図であり、図6(b)は自動配線方法を適用後の回路の平面図
【図7】従来の半導体集積回路におけるクロック信号ラインの配線を示した回路図
【図8】従来の半導体集積回路におけるクロック信号ラインの配線を示した平面図
【図9】他の従来の半導体集積回路におけるクロック信号ラインの配線を示した回路図
【図10】他の従来の半導体集積回路におけるクロック信号ラインの配線を示した平面図
【符号の説明】
1、101 クロックソース配線
2、102 クロックドライバセル
3、103 クロック配線
8、9、10、108〜116 末端セル
105、106、107 機能ブロック
121、122、123 位相調整回路
【発明の属する技術分野】
本発明は、論理セルを互いに組み合わせて回路を構成する半導体集積回路の設計において、配線を自動でおこなう自動配線方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路は、複数のLSIを組み合わせてシステムを構成していたものから、システム全体をLSIの中で構成するでシステム・オン・チップ化が進んでいる。その結果、1つのチップに集積される回路の規模が増加する一方で、集積回路の動作スピードは高速化している。したがって、半導体集積回路の各機能ブロックへクロックパルスを安定に供給することが重要である。
【0003】
従来の半導体集積回路におけるクロック信号ラインの配線について図を用いて説明する。図7は従来の半導体集積回路におけるクロック信号ラインの回路図を、図8は平面図を示している。クロックソース配線101に接続されたクロックドライバセル102は、各機能ブロック105、106、107とクロック配線103で接続されている。機能ブロック105は末端セル108、109、110で構成されている。同様に、機能ブロック106は、末端セル111、112、113で、機能ブロック107は、末端セル114、115、116で構成されている。クロックドライバセル102は、クロックソース配線101によって送られてくるクロックソース信号をクロック信号に変換して、各末端セル108〜116に供給している。
【0004】
図8は図7の回路の平面図であって、同一幅のクロック配線103によって配線されている。図8で示しているように、末端セル108〜116の数が多くかつ広範囲に配置されている場合は、クロックドライバセル102から各末端セル108〜116までの配線長が異なる。そのため、配線長の差によって生じる各配線抵抗値の差が生じ、各末端セル108〜116のクロック信号に位相差が発生する。
【0005】
このような問題を回避する方法として、図9の回路図および図10の平面図に示すように配線を施す方法がある。すなわち、それぞれの末端セル108〜116で構成されている機能ブロック105、106、107ごとに位相調整回路121、122、123を付加して、各機能ブロック121、122、123のクロック位相差を調整し、各末端セル108〜116でのクロック信号の位相差を生じないようにしている。
【0006】
【発明が解決しようとする課題】
しかし、上述した方法では、回路規模の増大により機能ブロック数が増加すると、挿入する位相調整回路の数が増加して、チップ面積が広がると共に挿入した位相調整回路の分だけ消費電力も増加してしまうという問題があった。
【0007】
本発明は、上記問題点に鑑みなされたもので、位相調整回路を用いずに、各末端セルでの位相差が生じないような自動配線方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明の自動配線方法は、クロックドライバセルから供給されるクロック信号用の配線を複数個の末端セルに施す半導体集積回路における自動配線方法であって、前記クロックドライバセルと前記各末端セルとの間に、所定の抵抗値を有する単一の基本配線パターンを、互いに隣接するように配置することで、前記クロックドライバセルと前記各末端セルとの間に前記配線を形成し、かつ、前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求められる、前記クロックドライバセルと前記各末端セル間の各配線抵抗値が、すべて等しくなるようにする。
【0009】
【発明の実施の形態】
本発明は、クロックドライバセルと各末端セルとの間の各配線抵抗値を容易に制御することができるので、各配線抵抗値を全て等しくすることができる。それにより、クロック信号の各末端セルにおける位相差をなくすことができる。
【0010】
また、前記クロックドライバセルと前記各末端セルとの間に前記基本配線パターンが互いに隣接するように配置して前記クロックドライバセルと各前記末端セルとの間を仮配線した後、前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求めた、前記クロックドライバと前記各末端セル間の各配線抵抗値を互いに比べて、全ての前記配線抵抗値が等しくなるように、前記基本配線パターンの配置を変更する。それにより、クロックドライバセルと各末端セルとの間の配線抵抗値をすべて等しくして、クロック信号の位相差をなくすことができる。
【0011】
また、前記仮配線において、前記配線が設計基準内の最大幅となるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去することで、前記各配線抵抗値の内最も大きい値と、全ての前記各配線抵抗値を等しくなるようにしてもよい。
【0012】
また、前記仮配線において、前記配線が設計基準内の最小幅となるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを追加することで、前記各配線抵抗値の内最も小さい値と、全ての前記各配線抵抗値を等しくなるようにしてもよい。
【0013】
また、前記仮配線において、前記配線が設計基準内の最大幅と最小幅の中間になるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去または追加することで、前記各配線抵抗値の内最も大きい値と、最も小さい値との中間の値と、全ての前記各配線抵抗値が等しくなるようにしてもよい。
【0014】
(実施の形態1)
本発明の実施の形態1にかかる集積回路の自動配線方法について図を用いて説明する。図1は半導体集積回路のクロック信号ラインの配線を示した回路図であり、図2は平面図である。クロックソース配線1に接続されたクロックドライバセル2は、末端セル8、9、10と基本配線パターン23で構成されたクロック配線3で接続されている。クロックドライバセル2は、クロックソース配線1によって送られてくるクロックソース信号をクロック信号に変換して、各末端セル8〜10に供給している。クロック配線3は、複数の基本配線パターン23が隣接して配置されることで構成されている。基本配線パターン23の抵抗値はそれぞれ等しく、所定の値とされる。
【0015】
各末端セル8、9、10へのクロック配線3の幅は異なっていて、末端セル8へのクロック配線3が最も広く、末端セル9が次に広く、末端セル10が最も狭い。このような構造とすることで、クロックドライバセル2と各末端セル8、9、10間の各配線抵抗値をすべて等しくすることができる。
【0016】
このような配線を施す配線方法について、図3のフローチャートを用いて説明する。ステップS31で、クロックドライバセル2から同じクロック信号が供給される全末端セル8〜10に対してクロック配線3の配線経路を決定する。ステップS32において、ステップS31で決定された配線経路に基づいて、あらかじめ用意されている基本配線パターン23を配置して仮配線を施す。
【0017】
ステップS32での仮配線が終了すると、ステップS33で、クロックドライバセル2と各末端セル8〜10との間の全ての基本配線パターン23の抵抗値を加算してクロックドライバセル2と各末端セル8〜10間の配線抵抗値を計算する。基本配線パターン23の1つ当たりの抵抗値は決まっているので、基本パターン23の個数より各配線抵抗値を容易に求めることができる。
【0018】
ステップS33で計算したクロックドライバセル2と各末端セル8〜10間の各配線抵抗値を、ステップS34において比較し、全ての配線抵抗値が等しいかどうかを判断する。全ての配線抵抗値が等しく(配線抵抗値が収束)なっていれば自動配線を終了する。そうでない場合(配線抵抗値が非収束)は、配線抵抗値が等しくなるようにステップS35において基本配線パターン23の配置を変更して、各末端セル8〜10への配線幅を変更する。基本配線パターン23の配置変更が完了すると、ステップS33に戻る。以降、ステップS33、ステップS34、ステップS35を繰り返して配線抵抗値が収束するまで続ける。
【0019】
具体的には、まず、図4(a)に示すように、仮配線を施す。仮配線は、基本配線パターン23を複数配置して構成されるが、クロック配線3の配線幅が設計ルール上の最大配線幅になるように配線する。仮配線された後に、クロックドライバセル2と各末端セル8、9、10間の各配線抵抗値を計算する(ステップS33)。
【0020】
クロック配線3の幅が一定であるため配線長が長いほど配線抵抗が大きくなるので、この段階では各配線抵抗値は異なる(ステップS34)。すなわち、末端セル8までの配線抵抗値が一番大きく、その次に大きいのは、末端セル9までの配線抵抗値で、末端セル10までの配線抵抗値が一番小さい。配線抵抗値が収束していないので、基本配線パターン23の配置を変更する(ステップS34)。この回路は、配線幅が最大となるように仮配線を施しているので、配線幅を増やすことはできないが配線幅を減らすことはできる。配線幅を減らすことで、配線抵抗値は増加するので、配線抵抗値が小さい末端セル9、10へのクロック配線については、基本配線パターン23を削除して配線幅を適宜狭くする。
【0021】
配線幅を変更した後に、再び配線抵抗値が収束しているか判定し、収束していない場合には、再びクロック配線3の配線幅を変更する。以上の操作を繰り返して、クロックドライバセル2と全ての末端セル8、9、10との間の配線抵抗値がそれぞれ等しくなるようにする。図4(b)に実施の形態1の自動配線方法を適用後の回路の平面図を示す。このように、基本配線パターン23が配置されたクロック配線を形成することで、クロックドライバセル2と各末端セル8、9、10間の配線抵抗値がすべて等しくなるため、位相調整回路を用いなくても、各末端セル8、9、10でのクロックパルス信号の位相差は生じない。
【0022】
(実施の形態2)
本発明の実施の形態2にかかる自動配線方法は、仮配線をする場合にクロック配線3の配線幅が設計ルール上の最小配線幅になるように基本配線パターン23を配置し、基本配線パターンの配置の変更は、基本配線パターン23を追加することで行なう。それ以外は、実施の形態1の自動配線方法と同一である。
【0023】
図5(a)に、仮配線を施した回路の平面図を示す。クロックドライブセル2から各末端セル8、9、10までの配線長が異なり、末端セル8までの配線抵抗値が一番大きく、その次に大きいのが末端セル9までの配線抵抗値で、末端セル10までの配線抵抗値が一番小さい。したがって、配線抵抗値が収束していないので、基本配線パターン23の配置を変更する。
【0024】
この回路は、配線幅が最小となるように仮配線を施しているので、配線幅を減らすことはできないが配線幅を増やすことはできる。配線幅を増やすことで、配線抵抗値は減少するので、配線抵抗値が大きい末端セル8、9へのクロック配線3については、基本配線パターン23を追加して配線幅を適宜広くする。図4(b)に本実施の形態1の自動配線方法を適用後の回路の平面図を示す。
【0025】
このように、実施の形態2の自動配線方法を用いて、クロック配線3を施すことで、クロックドライバセル2と各末端セル8、9、10間の配線抵抗値をすべて等しくすることができる。
【0026】
(実施の形態3)
本発明の実施の形態3にかかる自動配線方法は、仮配線をする場合にクロック配線3の配線幅が設計ルール上の最大配線幅と最小配線幅の間になるように基本配線パターン23を配置する。また、基本配線パターン23の配置の変更は、基本配線パターン23を除去または追加することで行なう。それ以外は、実施の形態1の自動配線方法と同一である。
【0027】
図6(a)に、仮配線を施した回路の平面図を示す。この状態では、クロックドライブセル2から各末端セル8、9、10までの配線長が異なり、末端セル8までの配線抵抗値が一番大きく、末端セル10までの配線抵抗値が一番小さく、それらの値の中間値が、末端セル9までの配線抵抗値である。したがって、配線抵抗値が収束していないので、基本配線パターン23の配置を変更する。
【0028】
この回路は、配線幅が最大配線幅と最小配線幅の間となるようにされているので、配線幅を減らすことも増やすこともできる。末端セル9までの配線抵抗値は、末端セル8および末端セル10までの配線抵抗値の中間値であるので、この値に他の配線抵抗値を合わせるように、基本配線パターン23を配置する。具体的には、配線抵抗値が大きい末端セル8へのクロック配線3の幅は広げて、配線抵抗値が小さい末端セル10へのクロック配線の幅3は狭くするように、基本配線パターン23の配置を変更する。図6(c)に本実施の形態3の自動配線方法を適用後の回路の平面図を示す。
【0029】
このように、実施の形態3の自動配線方法を用いて、クロック配線3を施すことで、クロックドライバセル2と各末端セル8、9、10間の配線抵抗値をすべて等しくすることができる。
【0030】
【発明の効果】
本発明によれば、クロックドライバセルと各末端セル間の各配線抵抗値が全て等しくなるように容易に配線を施すことができる。それにより、位相調整回路を用いずに、クロックドライバセルから、各末端セルへのクロック信号の遅延量を等しくすることができ、各末端セルに位相差のないクロック信号を供給することができる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路のクロック信号ラインの配線を示した回路図
【図2】本発明の半導体集積回路のクロック信号ラインの配線を示した平面図
【図3】本発明の自動配線方法についてのフローチャート
【図4】本発明の実施の形態1にかかる自動配線を説明する図であって、図4(a)は仮配線を施した回路の平面図であり、図4(b)は自動配線方法を適用後の回路の平面図
【図5】本発明の実施の形態2にかかる自動配線を説明する図であって、図5(a)は仮配線を施した回路の平面図であり、図5(b)は自動配線方法を適用後の回路の平面図
【図6】本発明の実施の形態3にかかる自動配線を説明する図であって、図6(a)は仮配線を施した回路の平面図であり、図6(b)は自動配線方法を適用後の回路の平面図
【図7】従来の半導体集積回路におけるクロック信号ラインの配線を示した回路図
【図8】従来の半導体集積回路におけるクロック信号ラインの配線を示した平面図
【図9】他の従来の半導体集積回路におけるクロック信号ラインの配線を示した回路図
【図10】他の従来の半導体集積回路におけるクロック信号ラインの配線を示した平面図
【符号の説明】
1、101 クロックソース配線
2、102 クロックドライバセル
3、103 クロック配線
8、9、10、108〜116 末端セル
105、106、107 機能ブロック
121、122、123 位相調整回路
Claims (5)
- クロックドライバセルから供給されるクロック信号用の配線を複数個の末端セルに施す半導体集積回路における自動配線方法であって、
前記クロックドライバセルと前記各末端セルとの間に、所定の抵抗値を有する単一の基本配線パターンを、互いに隣接するように配置することで、前記クロックドライバセルと前記各末端セルとの間に前記配線を形成し、
かつ、前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求められる、前記クロックドライバセルと前記各末端セル間の各配線抵抗値が、すべて等しくなるようにする自動配線方法。 - 前記クロックドライバセルと前記各末端セルとの間に前記基本配線パターンが互いに隣接するように配置して前記クロックドライバセルと各前記末端セルとの間を仮配線した後、
前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求めた、前記クロックドライバと前記各末端セル間の各配線抵抗値を互いに比べて、
全ての前記配線抵抗値が等しくなるように、前記基本配線パターンの配置を変更する請求項1に記載の自動配線方法。 - 前記仮配線において、前記配線が設計基準内の最大幅となるように前記基本配線パターンを配置して配線し、
前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去することで、前記各配線抵抗値の内最も大きい値と、全ての前記各配線抵抗値を等しくなるようにする請求項2に記載の自動配線方法。 - 前記仮配線において、前記配線が設計基準内の最小幅となるように前記基本配線パターンを配置して配線し、
前記基本配線パターンの配置の変更においては、前記基本配線パターンを追加することで、前記各配線抵抗値の内最も小さい値と、全ての前記各配線抵抗値を等しくなるようにする請求項2に記載の自動配線方法。 - 前記仮配線において、前記配線が設計基準内の最大幅と最小幅の中間になるように前記基本配線パターンを配置して配線し、
前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去または追加することで、前記各配線抵抗値の内最も大きい値と、最も小さい値との中間の値と、全ての前記各配線抵抗値が等しくなるようにする請求項2に記載の自動配線方法。
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Family Applications (1)
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2002
- 2002-07-18 JP JP2002210093A patent/JP2004055762A/ja not_active Withdrawn
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