JPH0460742A - 分散型データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数の処理エレメントにより構成されて、同一のクロッ
ク信号に従い、ホスト機器からの非同期要求信号を同時
に受け付けてデータ処理を実行する分散型データ処理装
置に関し、 設計段階で等長髭線等の特別な設計配慮を施さなくても
、各処理エレメントが非同期要求信号を同時に読み込め
るようにすることを目的とし、クロック信号線をシンメ
トリイ形式に従う往復路を持つもので構成するとともに
、クロック信号を設定可変な遅延時間に従って遅延する
遅延手段と、クロック信号の往復時間に従って各処理エ
レメントまでのクロック信号の伝播時間を計測すること
で、同時にクロック信号を与えることになる遅延時間を
決定する決定手段とを備えて、各遅延手段が決定手段に
より決定された遅延時間を設定することで、クロック信
号がすべての処理エレメントに対して同時に与えられる
ことになるよう構成し、そして、ホスト機器からの非同
期要求があるときに、クロック信号の周波数を下げてか
ら、各処理エレメントに対して非同期要求信号を通知す
るよう構成する。

〔産業上の利用分野〕

本発明は、複数の処理エレメントにより構成されて、同
一のクロック信号源から与えられるクロック信号に従い
、ホスト機器からの非同期要求信号を同時に受け付けて
データ処理を実行する分散型データ処理装置に関し、特
に、設計段階で等長髭線等の特別な設計配慮を施さなく
でも、各処理エレメントが非同期要求信号を同時に読み
込めるようにする分散型データ処理装置に関する。

マルチプロセッサ型データ処理装置における並列データ
処理方式の一方式として、すべてのプロセッサエレメン
トが同一命令に従って並列的にデータ処理を実行すると
いうシングル・インストラフシラン・マルチ・データ処
理方式を採るものがある。この並列データ処理方式では
、すべてのプロセッサエレメントが同一命令を同時に読
み込まなくてはならない、また、このような並列データ
処理方式に限られずに、分散型データ処理装置では、す
べての処理エレメントがホスト機器の発行する要求信号
を同時に読み込んでいく処理を行うことがある。このよ
うな同一命令の同時読込処理を実現するための構成は、
特別な設計的配慮を要求することなく実現できるように
していく必要があるのである。

〔従来の技術〕

従来では、同一信号の発行源となるホスト機器から受信
先の処理エレメントまでの電気配線を等しく設計すると
いう等長髭線の設計を行うことで、同一命令の同時読込
処理を実現していた。すなわち、マルチプロセッサ型デ
ータ処理装置の例で説明するならば、ホストシステムと
各プロセンサエレメントとの間の電気配線距離が等しく
なるように設計することで、ホストシステムからの割込
命令等がすべてのプロセッサエレメントに同時に読み込
まれるようにしていたのである。

〔発明が解決しようとする４［） しかしながら、この等長髭線の設計は、よく知られてい
るように、設計者に対して極めて大きな労力を強いるこ
とになる。これから、従来技術では、この等長髭線の設
計に要する時間のために、分散型データ処理装置のハー
ドウェアの開発が遅れてしまうことになるという問題点
があった。そして、等長髭線の設計は十分な精度を出せ
ないことが多く、同一命令の同時読込処理を実現するた
めのクロック信号の発信周波数が高められないために、
データ処理速度を所望のものにまで高められないという
問題点もあったのである。

本発明はかかる事情に鑑みてなされたものであって、ホ
スト機器からの非同期要求信号を同時に受け付けてデー
タ処理を実行する分散型データ処理装置において、設計
段階で等長配線等の特別な設計配慮を施さなくても、各
処理エレメントが非同期要求信号を同時に読み込めるよ
うにできる新たな分散型データ処理装置の提供を目的と
するものである。

〔課題を解決するための手段〕

第１図は、本発明の第１の発明の原理構成図、第２図は
、本発明の第２の発明の原理構成図、第３図は、本発明
の第３の発明の原理構成図である。

第１図ないし第３図において、１はホスト機器、２は本
発明により構成される分散型データ処理装置である。こ
の分散型データ処理装置２では、複数の処理エレメント
３を備えて、この各処理エレメント３が同一のクロック
発生手段４から与えられるクロック信号に従い、非同期
要求受付手段５を介して与えられるホスト機器１からの
非同期要求信号を同時に受け付けていくことで、データ
処理を実行していくことになる。

本発明の第１の発明では、すべての処理エレメント３に
対して、クロック発生手段４の発生するクロック信号を
同時に与える構成を実現することで、すべての処理エレ
メント３がホスト機器１からの非同期要求信号を同時に
受け付けられるよう構成している。

このため、第１の発明では、第１図に示すように、処理
エレメント３に供給されるクロック信号線をシンメトリ
イ形式に従う往復路を持つもので構成するとともに、各
処理エレメント３対応で備えられて、処理エレメント３
に与えられるクロック信号を設定可変な遅延時間に従っ
て遅延するプログラマブル遅延手段６ａと、クロック信
号線を往復するクロック信号に従って各処理エレメント
３までのクロック信号の伝播時間を計測して、該計測値
に従ってすべての処理エレメント３に対して同時にクロ
ック信号を与えることになる遅延時間を決定してプログ
ラマブル遅延手段６ａに設定する遅延時間決定手段７ａ
とを備えることになる。

この構成を採るときに、処理エレメント３が同時にホス
ト機器１からの非同期要求信号を受け付けられるように
するために、非同期要求受付手段５と各処理エレメント
３との間を従来技術の等長配線で構成していく方法を採
るものであってもよいが、非同期要求受付手段５が非同
期要求信号を処理エレメント３に送出するときに、クロ
ック発生手段４の発生するクロック信号の発信周波数を
下げる処理を実行する周波数変更手段８を備えていくこ
とで、非同期要求受付手段５と各処理エレメント３との
間の等長配線を行わなくても済むようにする構成を採る
ことが好ましい。

往復路で構成されるクロック信号線は、クロック発生手
段４から個々の処理エレメント３に対して独立に配線す
るものであってもよいが、このようにすると配線量が多
くなってしまうので、往路のクロック信号線を共通線で
もって構成して、この往路のクロック信号線からの分岐
線に従って各処理エレメント３にクロック信号を与える
よう構成するとともに、各処理エレメント３対応で備え
られて、プログラマブル遅延手段６ａの出力する遅延出
力信号線か後段の処理エレメント３から戻される復路の
クロック信号線のいずれか一方を選択して、前段の処理
エレメント３に復路のクロック信号線として出力する選
択手段９ａを備える構成を採ることで、配線量の削減を
図ることが好ましい。

そして、プログラマブル遅延手段６ａが、初期値として
ゼロ値の遅延時間を実現することが難しく、また、選択
手段９ａの持つ遅延時間を無視することができないとい
う実情が存在することで、遅延時間決定手段７ａが高精
度でもって遅延時間を決定できない場合に対処するため
に、プログラマブル遅延手段６ａと同一のプログラマブ
ル遅延手段１０ａを、復路のクロック信号線に対となる
形式でもって備える構成を採ることが好ましく、また、
選択手段９ａと同一のものであって選択機能を発揮しな
い選択手段１１ａを、往路のクロック信号線に対となる
形式でもって備える構成を採ることが好ましい。更に、
この構成を採るときに、対をなす形式で備えられるプロ
グラマブル遅延手段５ａ、１０ａの遅延特性を揃えるた
めに、対をなすプログラマブル遅延手段６ａ、１０ａの
遅延特性のバラツキを計測して、該計測値に従ってプロ
グラマブル遅延手段６ａ、１０ａの遅延特性が同一とな
る初期値データを決定して設定する初期値決定手段１２
ａを備えることが好ましい。

ここで、プログラマブル遅延手段６ａと対となる形式で
備えるプログラマブル遅延手段１０ａを複数のプログラ
マブル遅延手段６ａに対して共用する形式で備えて、初
期値決定手段１２ａがその共用のプログラマブル遅延手
段１０ａを基準にして初期値データを決定して設定して
いく構成を採ることが可能である。また、初期値決定手
段１２ａは、各プログラマブル遅延手段６ａ、１０ａの
対に対して別々に備えていくものであってもよいが共用
する形式で備えることも可能であり、更には、遅延時間
決定手段７ａと共用する形式で備えることも可能である
。

本発明の第２の発明では、すべての処理エレメント３に
対して、非同期要求受付手段５の送出する非同期要求信
号を同時に与える構成を実現することで、すべての処理
エレメント３がホスト機器１からの非同期要求信号を同
時に受け付けられるよう構成している。

このため、第２の発明では、第２図に示すように、処理
エレメント３に供給される非同期要求信号線をシンメト
リイ形式に従う往復路を持つもので構成するとともに、
各処理エレメント３対応で備えられて、処理エレメント
３に与えられる非同期要求信号を設定可変な遅延時間に
従って遅延するプログラマブル遅延手段６ｂと、非同期
要求信号線を往復する非同期要求信号に従って各処理エ
レメント３までの非同期要求信号の伝播時間を計測して
、該計測値に従ってすべての処理エレメント３に対して
同時に非同期要求信号を与えることになる遅延時間を決
定してプログラマブル遅延手段６ｂに設定する遅延時間
決定手段７ｂとを備えることになる。

この構成を採るときに、処理エレメント３が同時にホス
ト機器１からの非同期要求信号を受け付けられるように
するために、クロック発生手段４と各処理エレメント３
との間を従来技術の等長配線で構成していく方法を採る
ものであってもよいが、第１の発明で備えた周波数変更
手段８を備えていくことで、クロック発生手段４と各処
理エレメント３との間の等長配線を行わなくても済むよ
うにする構成を採ることが好ましい。

そして、非同期要求信号線の配線量の削減を図るために
、往路の非同期要求信号線を共通線でもって構成して、
この往路の非同期要求信号線からの分岐線に従って各処
理エレメント３に非同期要求信号を与えるよう構成する
とともに、各処理エレメント３対応で備えられて、プロ
グラマブル遅延手段６ｂの出力する遅延出力信号線か後
段の処理エレメント３から戻される復路の非同期要求信
号線のいずれか一方を選択して、前段の処理エレメント
３に復路の非同期要求信号線として出力する選択手段９
ｂを備えることが好ましい。

そして、遅延時間決定手段７ｂが高精度で遅延時間を決
定できるようにするために、プログラマブル遅延手段６
ｂと同一のプログラマブル遅延手段ｌＯｂを、復路の非
同期要求信号線に対となる形式でもって備える構成を採
ることが好ましく、また、選択手段９ｂと同一のもので
あって選択機能を発揮しない選択手段１１ｂを、往路の
非同期要求信号線に対となる形式でもって備える構成を
採ることが好ましい。更に、この構成を採るときに、対
をなすプログラマブル遅延手段６ｂ、１０ｂの遅延特性
のバラツキを計測して、該計測値に従ってプログラマブ
ル遅延手段６ｂ、１０ｂの遅延特性が同一となる初期値
データを決定して設定する初期値決定手段１２ｂを備え
ることが好ましい。

ここで、第１の発明と同様に、このプログラマブル遅延
手段１０ｂを複数のプログラマブル遅延手段６ｂに対し
て共用する形式で備えることが可能であり、また、初期
値決定手段１２ｂや遅延時間決定手段７ｂを共用する形
式で備えることが可能である。

本発明の第３の発明では、すべての処理エレメント３に
対して、クロック発生手段４の発生するクロッ゛り信号
を同時に与える構成を実現するとともに、非同期要求受
付手段５の発行する非同期要求信号を同時に与える構成
を実現することで、すべての処理エレメント３がホスト
機器ｌからの非同期要求信号を同時に受け付けられるよ
う構成している。

このため、第３の発明では、第３図に示すように、処理
エレメント３に供給されるクロック信号線及び非同期要
求信号線をシンメトリイ形式に従う往復路を持つもので
構成するとともに、第１の発明の備えるプログラマブル
遅延手段６ａに相当する第１のプログラマブル遅延手段
６ａ’と、第２の発明の備えるプログラマブル遅延手段
６ｂに相当する第２のプログラマブル遅延手段６ｂ’と
、第１の発明の備える遅延時間決定手段７ａに相当する
第１の遅延時間決定手段７ａ”と、第２の発明の備える
遅延時間決定手段７ｂに相当する第２の遅延時間決定手
段７ｂ’とを備えることになる。

そして、クロック信号線の配線量の削減を図るために、
往路のクロック信号線を共通線でもって構成して、この
往路のクロック信号線からの分岐線に従って各処理エレ
メント３にクロック信号を与えるよう構成するとともに
、復路のクロック信号線に第１の発明の備える選択手段
９ａを備えることが好ましく、また、非同期要求信号線
の配線量の削減を図るために、往路の非同期要求信号線
を共通線でもって構成して、この往路の非同期要求信号
線からの分岐線に従って各処理エレメント３に非同期要
求信号を与えるよう構成するとともに、復路の非同期要
求信号線に第２の発明の備える選択手段９ｂを備えるこ
とが好ましい。

そして、第１の遅延時間決定手段７ａ”が高精度で遅延
時間を決定できるようにするために、第１の発明の備え
るプログラマブル遅延手段１０ａや選択手段１１ａや初
期値決定手段１２ａを備えることが好ましく、また、第
２の遅延時間決定手段７ｂ’が高精度で遅延時間を決定
できるようにするために、第２の発明の備えるプログラ
マブル遅延手段１０ｂや選択手段１１ｂや初期値決定手
段１２ｂを備えることが好ましい、ここで、第１の遅延
時間決定手段７ａ”と第２の遅延時間決定手段７ｂ’を
共用するｓｅｅ・形式で備えることが可能である。

このように構成される第１の発明、第２の発明、第３の
発明において、処理エレメント３に与えられるクロック
信号（非同期要求信号）の波形の品質を保つために、往
復路のクロック信号線（非同期要求信号線）に対して対
となる形式で備えられて、クロック信号（非同期要求信
号）の波形整形を処理するとともに、このクロック信号
（非同期要求信号）を設定可変な遅延時間に従って遅延
する機能を有する１つ又は複数組の波形整形手段１３と
、対をなす波形整形手段１３の遅延特性のバラツキを計
測して、この計測値に従って波形整形手段１３の各々に
対して同一の遅延特性を与えることになる初期値データ
を決定して波形整形手段１３に設定する遅延特性決定手
段１４とを備えることが好ましい。ここで、この遅延特
性決定手段１４は、遅延時間決定手段７　ａ、７　ｂ、
７　ａ’７　ｂや初期値決定手段１２ａ、１２ｂと共用
する・珍−−形式で備えることが可能である。

〔作用］ 本発明の第１の発明では、遅延時間決定手段７ａは、オ
ペレータにより起動されると、クロック信号線を往復す
るクロック信号の往復時間を計測するとともに、この往
復時間を２で割り夏することで各処理エレメント３まで
の伝播時間を計測する。そして、遅延時間決定手段７ａ
は、例えば、この計測により求められる最も長い伝播時
間を基準にして、各処理エレメント３までのクロック信
号の伝播時間をこの最も長い伝播時間に揃えるべく、各
プログラマブル遅延手段６ａに設定する遅延時間を算出
してその算出した遅延時間を対応のプログラマブル遅延
手段６ａに設定する。この設定処理により、各処理エレ
メント３に対して、クロック発生手段４からのクロック
信号が同時に与えられることになる。ここで、この遅延
時間の計測処理にあって、遅延時間決定手段７ａは、選
択手段９ａが備えられるときには、この選択手段９ａを
制御していくことで計測対象となる処理エレメント３を
選択していくよう処理することになる。

このように、本発明の第１の発明を用いると、予め設計
段階でクロック信号線の等長髭線の設計を行わなくても
、すべての処理エレメント３に対して自動的にクロック
信号を同時に与えることができるようになる。

このようにして、各処理エレメント３に同時にクロック
信号が与えられるよう構成されても、非同期要求受付手
段５から送出される非同期要求信号は、非同期要求受付
手段５から各処理エレメント３までの配線長が異なって
いれば、各処理エレメント３に同時に受け付けられるこ
とにはならない、そこで、従来技術に従い、非同期要求
受付手段５から各処理エレメント３までの配線を等長髭
線にしていく構成を採ることが考えられる。このように
すると、クロック信号と非同期要求信号が各処理エレメ
ント３に同時に与えられることになるので、非同期要求
受付手段５から送出される非同期要求信号がすべての処
理エレメント３で同時に受け付けられることになるので
ある。この構成を採ると、従来であるならば、クロック
信号線と非同期要求信号線の両方が等長髭線の対象とな
っていたのに対して、非同期要求信号線のみが等長髭線
の対象となるので、従来よりも大幅に設計者の負荷が低
減されることになる。

第１の発明において、周波数変更手段８を備える構成を
とれば、非同期要求信号線の等長髭線を行わずに、かつ
データ処理の高速性を損なうことなく、各処理エレメン
ト３に対して非同期要求信号の同時受け付けを可能にす
ることができることになる。すなわち、非同期要求受付
手段５がホスト機器１からの非同期要求信号を受け付け
たときに、周波数変更手段８の処理に従ってクロック発
生手段４の発生するクロック信号の発信周波数を下げさ
せ、各処理エレメント３がこの発信周波数の下げられた
クロック信号に同期して、非同期要求受付手段５から送
出されてくる非同期要求信号を読み込むようにすれば、
各処理エレメント３に到達する非同期要求信号のタイミ
ングは異なっていても、そのタイミングのズレはクロッ
ク信号の１周期分に十分大ることになり、これがために
、すべての処理エレメント３が送られてくる非同期要求
信号を同時に読み込めるようになるのである。

ここで、周波数変更手段８は、非同期要求信号の同時読
込が確認されると、クロック発生手段４のクロック信号
を元の発信周波数に戻していくことで、高速のデータ処
理を実現するよう処理していくことになる。

この構成を採ると、全く等長髭線の技術を用いる必要が
ないので従来技術が有していた問題点を一挙に解決でき
ることになる。

確かに、このタイミングのズレの吸収は、周波数変更手
段８を備えなくても、第１の発明に従って各処理エレメ
ント３に同時にクロック信号を与えるよう構成するとと
もに、クロック信号の発信周波数を元々低くしておくこ
とでも実現することはできるのであるが、この方法を用
いると、クロック信号の発信周波数が低くなってデータ
処理の速度が遅くなり実用性がでないことになる。それ
に対して、本発明の第１の発明では、周波数変更手段８
を備えることで、データ処理の高速性を保証しつつ等長
髭線の技術を用いることのないようにできるのである。

この第１の発明にあって、処理エレメント３までの伝播
時間の計測精度を上げるためには、往復路のクロック信
号線上の回路素子配置をシンメトリイにしていく必要が
ある。そこで、プログラマブル遅延手段１０ａや選択手
段１１ａを備える構成を採ることになる。そして、プロ
グラマブル遅延手段１０ａを備えるときには、初期値決
定手段１２ａに従って、対となるプログラマブル遅延手
段６ａとプログラマブル遅延手段１０ａとのオフセット
が同一のものになるようにしていくことで、処理エレメ
ント３までの伝播時間の計測精度を上げていくことにな
る。

更に、この第１の発明にあって、処理エレメント３の数
が多くなることでクロック信号線の配線長が長くなると
、処理エレメント３に与えられるクロック信号の波形が
歪んでくることになる。これに対処するために、波形整
形手段１３を備えていく構成を採ることになる。このよ
うにして備えられる波形整形手段１３は、往復路のクロ
ック信号線上の回路素子配置のシンメトリ−を保つため
に、往復路のクロック信号線に対となる形式で備えられ
るとともに、遅延特性決定手段１４に従って、対となる
波形整形手段１３のオフセットが同一のものになるよう
にしていくことで、処理エレメント３までの伝播時間の
計測精度を劣化させない構成が採られることになる。

本発明の第２の発明では、遅延時間決定手段７ｂは、オ
ペレータにより起動されると、非同期要求信号線を往復
する非同期要求信号の往復時間を計測するとともに、こ
の往復時間を２で割り算することで各処理エレメント３
までの伝播時間を計測する。そして、遅延時間決定手段
７ｂは、例えば、この計測により求められる最も長い伝
播時間を基準にして、各処理エレメント３までの非同期
要求信号の伝播時間をこの最も長い伝播時間に揃えるべ
く、各プログラマブル遅延手段６ｂに設定する遅延時間
を算出してその算出した遅延時間を対応のプログラマブ
ル遅延手段６ｂに設定する。

この設定処理により、各処理エレメント３に対して、非
同期要求受付手段５からの非同期要求信号が同時に与え
られることになる。ここで、この遅延時間の計測処理に
あって、遅延時間決定手段７ｂは、選択手段９ｂが備え
られるときには、この選択手段９ｂを制御していくこと
で計測対象となる処理エレメント３を選択していくよう
処理することになる。

このように、本発明の第２の発明を用いると、予め設計
段階で非同期要求信号線の等長髭線の設計を行わなくて
も、すべての処理エレメント３に対して自動的に非同期
要求信号を同時に与えることができるようになる。

このようにして、各処理エレメント３に同時に非同期要
求信号が与えられるよう構成されても、非同期要求受付
手段５から送出される非同期要求信号は、クロック発生
手段４から各処理エレメント３までの配線長が異なって
いれば、各処理エレメント３に同時に受け付けられるこ
とにはならない、そこで、従来技術に従い、クロック発
生手段４から各処理エレメント３までの配線を等長髭線
していく構成を採ることが考えられる。この構成を採る
と、クロック信号線のみが等長髭線の対象となるので、
従来よりも大幅に設計者の負荷が低減されることになる
。

第２の発明において、周波数変更手段８を備える構成を
とれば、クロック信号線の等長髭線を行わずに、かつデ
ータ処理の高速性を損なうことなく、各処理エレメント
３に対して非同期要求信号の同時受け付けを可能にする
ことができることになる。すなわち、各処理エレメント
３が、周波数変更手段８の処理に従って発信周波数の下
げられたクロック信号に同期して送出されてくる非同期
要求信号を読み込むようにすれば、各処理エレメント３
に到達するクロック信号のタイミングがズしてきても、
同一のクロック信号の立ち上がり（立ち下がり）でもっ
て送られてくる非同期要求信号を同時に読み込めるよう
になるのである。

この構成を採ると、全く等長髭線の技術を用いる必要が
ないので従来技術が有していた問題点を一挙に解決でき
ることになる。しかも、データ処理の高速性を損なうこ
ともない。

この第２の発明にあって、第１の発明と同じ理由により
、プログラマブル遅延手段１０ｂや選択手段１１ｂや初
期値決定手段１２ａを備えていくことで、処理エレメン
ト３までの伝播時間の計測精度を上げていくとともに、
波形整形手段１３及び遅延特性決定手段１４を備えてい
くことで、伝播時間の計測精度を劣化させずに非同期要
求信号の波形整形を処理することになる。

本発明の第３の発明では、オペレータにより起動される
と、第１の遅延時間決定手段７ａ’は、第１の発明の遅
延時間決定手段７ａと同様の処理を実行することで、ク
ロック信号の同時通知を実現する遅延時間を算出して第
１のプログラマブル遅延手段６ａ’に設定するとともに
、第２の遅延時間決定手段７ｂ’は、第２の発明の遅延
時間決定手段７ｂと同様の処理を実行することで、非同
期要求信号の同時通知を実現する遅延時間を算出して第
２のプログラマブル遅延手段６ｂ’に設定する。この設
定処理により、各処理エレメント３に対して、クロック
信号と非同期要求信号が同時に与えられることになる。

このように、本発明の第３の発明を用いると、予め設計
段階で等長配線の設計を行わなくても、すべての処理エ
レメント３に対して自動的にクロック信号及び非同期要
求信号を同時に与えることができるようになる。これか
ら、第３の発明を用いると、等長配線の技術を用いる必
要がないので従来技術が有していた問題点を一挙に解決
できることになる。しかも、クロック信号の発信周波数
を低くするような手法も用いる必要がないとともに、従
来の等長配線よりも正確に非同期要求信号の同時受付処
理を実現できるので、極めて高速なデータ処理を実現で
きること番こなる。

この第３の発明にあって、第１の発明や第２の発明と同
じ理由により、プログラマブル遅延手段１０ａ、１０ｂ
や選択手段１１ａ、ｌｌｂや初期値決定手段１２ａ、１
２ｂを備えていくことで、処理エレメント３までの伝播
時間の計測精度を上げていくとともに、波形整形手段Ｉ
３及び遅延特性決定手段１４を備えていくことで、伝播
時間の計測精度を劣化させずに非同期要求信号の波形整
形を処理することになる。

以上のように、本発明を用いることで、複数の処理エレ
メントにより構成されて、同一のクロック信号源から与
えられるクロック信号に従い、ホスト機器からの非同期
要求信号を同時に受け付けてデータ処理を実行する分散
型データ処理装置において、データ処理の高速性を損な
うことなく、従来技術よりも少ない等長配線量によって
非同期要求信号の同時読込処理を実現できるようになる
。

そして、極めて高速のデータ処理速度を保証しつつ、全
く等長配線を行わずに非同期要求信号の同時読込処理を
実現できるようになるのである。

〔実施例〕

以下、最初に、機能ブロック的な実施例に従って本発明
の一実施例（第１図の第１の発明に相当する）について
説明するとともに、次に、詳細な実施例に従って本発明
の一実施例（第１図の第１の発明に相当する）について
説明する。

第４図に、本発明を具備する分散型データ処理装置の一
構成例を図示する０図中、２０はホストＣＰＵ、２１は
本発明により構成される分散型データ処理装置である。

この分散型データ処理装置２０では、複数のプロセッサ
２２を備えて、この各プロセッサ２２が同一のクロック
信号に従い、ホス）ＣＰＵ２０から与えられる割込要求
信号やホールド指示信号等の非同期要求信号を同時に受
け付けていくことで、データ処理を実行していくことに
なる。

このプロセッサ２２による非同期要求信号の同時受け付
は処理を実現するために、本発明により構成される分散
型データ処理装置２１では、第４図に示すように、固定
の発信周波数を持つマスタクロックを入力として、発信
周波数の可変調整されるＭＰＵクロックを発生するＭＰ
Ｕクロック発生手段２３と、ホストＣＰＵ２０からの非
同期要求信号を受け付けて、ＭＰＵクロック発生手段２
３に対してＭＰＵクロックの発信周波数の減速及び加速
を指示するとともに、プロセッサ２２に対して受け付け
た非同期要求信号を発行する非同期要求調停手段２４と
、プロセッサ２２対応で備えられる遅延切換手段２５の
順次接続により構成されて、ＭＰＵクロック発生手段２
３から与えられるＭＰＵクロックを遅延機能に従って遅
延しつつ各プロセッサ２２に分配するクロック分配手段
２６と、プロセッサ２２に与えられるＭＰＵクロックの
各プロセッサ２２までの伝播時間を計測する伝播時間計
測手段２７とを備える構成を採ることになる。

ここで、この実施例にあって、非同期要求信号を与える
ために備えられる非同期要求調停手段２４と各プロセッ
サ２２との間の配線は、どのような配線形態を用いるも
のであってもよいが、いずれの場合であっても、従来技
術で採用されていたような等長配線については全く考慮
していく必要はない、但し、プロセッサ２２が非同期要
求信号を受け取ったことを表示する信号線については、
省略することも可能であるが、信顛性を高めていくため
にも、従来通り、プロセッサ２２から非同期要求調停手
段２４に対して配線される構成が採られることになる。

第５図に、ＭＰＵクロック発生手段２３の一構成例、第
６図に、ステートマシンで表した非同期要求調停手段２
４の実行する処理機能の一例、第７図に、クロンク分配
手段２６を構成する遅延切換手段２５の一構成例、第８
図に、伝播時間計測手段２７の一構成例を図示する。

本発明の分散型データ処理装置２１を構成するＭＰＵク
ロック発生手段２３は、第５図（ａ）に示すようムこ、
非同期要求調停手段２４から与えられるＵ／　　Ｄ信号
を受け取って減速・加速を指示する制御回路２３０と、
この制御回路２３０からの指示に従ってマスククロック
の分周比を設定する分周比カウンタ２３１と、この分周
比カウンタ２３１の設定に従ってマスタクロックを分周
することでＭＰＵクロックを生成して出力する分周器２
３２とを備えるよう構成される。第５図（ｂ）に、ステ
ートマシンで表した分周比カウンタ２３１の実行する処
理機能の一例、第５図（ｃ）に、ステートマシンで表し
た分周器２３２の実行する処理機能の一例、第５図（ｄ
）に、この分周比カウンタ２３１及び分周器２３２の処
理機能により生成されるＭＰＵクロックのタイムチャー
トを図示する。

この分周比カウンタ２３１は、第５［ｆｆｌ　（ｂ）に
示すように、減速指示を表すＬＯレベルのＵ／Ｄ信号を
受け取ると、ｒＯＰ＝　ｌ　Ｊにあるときには、マスタ
クロックが入力される度毎に初期状態の「ＳＯ状態」か
らもう一方の安定状態であるｒＳ７状態Ｊに向けて順次
遷移していくことで分周比を表示していく、この分周比
カウンタ２３１の状態遷移を受けて、分周器２３２は、
第５図（ｃ）に示すように、ｒＯＰ＝ＩＪにあるｒｃ。

状態」　（これ以外のＣｉ状態では０Ｐ＝０となる）を
起点にして、時計回りにｒｓｔ状態」に対応するｒＣ４
状態」まで遷移してから「ＣＯ状態」に戻るよう処理す
ることで、表示される分周比に応じたＭＰＵクロックを
発生し、最終的に、ｒＣ７状態」に対応する最も低い発
信周波数のＭＰＵクロックを発生していくよう動作する
。そして、分周比カウンタ２３１は、加速指示を表すＨ
ｌレベルのｔＪ／　　Ｄ信号を受け取ると、これとは逆
の状態遷移を実行していくことで分周比を表示し、分周
器２３２は、この表示される分周比に応じてＭＰＵクロ
ックを発生して、最終的に、「ＣＯ状態」に対応する最
も高い発信周波数のＭＰＵクロ、り（マスタクロックと
同じもの）を発生していくよう動作する。

この動作により、第５図（ｄ）に示すように、ＭＰＵり
゛ロック発生手段２３は、非同期要求調停手段２４から
与えられる減速指示に従って、分周された低い発信周波
数のＭＰＵクロックを出力していくとともに、加速指示
に従って、本来の高い発信周波数のＭＰＵクロックを出
力していくよう動作することになる。そして、分周比カ
ウンタ２３１は、ｒＳ７状態」に達すると、減速が完了
したことを表示するために、非同期要求調停手段２４に
対してＨｌレベルにセットしたコンプリート信号を出力
するとともに、「ＳＯ状態」に戻ると、加速が完了した
ことを表示するために、非同期要求調停手段２４に対し
てＨｌレベルにセットしたコンプリート信号を出力し、
それ以外のときにはＬＯレベルにセットしたコンプリー
ト信号を出力していくよう動作する。

本発明の分散型データ処理装置２１を構成する非同期要
求調停手段２４は、第６図に示すように、パワーＯＮ後
にホストＣＰＵ２０がらマスタリセット信号（ＭＲＥＳ
Ｅ”ｒ信号）を受け取ると、先ず最初にｒｓｌ状態」に
遷移する。続いて、プログラムのスタート信号を受け取
るとｒＳ２状態」に遷移して、ＭＰＵクロック発生手段
２３に対してＨｌレベルのＵ／　　Ｄ信号を発行するこ
とで、定常の処理状態となる最も高い発信周波数のＭＰ
Ｕクロックの発生を指示して、ホストＣＰＵ２０からの
非同期要求信号の通知を待つことになる。

この状態にあるときに、ホストＣＰＵ２０から割込要求
等の非同期要求信号が通知されて（ると、ｒｓ１状態」
に遷移して、ＭＰＵクロック発生手段２３に対してＬＯ
レベルのＵ／　　Ｄ信号を発行することで、ＭＰＵクロ
ックの発信周波数を下げることを指示するとともに、Ｍ
ＰＵクロック発生手段２３からの）（ルベルのコンプリ
ート信号の通知を待つことになる。そして、この状態に
あるときに、ＭＰＵクロック発生手段２３から）（ルベ
ルのコンプリート信号を受け取ることで減速が完了した
ことを検出すると、各プロセッサ２２に対して非同期要
求信号を送出していくとともに、この送出処理に応答し
て戻されるプロセッサ２２からの受信通知を受け取ると
、再びｒＳ２状態」に遷移していくよう処理する。

本発明の分散型データ処理装置２１のクロック分配手段
２６を構成する遅延切換手段２５は、第７図に示すよう
に、前段（伝播時間計測手段２７側）の遅延切換手段２
５から送られてくるＭＰＵクロックを受け取るバッファ
２５０と、バッファ２５０の出力するＭＰＵクロックを
入力としてそのまま出力する選択機能を発揮しないマル
チプレクサ回路２５１と、マルチプレクサ回路２５１の
出力するＭＰＵクロックを後段の遅延切換手段２５に転
送するバッファ２５２と、マルチプレクサ回路２５１の
出力するＭＰＵクロックを可変的に設定される遅延時間
に従って遅延して出力するプログラマブル遅延回路２５
３と、プログラマブル遅延回路２５３の出力するＭＰＵ
クロックを入力として、そのＭＰＵクロックをそのまま
対応のプロセッサ２２に出力する選択機能を発揮しない
マルチプレクサ回路２５４と、マルチプレクサ回路２５
４の出力から分岐されるＭＰＵクロックか、対応のプロ
セッサ２２の出力する同期信号のいずれか一方を選択し
て出力するマルチプレクサ回路２５５と、マルチプレク
サ回路２５５の出力するＭＰＵクロックを入力としてそ
のまま出力する遅延機能を発揮しないプログラマブル遅
延回路２５６と、後段の遅延切換手段２５から転送され
てくるＭＰＵクロックを受け取るバッファ２５７と、プ
ログラマブル遅延回路２５Ｇの出力するＭＰＵクロック
か、バッファ２５７の出力するＭＰＵクロックのいずれ
か一方を選択して出力するマルチプレクサ回路２５８と
、マルチプレクサ回路２５８の出力するＭＰＵクロック
を前段の遅延切換手段２６に転送するバッファ２５９と
から構成される。ここで、図中のＡないしＧは、第４図
中に示す記号と同一の記号である。

この図に示すように、遅延切換手段２５の配線構成及び
回路素子配置構成は、前段の遅延切換手段２５から後段
の遅延切換手段２５にＭＰＵクロックを転送する往路と
、後段の遅延切換手段２５から前段の遅延切換手段２５
にＭＰＬＪクロックを転送する復路とでシンメトリイと
なるよう構成され、このシンメトリイの配置により、伝
播時間計測手段２７は、クロック分配手段２６を往復し
てくるＭＰＵクロックの往復時間を測定してその測定値
を２で割り算することで、各プロセッサ２２までのＭＰ
Ｕクロックの伝播時間を計測することができることにな
る。

この対となるプログラマブル遅延回路２５３゜２５６の
内で、本発明にとって本来的に必要となるものは、プロ
セッサ２２にＭＰＵクロックを与えることになるプログ
ラマブル遅延回路２５３の方であり、もう一方のプログ
ラマブル遅延回路２５６は、回路素子配置のシンメトリ
イを実現するとともに、本来的に必要となるプログラマ
ブル遅延回路２５３のオフセットを補償するために備え
られることになる。なお、このオフセットの補償方法に
ついては、後述する詳細な実施例で説明することにする
。そして、この対となるマルチプレクサ回路２５１．２
５８の内で、本発明にとって本来的に必要となるものは
、自分自身の遅延切換手段２５を後段の遅延切換手段２
５への中継機能としてセットするのか、それとも計測対
象のプロセッサ２２を扱うものとしてセントするのかを
設定するマルチプレクサ回路２５８の方であり、もう一
方のマルチプレクサ回路２５１は、回路素子配置のシン
メトリイを実現するために備えられることになる。

そして、この対となるマルチプレクサ回路２５４．２５
５の内のマルチプレクサ回路２５５は、プロセッサ２２
の出力する同期信号（図中のＢ）を用いて処理を実行す
る装置構成を採る場合に必要となるものであり、もう一
方のマルチプレクサ回路２５４は、このマルチプレクサ
回路２５５を備えるときに回路素子配置のシンメトリイ
を実現するために備えられるものであって、そのような
装置構成を採らない場合には、プログラマブル遅延回路
２５３の出力がそのままプログラマブル遅延回路２５６
に入力される構成が採られることになる。

本発明の分散型データ処理装置２１を構成する伝播時間
計測手段２７は、第８図に示すように、ＭＰＵクロック
発生手段２３から送られてくるＭＰＵクロックを受け取
るバッファ２７０と、バッファ２７０の出力するＭＰＵ
クロックを最前段の遅延切換手段２５に転送するバッフ
ァ２７１と、バッファ２７０の出力するＭＰＵクロック
を可変的に設定される遅延時間に従って遅延して出力す
るプログラマブル遅延回路２７２と、最前段の遅延切換
手段２５から転送されてくるＭＰＵクロックを受け取る
バッファ２７３と、プログラマブル遅延回路２７２の出
力信号をクロック端子の入力として、バッファ２７３の
出力するＭＰＵクロックをラッチするＤ型フリップフロ
ンブ回路２７４と、プログラマブル遅延回路２７２及び
プログラマブル遅延回路２５３．２５６に遅延時間を設
定するよう処理するとともに、Ｄ型フリップフロップ回
路２７４のＱｉ子のレベル状態を検出することで、転送
したＭＰＵクロックの戻ってくるタイミングを検出する
よう処理する制御回路２７５とから構成される。ここで
、図中のＨ及びＧは、第４図中に示す記号と同一である
。

この制御回路２７５は、伝播時間計測手段２７が各プロ
セッサ２２までのＭＰＵクロックの伝播時間を計測する
モードとして動作するときには、図示しないマスタクロ
ック発生源を制御することで、ＭＰＵクロ・７り発生手
段２３に対して単一パルスのマスタクロックを供給する
よう制御する。

この制御処理に従い、非同期要求調停手段２４が第６図
で説明したｒＳ２状態」にあることで、伝播時間計測手
段２７に対して分周されないその単一パルスのマスタク
ロック（ＭＰＬＩクロック）が入力されてくることにな
る。

伝播時間計測手段２７の備えるプログラマブル遅延回路
２７２と、遅延切換手段２５の備えるプログラマブル遅
延回路２５３，２５６は、どのような回路構成を採るも
のであってもよいが、例えば、第９図に示すように、入
力されてくるＭＰＵクロックをトリガにしてランプ電圧
を発生するランプ発生器と、伝播時間計測手段２７の制
御回路２７５より設定されるディジタル信号をアナログ
電圧に変換するＤ／Ａコンバータと、ランプ発生器の出
力電圧とＤ／Ａコンバータの出力電圧とを比較するコン
パＬ−夕とから構成されて、制御回路２７５より設定さ
れるディジタル信号に従って入力されてくるＭＰＵクロ
ックを遅延していく構成を採るものを用いることが可能
である。

次に、このように構成される本発明の分散型データ処理
装置２１が、ホス）ＣＰＵ２０からの非同期要求信号を
同時に受け付けていくために実行する処理手順について
説明する。この処理手順は、第１段階として実行される
遅延切換手段２５のプログラマブル遅延回路２５３に対
しての設定処理のための処理手順と、その設定処理を前
提にして、第２段階として実行される通常のデータ処理
時における処理手順とから構成されることになる。最初
に、遅延切換手段２５のプログラマブル遅延回路２５３
に対しての設定処理のための処理手順について説明し、
次に、分散型データ処理装置２１が実行する通常のデー
タ処理時の処理手順について説明する。

伝播時間計測手段２７の制御回路２７５は、先ず最初に
、後述する詳細な実施例で説明する方法により求められ
るオフセット補償のディジタル信号値を各遅延切換手段
２５のプログラマブル遅延回＠２５３，２５εに設定す
る。この設定処理により、対となるプログラマブル遅延
回路２５３２５６の遅延特性のバラツキが補償されるこ
とになる０次に、制御回路２７５は、遅延切換手段２５
のマルチプレクサ回路２５５を制御することで、すべて
のマルチプレクサ回路２５５がマルチプレクサ回路２５
４からのＭＰＵクロックを出力することになるよう制御
する。

このようにして、計測処理のための準備が完了すると、
制御回路２７５は、測定対象とするプロセッサ２２を１
つ選択して、その選択したプロセッサ２２に対応付けら
れる遅延切換手段２５のマクチプレクサ回路２５８が、
プログラマブル遅延回路２５６からのＭＰＵクロックを
出力することになるよう制御するとともに、その選択し
た遅延切換手段２５より伝播時間計測手段２７側に位置
するすべての遅延切換手段２５のマクチプレクサ回路２
５８が、バッファ２５７からのＭＰＵクロックを出力す
ることになるよう制御することで、後段の遅延切換手段
２５から転送されてくるＭＰＵクロックを出力すること
になるよう制御する。

次に、制御回路２７５は、伝播時間計測手段２７のプロ
グラマブル遅延回路２７２に対して、例えば、短い遅延
時間を設定する比較的小さなディジタル信号値を設定す
る。

続いて、制御回路２７５は、図示しないマスタフ・ロッ
ク発生源に対して単一パルスのマスタクロックの発生を
指示し、この指示に従って、上述したように、ＭＰＵク
ロック発生手段２３から単一パルスのＭＰＵクロックが
伝播時間計測手段２７に入力されてくることになる。こ
の入力されてくる単一パルスのＭＰＵクロックは、バッ
ファ２７０で分岐して、その一方は、バッファ２７１を
介して最前段の遅延切換手段２５に入力され、接続され
る遅延切換手段２５を介して処理対象のプロセンサ２２
に対応付けられる遅延切換手段２５まで転送されていく
とともに、その遅延切換手段２５を折り返し点にして、
接続される遅延切換手段２５を介して最前段の遅延切換
手段２５まで転送されてくることで、バッファ２７３を
介してＤ型フリップフロップ回路２７４のＤ端子に入力
される。そして、分岐したもう一方の単一パルスのＭＰ
Ｕクロックは、プログラマブル遅延回路２７２で遅延さ
れて、Ｄ型フリップフロップ回路２７４のクロック端子
に入力されることになる。

制御回路２７５は、このクロック端子の入力によりラッ
チされるＤ型フリップフロップ回路２７４のＱ端子のラ
ッチレベルをチエツクすることで、プログラマブル遅延
回路２７２に設定したディジタル信号値でもって、Ｑ端
子のラッチレベルがＨＩレベルにセットされることにな
るのか否かを判断する。すなわち、プログラマブル遅延
回路２７２に設定したディジタル信号値により規定され
る遅延時間が、クロック分配手段２６を往復してくるＭ
ＰＵクロックの往復時間と一致する場合には、Ｄ型フリ
ンプフロップ回路２７４は戻されくるＨＩレレベのＭＰ
ＬＩクロンクをランチすることになるので、制御回路２
７５は、このこのＱ端子のラッチレベルがＨｌレベルに
なるのか否かをチエツクするのである。

このチエツク処理に従い、ＬＯレベルを検出するときに
は、制御回路２７５は、最初に設定したプログラマブル
遅延回路２７２の遅延時間を少し長く設定し直すととも
に、図示しないマスククロック発生源に対して単一パル
スのマスククロックの発生指示を繰り返していくことで
、Ｄ型フリップフロップ回路２７４のＱ端子のランチレ
ベルがＨｌレベルに転することになるプログラマブル遅
延回路２７２の遅延時間を決定していく、そして、制御
回路２７５は、遅延切換手段２５を順次選択して、その
選択した遅延切換手段２５に対してこの処理を実行して
いくことで、すべての遅延切換手段２５に対してのＭＰ
Ｕクロックの往復時間の検出処理を実行する。

このようにして、すべてのＭＰＵクロックの往復時間の
検出処理を完了すると、制御回路２７５は、検出された
ＭＰＵクロックの往復時間を２で割り算することで、各
プロセンサ２２までのＭＰＵクロックの伝播時間を計算
する。そして、最も長い時間を要する伝播時間を基準に
して、他の伝播時間とこの最長の伝播時間との差分値を
算出して、その差分値に対応するディジタル信号値を対
応の遅延切換手段２５のプログラマブル遅延回路２５３
ｔこ設定していくことで、すべてのプロセンサ２２に対
して同時にＭＰＵクロックが与えられることになるよう
設定処理を実行する。

すなわち、第１０図に示すように、通常の配線処理に従
えば、伝播時間計測手段２７から最も遠い位置に配設さ
れるプロセッサ２２（図中のｎ）までのＭＰＵクロ・７
りの伝播時間が最も長くなるので、この伝播時間との差
分時間（図中の破線部分）に相当するディジタル信号値
を各遅延切換手段２５のプログラマブル遅延回路２５３
に設定していくことで、伝播時間計測手段２７のバッフ
ァ２７１を出てい＜ＭＰＵクロックがすべてのプロセッ
サ２２に同時に与えられることになるよう設定処理を実
行するのである。なお、このとき基準とする伝播時間は
、最も長い時間を要する伝播時間に限られることなく、
これよりも長いものを用いることも可能である。

この設定処理により、すべてのプロセッサ２２に対して
同時にＭＰＵクロックが与えられる構成が実現される訳
であるが、この同時に与えるＭＰＵクロックに応答して
出力されるプロセンサ２２からの同期信号の同時送出を
実現して、その同時送出の同期信号に従ってデータ処理
を進行させていくようなデータ処理機能の実装が望まれ
ることがある。このような要求があるときには、プログ
ラマブル遅延回路２５３の設定処理の後に、遅延切換手
段２５のマルチプレクサ回路２５５をプロセッサ２２側
に切り換えて、上述した伝播時間計測手段２７の計測機
能に従って、各プロセッサ２２から出力される同期信号
の送出時間のバラツキを検出するとともに、各遅延切換
手段２５のプログラマブル遅延回路２５３に対して、こ
のバラツキを吸収できる遅延時間を上乗せしていくとい
う次の設定処理を実行していくことになる。

このようにして、各遅延切換手段２５のプログラマブル
遅延回路２５３の遅延時間の設定処理が完了すると、分
散型データ処理装置２１は、ホス）ＣＰＵ２０からの非
同期要求信号を同時に受け付けていくことで、通常のデ
ータ処理の実行に入れることになる。次に、分散型デー
タ処理装置２１がこの通常のデータ処理時に実行するこ
とになる処理手順について説明する。

ボス）ＣＰＵ２０から非同期要求信号を受け取ると、分
散型データ処理装置２１の非同期要求調停手段２４は、
第６図で説明したように、ｒｓ１状態」に遷移して、Ｍ
ＰＵクロック発生手段２３に対してＬＯレベルのＵ／　
　Ｄ信号を発行していくことでＭＰＵクロックの減速を
指示し、この減速指示を受け取ると、ＭＰＵクロック発
生手段２３の分周器２３２は、第５図で説明したように
、マスタクロックを順次分周していくことで予め規定さ
れる最も低い発信周波数のＭＰＵクロックを発生してい
くよう動作するとともに、分周比カウンタ２３１は、こ
の最も低い発信周波数のＭＰＵクロックの発生状態にな
ると、非同期要求調停手段２４に対してＨｌレベルのコ
ンプリート信号を出力するよう処理する。

非同期要求調停手段２４は、このＨｌレベルのコンプリ
ート信号を受け取ると、ホストＣＰＵ２０から受け取っ
た非同期要求信号をプロセッサ２２に対して発行する。

このようにして発行される非同期要求信号は、非同期要
求調停手段２４とプロセッサ２２との間が等長配線され
ていないことで、各プロセッサ２２に対して同時に通知
されることにはならないが、ＭＰＬＩクロック発生手段
２３の発生しているＭＰＵクロックの発信周波数が低く
なっていることで、各プロセンサ２２に到達する非同期
要求信号のタイミングのズレはＭＰＵクロックの１周期
分に十分大ることになり、これにより、すべてのプロセ
ッサ２２は、送られてくる非同期要求信号を同一のＭＰ
Ｕクロックの立ち上がり（立ち下がり）でもって同時に
読み込む処理を行う。そして、非同期要求調停手段２４
は、この読込処理に応答して出力されるプロセッサ２２
からの非同期要求信号の受信通知を受け取ると、ＭＰＵ
クロック発生手段２３に対してＨｌレベルのＵ／　　Ｄ
信号を発行していくことで、ＭＰＵクロックを本来の高
い発信周波数のものに再設定していくことで非同期要求
信号の同時受付処理を終了する。

このようにして、第４図に示す本発明の実施例では、分
散型データ処理装置２１を構成するすべてのプロセッサ
２２が、ホストＣＰＵ２０からの非同期要求信号の同時
に受け付けていく処理を実行していくのである。第１１
図に、この分散型データ処理装置２１の実行する非同期
要求信号の同時受付処理のタイムチャートを図示する。

ここで、第１１図（ａ）は、ホストＣＰＵ２０から割込
要求という非同期要求信号を受け取ったときに実行する
処理のタイムチャートであり、第１１図（ｂ）は、ホス
トＣＰＵ２０からホールド要求という非同期要求信号を
受け取ったときに実行する処理のタイムチャートである
。

以上に説明した第４図の実施例では、第１図で説明した
第１の発明の実施例を開示したが、この実施例で開示し
たクロック分配手段２６の構成をそのまま非同期要求信
号線側に適用すれば、第２図で説明した第２の発明の実
施例となることになり、また、この実施例で開示したク
ロック分配手段２６の構成をそのまま非同期要求信号線
側にも備えるようにすれば、第３図で説明した第３の発
明の実施例となることになる。但し、第３の発明の実施
例では、ＭＰＵクロック及び非同期要求信号が同時にす
べてのプロセッサ２２に与えられることになるので、Ｍ
ＰＵクロックの発信周波数を低くしていく構成を採る必
要はなく、従ってＭＰＵクロック発生手段２３のような
構成を備える必要はない。

次に、詳細な実施例に従って本発明の詳細な説明する。

第１２図に、第４図で説明した遅延切換手段２５の詳細
な実施例を示す、この第１２図の実施例は、４台の遅延
切換手段２５を１つのプリント板上に実装した実施例を
開示しており、第４図、第７図及び第８図で説明したも
のと同しものについては同一の記号で示しである。但し
、マルチプレクサ回路２５４については選択機能を発揮
するもので開示しである。

３（１０は４個のプログラマブル遅延回路２５３を選択
するために備えられるマルチプレクサ回路、３０１はプ
ログラマブル遅延回路２５３．２５６のオフセット補償
値を決定するために備えられるＤ型フリップフロップ回
路、３０２は伝播時間の計測処理か、プログラマブル遅
延回路２５３，２５６のオフセット補償値の計測処理か
を選択するために備えられるマルチプレクサ回路、３０
３はプロセッサ２２に規定のデユーティ比の非同期要求
信号を与えるために備えられるパルス幅調整回路、３０
４は後段の遅延切換手段２５に転送されてい＜ＭＰＵク
ロックの波形整形のために備えられるプログラマブル遅
延回路、３０５は前段の遅延切換手段２５に転送されて
い＜ＭＰＵクロ、／りの波形整形のために備えられるプ
ログラマブル遅延回路、３０６はプログラマブル遅延回
路３０４゜３０５のオフセント補償値を決定するために
備えられるＤ型フリップフロップ回路、３０７はプログ
ラマブル遅延回路３０４，３０５のオフセット補償値の
計測処理か、バスルートとしての転送処理かを選択する
ために備えられるマルチプレクサ回路、３０８はマルチ
プレクサ回路３（１０とのシンメトリイを保つために備
えられる選択機能を発揮しないマルチプレクサ回路、３
０９はマルチプレクサ回路３０２とのシンメトリイを保
つために備えられる選択機能を発揮しないマルチプレク
サ回路である。

ここで、伝播時間計測手段２７の備える制御回路２７５
は、各プログラマブル遅延回路のリセット処理やディジ
タル信号値の設定処理を実行するとともに、各り型フリ
ンブフロップ回路のリセット処理やランチレベルの検出
処理を実行し、更に、各マルチプレクサ回路の選択モー
ドの制御処理を実行することになる。また、ＭＰＬＩク
ロンクの波形整形のためにプログラマブル遅延回路３０
４゜３０５を用いたのは、２つのプログラマブル遅延回
路３０４，３０５のオフセント特性を同一のものに調整
できるようにして、伝播時間の計測精度の劣化を防ぐた
めである。

この第１２図の遅延切換手段２５は、第１３図ニ示すよ
うに、図中の（ａ）において、前段の遅延切換手段２５
からのＭＰＵクロックを受け取り、ら）において、前段
の遅延切換手段２５にＭＰＵクロックを渡し、（Ｃ）に
おいて、後段の遅延切換手段２５にＭＰＵクロックを渡
し、（切において、後段の遅延切換手段２５からのＭＰ
Ｕクロックを受け取るよう処理することになる。

第１４図（ａ）に、プログラマブル遅延回路２５３のオ
フセット補償値を決定するときに使用する回路ルート、
第１４図（ｂ）に、波形整形のために備えられるプログ
ラマブル遅延回路３０４゜３０５のオフセット補償値を
決定するときに使用する回路ルート、第１４図（Ｃ）に
、プロセンサ２２までの伝播時間を計測するときに使用
する回路ルートを図示するとともに、第１５図に、通常
のデータ処理実行時に使用する回路ルートを図示する。

ここで、第１４図（Ｃ）に示す回路ルートの内、■の回
路ルートは、計測対象となるプロセッサ２２に対応付け
られる遅延切換手段２５であるときに選択される回路ル
ート（４ルートある内の１ルートを示しである）であり
、■の回路ルートは、計測対象となるプロセッサ２２に
対応付けられる遅延切換手段２５より前段に位置する遅
延切換手段２５であるときに選択される回路ルートを示
している。

第１６図に、第４図で説明した伝播時間計測手段手段２
７の詳細な実施例を示す。図中、第８図で説明したもの
と同しものについては同一の記号で示しである。

この第１６図の実施例では、第１３図に示すように、第
１６図に示す実施例の伝播時間計測手段２７の各々が、
横方向に並べられた自らの管理する遅延切換手段２５に
接続されるプロセッサ２２までのＭＰＵクロックの伝播
時間を計測対象とするとともに、縦方向に並べられた他
の伝播時間計測手段２７までのＭＰＵり０．７りの伝播
時間を計測対象とする構成を採っている。すなわち、図
中の（ｆ）において、自らの管理する最前段の遅延切換
手段２５にＭＰＵクロックを渡し、図中の（ｇ）におい
て、自らの管理する最前段の遅延切換手段２５からのＭ
ＰＵクロックを受け取る構成を採ることで、各々の伝播
時間計測手段２７が、横方向に並べられた自らの管理す
る遅延切換手段２５に接続されるプロセッサ２２までの
伝播時間を計測するとともに、図中の的において、下の
伝播時間計測手段２７にＭＰＵクロックを渡し、図中の
（ｉ）において、下の伝播時間計測手段２７からのＭＰ
Ｕクロックを受け取り、図中の（ｅ）において、上の伝
播時間計測手段２７からのＭＰＵクロックを受け取り、
図中のＵ）において、上の伝播時間計測手段２７にＭＰ
Ｕクロックを渡すことで、最上段に位置する伝播時間計
測手段２７が、縦方向に並べられた各伝播時間計測手段
２７までの伝播時間を計測する構成を取っている。

このように、伝播時間計測手段２７を階層的に接続する
のは、横方向の遅延切換手段２５に対応付けられるプロ
セッサ２２までのＭＰＵクロ７りの伝播時間の計測処理
を並列的に実行することで高速測定を可能にするととも
に、異なる伝播時間計測手段２７までの伝播時間の違い
を吸収して、同一のＭＰＵクロックがすべての遅延切換
手段２５のプロセッサ２２に同時通知されることになる
ようにするためである。後述するように、この伝播時間
の違いを吸収するために、各伝播時間計測手段２７は、
遅延時間を設定するためのプログラマブル遅延回路を備
えることになるや 第１６図中、４（１０はプログラマブル遅延回路２７２
のオフセットの補償のために備えられるプログラマブル
遅延回路、４０１は伝播時間の計測処理か、プログラマ
ブル遅延回路２７２．４（１０のオフセット補償値の計
測処理かを選択するために備えられるマルチプレクサ回
路、４０２はマルチプレクサ回路４０１とのシンメトリ
イを保つために備えられる選択機能を発揮しないマルチ
プレクサ回路、４０３は縦方向に接続される伝播時間計
測手段２７間の伝播時間の補償のために備えられるプロ
グラマブル遅延回路、４０４はプログラマブル遅延回路
４０３のオフセットの補償のために備えられるプログラ
マブル遅延回路、４０５はプログラマブル遅延回路４０
３．４０４のオフセット補償値を決定するために備えら
れるＤ型フリップフロップ回路、４０６はプログラマブ
ル遅延回路４０３，４０４のオフセット補償値の計測処
理か、折り返しの伝播時間計測手段２７としての転送処
理かを選択するために備えられるマルチプレクサ回路、
４０７は伝播時間の計測処理か、プログラマブル遅延回
路４０３，４０４のオフセット補償値の計測処理かを選
択等するために備えられるマルチプレクサ回路、４０８
はマルチプレクサ回路４０６とのソンメトリイを保つた
めに備えられる選択機能を発揮しないマルチプレクサ回
路、４０９はマルチプレクサ回路４０７とのンンメトリ
イを保つために備えられる選択機能を発揮しないマルチ
プレクサ回路、４１０は下に位置する伝播時間計測手段
２７に転送されてい＜ＭＰＵクロックの波形整形のため
に備えられるプログラマフル遅延回路、４１１は上に位
置する伝播時間計測手段２７に転送されてい＜ＭＰＵク
ロックの波形整形のために備えられるプログラマブル遅
延回路、４１２はプログラマブル遅延回路４１０，４１
１のオフセント補償値を決定するために備えられるＤ型
フリップフロップ回路、４１３は伝播時間の計測処理か
、プログラマブル遅延回路４１０，４１１のオフセット
補償値の計測処理かを選択等するために備えられるマル
チプレクサ回路、４１４はマルチプレクサ回路４１３と
のシンメトリイを保つために備えられる選択機能を発揮
しないマルチプレクサ回路、４１５は横方向の遅延切換
手段２５についての伝播時間の計測処理か、縦方向の伝
播時間計測手段２７についての伝播時間の計測処理かを
選択等するために備えられるマルチプレクサ回路、４１
６はＭＰＵクロック発生手段２３からのＭＰＵクロック
か、上に位置する伝播時間計測手段２７からのＭＰＵク
ロックかを選択するために備えられるマルチプレクサ回
路である。

ここで、伝播時間計測手段２７の備える制御回路２７５
は、各プログラマブル遅延回路のりセット処理やディジ
タル信号値の設定処理を実行するとともに、各り型フリ
ップフロップ回路のリセット処理やラソチレベルの検出
処理を実行し、更に、各マルチプレクサ回路の選択モー
ドの制御処理を実行することになる。

第１７図（ａ）に、プログラマブル遅延回路２７２．４
（１０のオフセット補償値を決定するときに使用する回
路ルート（図中の■）、プログラマブル遅延回路４０３
，４０４のオフセント補償値を決定するときに使用する
回路ルート（図中の■）、プログラマブル遅延回路４１
０，４１１のオフセント補償値を決定するときに使用す
る回路ルート（図中の■）を図示する。そして、第１７
図（ｂ）に、各伝播時間計測手段２７が、横方向に並べ
られる遅延切換手段２５に接続されるプロセッサ２２ま
での伝播時間を計測するときに使用する回路ルート、第
１７図（ｃ）に、最上段の伝播時間計測手段２７が、縦
方向に並べられる各伝播時間計測手段２７までの伝播時
間を計測するときの使用する回路ルート、第１７図（ｄ
）に、計測対象となっている伝播時間計測手段２７まで
のバスルートとなる伝播時間計測手段２７の使用する回
路ルート、第１７図（ｅ）に、計測対象となっている伝
播時間計測手段２７の使用する回路ルートを図示すると
ともに、第１８図に、各伝播時間計測手段２７が、通常
のデータ処理実行時に使用する回路ルートを図示する。

ここで、第１８図に示す回路ルートの内、■の回路ルー
トは、最上段の伝播時間計測手段２７が使用する回路ル
ート、■の回路ルートは、最上段以外の伝播時間計測手
段２７が使用する回路ルートである。

次に、この第１２図及び第１６図のように構成される本
発明の分散型データ処理装置２１の処理手順について説
明する。

各伝播時間計測手段２７０制御回路２７５は、先ず最初
に、マルチプレクサ回路を制御することで、伝播時間計
測手段２７上に第１７図（ａ）に示す回路ルートを作成
して、この回路ルートに従って、第４図の実施例の伝播
時間の計測処理で説明した処理手順を用いて、自らの備
える対となるプログラマブル遅延回路のオフセントの補
償処理を行う。すなわち、■の回路ルートで説明するな
らば、プログラマブル遅延回路２７２かプログラマブル
遅延回路４（１０のいずれか一方（例えば、初期値を与
えたときに長い遅延時間を持つもの）を基準として選択
して、他方のプログラマブル遅延回路２７２，４（１０
にディジタル信号値を順次増加させて設定していって、
このときのＤ型フリップフロップ回路２７４のラソチレ
ベルをチエツクしていくことで、プログラマブル遅延回
路２７２とプログラマブル遅延回路４（１０とが同一の
ＭＰＵクロックを受け取ったときに、Ｄ型フリップフロ
ップ回路２７４に同時に出力信号値を与えることになる
ディジタル信号値を検出して、その検出したディジタル
信号値をセントしていくのである。このディジタル信号
値のセット処理により、プログラマブル遅延回路２７２
とプログラマブル遅延回路４（１０とのオフセント特性
を同一のものに設定できるようになる。

次に、制御回路２７５は、マルチプレクサ回路を制御す
ることで、遅延切換手段２５上に第１４図（ａ）及び第
１４図（ｂ）に示す回路ルートを作成して、この回路ル
ートに従って、上述と同様の処理を実行することで、自
らの管理対象とする遅延切換手段２５の備える対となる
プログラマブル遅延回路のオフセットの補償処理を行う
。ここで、第１４図（ａ）の回路ルートでは、例えば、
プログラマブル遅延回路２５６を基準にして補償処理を
行うことになる。

続いて、制御回路２７５は、横方向に配設される各遅延
切換手段２５のプロセンサ２２までの伝播時間の計測処
理に入るべく、伝播時間計測手段２７上に第１７図（ｂ
）に示す回路ルートを作成するとともに、遅延切換手段
２５上に第１４図（ｃ）に示す回路ルートを作成するこ
とで、計測対象とするプロセッサ２２を往復してくるＭ
ＰＵクロックがＤ型フリノブフロンプ回路２７４に戻っ
てくるようにする。そして、第４図の実施例で詳述した
方法により、各プロセッサ２２までの伝播時間を算出す
るとともに、その算出した伝播時間の最長の伝播時間と
の差分情報により遅延時間を算出して、その算出した遅
延時間に対応するディジタル信号値を各プログラマブル
遅延回路２５３に設定していく、この設定処理により、
各伝播時間計測手段２７は、自らが管理するプロセンサ
２２に対して同時にＭＰＵクロックを供給できるように
なる。

続いて、階層的に備えられるすべての伝播時間計測手段
２７の管理するプロセッサ２２に対してＭＰＵクロック
が同時に供給されるようにするために、最上段に位置す
る伝播時間計測手段２７の制御回路２７５は、自らの伝
播時間計測手段２７上に第１７図（Ｃ）に示す回路ルー
トを作成し、計測対象となっている伝播時間計測手段２
７までのバスルートとなる伝播時間計測手段２７の制御
回路２７５は、自らの伝播時間計測手段２７上に第１７
図（ｄ）に示す回路ルートを作成し、計測対象となって
いる伝播時間計測手段２７の制御回路２７５は、自らの
伝播時間計測手段２７上に第１７図（ｅ）に示す回路ル
ートを作成する。二の回路ルートの作成処理により、最
上段の伝播時間計測手段２７から送出されるＭＰＵクロ
ックは、計測対象となっている伝播時間計測手段２７を
折り返し点にして往復して、最上段に位置する伝播時間
計測手段２７の制御回路２７５のＤ型フリップフロップ
回路２７４に戻ってくるようになる。

このように回路ルートが作成されると、最上段の伝播時
間計測手段２７の制御回路２７５は、第４図の実施例で
詳述した方法により、各伝播時間計測手段２７までの伝
播時間を算出するとともに、その算出した伝播時間の最
長の伝播時間との差分情報により遅延時間を算出して、
その算出した遅延時間に対応するディジタル信号値を各
伝播時間計測手段２７のプログラマブル遅延回路４０３
に設定していく。この設定処理により、各伝播時間計測
手段２７で別々に設定されたプログラマブル遅延回路２
５３の遅延時間が補正されることになって、すべての遅
延時間計測手段２７の管理するプロセッサ２２に対して
同時にＭＰＵクロックを供給できるようになる。

このようにして遅延時間の設定処理が完了すると、各伝
播時間計測手段２７０制御回路２７５は、遅延切換手段
２５上に第１５図に示す回路ルートを作成するとともに
、自らの伝播時間計測手段２７上に第１８図に示す回路
ルートを作成して、プロセ・ンサ２２に対してのＭＰＵ
クロックの同時受付処理の実行に入ることになる。

このＭＰＵクロックの同時受付処理の実現の設定処理に
続く本発明の処理については、第４図に示した実施例と
全く同様の処理となる。すなわち、ホス）ＣＰＵ２０か
らの非同期要求信号を受け付けると、非同期要求調停手
段２４がＭＰＵクロックの減速指示を発行し、この指示
に従ってＭＰＵクロック発生手段２３は、ＭＰＵクロッ
クの発信周波数を下げて、非同期要求調停手段２４にコ
ンプリート信号を通知する。この通知を受けて、非同期
要求調停手段２４は、プロセッサ２２に対して非同期要
求信号を発行していくことで、プロセッサ２２がホスト
ＣＰじ２０からの非同期要求信号を同時に受け付けられ
ることになるよう処理していくのである。

図示実施例について説明したが、本発明はこれに限定さ
れるものではない。例えば、プログラマブル遅延回路は
、第９図に例示した構成に限られるものでなく、遅延時
間の設定を可変にできるものであるならば如何なる構成
のものも用いることが可能である。また、伝播時間の計
測方法についても、別の計測方法を用いるものであって
もよいのである。

〔発明の効果〕

以上説明したように、本発明によれば、複数の処理エレ
メントにより構成されて、同一のクロック信号源から与
えられるクロック信号二二従い、ホスト機器からの非同
期要求信号を同時に受け付けてデータ処理を実行する分
散型データ処理装置において、従来技術よりも少ない等
長配線量によって非同期要求信号の同時読込処理を実現
できるようになるとともに、全（等長配線を行わずに非
同期要求信号の同時読込処理を実現できるようになる。

そして、この同時読込処理を高精度で実現できるように
なることから、クロンク信号の発信周波数を高く設定で
きるので、高速のデータ処理を実現できるようになるの
である。

【図面の簡単な説明】

第１図は本発明の第１の発明の原理構成図、第２図は本
発明の第２の発明の原理構成図、第３図は本発明の第３
の発明の原理構成図、第４図は本発明の一実施例、 第５図はＭＰＵクロック発生手段の一構成例の説明図、 第６図は非同期要求調停手段の実行する機能の説明図、 第７図は遅延切換手段の一構成例、 第１０図は遅延時間の設定処理の説明図、第１１図は非
同期要求信号の受付時に実行する処理のタイムチャート
、 第１２図は本発明の遅延切換手段の詳細な一実施例、 第１３図は本発明の詳細な実施例の接続関係の説明図、 第１４図及び第１５図は第１２図の実施例の回路ルート
の説明図、 第１６図は本発明の伝播時間計測手段の詳細な四回であ
る。 図中、１はホスト機器、２は分散型データ処理装置、３
は処理エレメント、４はクロック発注手段、５は非同期
要求受付手段、６はプログラマフル遅延手段、７は遅延
時間決定手段、８は周波数変更手段、９は選択手段、１
０はプログラマブル遅延手段、１１は選択手段、１２は
初期値決定手段、１４は遅延特性決定手段、２０はホス
）ＣＰＵ、２１は分散型データ処理装置、２２はプロセ
ッサ、２３はＭＰＵクロック発注手段、２４は非同期要
求調停手段、２５は遅延切換手段、２６はクロック分配
手段、 ２７は伝播時間計測手段であ る。

Claims (11)

【特許請求の範囲】
1. （１）複数の処理エレメントにより構成されて、同一の
   クロック信号源から与えられるクロック信号に従い、ホ
   スト機器からの非同期要求信号を同時に受け付けてデー
   タ処理を実行する分散型データ処理装置において、 処理エレメントに供給されるクロック信号線を、シンメ
   トリイ形式に従う往復路を持つもので構成するとともに
   、 各処理エレメント対応で備えられて、各処理エレメント
   に与えられるクロック信号を設定可変な遅延時間に従っ
   て遅延するプログラマブル遅延手段（６ａ）と、 クロック信号線を往復するクロック信号に従って各処理
   エレメントまでのクロック信号の伝播時間を計測して、
   該計測値に従ってすべての処理エレメントに対して同時
   にクロック信号を与えることになる遅延時間を決定する
   遅延時間決定手段（７ａ）とを備え、 上記プログラマブル遅延手段（６ａ）は、上記遅延時間
   決定手段（７ａ）により決定される対応の遅延時間を設
   定するよう構成することを、 特徴とする分散型データ処理装置。
2. （２）請求項（１）記載の分散型データ処理装置におい
   て、 往路のクロック信号線は共通線でもって構成され、かつ
   、各処理エレメントが該クロック信号線からの分岐線に
   従ってクロック信号を取り込むよう構成されるとともに
   、 各処理エレメント対応で備えられて、プログラマブル遅
   延手段（６ａ）の出力する遅延出力信号線か後段の処理
   エレメントから戻される復路のクロック信号線のいずれ
   か一方を選択して、前段の処理エレメントに復路のクロ
   ック信号線として出力する選択手段（９ａ）を備え、 遅延時間決定手段（７ａ）は、上記選択手段（９ａ）を
   制御することでクロック信号の伝播時間の計測対象とな
   る処理エレメントを選択するよう構成することを、 特徴とする分散型データ処理装置。
3. （３）複数の処理エレメントにより構成されて、同一の
   クロック信号源から与えられるクロック信号に従い、ホ
   スト機器からの非同期要求信号を同時に受け付けてデー
   タ処理を実行する分散型データ処理装置において、 処理エレメントに供給される非同期要求信号線を、シン
   メトリイ形式に従う往復路を持つもので構成するととも
   に、 各処理エレメント対応で備えられて、各処理エレメント
   に与えられる非同期要求信号を設定可変な遅延時間に従
   って遅延するプログラマブル遅延手段（６ｂ）と、 非同期要求信号線を往復する非同期要求信号に従って各
   処理エレメントまでの非同期要求信号の伝播時間を計測
   して、該計測値に従ってすべての処理エレメントに対し
   て同時に非同期要求信号を与えることになる遅延時間を
   決定する遅延時間決定手段（７ｂ）とを備え、 上記プログラマブル遅延手段（６ｂ）は、上記遅延時間
   決定手段（７ｂ）により決定される対応の遅延時間を設
   定するよう構成することを、 特徴とする分散型データ処理装置。
4. （４）請求項（３）記載の分散型データ処理装置におい
   て、 往路の非同期要求信号線は共通線でもって構成され、か
   つ、各処理エレメントが該非同期要求信号線からの分岐
   線に従って非同期要求信号を取り込むよう構成されると
   ともに、 各処理エレメント対応で備えられて、プログラマブル遅
   延手段（６ｂ）の出力する遅延出力信号線か後段の処理
   エレメントから戻される復路の非同期要求信号線のいず
   れか一方を選択して、前段の処理エレメントに復路の非
   同期要求信号線として出力する選択手段（９ｂ）を備え
   、 遅延時間決定手段（７ｂ）は、上記選択手段（９ｂ）を
   制御することで非同期要求信号の伝播時間の計測対象と
   なる処理エレメントを選択するよう構成することを、 特徴とする分散型データ処理装置。
5. （５）複数の処理エレメントにより構成されて、同一の
   クロック信号源から与えられるクロック信号に従い、ホ
   スト機器からの非同期要求信号を同時に受け付けてデー
   タ処理を実行する分散型データ処理装置において、 処理エレメントに供給されるクロック信号線及び非同期
   要求信号線を、シンメトリイ形式に従う往復路を持つも
   ので構成するとともに、 各処理エレメント対応で備えられて、各処理エレメント
   に与えられるクロック信号を設定可変な遅延時間に従っ
   て遅延する第１のプログラマブル遅延手段（６ａ’）と
   、 各処理エレメント対応で備えられて、各処理エレメント
   に与えられる非同期要求信号を設定可変な遅延時間に従
   って遅延する第２のプログラマブル遅延手段（６ｂ’）
   と、 クロック信号線を往復するクロック信号に従って各処理
   エレメントまでのクロック信号の伝播時間を計測して、
   該計測値に従ってすべての処理エレメントに対して同時
   にクロック信号を与えることになる遅延時間を決定する
   第１の遅延時間決定手段（７ａ’）と、 非同期要求信号線を往復する非同期要求信号に従って各
   処理エレメントまでの非同期要求信号の伝播時間を計測
   して、該計測値に従ってすべての処理エレメントに対し
   て同時に非同期要求信号を与えることになる遅延時間を
   決定する第２の遅延時間決定手段（７ｂ’）とを備え、 上記第１のプログラマブル遅延手段（６ａ’）は、上記
   第１の遅延時間決定手段（７ａ’）により決定される対
   応の遅延時間を設定し、上記第２のプログラマブル遅延
   手段（６ｂ’）は、上記第２の遅延時間決定手段（７ｂ
   ’）により決定される対応の遅延時間を設定するよう構
   成することを、 特徴とする分散型データ処理装置。
6. （６）請求項（５）記載の分散型データ処理装置におい
   往路のクロック信号線は共通線でもって構成され、かつ
   、各処理エレメントが該クロック信号線からの分岐線に
   従ってクロック信号を取り込むよう構成されるとともに
   、 各処理エレメント対応で備えられて、第１のプログラマ
   ブル遅延手段（６ａ’）の出力する遅延出力信号線か後
   段の処理エレメントから戻される復路のクロック信号線
   のいずれか一方を選択して、前段の処理エレメントに復
   路のクロック信号線として出力する選択手段（９ａ）を
   備え、 第１の遅延時間決定手段（７ａ’）は、上記選択手段（
   ９ａ）を制御することでクロック信号の伝播時間の計測
   対象となる処理エレメントを選択するよう構成すること
   を、 特徴とする分散型データ処理装置。
7. （７）請求項（５）記載の分散型データ処理装置におい
   て、 往路の非同期要求信号線は共通線でもって構成され、か
   つ、各処理エレメントが該非同期要求信号線からの分岐
   線に従って非同期要求信号を取り込むよう構成されると
   ともに、 各処理エレメント対応で備えられて、第２のプログラマ
   ブル遅延手段（６ｂ’）の出力する遅延出力信号線か後
   段の処理エレメントから戻される復路の非同期要求信号
   線のいずれか一方を選択して、前段の処理エレメントに
   復路の非同期要求信号線として出力する選択手段（９ｂ
   ）を備え、 第２の遅延時間決定手段（７ｂ’）は、上記選択手段（
   ９ｂ）を制御することで非同期要求信号の伝播時間の計
   測対象となる処理エレメントを選択するよう構成するこ
   とを、 特徴とする分散型データ処理装置。
8. （８）請求項（１）ないし（４）に記載のいずれかの分
   散型データ処理装置において、 ホスト機器から与えられる非同期要求信号を受け付ける
   非同期要求受付手段（５）と、 該非同期要求受付手段（５）が非同期要求信号を受け付
   けるときに、クロック信号の発信周波数を下げる周波数
   変更手段（８）とを備え、 上記非同期要求受付手段（５）は、上記周波数変更手段
   （８）が規定の周波数までクロック信号の発信周波数を
   下げたときに、各処理エレメントに対して受け付けた非
   同期要求信号を送出するとともに、各処理エレメントが
   該非同期要求信号を受け付けたときに、上記周波数変更
   手段（８）に対してクロック信号の発信周波数を元の周
   波数に上げるよう指示することを、 特徴とする分散型データ処理装置。
9. （９）請求項（１）ないし（８）に記載のいずれかの分
   散型データ処理装置において、 往路の信号線に備えられるプログラマブル遅延手段（６
   ）と同一のプログラマブル遅延手段（１０）を、復路の
   信号線に対となる形式でもって備えるとともに、復路の
   信号線に備えられる選択手段（９）を備える場合には、
   該選択手段（９）と同一のものであって選択機能を発揮
   しない選択手段（１１）を、往路の信号線に対となる形
   式でもって備えるよう構成することを、 特徴とする分散型データ処理装置。
10. （１０）請求項（９）記載の分散型データ処理装置にお
    いて、 往復路の信号線に備えられる対をなすプログラマブル遅
    延手段（６、１０）の遅延特性のバラツキを計測して、
    該計測値に従って該プログラマブル遅延手段（６、１０
    ）の各々に対して同一の遅延特性を与えることになる初
    期値データを決定する初期値決定手段（１２）を備え、 上記プログラマブル遅延手段（６、１０）は、上記初期
    値決定手段（１２）により決定される初期値データを用
    いて遅延時間を設定するよう構成することを、特徴とす
    る分散型データ処理装置。
11. （１１）請求項（１）ないし（１０）に記載のいずれか
    の分散型データ処理装置において、 往復路の信号線に対して対となる形式で備えられて、往
    復路の信号線の信号の波形整形を処理するとともに、該
    信号を設定可変な遅延時間に従って遅延する機能を有す
    る１つ又は複数組の波形整形手段（１３）と、 対をなす上記波形整形手段（１３）の遅延特性のバラツ
    キを計測して、該計測値に従って該波形整形手段（１３
    ）の各々に対して同一の遅延特性を与えることになる初
    期値データを決定する遅延特性決定手段（１４）とを備
    え、 上記波形整形手段（１３）は、上記遅延特性決定手段（
    １４）により決定される初期値データを設定するよう構
    成することを、 特徴とする分散型データ処理装置。