DE69131822T2 - Paralleles Datenverarbeitungssystem und -verfahren mit Signalverschiebungskompensation - Google Patents

Paralleles Datenverarbeitungssystem und -verfahren mit Signalverschiebungskompensation

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DE69131822T2
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Description

  • Die vorliegende Erfindung bezieht sich auf ein Gerät und ein Verfahren zum Zuführen eines Signals, das durch Datenverarbeitungseinheiten gleichzeitig empfangen werden soll, gemäß den Oberbegriffen der Ansprüche 1 und 13.
  • Die Verarbeitungseinheiten werden parallel betrieben, und ihr Betrieb wird typischerweise auf ein Empfangen eines gemeinsamen asynchronen Anforderungssignals hin gestartet. Die vorliegende Erfindung kann typischerweise für ein Paralleldatenverarbeitungsgerät vom Einzelanweisungsstrom- Mehrfach-Datenstrom-(SIMD)-Typ verwendet werden.
    • (2) Beschreibung der verwandten Technik
  • In den obigen Paralleldatenverarbeitungsgeräten kann das obige asynchrone Anforderungssignal ein Unterbrechungssignal sein, das von einem Hostprozessor an die Prozessoren im Paralleldatenverarbeitungsgerät abgegeben wird, und das obige asynchrone Anforderungssignal muß zur gleichen Zeit empfangen (verriegelt) werden, um einen synchronen parallelen Betrieb aller Prozessoren sicherzustellen. Die Längen von Signalleitungen für sowohl das asynchrone Anforderungssignal als auch das Taktsignal von deren Ausgabepunkt zu der Mehrzahl von Prozessoren sind so ausgelegt, daß sie gleich sind (Verdrahtung mit gleichen Längen), so daß das asynchrone Anforderungssignal in jedem der Mehrzahl von Prozessoren gleichzeitig empfangen wird.
  • Die obige Verdrahtung mit gleichen Längen erlegt jedoch dem Konstrukteur des Paralleldatenverarbeitungsgeräts eine sehr strenge Konstruktionsanforderung auf. Durch die Verdrahtung mit gleichen Längen kann ferner keine hohe Genauigkeit der Zeitsteuerung der Operationen der Mehrzahl von Prozessoren erreicht werden, und deshalb kann die Frequenz des Taktsignals in einem Paralleldatenverarbeitungsgerät nicht erhöht werden, das dafür ausgelegt ist, die Verdrahtung mit gleichen Längen zu verwenden.
  • USP 4 868 522 offenbart eine Verzögerungsschaltung zum Einstellen der Ausbreitungsverzögerung von durch eine Taktquelle erzeugten Taktsignalen, die auf verschiedene empfangende Vorrichtungen verteilt werden, so daß die empfangenden Vorrichtungen gleichzeitig getaktet werden, wie in ihrer "ZUSAMMENFASSUNG" und "ZUSAMMENFASSUNG DER ERFINDUNG" beschrieben ist. Fig. 2 offenbart die Konfigurationen der Si gnalzuführungspfade und Signalrückleitungspfade von der Signalverteilungsvorrichtung (SDD) zu den mehreren empfangenden Vorrichtungen. USP 4 868 522 setzt voraus, daß die Ausbreitungsverzögerungen in jedem Paar des Signalzuführungspfades und des Signalrückleitungspfades die gleichen sind, und offenbart keine Maßnahme, um die Ausbreitungsverzögerungen in dem Signalzuführungspfad und dem Signalrückleitungspfad gleich zu machen.
  • Wenn der Signalzuführungspfad und der Signalrückleitungspfad in jedem Paar voneinander getrennt angeordnet sind, werden im allgemeinen die Ausbreitungsverzögerungen in dem Signalzuführungspfad und dem Signalrückleitungspfad aufgrund der Differenz in der verteilten Kapazität und Induktivität um den Signalzuführungspfad und den Signalrückleitungspfad verschieden sein. Wenn es keine Maßnahme zum Ausgleichen der Ausbreitungsverzögerungen in dem Signalzuführungspfad und dem Signalrückleitungspfad gibt, müssen deshalb der Signalzuführungspfad und der Signalrückleitungspfad über ihre volle Länge von der Quelle bis zum Ziel sehr nahe angeordnet sein. Falls jedoch der Signalzuführungspfad und der Signalrückleitungspfad sehr nahe angeordnet sind, werden jedoch durch diese Pfade durchgehende Signale so miteinander interferieren, daß sie den Betrieb instabil machen. Deshalb ist die Maßnahme zum Ausgleichen der Ausbreitungsverzögerungen in dem Signalzuführungspfad und in dem Signalrückleitungspfad sehr wichtig.
  • Eine Aufgabe der vorliegenden Erfindung ist, ein Gerät und ein Verfahren gemäß den Oberbegriffen der Ansprüche 1 bzw. 13 zu schaffen, wo strenge Konstruktionsanforderungen für eine Verdrahtung mit gleichen Längen reduziert oder eliminiert sind, eine hohe Genauigkeit der Zeitsteuerung der Operationen der Mehrzahl von Prozessoren erhalten und ein Taktsignal mit hoher Frequenz verwendet werden kann.
  • Diese Aufgabe wird durch die Merkmale der unabhängigen Ansprüche 1 und 13 gelöst.
  • Weitere Merkmale und Vorteile der vorliegenden Erfindung können in Verbindung mit den Zeichnungen und der folgenden Beschreibung aus den Unteransprüchen entnommen werden.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen ist/sind:
  • Fig. 1 ein Blockdiagramm, das eine Konstruktion der ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 2 ein Diagramm, das eine Beispieloperation zum Bestimmen zusätzlicher Verzögerungszeiten zeigt, die in den programmierbaren Verzögerungsschaltungen 25&sub3; in der Verzögerung-&-Schalter-Schaltung 25r (r = 1 bis n) eingestellt werden sollen;
  • Fig. 3 ein Blockdiagramm, das eine Konstruktion der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 4 ein Blockdiagramm, das eine Konstruktion der dritten Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 5 ein Blockdiagramm, das eine Konstruktion der vierten Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 6 ein Blockdiagramm, das eine Konstruktion des MPU-Taktgenerators 23 in der Konstruktion von Fig. 5 zeigt;
  • Fig. 7 ein Zustandsübergangsdiagramm des Frequenzteilungsrate-Zählers 231 in der Konstruktion von Fig. 6;
  • Fig. 8 ein Zustandsübergangsdiagramm des Frequenzteilers 232 in der Konstruktion von Fig. 6;
  • Fig. 9 ein Zustandsübergangsdiagramm der Anforderungsempfang-&-Taktsteuerschaltung 24 in der Konstruktion von Fig. 5;
  • Fig. 10 ein Zeitsteuerdiagramm einer Beispieloperation des MPU-Taktgenerators von Fig. 6;
  • Fig. 11 ein Diagramm, das eine Beispielsequenz in einem Empfang eines Unterbrechungsanforderungssignals durch das Paralleldatenverarbeitungsgerät 200 in Fig. 5 zeigt;
  • Fig. 12 ein Diagramm, das eine Beispielsequenz in einem Empfang eines Halte-Anforderungssignals durch das Paralleldatenverarbeitungsgerät 200 in Fig. 5 zeigt;
  • Fig. 13 ein Blockdiagramm, das eine Konstruktion der Verzögerung-&-Schalter-Schaltung 25r (r = 1 bis n) von Fig. 5 zeigt;
  • Fig. 14 ein Blockdiagramm, das eine Beispielkonstruktion der programmierbaren Verzögerungsschaltung 253 oder 256 in der Konstruktion von Fig. 13 zeigt;
  • Fig. 15 ein Blockdiagramm, das eine Beispielkonstruktion der Verzögerungszeit-Meß-&-Einstellschaltung 27 in der Konstruktion von Fig. 5 zeigt;
  • Fig. 16 ein Blockdiagramm, das eine Anordnung einer Mehrzahl von Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 1 bis m) und der Verzögerung-&-Schalter-Schaltungen 2kr (r = 1 bis n, k = 1 bis m) in der fünften Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 17A und 17B Diagramme, die die Konstruktion der Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 1 bis m) in der Konstruktion von Fig. 16 zeigen;
  • Fig. 18A und 18B Diagramme, die Signalrouten zeigen, die verwendet werden, wenn Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; in der Konstruktion der Fig. 17A und 17B zu Anfang eingestellt werden, um jedes Paar Signalpfade der Verzögerungszeit-Meß-&- Einstellschaltungen 27k (k = 1 bis m) symmetrisch zu machen;
  • Fig. 19A und 19B Diagramme, die eine Signalroute zeigen, wenn Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 304 und 305 in der Konstruktion der Fig. 17A und 17B zu Anfang eingestellt werden, um jedes Paar Signalpfade der Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 1 bis m) symmetrisch zu machen;
  • Fig. 20A und 20B Diagramme, die eine Signalroute zeigen, die verwendet wird, wenn eine Zeit gemessen wird, die verstreicht, während sich ein Signal zum Prozessor 22&sub1; ausbreitet, in Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 17A und 17B;
  • Fig. 21A und 21B Diagramme, die Signalrouten zeigen, die während eines normalen Betriebs des Paralleldatenverarbeitungsgeräts in der fünften Ausführungsform verwendet werden, in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 17A und 17B;
  • Fig. 22A und 22B Diagramme der Konstruktion der Verzögerung-&-Schalter-Schaltung 25kr (r = 1 bis n, k = 1 bis m) in der Konstruktion von Fig. 16;
  • Fig. 23A und 23B Diagramme, die Signalrouten zeigen, die verwendet werden, wenn Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 272, 400, 403, 404, 410 und 411 in der Konstruktion der Fig. 22A und 22B zu An fang eingestellt werden, um jedes Paar Signalpfade der Verzögerung-&-Schalter-Schaltung 25k = (r = 1 bis n, k = 1 bis m) symmetrisch zu machen;
  • Fig. 24A und 24B Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 22A und 22B verwendet wird, wenn eine Zeit gemessen wird, die verstreicht, während ein Signal sich zu einem Prozessor ausbreitet, der mit einer der Verzögerung-&-Schalter-Schaltungen 25kr (r = 1 bis n, k = 1 bis m) in der gleichen Reihe wie die Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) in der Anordnung von Fig. 16 verbunden ist;
  • Fig. 25A und 25B Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 22A und 22B verwendet wird, wenn die Verzögerungszeit-Meß-&-Einstellschaltung 271 in Fig. 16 eine Zeit mißt, die verstreicht, während sich ein Signal zu einer anderen Verarbeitungszeit-Meß-&-Einstellschaltung 27k' (k' = 2 bis m) in der gleichen Spalte wie die Verzögerungszeit-Meß-&-Einstellschaltung 271 in der Anordnung von Fig. 16 ausbreitet;
  • Fig. 26A und 26B Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 2 bis m-1) der Konstruktion der Fig. 22A und 22B verwendet wird, wenn die Verzögerungszeit-Meß-&-Einstellschaltung 271 in Fig. 16 eine Zeit mißt, die verstreicht, während sich ein Signal zu einer anderen Verzögerungszeit-Meß-&-Einstellschaltung 27k' (k' = 3 bis m) ausbreitet, wo die gezeigte Verzögerungszeit-Meß-&-Einstellschaltung 27k in einer Mitte des Signalausbreitungspfades in der Anordnung von Fig. 16 liegt;
  • Fig. 27A und 27B Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 2 bis m) der Konstruktion der Fig. 22A und 22B verwendet wird, wenn die Verzögerungszeit-Meß-&-Einstellschaltung 271 in Fig. 16 eine Zeit mißt, die verstreicht, während sich ein Signal zur Verzögerungszeit-Meß-&-Einstellschaltung 27k ausbreitet; und
  • Fig. 28A und 28B Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 2 bis m) der Konstruktion der Fig. 22A und 22B während eines normalen Betriebs des Paralleldatenverarbeitungsgerät in der fünften Ausführungsform verwendet wird, wo die ersten Routen κ1 und κ2 durch die Verzögerungszeit-Meß-&-Einstellschaltung 27l in Fig. 16 verwendet werden und die zweiten Routen λ1 und λ2 durch die Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 2 bis m) in der Anordnung von Fig. 16 verwendet werden.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN Grundoperationen
  • Bevor die bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben wird, werden im folgenden zuerst die Grundprinzipien der ersten bis dritten Gesichtspunkte der vorliegenden Erfindung erklärt.
  • Gemäß dem ersten Gesichtspunkt der vorliegenden Erfindung wird zuerst die Zeit, die verstreicht, während sich das Signal von der vorbestimmten Position zur entsprechenden Datenverarbeitungseinheit ausbreitet und dann vom Prozessor durch jedes Paar Signalpfade zur vorbestimmten Position zurückkehrt, durch die Verzögerungsmeßeinheit gemessen. Dies kann durch das Vorsehen der mehreren Paare Signalpfade realisiert werden, wo die Paare, die jeweils der Mehrzahl von Datenverarbeitungseinheiten entsprechen, und die Signalpfade in jedem der mehreren Paare bezüglich der elektrischen Länge für eine Signalausbreitung symmetrisch gemacht sind. Danach werden die Verzögerungen, die durch die Variable- Verzögerung-Einheit in allen Signalpfaden der Mehrzahl von Paaren von Signalpfaden verursacht werden, auf der Grundlage der Ergebnisse einer Messung durch die Verzögerungsmeßeinheit eingestellt, so daß Zeiten gleich sind, die verstreichen, während sich das Signal von der vorbestimmten Position zur Mehrzahl von Datenverarbeitungseinheiten durch die jeweiligen Signalpfade der Mehrzahl von Paaren von Signalpfaden zum Zuführen des Signals zu den Datenverarbeitungseinheiten ausbreitet.
  • Gemäß dem zweiten Gesichtspunkt der vorliegenden Erfindung wird die obige Maßnahme des ersten Gesichtspunktes der vorliegenden Erfindung für ein vorbestimmtes des Taktsignals und des asynchronen Anforderungssignals getroffen.
  • Gemäß dem dritten Gesichtspunkt der vorliegenden Erfindung wird die obige Maßnahme des ersten Gesichtspunktes der vorliegenden Erfindung für sowohl das Taktsignal als auch das asynchrone Anforderungssignal getroffen.
    • Fig. 1 (Erste Ausführungsform)
  • Fig. 1 ist ein Blockdiagramm, das eine Konstruktion der ersten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 1 bezeichnet Bezugsziffer 1 einen Hostprozessor, bezeichnet 2 ein Paralleldatenverarbeitungsgerät, bezeichnen 3&sub1;, 3&sub2;, ... 3n jeweils einen Prozessor, bezeichnet 4 einen Taktgenerator, bezeichnet 5 eine Anforderungsempfangsschaltung, bezeichnen 6a&sub1;, 6a&sub2;, ... 6an jeweils eine programmierbare Verzögerungsschaltung, bezeichnet 7a eine Verzögerungszeit-Meß-&-Einstellschaltung, bezeichnen 9a&sub1;, 9a&sub2;, ... 9an jeweils einen Selektor, bezeichnen 10a&sub1;, 10a&sub2;, ... 10an jeweils eine programmierbare Verzögerungsschaltung, bezeichnen 11a&sub1;, 11a&sub2;, ... 11an jeweils einen Selektor, bezeichnet 12a&sub2; eine Offset-Einstellschaltung, bezeichnen 13a und 13a' jeweils eine Wellenform-Formerschaltung, bezeichnet 14a eine Offset- Einstellschaltung, bezeichnet 15 einen Taktsignalzuführungspfad, bezeichnet 16 einen Rückleitungspfad entsprechend dem Taktsignalzuführungspfad 15, bezeichnet 17 einen Asynchrones-Anforderungssignal-Pfad, bezeichnet 18 einen Quittungssignalpfad, bezeichnen 33a&sub1;, 33a&sub2;, ... 33an jeweils einen Verzweigungspfad zum Zuführen eines Taktsignals zu jedem Prozessor, und bezeichnen 34a&sub1;, 34&sub2;, ... 34an jeweils einen Verzweigungspfad zum Rückleiten des Taktsignals vom entsprechenden Prozessor zum Rückleitungspfad 16.
  • Die Konstruktion von Fig. 1 ist eine Ausführungsform des oben erwähnten zweiten Gesichtspunktes der vorliegenden Erfindung. In der Konstruktion von Fig. 1 sind der Taktsignalzuführungspfad 15 und der Rückleitungspfad 16 entlang der Mehrzahl von Prozessoren 3&sub1;, 3&sub2; ... 3n vorgesehen. Ein Ende von jedem des Taktsignalzuführungspfads 15 und des Rückleitungspfads 16 ist mit dem Taktgenerator 4 verbunden. Ferner sind alle anderen Konstruktionen in dem Taktsignalzuführungspfad 15 und dem entsprechenden Rückleitungspfad 16 bezüglich einer Signalausbreitung symmetrisch gemacht. Der Taktsignalzuführungspfad 15 weist einen Verzweigungspfad 33a&sub1;, 33a&sub2;, ... 33an für jeden der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n auf, wo jeder Verzweigungspfad 33a&sub1;, 33a&sub2;, ... 33an den Taktsignalzuführungspfad 15 mit einem Takteingangsanschluß des entsprechenden Prozessors verbindet. Der Rückleitungspfad 16 weist einen Verzweigungspfad 34a&sub1;, 34a&sub2;, ... 34an für jeden der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n auf, wo jeder Verzweigungspfad 34a&sub1;, 34a&sub2;, ... 34an entsprechend einem der obigen Verzweigungspfade 33a&sub1;, 33a&sub2;, ... 33an vorgesehen ist, und den Rückleitungspfad 16 mit dem Takteingangsanschluß des entsprechenden Prozessors verbindet. Alle anderen Konstruktionen in den obigen entsprechenden Verzweigungspfaden 33a&sub1;, 33a&sub2;, ... 33an und 34a&sub1;, 34a&sub2;, ... 34an sind bezüglich eines Signalausbreitung symmetrisch gemacht. Eine der programmierbaren Verzögerungsschaltungen (Variable- Verzögerung-Schaltungen) 6a&sub1;, 6a&sub2;, ... 6an ist auf einem entsprechenden der Verzweigungspfade 33a&sub1;, 33a&sub2;, ... 33an vorgesehen, und eine der programmierbaren Verzögerungsschaltungen (Variable-Verzögerung-Schaltungen) 10a&sub1;, 10a&sub2;, ... 10an ist auf einem entsprechenden der Verzweigungspfade 34a&sub1;, 34a&sub2;, ... 34an vorgesehen. Der Rückleitungspfad 16 weist darauf die Mehrzahl von Selektoren 9a&sub1;, 9a&sub2;, ... 9an auf. In jedem der Selektoren 9a&sub1;, 9a&sub2;, ... 9an-1 sind zwei Eingangsanschlüsse mit einem ersten Signal verbunden, das von einem auf der stromaufwärtigen Seite des Rückleitungspfades 16 gelegenen Prozessor kommt (wobei die stromaufwärtige Seite rechts von den Selektoren 9a&sub1;, 9a&sub2;, ... 9an in Fig. 1 liegt), und einem zweiten Signal, das von einem entsprechenden der Verzweigungspfade 10a&sub1;, 10a&sub2;, ... 10an kommt, und jeder verbindet an seinem Ausgangsanschluß die stromabwärtige Seite des Rückleitungspfades 16. Um einen Pfad eines Signals vom Taktgenerator 4 zum Takteingangsanschluß jedes Prozessors und einen Pfad des Signals vom Takteingangsanschluß des Prozessors zum Taktgenerator 4 symmetrisch zu machen, sind Selektoren 11a&sub1;, 11a&sub2;, ... 11an auf dem Taktsignalzuführungspfad 15 an den Stellen vorgesehen, die den Stellen der Selektoren 9a&sub1;, 9a&sub2;, ... 9an auf dem Rückleitungspfad 16 entsprechen.
  • Sowohl der Taktsignalzuführungspfad 15 als auch der Rückleitungspfad 16 weist eine Wellenform-Formerschaltung 13a oder 13a' auf, um die Wellenform des Taktsignals aufrechtzuerhalten. Die Wellenform-Formerschaltungen 13a und 13a' auf dem Taktsignalzuführungspfad 15 und dem Rücklei tungspfad 16 sind einander entsprechend vorgesehen. Die Offset-Einstellschaltung 14a ist für die entsprechenden Wellenform-Formerschaltungen 13a und 13a' vorgesehen, um die Verzögerungszeiten zu Anfang einzustellen, die durch die entsprechenden Wellenform-Formerschaltungen 13a und 13a' verursacht werden, so daß die durch die entsprechenden Wellenform-Formerschaltungen 13a und 13a' verursachten anfänglichen Verzögerungszeiten gleich sind. Ferner können die Offset-Einstellschaltungen 12a&sub1;, 12a&sub2;, ... 12an für jedes Paar entsprechender programmierbarer Verzögerungsschaltungen 6a&sub1;, 6a&sub2; ... 6an und 10a&sub1;, 10a&sub2;, ... 10an vorgesehen sein, um die Verzögerungszeiten einzustellen, die durch jedes Paar der entsprechenden programmierbaren Verzögerungsschaltungen 6a&sub1;, 6a&sub2;, ... 6an und 10a&sub1;, 10a&sub2;, ... 10an verursacht werden, so daß die durch jedes Paar der entsprechenden programmierbaren Verzögerungsschaltungen 6a&sub1;, 6a&sub2;, ... 6an und 10a&sub1;, 10a&sub2;, ... 10an verursachten anfänglichen Verzögerungszeiten gleich sind. Eine gemeinsame Offset-Einstellschaltung kann für alle Paare der entsprechenden programmierbaren Verzögerungsschaltungen 6a&sub1;, 6a&sub2;, ... 6an und 10a&sub1;, 10a&sub2;, ... 10an vorgesehen sein.
  • Ein Eingangsanschluß der Verzögerungszeit-Meß-&-Einstellschaltung 7a ist mit dem Taktsignalzuführungspfad 15 am Taktausgangsanschluß des Taktgenerators 4 verbunden, und ein Taktausgangsanschluß der Verzögerungszeit-Meß-&-Einstellschaltung 7a ist mit dem Rückleitungspfad 16 am Takteingangsanschluß des Taktgenerators 4 verbunden.
  • In der obigen Konstruktion zum Zuführen des Taktsignals zu den Prozessoren 3a&sub1;, 3a&sub2;, ... 3an werden zuerst die obigen Einstellungen der Verzögerungszeiten, die durch die entsprechenden programmierbaren Verzögerungsschaltungen 6a&sub1;, 6a&sub2;, ... 6an und 10a&sub1;, 10a&sub2;, ... 10an verursacht werden, und der durch die entsprechenden Wellenform-Formerschaltungen 13a und 13a' verursachten Verzögerungszeiten ausgeführt, um jeden Pfad zum Zuführen des Taktsignals vom Ausgangsanschluß der Verzögerungszeit-Meß-&-Einstellschaltung 7a zu einem Takteingangsanschluß eines entsprechenden Prozessors und einen entsprechenden Pfad zum Zurückleiten des Takteingangsanschlusses des entsprechenden Prozessors zum Eingangsanschluß der Verzögerungszeit-Meß-&-Einstellschaltung 7a symmetrisch zu machen. Die Verzögerungszeit-Meß-&-Einstellschaltung 7a mißt dann die Ausbreitungsverzögerungszeit für ein Signal, das sich von der Verzögerungszeit-Meß-&-Einstellschaltung 7a zum Takteingangsanschluß jedes Prozessors ausbreiten und dann vom Takteingangsanschluß des Prozessors zur Verzögerungszeit-Meß-&-Einstellschaltung 7a ausbreiten soll. Die Verzögerungszeit-Meß-&-Einstellschaltung 7a erhält dann eine Ausbreitungsverzögerungszeit für ein Signal, das sich von der Verzögerungszeit-Meß-&-Einstellschaltung 7a zum Takteingangsanschluß jedes Prozessors ausbreiten soll, indem die oben gemessene Zeit durch Zwei geteilt wird, wobei die obige Symmetrie der Pfade zwischen der Verzögerungszeit-Meß-&- Einstellschaltung 7a und jedem Prozessor ausgenutzt wird. Nachdem die Ausbreitungsverzögerungszeiten für alle der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n erhalten wurden, stellt die Verzögerungszeit-Meß-&-Einstellschaltung 7a eine zusätzliche Verzögerungszeit in der entsprechenden der programmierbaren Verzögerungsschaltungen 6a&sub1;, 6a&sub2;, ... 6an auf dem entsprechenden der Verzweigungspfade 33a&sub1;, 33a&sub2;, ... 33an zu jedem Prozessor so ein, daß Ausbreitungsverzögerungszeiten vom Taktausgangsanschluß des Taktgenerators 4 zu den Eingangsanschlüssen der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n dieselben sind. Fig. 2 ist ein Diagramm, das eine Beispieloperation zum Bestimmen zusätzlicher Verzögerungszeiten zeigt, die in den programmierbaren Verzögerungsschaltungen 25&sub3; in der Verzögerung-&-Schalter-Schaltung 25r = (r = 1 bis n) eingestellt werden sollen. Die obige zusätzliche Zeit für jede programmierbare Verzögerungsschaltung kann als eine Differenz zwischen dem Maximum der oben erhaltenen Ausbreitungsverzögerungszeiten zu den Prozessoren und der erhaltenen Ausbreitungsverzögerungszeit zum entsprechenden Prozessor bestimmt werden, wie in Fig. 2 gezeigt ist. So wird eine Anfangseinstellung des Paralleldatenverarbeitungsgeräts 2 von Fig. 1 abgeschlossen.
  • Im Betrieb des Paralleldatenverarbeitungsgeräts 2 von Fig. 1 empfängt die Anforderungsempfangsschaltung 5 ein vom Hostprozessor 1 zugeführtes asynchrones Anforderungssignal. Das asynchrone Anforderungssignal ist z. B. ein Unterbrechungssignal oder ein Halte-Anforderungssignal. Wenn das asynchrone Anforderungssignal empfangen wird, sendet die An forderungsempfangsschaltung 5 ein Taktfrequenz-Herunter- Steuersignal durch die Taktfrequenzsteuerschaltung 8 an den Taktgenerator 4, um die Frequenz des vom Taktgenerator 4 ausgegebenen Taktsignals vorübergehend zu verringern.
  • Der Taktgenerator 4 weist einen Oszillator, einen Frequenzteiler und eine Frequenzteilungsrate-Steuerschaltung zum Steuern einer Frequenzteilungsrate des Frequenzteilers auf. Wenn der Taktgenerator 4 das obige Taktfrequenz- Herunter-Steuersignal empfängt, verringert die Frequenzteilungsrate-Steuerschaltung vorübergehend die Frequenz des Taktsignals. Die Frequenzteilungsrate-Steuerschaltung sendet dann ein Komplett-Signal, das einen Abschluß der Verringerungsoperation der Frequenz des Taktsignals angibt, an die Anforderungsempfangsschaltung 5. Wird das Komplett-Signal empfangen, sendet die Anforderungsempfangsschaltung 5 das asynchrone Anforderungssignal durch den Asynchrones-Anforderungssignal-Pfad 17 an die Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n. Wenn jeder Prozessor das asynchrone Anforderungssignal empfängt, sendet der Prozessor durch den Quittungssignalpfad 18 ein Quittungssignal an die Anforderungsempfangsschaltung 5 zurück. Wenn die Anforderungsempfangsschaltung 5 das Quittungssignal empfängt, sendet die Anforderungsempfangsschaltung 5 ein Taktfrequenz-Hoch-Steuersignal an den Taktgenerator 4. Wird das Taktfrequenz-Hoch-Steuersignal empfangen, erhöht die Frequenzteilungsrate-Steuerschaltung vorübergehend die Frequenz des Taktsignals auf eine vorbestimmte Frequenz, die im normalen Betrieb verwendet wird. Der obige Empfang des asynchronen Anforderungssignals durch jeden Prozessor wird nämlich ausgeführt, während die Frequenz des dem Prozessor zugeführten Taktsignals verringert ist, d. h. der Taktzyklus verlängert ist (z. B. ein normaler Zyklus von 30 ns auf 240 ns erhöht ist), und daher können die Operationen in den jeweiligen Prozessoren 3&sub1;, 3&sub2;, ... 3n, die auf das asynchrone Anforderungssignal antworten, innerhalb des gleichen Taktzyklus starten, selbst wenn sich die Zeiten unterscheiden, zu denen das asynchrone Anforderungssignal die jeweiligen Prozessoren erreicht, solange die Differenz in den Zeiten innerhalb des verlängerten Taktzyklus liegt.
  • In der obigen Konstruktion kann der obige Asynchrones- Anforderungssignal-Pfad 17 zu der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n durch die herkömmliche Verdrahtung mit gleichen Längen konstruiert sein. In diesem Fall kann die obige Maßnahme zum Verringern der Frequenz des Taktsignals, wenn ein asynchrones Anforderungssignal empfangen wird, unnötig sein.
    • Fig. 3 (Zweite Ausführungsform)
  • Fig. 3 ist ein Blockdiagramm, das eine Konstruktion der zweiten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 3 bezeichnet Ziffer 2' ein Paralleldatenverarbeitungsgerät, bezeichnet 5' eine Anforderungsempfangsschaltung, bezeichnen 6b&sub1;, 6b&sub2;, ... 6bn jeweils eine programmierbare Verzögerungsschaltung, bezeichnet 7b eine Verzögerungszeit-Meß- &-Einstellschaltung, bezeichnen 9b&sub1;, 9b&sub2;, ... 9bn jeweils einen Selektor, bezeichnen 10b&sub1;, 10b&sub2;, ... 10bn jeweils eine programmierbare Verzögerungsschaltung, bezeichnen 11b&sub1;, 11b&sub2;, ... 11bn jeweils einen Selektor, bezeichnet 12b&sub2; eine Offset- Einstellschaltung, bezeichnen 13b und 13b' jeweils eine Wellenform-Formerschaltung, bezeichnet 14b eine Offset- Einstellschaltung, bezeichnet 15 einen Taktsignalzuführungspfad, bezeichnet 16 einen Taktsignalrückleitungspfad, bezeichnet 17 einen Asynchrones-Anforderungssignal-Pfad, bezeichnet 18 einen Quittungssignalpfad, bezeichnet 19 einen Asynchrones-Anforderungssignal-Pfad, bezeichnet 20 einen Rückleitungspfad, der dem Asynchrones-Anforderungssignal- Pfad 19 entspricht, bezeichnet 21 einen Taktsignalzuführungspfad, bezeichnen 33b&sub1;, 33b&sub2;, ... 33bn jeweils einen Verzweigungspfad zum Zuführen eines Taktsignals zu jedem Prozessor, und bezeichnen 34b&sub1;, 34b&sub2;, ... 34bn jeweils einen Verzweigungspfad zum Rückleiten des Taktsignals von einem entsprechenden Prozessor zum Rückleitungspfad 16. Die anderen Elemente in Fig. 3, die durch die gleichen Bezugsziffern wie in Fig. 1 bezeichnet sind, sind jeweils die gleichen Elemente wie in dieser Figur dargestellt.
  • Die Konstruktion von Fig. 3 ist eine Ausführungsform des oben erwähnten zweiten Gesichtspunkts der vorliegenden Erfindung. In der Konstruktion von Fig. 3 ist eine Maßnahme zum Einstellen von Ausbreitungsverzögerungszeiten zu der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n für eine Konstruktion zum Zuführen des asynchronen Anforderungssignals getroffen; umgekehrt ist die Maßnahme für die Konstruktion zum Zuführen des Taktsignals in der Konstruktion von Fig. 1 getroffen. Die Elemente mit den das Zeichen "b" enthaltenden Bezugsziffern in Fig. 3 entsprechen jeweils den Elementen mit den Bezugsziffern in Fig. 1, die das Zeichen "a" enthalten, und den gleichen verbleibenden Ziffern wie in Fig. 2, und werden jeweils in einer den entsprechenden Elementen in Fig. 1 ähnlichen Weise betrieben.
  • Ähnlich der Konstruktion von Fig. 1 wird die Frequenz des Taktsignals verringert, wenn ein asynchrones Anforderungssignal der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n zugeführt wird. Die Steueroperationen zum Verringern und Erhöhen der Frequenz des Taktsignals werden ausgeführt, indem das Taktfrequenz-Herunter-Steuersignal und das Taktfrequenz- Hoch-Steuersignal, die von der Anforderungsempfangsschaltung 5' abgegeben werden, dem Taktgenerator 4 zugeführt werden, der auf den Empfang des asynchronen Anforderungssignals vom Hostprozessor 1 und den Empfang des Quittungssignals von den Prozessoren anspricht. Die Anforderungsempfangsschaltung 5' gibt das asynchrone Anforderungssignal an die Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n ab, wenn vom Taktgenerator 4 jeweils das Komplett-Signal empfangen wird.
  • Der obige Empfang des asynchronen Anforderungssignals durch jeden Prozessor wird nämlich ausgeführt, während die Frequenz des Taktsignals, das dem Prozessor zugeführt wird, verringert ist, d. h. der Taktzyklus verlängert ist, und deshalb können die Operationen in die jeweiligen Prozessoren 3&sub1;, 3&sub2;, ... 3n, die auf das asynchrone Anforderungssignal antworten, innerhalb des gleichen Taktzyklus starten, selbst wenn sich die Zeiten unterscheiden, zu denen das Taktsignal die jeweiligen Prozessoren erreicht, solange die Differenz in den Zeiten innerhalb des verlängerten Taktzyklus liegt.
  • In der obigen Konstruktion kann der obige Taktsignalzuführungspfad 21 zu der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n durch die herkömmliche Verdrahtung mit gleichen Längen konstruiert sein. In diesem Fall mag die obige Maßnahme zum verringern der Frequenz des Taktsignals, wenn ein asynchrones Anforderungssignal empfangen wird, nicht nötig sein.
    • Fiat 4 (Dritte Ausführungsform)
  • Fig. 4 ist ein Blockdiagramm, das eine Konstruktion der dritten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 4 bezeichnet Bezugsziffer 2" ein Paralleldatenverarbeitungsgerät, und 5" bezeichnet eine Anforderungsempfangsschaltung. Die anderen Elemente in Fig. 4, die durch die gleichen Bezugsziffern wie in Fig. 1 und 2 bezeichnet sind, sind jeweils dieselben Elemente wie in diesen Figuren gezeigt.
  • Die Konstruktion von Fig. 4 ist eine Ausführungsform des oben erwähnten dritten Gesichtspunkts der vorliegenden Erfindung. In der Konstruktion von Fig. 4 ist die Maßnahme zum Einstellen von Ausbreitungsverzögerungszeiten zu der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n für sowohl die Konstruktion zum Zuführen des asynchronen Anforderungssignals als auch die Konstruktion zum Zuführen des Taktsignals getroffen, wo die jeweiligen Maßnahmen dieselben wie diejenigen sind, die in Fig. 1 und 3 gezeigt sind.
  • In der Konstruktion von Fig. 4 ist jedoch keine Maßnahme zum Verringern der Frequenz des Taktsignals getroffen, weil, da sowohl das asynchrone Anforderungssignal als auch das Taktsignal der Mehrzahl von Prozessoren 3&sub1;, 3&sub2;, ... 3n jeweils gleichzeitig zugeführt werden, es nicht notwendig ist, die Frequenz des Taktsignals in der Konstruktion von Fig. 4 zu verringern.
    • Fig. 5 (Vierte Ausführungsform)
  • Fig. 5 ist ein Blockdiagramm, das eine Konstruktion der vierten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 5 bezeichnet Bezugsziffer 1' einen Hostprozessor, bezeichnet 200 ein Paralleldatenverarbeitungsgerät, bezeichnen 22&sub1;, 22&sub2;, ... 22n jeweils einen Prozessor, bezeichnet 23 einen MPU-Taktgenerator, bezeichnet 24 eine Anforderungsempfang-&-Taktsteuerschaltung, bezeichnen 25&sub1;, 25&sub2;, ... 25n jeweils eine Verzögerung-&-Schalter-Schaltung, bezeichnet 27 eine Verzögerungszeit-Meß-&-Einstellschaltung, bezeichnet 28 einen Steuerbus, bezeichnet 29 einen Asynchrones-Anforderungssignal-Pfad, bezeichnet 30 einen Quittungssignalpfad, bezeichnet 31 einen Taktsignalzuführungspfad, und bezeichnet 32 einen Rückleitungspfad, der dem Taktsignalzuführungspfad 31 entspricht. Die Verzögerung-&-Schalter-Schaltungen 25&sub1;, 25&sub2;, ... 25n sind jeweils für einen entsprechenden der Mehrzahl von Prozessoren 22&sub1;, 22&sub2;, ... 22n vorgesehen und sind mit der Verzögerungszeit-Meß-&-Einstellschaltung 27 verkettet.
  • Die Konstruktion von Fig. 5 ist eine Ausführungsform des oben erwähnten zweiten Gesichtspunkts der vorliegenden Erfindung und im Grunde der Konstruktion von Fig. 1 ähnlich. Die Funktion zum Zuführen des Taktsignals zur Mehrzahl von Prozessoren 22&sub1;, 22&sub2;, ... 22n, die der entsprechenden Funktion in der Konstruktion von Fig. 1 ähnlich ist, wird durch die Mehrzahl von Verzögerung-&-Schalter-Schaltungen 25&sub1;, 25&sub2;, ... 25n und die Verzögerungszeit-Meß-&-Einstellschaltung 27 realisiert. Einzelheiten von jeder der Verzögerung-&- Schalter-Schaltungen 25&sub1;, 25&sub2;, ... 25n und der Verzögerungszeit-Meß-&-Einstellschaltung 27 werden später erklärt.
    • Fig. 6, 7 und 8 (MPU-Taktgenerator)
  • Fig. 6 ist ein Blockdiagramm, das eine Konstruktion des MPU-Taktgenerators 23 in der Konstruktion von Fig. 5 zeigt. In Fig. 6 bezeichnet Bezugsziffer 230 ein Steuergerät, bezeichnet 231 einen Frequenzteilungsrate-Zähler, und bezeichnet 232 einen Frequenzteiler.
  • Das Steuergerät 230 empfängt ein Hoch/Herunter-Steuersignal, das von der Anforderungsempfang-&-Taktsteuerschaltung 24 zugeführt wird, und gibt gemäß dem empfangenen Hoch/Herunter-Steuersignal ein Hoch/Herunter-Signal U/D an den Frequenzteilungsrate-Zähler 231 ab. Fig. 7 ist ein Zustandsübergangsdiagramm des Frequenzteilungsrate-Zählers 231 in der Konstruktion von Fig. 6. Der Frequenzteilungsrate- Zähler 231 ist zu Anfang im Zustand "S7", wo der Frequenzteilungsrate-Zähler 231 eine Zahl oder Zählung gleich Sieben ausgibt. Wenn der Zustand des Frequenzteilungsrate-Zählers 231 im Zustand "S7" ist und das obige U/D-Signal ein Herunterzählen angibt, d. h. U/D = 0, bleibt der Zustand des Frequenzteilungsrate-Zählers 231 im Zustand "S7". Wenn der Zustand des Frequenzteilungsrate-Zählers 231 im Zustand "S7" ist und das obige U/D-Signal eine Anweisung angibt, um die Zählung um Eins zu erhöhen, d. h. U/D = 1, wird der Zustand des Freguenzteilungsrate-Zählers 231 nacheinander um einen Zustand vom Zustand "S7" zum Zustand "S0" verschoben, wie "S7" → "S6", "S6" → "S5", ... "S1" → "S0", wo der Frequenzteilungsrate-Zähler 231 eine Zählung gleich i im Zustand "Si" (i = 0 bis 7) ausgibt. Im Zustand "S0" gibt der Frequenzteilungsrate-Zähler 231 ein KOMPLETT-Signal an die Anforderungsempfang-&-Taktsteuerschaltung 24 ab. Wenn der Zustand des Frequenzteilungsrate-Zählers 231 im Zustand "S0" ist und das obige U/D-Signal ein Herunterzählen angibt, d. h. U/D = 0, bleibt der Zustand des Frequenzteilungsrate-Zählers 231 im Zustand "S0". Wenn der Zustand des Frequenzteilungsrate-Zählers 231 im Zustand "S0" ist und das obige U/D- Signal ein Hochzählen angibt, d. h. U/D = 1, wird der Zustand des Frequenzteilungsrate-Zählers 231 nacheinander um einen Zustand vom Zustand "S0" zum Zustand "S7" verschoben, wie "S0" → "S1", "S1" → "S2", ... "S6" → "S7".
  • Fig. 8 ist ein Zustandsübergangsdiagramm des Frequenzteilers 232 in der Konstruktion von Fig. 6. Der Frequenzteiler 232 ist durch einen Zähler realisiert, in welchem die Zählung um Eins erhöht wird, wenn eine Vorderflanke eines Haupttaktsignals von einem (nicht dargestellten) Hauptoszillator dorthin zugeführt wird. In Fig. 8 bezeichnet "Cj" einen Zustand des Frequenzteilers (Zählers) 232, der eine Zählung gleich j ausgibt, wo i = 0 bis j gilt, wo j eine Zählausgabe des Frequenzteilungsrate-Zählers 231 ist. Wie in Fig. 8 gezeigt ist, wird im Zustand "Sj" des Frequenzteilungsrate-Zählers 231 die Zählung j des Frequenzteilers (Zählers) 232 zyklisch von 0 bis i geändert, und ein Übertragsignal wird abgegeben, wenn die Zählung i erreicht. Wenn der Zustand des Frequenzteilungsrate-Zählers 231 "0" ist, gibt der Frequenzteiler 232 ein MPU-Taktsignal mit einer Frequenz ab, die die gleiche wie die Frequenz des Haupttaktsignals ist. Die Frequenzteilungsrate im Frequenzteiler 232 ist nämlich gleich i+1.
    • Fig. 9 bis 12 (Anforderungsempfang & Taktsteuerung)
  • Fig. 9 ist ein Zustandsübergangsdiagramm der Anforderungsempfang-&-Taktsteuerschaltung 24 in der Konstruktion von Fig. 5. Die Anforderungsempfang-&-Taktsteuerschaltung 24 ist in einem Anfangszustand "Init", nachdem die Stromversorgung EIN-geschaltet ist. Wenn ein inaktives Hauptrückstell signal = 1 der Anforderungsempfang-&-Taktsteuerschaltung 24, die im Anfangszustand ist, vom Hostprozessor 1' zugeführt wird, geht der Zustand der Anforderungsempfang- &-Taktsteuerschaltung in einen Zustand 51 über. Wenn die Anforderungsempfang-&-Taktsteuerschaltung 24 im Zustand "S1" ein aktives Startsignal START = 1 empfängt, geht der Zustand der Anforderungsempfang-&-Taktsteuerschaltung 24 in den Zustand "S2" über. Im Zustand "S2" gibt die Anforderungsempfang-&-Taktsteuerschaltung 24 ein aktives U/D-Signal U/D = 1 an den MPU-Taktgenerator 23 ab und wartet auf ein asynchrones Anforderungssignal vom Hostprozessor 1'. Wenn die Anforderungsempfang-&-Taktsteuerschaltung 24 im Zustand "S2" ein aktives asynchrones Anforderungs-(Unterbrechungsanforderung) -Signal ( = 0) vom Rostprozessor 1' empfängt, geht der Zustand der Anforderungsempfang-&-Taktsteuerschaltung 24 in den Zustand "S1" über und gibt an den MPU-Taktgenerator. 23 ein inaktives U/D-Signal U/D = 0 ab, um die Frequenz des MPU-Taktsignals zu verringern. Wenn die Anforderungsempfang- &-Taktsteuerschaltung 24 ein aktives Komplett-Signal KOM- PLETT = 1 vom MPU-Taktgenerator 23 empfängt und dann ein aktives Quittungssignal IACK = 1 empfängt, geht die Anforderungsempfang-&-Taktsteuerschaltung 24 in den Zustand "S2" über. Wenn das aktive Hauptrückstellsignal = 0 vom Hostprozessor 1' der Anforderungsempfang-&-Taktsteuerschaltung 24 zugeführt wird, geht die Anforderungsempfang-&- Taktsteuerschaltung 24 in den Anfangszustand "INIT" über. Die Zeitsteuerung einer Beispieloperation des MPU-Taktgenerators 23 von Fig. 6 ist in Fig. 10 dargestellt.
    • Fiq. 11 und 12 (Sequenzantworten auf Unterbrechungs- oder Halteanforderung)
  • Obwohl nicht dargestellt, sind im allgemeinen mehrere Pfade zum Zuführen mehrerer asynchroner Anforderungssignale zu den Prozessoren und mehrere Pfade zum Rückleiten mehrerer Quittungssignale entsprechend den mehreren Anforderungssignalen zur Anforderungsempfang-&-Taktsteuerschaltung 24 vorgesehen. Die Mehrzahl asynchroner Anforderungssignale kann Unterbrechungssignale mehrerer Prioritätsniveaus und ein Halteanforderungssignal enthalten. Fig. 11 ist ein Diagramm, das eine Beispielsequenz im Empfang eines Unterbrechungsanforderungssignals durch das Paralleldatenverarbeitungsgerät 200 in Fig. 5 zeigt.
  • Wenn der Hostprozessor 1' eine Unterbrechungsanforderung an das Paralleldatenverarbeitungsgerät 200 sendet, startet die Antorderungsempfang-&-Taktsteuerschaltung 24 die oben erwähnte Operation zum Verringern der Frequenz des MPU- Taktsignals. Wenn die Operation abgeschlossen ist, gibt die Anforderungsempfang-&-Taktsteuerschaltung 24 eine NIEDRIGE- GESCHWINDIGKEIT-ANZEIGE an den Hostprozessor 1' aus und gibt ein Unterbrechungsanforderungssignal an die Mehrzahl von Prozessoren 22&sub1;, 22&sub2;, ... 22n ab. Auf ein Empfangen des Unterbrechungsanforderungssignals hin führen die Prozessoren 22&sub1;, 22&sub2;, ... 22n eine Unterbrechungsverarbeitung aus, und, wenn die Unterbrechungsverarbeitung abgeschlossen ist, geben die Prozessoren ein aktives Unterbrechung-Quittungssignal = 0 an die Anforderungsempfang-&-Taktsteuerschaltung 24 zurück, und die Operationen gemäß dem Unterbrechungssignal werden in den jeweiligen Prozessoren begonnen. Auf ein Empfangen des aktiven Unterbrechung-Quittungssignals = 0 hin sendet die Anforderungsempfang-&-Taktsteuerschaltung 24 eine UNTERBRECHUNG-QUITTUNG-ANZEIGE an den Hostprozessor 1' und startet die oben erwähnte Operation zum Erhöhen der Frequenz des MPU-Taktsignals auf die Frequenz des Haupttaktsignals. Wenn die Operation abgeschlossen ist, sendet die Anforderungsempfang-&-Taktsteuerschaltung 24 eine HOHE- GESCHWINDIGKEIT-ANZEIGE an den Hostprozessor 1'.
  • Fig. 12 ist ein Diagramm, das eine Beispielsequenz im Empfang eines Halteanforderungssignals durch das Paralleldatenverarbeitungsgerät 200 in Fig. 5 zeigt.
  • Wenn der Hostprozessor 1' eine Halteanforderung an das Paralleldatenverarbeitungsgerät 200 sendet, startet die Anforderungsempfang-&-Taktsteuerschaltung 24 die oben erwähnte Operation zum Verringern der Frequenz des MPU-Taktsignals. Wenn die Operation abgeschlossen ist, gibt die Anforderungsempfang-&-Taktsteuerschaltung 24 eine NIEDRIGE- GESCHWINDIGKEIT-ANZEIGE an den Hostprozessor 1' aus und gibt ein Haltesignal an die Mehrzahl von Prozessoren 22&sub1;, 22&sub2;, ... 22n ab. Wenn die Halteanforderung empfangen wird, führen die Prozessoren 22&sub1;, 22&sub2;, ... 22n eine Halteverarbeitung aus. Wenn die Halteverarbeitung abgeschlossen ist, geben die Prozessoren ein aktives Halte-Quittungssignal = 0 an die Anforderungsempfang-&-Taktsteuerschaltung 24 zurück, und die Prozessoren 22&sub1;, 22&sub2;, ... 22n gehen in einen Halte-Zustand. Auf ein Empfangen des aktiven Unterbrechung-Quittungssignals = 0 hin sendet die Anforderungsempfang-&-Taktsteuerschaltung 24 eine HALTE-KOMPLETT-ANZEIGE an den Hostprozessor 1'. Wenn die HALTE-KOMPLETT-ANZEIGE empfangen wird, sendet der Hostprozessor 1' ein Freigabe-Anforderungssignal an die Anforderungsempfang-&-Taktsteuerschaltung 24, und das Freigabe-Anforderungssignal wird zu den Prozessoren 22&sub1;, 22&sub2; ... 22n übertragen. Auf das Freigabe-Anforderungssignal antwortend führen die Prozessoren 22&sub1;, 22&sub2;, ... 22n eine Freigabeverarbeitung aus. Wenn die Freigabeverarbeitung abgeschlossen ist, geben die Prozessoren ein inaktives Halte- Quittungssignal = 1 an die Anforderungsempfang-&- Taktsteuerschaltung 24 zurück, und die Prozessoren 22&sub1;, 22&sub2;, ... 22n gehen in einen normalen Zustand. Wenn sie das inaktive Halte-Quittungssignal = 1 empfängt, startet die Anforderungsempfang-&-Taktsteuerschaltung 24 die oben erwähnte Operation zum Erhöhen der Frequenz des MPU-Taktsignals auf die Frequenz des Haupttaktsignals, und, wenn die Operation abgeschlossen ist, sendet die Anforderungsempfang- &-Taktsteuerschaltung 24 eine HOHE-GESCHWINDIGKEIT-ANZEIGE an den Hostprozessor 1'.
    • Fig. 13 (Verzögerung-&-Schalter-Schaltung)
  • Fig. 13 ist ein Blockdiagramm, das eine Konstruktion der Verzögerung-&-Schalter-Schaltung 25r (r = 1 bis n) von Fig. 5 zeigt. In Fig. 13 bezeichnen jeweils Bezugsziffern 25&sub0;, 25&sub2;, 25&sub7; und 25&sub9; einen Pufferverstärker, bezeichnen 25&sub1;, 25&sub4;, 25&sub5; und 25&sub8; jeweils einen Selektor, und 25&sub3; und 25&sub6; bezeichnen jeweils eine programmierbare Verzögerungsschaltung. In Fig. 13 entsprechen Bezugsziffern A bis 6 jeweils den Bezeichnungen der Anschlüsse von Fig. 5.
  • Das MPU-Taktsignal wird von der Verzögerungszeit-Meß-&- Einstellschaltung 27 oder einer der Verzögerung-&-Schalter- Schaltungen 25&sub1;, 25&sub2;, ... 25n 1 durch den Eingangsport C der Verzögerung-&-Schalter-Schaltung von Fig. 13 zugeführt. Das MPU-Taktsignal geht durch den Pufferverstärker 25&sub0; und den Selektor 25&sub1;. Der Selektor 25&sub1; entspricht einem der Selektoren 11a&sub1;, 11a&sub2;, ... 11an in Fig. 1. Die Ausgabe des Selektors 25&sub1; wird in zwei Wege geteilt: einen Weg zu einer anderen (wenn überhaupt) der Verzögerung-&-Schalter-Schaltungen 25&sub1;, 25&sub2;, ... 25n-1 auf der stromabwärtigen Seite des Pfades zum Zuführen des MPU-Taktsignals durch den Ausgangsport E, und auf dem Weg ist ein Pufferverstärker 25&sub2; vorgesehen; und einen Weg zu einem Takteingangsanschluß des entsprechenden Prozessors durch den Ausgangsport A, und auf dem Weg sind die programmierbare Verzögerungsschaltung 25&sub3; und der Selektor 25&sub4; vorgesehen. Die Ausgabe des Selektors 25&sub4; wird ferner in zwei Wege geteilt: einen Weg, der durch den Ausgangsport B mit den anderen Verzögerung-&-Schalter-Schaltungen 25&sub1;, 25&sub2;, ... 25n verbunden ist, die sich auf der stromabwärtigen Seite (rechte Seite in Fig. 5) befinden; und einen Rückschleifenweg (loop-back way) zum MPU-Taktgenerator 23. Der Rückschleifenweg ist mit einem Eingangsanschluß des Selektors 25&sub5; verbunden. Ein vom entsprechenden Prozessor abgegebenes Zeitsteuersignal wird durch den Eingangsport B der Verzögerung-&-Schalter-Schaltung an den anderen Eingangsanschluß des Selektors 25&sub5; angelegt. Die Ausgabe des Selektors 25&sub5; wird an die programmierbare Verzögerungsschaltung 25&sub6; angelegt, und die Ausgabe der programmierbaren Verzögerungsschaltung 25&sub6; wird an einen der Eingangsanschlüsse des Selektors 25&sub8; angelegt. Ein Signal, das zum MPU-Taktgenerator 23 von der obigen anderen (wenn überhaupt) der Verzögerung- &-Schalter-Schaltungen 25&sub1;, 25&sub2;, ... 25n auf der stromabwärtigen Seite des Pfades zum Zuführen des MPU-Taktsignals (auf der stromaufwärtigen Seite des Pfades zum Zurückführen eines Signals zum MPU-Taktgenerator 23) durch den Ausgangsport F und den Pufferverstärker 25&sub7; zurückgeführt wird, wird ebenfalls an den zweiten Eingangsanschluß des Selektors 25&sub8; angelegt. Die Ausgabe des Selektors 25&sub8; wird durch den Pufferverstärker 25&sub9; und den Ausgangsport D ausgegeben. Wie in Fig. 13 angegeben ist, ist der Pufferverstärker 25&sub7; entspre chend dem Pufferverstärker 25&sub2; vorgesehen; ist der Selektor 25&sub5; entsprechend dem Selektor 25&sub4; vorgesehen; ist die programmierbare Verzögerungsschaltung 25&sub6; entsprechend der programmierbaren Verzögerungsschaltung 25&sub3; vorgesehen; ist der Selektor 25&sub8; entsprechend dem Selektor 25&sub1; vorgesehen; und ist der Pufferverstärker 25&sub9; entsprechend dem Pufferverstärker 25&sub0; vorgesehen, um die Wege zum Zuführen eines Signals zur stromabwärtigen Seite und zum Zurückführen des Signals von der stromabwärtigen Seite zur stromaufwärtigen Seite symmetrisch zu machen. Die obige programmierbare Verzögerungsschaltung 25&sub3; entspricht einer der programmierbaren Verzögerungsschaltungen 6a&sub1;, 6a&sub2;, ... 6an in der Konstruktion von Fig. 1, und die programmierbare Verzögerungsschaltung 25&sub6; entspricht einer der programmierbaren Verzögerungsschaltungen 10a&sub1;, 10a&sub2;, ... 10an in Fig. 1. Die Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 25&sub3; und 25&sub6; werden durch den Port G eingestellt, der mit dem Steuerbus 28 in Fig. 5 verbunden ist. Obwohl die Maßnahme zum anfänglichen Einstellen der Verzögerungszeit in den programmierbaren Verzögerungsschaltungen 25&sub3; und 25&sub6; in Fig. 13 nicht angegeben ist, wird diese Maßnahme in der fünften Ausführungsform erklärt.
  • In einigen Paralleldatenverarbeitungsgeräten wird ein von jedem Prozessor abgegebenes Zeitsteuersignal zum Verarbeiten von Daten verwendet. Dieses Zeitsteuersignal wird in jedem Prozessor, der auf das darin eingegebene MPU-Taktsignal antwortet, z. B. durch Frequenzteilen des MPU-Taktsignals erzeugt. In diesem Fall müssen die Zeiten, zu denen die obigen Zeitsteuersignale von allen Prozessoren 22&sub1;, 22&sub2;, ... 22n abgegeben werden, simultan sein. In diesem Fall muß deshalb ein Abschnitt jedes Prozessors, worin das Zeitsteuersignal erzeugt wird, in dem Pfad des Signals in der Messung der Ausbreitungsverzögerungszeit enthalten sein. Der Selektor 25&sub5; muß nämlich das Signal vom Eingangsport B in der Verzögerung-&-Schalter-Schaltung von Fig. 13 auswählen, wenn die Verzögerung-&-Schalter-Schaltung mit dem Prozessor verbunden ist, für den die Ausbreitungsverzögerungszeit gemessen werden soll.
    • Fig. 14 (Programmierbare Verzögerungsschaltung)
  • Fig. 14 ist ein Blockdiagramm, das eine Beispielkonstruktion der programmierbaren Verzögerungsschaltung 25&sub3; oder 25&sub6; in der Konstruktion von Fig. 13 zeigt. In Fig. 14 bezeichnet Bezugsziffer 901 einen Rampenspannungsgenerator, bezeichnet 902 einen Digital-Analog-Wandler, und bezeichnet 903 einen Komparator. Der Rampenspannungsgenerator 901 erzeugt eine Rampenspannung, wenn er durch eine Eingabe einer Vorderflanke des MPU-Taktsignals ausgelöst wird. Die Rampenspannung nimmt mit einer vorbestimmten Rate von der Zeit der obigen Eingabe der Vorderflanke an zu. Der Digital-Analog- Wandler ist ein Digital-Analog-Wandler vom Multiplikationstyp und gibt eine Analogspannung aus, die einem darin eingestellten Verzögerungszeitwert proportional ist und als eine Referenzspannung im Komparator 903 verwendet wird. Der Komparator 903 vergleicht die obige Rampenspannung mit der obigen Referenzspannung. Wenn die Rampenspannung die Referenzspannung übersteigt, steigt die Ausgabe des Komparators 903 an. Folglich verzögert die programmierbare Verzögerungsschaltung von Fig. 14 das MPU-Taktsignal um einen Betrag, der durch den im Digital-Analog-Wandler eingestellten Verzögerungszeitwert bestimmt ist.
  • Da es einen Offset in der Ausgangsspannung von sowohl dem Digital-Analog-Wandler 902 als auch dem Rampenspannungsgenerator 901 gibt, weist auch die Verzögerungszeit in der programmierbaren Verzögerungsschaltung von Fig. 14 einen Offset auf. Die Maßnahme zum Aufheben des Einflusses des obigen Offset wird in der fünften Ausführungsform der vorliegenden Erfindung erklärt.
    • Fig. 15 (Verzögerungszeit-Meß-&-Einstellschaltung)
  • Fig. 15 ist ein Blockdiagramm, das eine Beispielkonstruktion der Verzögerungszeit-Meß-&-Einstellschaltung 27 in der Konstruktion von Fig. 5 zeigt. In Fig. 15 bezeichnen Bezugsziffern 270, 271 und 273 jeweils einen Pufferverstärker, bezeichnet 272 eine programmierbare Verzögerungsschaltung, bezeichnet 274 eine D-Typ-Flipflopschaltung, und 275 bezeichnet ein Steuergerät. In Fig. 15 entsprechen Bezugsziffern G bis I jeweils den Bezeichnungen der Anschlüsse von Fig. 5.
  • Ein vom MPU-Taktgenerator 23 zugeführtes Signal wird durch den Pufferverstärker 270 verstärkt, und die Ausgabe des Pufferverstärkers 270 wird in zwei Wege geteilt: einen Weg zu der ersten Verzögerung-&-Schalter-Schaltung 25&sub1; durch den Ausgangsport H, und der Pufferverstärker 271 ist auf dem Weg vorgesehen; und einen Weg zu einem flankengesteuerten Eingangsanschluß der D-Typ-Flipflopschaltung 274. Ein vom Eingangsport I eingegebenes Signal wird durch den Pufferverstärker 273 an den Dateneingangsanschluß der D-Typ-Flipflopschaltung 274 angelegt, und die Q-Ausgabe der D-Typ-Flipflopschaltung 274 wird durch das Steuergerät 275 überwacht.
  • Obwohl die Maßnahme zum anfänglichen Einstellen der Verzögerungszeiten in der programmierbaren Verzögerungsschaltung 272 in Fig. 15 nicht angegeben ist, wird diese Maßnahme in der fünften Ausführungsform erklärt.
  • Nachdem die obige anfängliche Einstelloperation abgeschlossen ist, steuert das Steuergerät 275 die Selektoren 25&sub8; in den Verzögerung-&-Schalter-Schaltungen 25&sub1;, 25&sub2;, 25n, so daß die Ausgabe des Selektors 25&sub4; in einer der Verzögerung-&-Schalter-Schaltungen 25&sub1;, 25&sub2;, ... 25n zur Verzögerungszeit-Meß-&-Einstellschaltung 27 in einer Schleife zurückgeleitet wird, wo die Verzögerung-&-Schalter-Schaltung durch den Port A mit einem Prozessor verbunden ist, für den die Ausbreitungsverzögerungszeit von der Verzögerung-&- Schalter-Schaltung 27 gemessen werden soll. Die Verzögerung- &-Schalter-Schaltung 27 veranlaßt dann den (nicht dargestellten) Haupttaktgenerator, einen Einzelzeitsteuerpuls mit einer vorbestimmten Breite abzugeben, wenn die oben erwähnte Ausbreitungsverzögerungszeit gemessen wird. Diese Operation wird als Antwort auf einen Befehl vom Hostprozessor 1' durch den Host-CPU-Bus ausgeführt. Die Q-Ausgabe der D-Typ-Flipflopschaltung 274 wird "1", wenn die Zeitsteuerung der Eingabe des obigen Einzelzeitsteuerpulses in den flankengesteuerten Eingangsanschluß der Flipflopschaltung 274 und die Zeitsteuerung der Eingabe des obigen Einzelzeitsteuerpulses in den D-Eingang der Flipflopschaltung 274 übereinstimmen. Die Q-Ausgabe der D-Typ-Flipflopschaltung 274 wird nämlich "1", wenn die durch die programmierbare Verzögerungsschaltung 272 verursachte Verzögerungszeit mit der Ausbreitungsverzögerungszeit des Signals übereinstimmt, das vom Aus gangsport H abgegeben und dann durch den Eingangsport I zurückgeleitet wird. Die Ausbreitungsverzögerungszeit kann deshalb gemessen werden, indem die in der programmierbaren Verzögerungsschaltung 272 eingestellte Verzögerungszeit abgetastet wird, um den Verzögerungszeitwert zu finden, der die Q-Ausgabe der Flipflopschaltung 274 zu "1" macht. Wie vorher erklärt wurde, wird die obige Messung für alle Prozessoren 22&sub1;, 22&sub2;, ... 22n ausgeführt.
    • Fig. 16 bis 28B (Fünfte Ausführungsform)
  • Fig. 16 ist ein Blockdiagramm, das eine Anordnung der Mehrzahl der Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 1 bis m) und der Verzögerung-&-Schalter-Schaltungen 25kr (r = 1 bis n, k = 1 bis m) in der fünften Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 17A und 17B später gezeigt wird, sind Prozessoren, die den Prozessoren 22&sub1;, 22&sub2;, ... 22n ähnlich sind, in dem Block der Verzögerung- &-Schalter-Schaltung 25kr (r = 1 bis n, k = 1 bis m) enthalten. Obwohl in Fig. 16 nicht gezeigt, wird angenommen, daß die gesamte sonstige Konstruktion bis auf die obige Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) und die Verzögerung-&-Schalter-Schaltung 27kr (r = 1 bis n, k = 1 bis m) in dem Paralleldatenverarbeitungsgerät gemäß der fünften Ausführungsform der vorliegenden Erfindung vorhanden ist.
  • Wie in Fig. 16 gezeigt ist, sind die Verzögerungszeit- Meß-&-Einstellschaltungen 25kr (r = 1 bis n, k = 1 bis m) in einer n·m-Matrixanordnung in einem Array angeordnet. Jede der Mehrzahl von Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 1 bis m) ist mit der Verzögerung-&-Schalter- Schaltung 25kr (r = 1 bis n, k = 1 bis m) verbunden, die auf der k-ten Reihe in einem Array angeordnet sind. Die Verzögerung-&-Schalter-Schaltungen 25kr (r = 1 bis n, k = 1 bis m) auf jeder Reihe sind mit der entsprechenden Verzögerungszeit-Meß-&-Einstellschaltung 27k wie die Verzögerungszeit- Meß-&-Einstellschaltungen 25&sub1;, 25&sub2;, ... 25n in der Konstruktion von Fig. 5 verkettet. Die Verzögerungszeit-Meß-&- Einstellschaltungen 27k (k = 1 bis m) sind ebenfalls wie in Fig. 16 gezeigt verkettet.
  • Jede der Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 1 bis m) mißt Ausbreitungsverzögerungszeiten zu den jeweiligen Prozessoren in der jeweiligen Verzögerung-&- Schalter-Schaltung 25kr (r = 1 bis n, k = 1 bis m) auf der gleichen Reihe wie die Verzögerungszeit-Meß-&-Einstellschaltung 27k. Die Verzögerungszeit-Meß-&-Einstellschaltung 27&sub1; mißt dann Ausbreitungsverzögerungszeiten der restlichen jeweiligen Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 2 bis m). Die obigen Verzögerungszeiten, die in den jeweiligen Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 2 bis m) gemessen werden, werden von Steuergeräten 275' (die später mit Verweis auf Fig. 17A, 17B, 22A und 22B erklärt werden) in den jeweiligen Verzögerungszeit-Meß-&-Einstellschaltungen 27k (k = 2 bis m) zum Steuergerät in der Verzögerungszeit-Meß-&-Einstellschaltung 271 übertragen. Die Verzögerungszeit-Meß-&-Einstellschaltung 271 kann folglich Ausbreitungsverzögerungszeiten zu den jeweiligen Prozessoren in der jeweiligen Verzögerung-&-Schalter-Schaltung 25kr (r = 1 bis n, k = 1 bis m) auf der n · m-Matrix erhalten. Das Steuergerät 275' in der Verzögerungszeit-Meß-&-Einstellschaltung 27&sub1; stellt dann die Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen auf den Routen zum Zuführen des MPU-Taktsignals zu den Prozessoren in allen Verzögerung- &-Schalter-Schaltungen 25kr (r = 1 bis n, k = 1 bis m) in einer Weise ein, die der erklärten ähnlich ist, so daß das MPU-Taktsignal den Takteingangsanschluß der Prozessoren in allen Verzögerung-&-Schalter-Schaltungen 25kr (r = 1 bis n, k = 1 bis m) gleichzeitig erreicht.
  • In Fig. 16 bezeichnen Bezugszeichen e, f, g, h, i und j jeweils einen Eingangs- oder Ausgangsport der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m), und a, b, c und d bezeichnen jeweils einen Eingangs- oder Ausgangsport der Verzögerung-&-Schalter-Schaltung 25kr (r = 1 bis n, k = 1 bis m). In jeder Verzögerung-&-Schalter-Schaltung wird das MPU-Taktsignal dem Eingangsport a von der entsprechenden Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) oder einer anderen Verzögerung-&-Schalter-Schaltung auf der stromaufwärtigen Seite zugeführt, die näher zur Verzögerungszeit-Meß-&-Einstellschaltung liegt. Wenn das MPU-Takt signal von einer Verzögerung-&-Schalter-Schaltung zugeführt wird, wird das Taktsignal bei Port C an eine andere Verzögerung-&-Schalter-Schaltung auf der stromabwärtigen Seite abgegeben. Das von der stromabwärtigen Seite zurückkehrende Signal wird vom Eingangsport d in die Verzögerung-&- Schalter-Schaltung eingegeben, und das zur nächsten Verzögerung-&-Schalter-Schaltung zurückkehrende Signal wird vom Ausgangsport b abgegeben.
  • Das MPU-Taktsignal, das der Verzögerung-&-Schalter- Schaltung 25kl (k = 1 bis m) zugeführt wird, wird vom Ausgangsport f jeder Verzögerungszeit-Meß-&-Einstellschaltung abgegeben. Das von der Verzögerung-&-Schalter-Schaltung 25kl (k = 1 bis m) zurückgeleitete MPU-Taktsignal wird vom Eingangsport g jeder Verzögerungszeit-Meß-&-Einstellschaltung eingegeben. Das der Verzögerungzeit-Meß-&-Einstellschaltung 27k (k = 2 bis m) zugeführte MPU-Taktsignal wird vom Ausgangsport h jeder Verzögerungszeit-Meß-&-Einstellschaltung 27k-1 (k = 2 bis m) abgegeben. Das von der Verzögerungszeit- Meß-&-Einstellschaltung 27k (k = 2 bis m) zurückgeleitete MPU-Taktsignal wird vom Eingangsport i jeder Verzögerungszeit-Meß-&-Einstellschaltung 27k-1 (k = 2 bis m) eingegeben. Das von der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m - 1) zugeführte MPU-Taktsignal wird vom Eingangsport e jeder Verzögerungszeit-Meß-&-Einstellschaltung 27k+1 (k = 1 bis m - 1) eingegeben. Das von jeder Verzögerungszeit-Meß-&- Einstellschaltung 27k (k = 2 bis m) zurückgeleitete MPU- Taktsignal wird vom Ausgangsport j der Verzögerungszeit-Meß- &-Einstellschaltung 27k (k = 2 bis m) abgegeben.
  • Einzelheiten der Verzögerung-&-Schalter-Schaltung 25kr (r = 1 bis n, k = 1 bis m) und der Verzögerungszeit-Meß-&- Einstellschaltungen 27k (k = 1 bis m) und die Operationen dieser Schaltungen werden unten mit Verweis auf Fig. 17A bis 28B erklärt.
    • Fig. 17A bis 17B (Verzögerung-&-Schalter-Schaltung)
  • Die Fig. 17A und 17B sind Diagramme, die die Konstruktion der Verzögerung-&-Schalter-Schaltung 25kr (r = 1 bis n, k = 1 bis m) in der Konstruktion von Fig. 16 zeigen. In Fig. 17A und 17B bezeichnen Bezugsziffern 22&sub1; bis 22&sub4; jeweils einen Prozessor, 250', 252', 257' und 259' jeweils einen Puf ferverstärker, bezeichnen 251', 254&sub1; bis 254&sub4;, 255&sub1; bis 255&sub4;, 258, 300, 302, 307, 308, 309 und 312 jeweils einen Selektor, bezeichnen 253&sub1; bis 253&sub4;, 256', 304 und 305 jeweils eine programmierbare Verzögerungsschaltung, bezeichnet 275' ein Steuergerät, bezeichnen 301&sub1; bis 301&sub4; und 306 jeweils eine D- Typ-Flipflopschaltung, bezeichnen 3031 bis 3034 jeweils einen monostabilen Multivibrator, bezeichnen 310&sub1; bis 310&sub4; und 311&sub1; bis 311&sub4; jeweils einen Pegelumsetzer, bezeichnen 314, 315, 353&sub1; bis 353&sub4; und 356 jeweils eine ODER-Schaltung.
  • Die Prozessoren 22&sub1; bis 22&sub4; sind diejenigen, denen das MPU-Taktsignal zugeführt werden soll, und der Selektor 300 ist zum Auswählen eines der Prozessoren 22&sub1; bis 22&sub4; vorgesehen, um die Ausbreitungsverzögerungszeit von den Verzögerungszeit-Meß-&-Einstellschaltung 27&sub1; bis zum Prozessor zu messen. Die programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; entsprechen jeweils der programmierbaren Verzögerungsschaltung 25&sub3; in der Konstruktion von Fig. 13, und die programmierbare Verzögerungsschaltung 256 ' entspricht der programmierbaren Verzögerungsschaltung 256 in Fig. 13. Die D- Typ-Flipflopschaltungen 301&sub1; bis 301&sub4; sind zur Verwendung beim Bestimmen von anfänglichen Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; vorgesehen. Der Selektor 302 ist zum Auswählen einer der Routen vorgesehen, die verwendet werden soll, wenn die Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; zu Anfang eingestellt werden, und einer Route, die verwendet werden soll, wenn Ausbreitungsverzögerungszeiten für die jeweiligen Prozessoren 22&sub1; bis 22&sub4; gemessen werden.
  • Die Pegelumsetzer 310&sub1; bis 310&sub4; und 311&sub1; bis 311&sub4; sind auf beiden Seiten der Prozessoren 22&sub1; bis 22&sub4; zum Umwandeln oder Umsetzen von Signalpegeln zwischen einer ECL-Schaltungsanordnung und einer TTL-Schaltungsanordnung vorgesehen. In dieser Ausführungsform ist die Schaltungsanordnung um die Prozessoren 22&sub1; bis 22&sub4; durch die TTL-Schaltungsanordnung realisiert, und die andere Schaltungsanordnung zum Zuführen des MPU-Taktsignals zu den Prozessoren ist durch die ECL- Schaltungsanordnung realisiert. Die monostabilen Multivibratoren 303&sub1; bis 303&sub4; sind zum Zuführen eines asynchronen Anforderungssignals mit einem vorbestimmten Arbeitsverhältnis (duty ratio) zu den Prozessoren 22&sub1; bis 22&sub4; vorgesehen, wenn die Schaltungsanordnung der Fig. 17A und 17B zum gleichzeitigen Zuführen des asynchronen Anforderungssignals zu den Prozessoren 22&sub1; bis 22&sub4; wie in den zweiten und dritten Ausführungsformen der Fig. 3 und 4 verwendet wird. Die Selektoren 254&sub1; bis 254&sub4; entsprechen jeweils dem Selektor 254 in Fig. 13, und die Selektoren 255&sub1; bis 255&sub4; entsprechen jeweils dem Selektor 255 in Fig. 13. In jedem Prozessor bezeichnet X2 einen flankengesteuerten Eingangsanschluß, und H1 bezeichnet einen Ausgangsanschluß für das im Prozessor erzeugte oben erwähnte Zeitsteuersignal.
  • Die programmierbare Verzögerungsschaltung 304 und die ODER-Schaltung 314 bilden eine Wellenform-Formerschaltung zum Formen eines Signals, das dort durchgeht, und die programmierbare Verzögerungsschaltung 305 und die ODER-Schaltung 315 bilden eine Wellenform-Formerschaltung zum Formen eines Signals, das dort durchgeht. Diese Wellenform-Formerschaltungen sind jeweils in dem Pfad zum Zuführen des MPU- Taktsignals und dem Pfad zum Rückleiten des MPU-Taktsignals zum MPU-Taktgenerator 23 vorgesehen, um diese Pfade symmetrisch zu machen. Die D-Typ-Flipflopschaltung 306 ist zur Verwendung beim Bestimmen anfänglicher Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 304 und 305 vorgesehen. Die ODER-Schaltung 314 empfängt die Ausgabe der entsprechenden programmierbaren Verzögerungsschaltung 304, und ein Hauptrückstellsignal, das von dem Hostprozessor 1' zugeführt wird, und die Ausgabe der ODER-Schaltung 314 wird an einen Rückstelleingangsanschluß der programmierbaren Verzögerungsschaltung 304 angelegt. Die ODER-Schaltung 315 empfängt die Ausgabe der entsprechenden programmierbaren Verzögerungsschaltung 305, und das Hauptrückstellsignal, und die Ausgabe der ODER-Schaltung 315 wird an einen Rückstelleingangsanschluß der programmierbaren Verzögerungsschaltung 305 angelegt. Die ODER-Schaltungen 353&sub1; bis 353&sub4; sind jeweils mit den entsprechenden programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; in einer Weise verbunden, die den obigen Wellenform-Formerschaltungen zum Formen von Wellenformen der dort durchgehenden Signale ähnlich ist.
  • Der Selektor 307 ist vorgesehen zum Auswählen entweder einer Route, die verwendet werden soll, wenn Verzögerungs zeiten in den programmierbaren Verzögerungsschaltungen 304 und 305 anfangs eingestellt werden, oder einer Route, die verwendet werden soll, wenn die Verzögerungszeit-Meß-&- Einstellschaltung der Fig. 17A und 17B als ein Durchgangspfad zwischen dem Eingangsport d zum Ausgangsport b verwendet wird. Der Selektor 308 ist symmetrisch zum Selektor 300 vorgesehen, und der Selektor 309 ist symmetrisch zum Selektor 302 vorgesehen.
  • Die obigen Selektoren, die programmierbaren Verzögerungsschaltungen und die Flipflopschaltungen werden durch das Steuergerät 275' in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) gesteuert und überwacht.
    • Fig. 18A bis 21B (Signalrouten in einer Verzögerung-&-Schalter-Schaltung)
  • Die Fig. 18A und 18B sind Diagramme, die Signalrouten zeigen, die verwendet werden, wenn Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; in der Konstruktion der Fig. 17A und 17B zu Anfang eingestellt werden, um jedes Paar Signalpfade der Verzögerungszeit-Meß-&- Einstellschaltung 27k (k = 1 bis m) symmetrisch zu machen. In Fig. 18A und 18B sind die obigen Routen, die jeweils vorgesehen sind, um Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; zu Anfang einzustellen, durch gestrichelte Linien entlang den entsprechenden Signalleitungen in Fig. 17A und 17B angezeigt.
  • Wenn Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; zu Anfang eingestellt werden, steuert das Steuergerät 275' die Selektoren in der Konstruktion der Fig. 17A und 17B, so daß die oben angegebenen Routen realisiert werden. Das Steuergerät 275' veranlaßt dann den (nicht dargestellten) Haupttaktgenerator, einen Einzelzeitsteuerpuls mit einer vorbestimmten Breite abzugeben, wenn die oben erwähnte Ausbreitungsverzögerungszeit gemessen wird. Diese Operation wird als Antwort auf einen Befehl vom Hostprozessor 1' durch den Host-CPU-Bus ausgeführt.
  • Ein in den Eingangsport a eingegebenes Signal wird durch den Pufferverstärker 250', die Selektoren 251', 308 und 309 an die programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; angelegt. Die Ausgaben der programmierbaren Verzögerungs schaltungen 253&sub1; bis 253&sub4; werden jeweils an den flankengesteuerten Eingangsanschluß der entsprechenden der Flipflopschaltungen 301&sub1; bis 301&sub4; angelegt. Die Ausgabe des Selektors 308 wird an einen Eingangsanschluß des Selektors 302 angelegt. Das angelegte Signal wird ausgewählt und von dem Selektor 302 abgegeben, um an den flankengesteuerten Eingangsanschluß der programmierbaren Verzögerungsschaltung 25&sub6;' angelegt zu werden. Die Ausgabe der programmierbaren Verzögerungsschaltung 256' wird an den D-Eingangsanschluß der Flipflopschaltungen 301&sub1; bis 301&sub4; angelegt. Die Q-Abgabe jeder der D-Typ-Flipflopschaltungen 301&sub1; bis 301&sub4; wird der "1"- Pegel, wenn die Zeitsteuerung der Eingabe des obigen Einzelzeitsteuerpulses in den flankengesteuerten Eingangsanschluß jeder Flipflopschaltung und die Zeitsteuerung der Eingabe des obigen Einzelzeitsteuerpulses in den D-Eingang der Flipflopschaltung übereinstimmen. Die Q-Ausgabe jeder D-Typ- Flipflopschaltung wird nämlich "1", wenn die durch die entsprechende programmierbare Verzögerungsschaltung 253r verursachte Verzögerungszeit mit der Ausbreitungsverzögerungszeit des Signals übereinstimmt, das sich durch die programmierbare Verzögerungsschaltung 256' ausbreitet. Das Steuergerät 275' stellt folglich zu Anfang in der programmierbaren Verzögerungsschaltung 253r den Verzögerungszeitwert ein, der die Q-Ausgabe der Flipflopschaltung 253r zu "1" macht.
  • Die Fig. 19A und 19B sind Diagramme, die eine Signalroute zeigen, die verwendet wird, wenn Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 304 und 305 in der Konstruktion der Fig. 17A und 17B zu Anfang eingestellt werden, um jedes Paar Signalpfade der Verzögerungszeit-Meß- &-Einstellschaltung 27k (k = 1 bis m) symmetrisch zu machen.
  • Die Operation zum anfänglichen Einstellen von Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 304 und 305 wird in einer Weise ausgeführt, die der obigen Operation zum Einstellen von Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 253&sub1; bis 253&sub4; ähnlich ist. In dem Fall der Fig. 19A und 19B wird das durch den Eingangsport a eingegebene Einzelzeitsteuersignal durch den Pufferverstärker 250' und den Selektor 251' an den flankengesteuerten Eingangsanschluß der programmierbaren Verzögerungsschaltung 304 und einen Eingangsanschluß des Selektors 307 angelegt. Das obige Signal wird durch den Selektor 307 ausgewählt und an den flankengesteuerten Eingangsanschluß der programmierbaren Verzögerungsschaltung 305 angelegt. Die Ausgabe der programmierbaren Verzögerungsschaltung 305 wird an den flankengesteuerten Eingangsanschluß der D-Typ-Flipflopschaltung 306 angelegt. Die obige Ausgabe des Selektors 251' wird ebenfalls an den flankengesteuerten Eingangsanschluß der programmierbaren Verzögerungsschaltung 304 angelegt, und die Ausgabe der programmierbaren Verzögerungsschaltung 304 wird an den D-Eingangsanschluß der Flipflopschaltung 306 angelegt. Folglich stellt das Steuergerät 275' zu Anfang in der programmierbaren Verzögerungsschaltung 304 den Verzögerungszeitwert ein, der die Q-Ausgabe der Flipflopschaltung 304 zu "1" macht, wenn der obige Einzelzeitsteuerpuls in die Schaltung der Fig. 19A und 19B eingegeben wird.
  • Die Fig. 20A und 20B sind die Diagramme, die eine Signalroute zeigen, die verwendet wird, wenn eine Zeit gemessen wird, die verstreicht, während sich ein Signal zum Prozessor 22&sub1; ausbreitet, in der Verzögerungszeit-Meß-&- Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 17A und 17B.
  • Nachdem die obigen anfänglichen Einstelloperationen abgeschlossen sind, steuert das Steuergerät 275' die Selektoren in der Konstruktion der Fig. 17A und 17B, so daß die Signalrouten, wie durch gestrichelte Linien α, β und γ angegeben ist, realisiert werden, wo die Route α eine Signalroute ist, die vom Eingangsport a zum Ausgangsport c verläuft, die Route β eine Signalroute ist, die vom Eingangsport a zum Ausgangsport b verläuft, und die Route γ eine Signalroute ist, die vom Eingangsport a aus eingibt, in der Konstruktion der Fig. 20A und 20B in einer Schleife zurückführt und vom Ausgangsport b ausgibt. Die Signalroute α verläuft durch den Pufferverstärker 250', die Selektoren 251', 308 und 309, die programmierbare Verzögerungsschaltung 253&sub1;, den Pegelumsetzer 310&sub1;, die Selektoren 254&sub1; und 255&sub1;, den Pegelumsetzer 311&sub1;, die Selektoren 300 und 302, die programmierbare Verzögerungsschaltung 256', den Selektor 258 und den Pufferverstär ker 259', die Signalroute β verläuft durch den Pufferverstärker 250', den Selektor 251', die programmierbare Verzögerungsschaltung 304, den Selektor 312 und den Pufferverstärker 252', und die Signalroute γ verläuft durch den Pufferverstärker 257', den Selektor 307, die programmierbare Verzögerungsschaltung 205, den Selektor 258 und den Pufferverstärker 259'. Die Signalroute a wird verwendet, wenn die Ausbreitungsverzögerungszeit eines Signals zu einem der Prozessoren in der Verzögerung-&-Schalter-Schaltung gemessen wird, die sich auf der stromabwärtigen Seite der Konstruktion der Fig. 20A und 20B befindet, und die Signalrouten β und γ werden verwendet, wenn die Ausbreitungsverzögerungszeit eines Signals zu einem der Prozessoren in der stromaufwärtigen Seite der Konstruktion der Fig. 20A und 20B gemessen wird.
  • Die Fig. 21A und 21B sind Diagramme, die Signalrouten zeigen, die zum Zuführen des MPU-Taktsignals während eines normalen Betriebs des Paralleldatenverarbeitungsgeräts in der fünften Ausführungsform in der Verzögerungszeit-Meß-&- Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 17A und 17B verwendet werden.
  • In Fig. 21A und 21B bezeichnet δ1 eine Signalroute des MPU-Taktsignals, das einem Prozessor in der Verzögerung-&- Schalter-Schaltung zugeführt werden soll, die sich auf der stromabwärtigen Seite der Konstruktion der Fig. 21A und 21B befindet, und δ2 bezeichnet Signalrouten des MPU-Taktsignals, das den Prozessoren 22&sub1; bis 22&sub4; in der Konstruktion der Fig. 21A und 21B zugeführt werden soll. Die Signalroute 51 verläuft durch den Pufferverstärker 250', den Selektor 251', die programmierbare Verzögerungsschaltung 304, den Selektor 312 und den Pufferverstärker 252', und die Signalrouten δ2 verlaufen durch den Pufferverstärker 250', die Selektoren 251', 308 und 309, die programmierbare Verzögerungsschaltung 253&sub1;, den Pegelumsetzer 310&sub1;, den monostabilen Multivibrator 303&sub1; und die Selektoren 254&sub1;.
    • Fig. 22A und 22B (Verzögerungszeit-Meß-&-Einstellschaltung)
  • Die Fig. 22A und 22B sind Diagramme, die die Konstruktion der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) in der Konstruktion von Fig. 16 zeigen. In Fig. 22A und 22B bezeichnen Bezugsziffern 271', 273', 276, 277, 278 und 279 jeweils einen Pufferverstärker, bezeichnen 272', 400, 403, 404, 410 und 411 jeweils eine programmierbare Verzögerungsschaltung, bezeichnen 274, 405 und 412 jeweils eine D-Typ-Flipflopschaltung, bezeichnet 275' ein Steuergerät, bezeichnen 401, 402, 406, 407, 408, 409, 413, 414, 415 und 416 jeweils einen Selektor und bezeichnen 372, 420, 423, 424, 430 und 431 jeweils eine ODER-Schaltung.
  • In der Konstruktion der Fig. 22A und 22B entsprechen die Pufferverstärker 271' und 273' den Pufferverstärkern 271 bzw. 273 in Fig. 15, entspricht die programmierbare Verzögerungsschaltung 272' der programmierbaren Verzögerungsschaltung 272 in Fig. 15, entspricht die D-Typ-Flipflopschaltung 274' der D-Typ-Flipflopschaltung 274 in Fig. 15, und das Steuergerät 275' entspricht dem Steuergerät 275 in Fig. 15. Die programmierbare Verzögerungsschaltung 400 ist zum anfänglichen Einstellen einer Verzögerungszeit in der programmierbaren Verzögerungsschaltung 272' vorgesehen, um den oben erwähnten Offset in der programmierbaren Verzögerungsschaltung 272' zu kompensieren. Der Selektor 401 ist vorgesehen zum Auswählen entweder einer Route zur Verwendung, wenn die Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 272' zu Anfang eingestellt werden, oder einer Route zur Verwendung, wenn die Ausbreitungsverzögerungszeiten gemessen werden. Der Selektor 402 ist symmetrisch zum Selektor 402 vorgesehen. Die programmierbare Verzögerungsschaltung 403 ist zum Einstellen einer Verzögerungszeit in einem Pfad von dem Eingangsport für das MPU-Taktsignal oder dem Eingangsport e zum Ausgangsport f vorgesehen. Die programmierbare Verzögerungsschaltung 404 ist vorgesehen, um eine Verzögerungszeit in der programmierbaren Verzögerungsschaltung 403 zu Anfang einzustellen. Die D-Typ-Flipflopschaltung 405 ist vorgesehen zur Verwendung, wenn anfängliche Verzögerungszeiten in den programmierbaren Verzögerungs schaltungen 403 und 404 bestimmt werden. Der Selektor 406 ist zum Auswählen entweder einer Route vorgesehen, die verwendet werden soll, wenn die Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 403 und 404 zu Anfang eingestellt werden, oder einer Route, die verwendet werden soll, wenn ein Signal, das vom Eingangsport e aus eingegeben wird, zum Ausgangsport j in einer Schleife zurückgeführt wird. Der Selektor 407 ist vorgesehen zum Auswählen entweder einer Route, die verwendet werden soll, wenn die Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 403 und 404 zu Anfang eingestellt werden, oder einer Route, die verwendet werden soll, wenn die Ausbreitungsverzögerungszeiten gemessen werden. Der Selektor 408 ist symmetrisch zum Selektor 406 vorgesehen. Der Selektor 409 ist symmetrisch zum Selektor 407 vorgesehen. Die programmierbare Verzögerungsschaltung 410 ist zum Einstellen einer Verzögerungszeit in einem Pfad von dem Eingangsport für das MPU- Taktsignal oder dem Eingangsport e zum Ausgangsport h und zum Formen einer Wellenform eines dort durchgehenden Signals vorgesehen. Die programmierbare Verzögerungsschaltung 411 ist zum Einstellen einer Verzögerungszeit in einem Pfad von dem Eingangsport i zum Ausgangsport j und Formen einer Wellenform eines dort durchgehenden Signals vorgesehen. Die D- Typ-Flipflopschaltung 412 ist zum Bestimmen anfänglicher Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 410 und 411 vorgesehen. Der Selektor 413 ist vorgesehen zum Auswählen entweder einer Route, die verwendet werden soll, wenn die Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 410 und 411 zu Anfang eingestellt werden, oder einer Route, die verwendet werden soll, wenn die Ausbreitungsverzögerungszeiten gemessen werden. Der Selektor 410 ist symmetrisch zum Selektor 413 vorgesehen. Der Selektor 415 ist vorgesehen zum Auswählen entweder einer Route, die verwendet werden soll, wenn die Ausbreitungsverzögerungszeiten zu anderen Verzögerungszeit-Meß-&-Einstellschaltungen gemessen werden sollen, die in niedrigeren Reihen liegen, wie in Fig. 16 für Verzögerungszeit-Meß-&- Einstellschaltungen 27k (k = 1 bis m) gezeigt ist, oder einer Route, die verwendet werden soll, wenn die Ausbreitungsverzögerungszeiten eines Signals gemessen werden, das sich zu einem Prozessor in einer der Verzögerung-&-Schalter- Schaltungen ausbreitet, die auf der gleichen Reihe wie die Verzögerungszeit-Meß-&-Einstellschaltung der Fig. 22A und 22B in einem Array angeordnet sind. Der Selektor 416 ist vorgesehen zum Auswählen entweder einer Route, die für das MPU-Taktsignal vom MPU-Takteingangsanschluß der Konstruktion der Fig. 22A und 22B verwendet werden soll, oder einer Route, die für das MPU-Taktsignal verwendet werden soll, das von einer oberhalb der Konstruktion der Fig. 22A und 22B in einer vorherigen Reihe, wie in Fig. 16 gezeigt ist, gelegenen Verzögerungszeit-Meß-&-Einstellschaltung zugeführt wird.
  • Die programmierbare Verzögerungsschaltung 403 und die ODER-Schaltung 423, die programmierbare Verzögerungsschaltung 404 und die ODER-Schaltung 424, die programmierbare Verzögerungsschaltung 410 und die ODER-Schaltung 413 bzw. die programmierbare Verzögerungsschaltung 411 und die ODER- Schaltung 431 arbeiten als eine Wellenform-Formerschaltung zum Formen eines Signals, das dort durchgeht.
  • Die obigen Selektoren, die programmierbaren Verzögerungsschaltungen und die Flipflopschaltungen werden durch das Steuergerät 275' in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) gesteuert und überwacht.
    • Fig. 23A bis 28B (Signalrouten in einer Verzögerung-&-Schalter-Schaltung)
  • Die Fig. 23A und 23B sind Diagramme, die Signalrouten zeigen, welche verwendet werden, wenn Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 272', 400, 403, 404, 410 und 411 in der Konstruktion der Fig. 22A und 22B zu Anfang eingestellt werden, um jedes Paar Signalpfade der Verzögerung-&-Schalter-Schaltung 25kr (r = 1 bis n, k = 1 bis m) symmetrisch zu machen. In Fig. 23A und 23B sind die obigen Routen, um jeweils Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 272', 400, 403, 404, 410 und 411 zu Anfang einzustellen, durch gestrichelte Linien entlang den entsprechenden Signalleitungen in Fig. 22A und 22B angegeben.
  • Wenn Verzögerungszeiten in den programmierbaren Verzögerungsschaltungen 272', 400, 403, 404, 410 und 411 zu Anfang eingestellt werden, steuert das Steuergerät 275' die Selek toren in der Konstruktion der Fig. 22A und 22B, so daß die obigen Routen wie durch gestrichelte Linien ε, und η angezeigt realisiert werden. Das Steuergerät 275' veranlaßt dann den (nicht dargestellten) Haupttaktgenerator, einen Einzelzeitsteuerpuls mit einer vorbestimmten Breite abzugeben, wenn die oben erwähnte Ausbreitungsverzögerungszeit gemessen wird. Diese Operation wird als Antwort auf einen Befehl vom Hostprozessor 1' durch den Host-CPU-Bus ausgeführt.
  • Die Route ε ist eine Signalroute, die verwendet wird, wenn die anfänglichen Verzögerungszeiten der programmierbaren Verzögerungsschaltungen 272' und 400 bestimmt werden, um darauf eingestellt zu werden. In diesem Fall werden die anfänglichen Verzögerungszeiten darauf so eingestellt, daß eine Ausbreitungsverzögerungszeit eines Signals, das durch den Selektor 402 und die programmierbare Verzögerungsschaltung 272' durchgeht, und eine Ausbreitungsverzögerungszeit eines Signals, das durch den Selektor 401 und die programmierbare Verzögerungsschaltung 400 durchgeht, dieselben sind. Die anfänglichen Verzögerungszeiten, die eingestellt werden sollen, werden durch das Steuergerät 275' durch Einstellen einer bestimmten Verzögerungszeit in einer der programmierbaren Verzögerungsschaltungen 272' und 400, Abtasten der Verzögerungszeit in der anderen der programmierbaren Verzögerungsschaltungen 272' und 400 und Überwachen der Q- Ausgabe der D-Typ-Flipflopschaltung 274' bestimmt.
  • Die Route ist eine Signalroute, die verwendet wird, wenn die anfänglichen Verzögerungszeiten der programmierbaren Verzögerungsschaltungen 403 und 404 bestimmt werden, um darin eingestellt zu werden. In diesem Fall werden die anfänglichen Verzögerungszeiten darin so eingestellt, daß eine Ausbreitungsverzögerungszeit eines Signals, das durch den Selektor 409, die programmierbare Verzögerungsschaltung 403 und den Selektor 408 durchgeht, und eine Ausbreitungsverzögerungszeit eines Signals, das durch die Selektoren 406 und 407 und die programmierbare Verzögerungsschaltung 404 durchgeht, dieselben sind. Die einzustellenden anfänglichen Verzögerungszeiten werden durch das Steuergerät 275' bestimmt durch Einstellen einer bestimmten Verzögerungszeit in einer der programmierbaren Verzögerungsschaltungen 403 und 404, Abtasten der Verzögerungszeit in der anderen der programmierbaren Verzögerungsschaltungen 403 und 404 und Überwachen der Q-Ausgabe der D-Typ-Flipflopschaltung 405.
  • Die Route η ist eine Signalroute, die verwendet wird, wenn die anfänglichen Verzögerungszeiten der programmierbaren Verzögerungsschaltungen 410 und 411 bestimmt werden, um darin eingestellt zu werden. In diesem Fall werden die anfänglichen Verzögerungszeiten darin eingestellt, so daß eine Ausbreitungsverzögerungszeit eines Signals, das durch die programmierbare Verzögerungsschaltung 410 und den Selektor 414 durchgeht, und eine Ausbreitungsverzögerungszeit eines Signals, das durch den Selektor 413 und die programmierbare Verzögerungsschaltung 411 durchgeht, die gleichen sind. Die einzustellenden anfänglichen Verzögerungszeiten werden durch das Steuergerät 275' bestimmt, indem eine bestimmte Verzögerungszeit in einer der programmierbaren Verzögerungsschaltungen 410 und 411 eingestellt wird, die Verzögerungszeit, die nicht eingestellt wurde, in der anderen der programmierbaren Verzögerungsschaltungen 410 und 411 abgetastet und die Q-Ausgabe der D-Typ-Flipflopschaltung 412 überwacht wird.
  • Die Fig. 24A und 24B sind Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 22A und 22B verwendet wird, wenn eine Zeit gemessen wird, die verstreicht, während sich ein Signal zu einem Prozessor ausbreitet, der mit einer der Verzögerung-&-Schalter-Schaltungen 25kr (r = 1 bis n, k = 1 bis m) in der gleichen Reihe wie die Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) in der Anordnung von Fig. 16 verbunden ist. In Fig. 24A und 24B sind die obigen Routen durch gestrichelte Linien entlang den entsprechenden Signalleitungen in Fig. 22A und 22B angegeben.
  • Wie in Fig. 24A und 24B gezeigt ist, breitet sich ein von dem MPU-Takteingangsanschluß eingegebenes Signal in zwei Wegen aus. Das Signal auf dem ersten Weg geht nämlich durch den Selektor 402 und die programmierbare Verzögerungsschaltung 272', um an den flankengesteuerten Eingangsanschluß der Flipflopschaltung 274' angelegt zu werden, und das Signal, das sich auf dem zweiten Weg ausbreitet, geht durch die Selektoren 416 und 409 und die programmierbare Verzögerungsschaltung 403 und wird vom Ausgangsport f abgegeben, um sich zu einem Takteingangsanschluß eines Zielprozessors auszubreiten, am Takteingangsanschluß in einer Schleife zurückgeführt und von dort zurückgeleitet zu werden. Das zurückgeleitete Signal wird dann vom Eingangsport g eingegeben und geht durch den Selektor 407, die programmierbare Verzögerungsschaltung 404, den Selektor 401 und die programmierbare Verzögerungsschaltung 400, um an den D-Eingangsanschluß der Flipflopschaltung 274' angelegt zu werden. Das Steuergerät 275' kann folglich den Wert der Ausbreitungsverzögerungszeit messen, der die Q-Ausgabe der Flipflopschaltung 274' zu "1" macht, wenn der obige Einzelzeitsteuerpuls in den MPU-Takteingangsanschluß der Schaltung der Fig. 22A und 22B eingegeben wird.
  • Die Fig. 25A und 25B sind Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 22A und 22B verwendet wird, wenn die Verzögerungszeit-Meß-&-Einstellschaltung 271 in Fig. 16 eine Zeit mißt, die verstreicht, während sich ein Signal zu einer anderen Verzögerungszeit-Meß-&-Einstellschaltung 27k, (k' = 2 bis m) in der gleichen Spalte wie die Verzögerungszeit-Meß-&-Einstellschaltung 27&sub1; in der Anordnung von Fig. 16 ausbreitet. In Fig. 25A und 25B sind die obigen Routen durch gestrichelte Linien entlang den entsprechenden Signalleitungen in Fig. 22A und 22B angegeben. Nachdem die obigen anfänglichen Einstelloperationen abgeschlossen sind, steuert das Steuergerät 275' die Selektoren in der Konstruktion der Fig. 22A und 22B, so daß die Signalrouten wie durch gestrichelte Linien angegeben verlaufen.
  • Wie in Fig. 25A und 25B gezeigt ist, breitet sich ein vom MPU-Takteingangsanschluß eingegebenes Signal in zwei Wegen aus. Das Signal auf dem ersten Weg geht durch den Selektor 402 und die programmierbare Verzögerungsschaltung 272', um an den flankengesteuerten Eingangsanschluß der Flipflopschaltung 274' angelegt zu werden, und das Signal, das sich auf dem zweiten Weg ausbreitet, geht durch die programmierbare Verzögerungsschaltung 410 und den Selektor 414 und wird vom Ausgangsport h abgegeben, um sich zu einem Takteingangsanschluß eines Zielprozessors auszubreiten, beim Takteingangsanschluß in einer Schleife zurückgeleitet und von dort zurückgeleitet zu werden. Das zurückgeleitete Signal wird dann vom Eingangsport i aus eingegeben und geht durch den Selektor 413, die programmierbare Verzögerungsschaltung 411, den Selektor 415, den Selektor 401 und die programmierbare Verzögerungsschaltung 400, um an den D-Eingangsanschluß der Flipflopschaltung 274' angelegt zu werden. Das Steuergerät 275' kann folglich den Wert der Ausbreitungsverzögerungszeit messen, der die Q-Ausgabe der Flipflopschaltung 274' zu "1" macht, wenn der obige Einzelzeitsteuerpuls in den MPU-Takteingangsanschluß der Schaltung der Fig. 22A und 22B eingegeben wird.
  • Die Fig. 26A und 26B sind Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 2 bis m-1) der Konstruktion der Fig. 22A und 22B verwendet wird, wenn die Verzögerungszeit-Meß-&- Einstellschaltung 27&sub1; in Fig. 16 eine Zeit mißt, die verstreicht, während ein Signal sich zu einer anderen Verzögerungszeit-Meß-&-Einstellschaltung 27k, (k' = 3 bis m) ausbreitet, wo die gezeigte Verzögerungszeit-Meß-&-Einstellschaltung 27k in der Mitte des Signalausbreitungspfades in der Anordnung von Fig. 16 liegt.
  • Nachdem die obigen anfänglichen Einstelloperationen abgeschlossen sind, steuert das Steuergerät 275' die Selektoren in der Konstruktion der Fig. 22A und 22B, so daß die Signalrouten wie durch gestrichelte Linien θ und τ angegeben realisiert sind, wo die Route θ eine Signalroute ist, die vom Eingangsport e zum Ausgangsport h verläuft, und die Signalroute τ eine Signalroute ist, die vom Eingangsport i zum Ausgangsport j verläuft. Die Signalroute θ geht durch den Pufferverstärker 276, den Selektor 416, die programmierbare Verzögerungsschaltung 410, den Selektor 414 und den Pufferverstärker 277. Die Signalroute τ geht durch den Pufferverstärker 278, den Selektor 413, die programmierbare Verzögerungsschaltung 411, den Selektor 415 und den Pufferverstärker 279.
  • Die Fig. 27A und 27B sind Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 2 bis m) der Konstruktion der Fig. 22A und 22B verwendet wird, wenn die Verzögerungszeit-Meß-&-Einstellschaltung 27&sub1; in Fig. 16 eine Zeit mißt, die verstreicht, während ein Signal sich zur Verzögerungszeit-Meß-&-Einstellschaltung 27k ausbreitet.
  • Nachdem die obigen anfänglichen Einstelloperationen abgeschlossen sind, steuert das Steuergerät 275' die Selektoren in der Konstruktion der Fig. 22A und 228, so daß die Signalroute realisiert ist, wie sie durch die gestrichelte Linie angegeben ist, wo die Route θ eine Signalroute ist, die vom Eingangsport e zum Ausgangsport j verläuft. Die Signalroute θ geht durch den Pufferverstärker 276, die Selektoren 416 und 409, die programmierbare Verzögerungsschaltung 403, die Selektoren 408, 406 und 407, die programmierbare Verzögerungsschaltung 404, den Selektor 416 und den Pufferverstärker 279.
  • Die Fig. 28A und 28B sind Diagramme, die eine Signalroute zeigen, die in der Verzögerungszeit-Meß-&-Einstellschaltung 27k (k = 1 bis m) der Konstruktion der Fig. 22A und 22B während eines normalen Betriebs des Paralleldatenverarbeitungsgeräts in der fünften Ausführungsform verwendet wird, wo die Routen κ1 und κ2 durch die Verzögerungszeit- Meß-&-Einstellschaltung 27&sub1; in Fig. 16 verwendet werden und die Routen λ1 und λ2 durch die Verzögerungszeit-Meß-&- Einstellschaltung 27k, (k' = 2 bis m) in der Anordnung von Fig. 16 verwendet werden.
  • In Fig. 28A und 28B geht das MPU-Taktsignal, das vom MPU-Takteingangsanschluß der Verzögerungszeit-Meß-&-Einstellschaltung 27&sub1; eingegeben wird, durch den Pufferverstärker 276 und die Selektoren 416 und 409, die programmierbare Verzögerungsschaltung 403 und den Pufferverstärker 271' (die Route κ1) und wird vom Ausgangsport f an die Verzögerung-&- Schalter-Schaltungen 251r (r = 1 bis n) abgegeben. Außerdem geht das obige MPU-Taktsignal durch die programmierbare Verzögerungsschaltung 410, den Selektor 414 und den Pufferverstärker 277 (die Route κ2) und wird vom Ausgangsport h an die Verzögerungszeit-Meß-&-Einstellschaltungen 27k' (k' = 2 bis m) abgegeben. In den anderen Verzögerungszeit-Meß-&- Einstellschaltungen 27k (k = 2 bis m) geht das MPU-Taktsignal, das von einer der Verzögerungszeit-Meß-&-Einstellschaltungen 27k-1 (k = 2 bis m) zugeführt wird, die sich oberhalb der Verzögerungszeit-Meß-&-Einstellschaltung 27k' (k' = 2 bis m) befindet, durch den Eingangsport e und den Pufferverstärker 276. Das vom Pufferverstärker 276 abgegebene MPU-Taktsignal breitet sich auf den gleichen Wegen (λ1 und λ2) wie die obigen Routen κ1 bzw. κ2 aus.

Claims (14)

1. Gerät zum Zuführen eines durch Datenverarbeitungseinheiten (3&sub1;, 3&sub2;, ..., 3n) gleichzeitig zu empfangenden Signals, umfassend:
eine Mehrzahl erster Signalpfade (15, 33a&sub1;, 33a&sub2;, ... 33an), jeder zum Zuführen des Signals von einer gemeinsamen Position zu einer der Datenverarbeitungseinheiten, eine Mehrzahl zweiter Signalpfade (16, 34a&sub1;, 34a&sub2;, ..., 34an), jeder zum Rückleiten des Signals von einer der Datenverarbeitungseinheiten zur gemeinsamen Position, wo jeder der Mehrzahl zweiter Signalpfade mit einem entsprechenden der ersten Signalpfade ein Paar bildet,
gekennzeichnet durch
ein Offset-Einstellmittel (12a) zum anfänglichen Ausgleichen von Signalausbreitungsverzögerungen in den ersten und zweiten Signalpfaden jedes Paares,
ein Verzögerungsmeßmittel (7a) zum Messen von Verzögerungen, während sich das Signal von der gemeinsamen Position zu den Datenverarbeitungseinheiten ausbreitet und dann durch jedes Paar der ersten und zweiten Signalpfade zur gemeinsamen Position zurückgeleitet wird, und
ein Verzögerungseinstellmittel (7a) zum Einstellen der durch das Meßmittel gemessenen Verzögerungen, um Verzögerungen in allen Paaren der ersten und zweiten Signalpfade auszugleichen.
2. Gerät nach Anspruch 1, worin jeder der ersten und zweiten Signalpfade in der Mehrzahl von Paaren von Signalpfaden Variable-Verzögerung-Mittel (6a1, 6a2, ..., 6an, 10a1, 10a2, ..., 10an) zum Verzögern einer Ausbreitung des Signals durch die ersten und zweiten Signalpfade aufweist.
3. Gerät nach Anspruch 2, worin das Verzögerungseinstellmittel die Verzögerungen, die durch die Variable- Verzögerung-Mittel (6a1, 6a2, ..., 6an, 10a1, 10a2, ..., 10an) in den ersten und zweiten Signalpfaden von jedem der Mehrzahl von Paaren von Signalpfaden verursacht werden, auf der Grundlage einer durch das Verzögerungsmeßmittel (7a) durchgeführten Messung einstellt.
4. Gerät nach einem der Ansprüche 2 oder 3, worin das Offset-Einstellmittel (12a) Verzögerungen zu Anfang einstellt, die durch die Variable-Verzögerung-Mittel in den ersten und zweiten Signalpfaden von jedem der Mehrzahl von Paaren von Signalpfaden verursacht werden, bevor das Verzögerungsmeßmittel die Verzögerung mißt.
5. Gerät nach einem der Ansprüche 1 bis 4, worin der erste Signalpfad (15, 33a1, 33a2, ..., 33an) von jedem der Mehrzahl von Paaren von Signalpfaden einen gemeinsamen Zuführungsseite-Pfad (15) gemeinsam nutzt, der gemeinsame Zuführungsseite-Pfad mindestens ein Verzweigungsmittel (11a1, 11a2, ..., 11an) aufweist, jedes zum Verzweigen des Signals von dem gemeinsamen Zuführungsseite-Pfad zu dem Zuführungsseite-Verzweigungspfad, welcher Zuführungsseite-Verzweigungspfad das Signal von jedem Verzweigungsmittel zum entsprechenden Prozessor ausbreitet, und der zweite Signalpfad von jedem der Mehrzahl von Paaren von Signalpfaden (16, 34a1, 34a2, ..., 34an) einen gemeinsamen Rückleitungsseite- Pfad (16) gemeinsam nutzt, der gemeinsame Rückleitungsseite- Pfad mindestens einen Rückleitungsseite-Verzweigungspfad zum Ausbreiten des Signals vom entsprechenden Prozessor zum gemeinsamen Rückleitungsseite-Pfad und mindestens ein Verbindungsmittel aufweist, jedes zum Verbinden eines des mindestens einen Rückleitungsseite-Verzweigungspfades mit dem gemeinsamen Rückleitungsseite-Pfad.
6. Gerät nach einem der Ansprüche 2 bis 5, worin das Variable-Verzögerung-Mittel auf jedem von dem Zuführungsseite- Verzweigungspfad und dem Rückleitungsseite-Verzweigungspfad vorgesehen ist.
Gerät nach einem der Anspruche 2 bis 5, worin das Variable-Verzögerung-Mittel auf jedem von dem gemeinsamem Zuführungsseite-Pfad und dem gemeinsamen Rückleitungsseite- Pfad vorgesehen ist.
8. Gerät nach einem der Ansprüche 5 bis 7, worin die Mehrzahl von Prozessoren (3&sub1;, 3&sub2;, ..., 3n) in einer vorbestimmten Reihenfolge angeordnet ist, wobei der gemeinsame Rückleitungsseite-Pfad (16) mit der Mehrzahl von Prozessoren durch mindestens eines des mindestens einen Verbindungsmittels (9a1, 9a2, ..., 9an) und einem des mindestens einen Rückleitungsseite-Verzweigungspfades verbunden ist, und je des Verbindungsmittel (9a1, 9a2, ..., 9an) einen Selektor zum Empfangen eines ersten Signals aufweist, das sich von einem des mindestens einen Rückleitungsseite-Verzweigungspfades ausbreitet, und eines zweiten Signals, das sich von dem gemeinsamen Rückleitungsseite-Pfad (16) auf der stromaufwärtigen Seite des Selektors ausbreitet, Auswählen eines der ersten und zweiten Signale, was ein ausgewähltes Signal ergibt, und Abgeben des ausgewählten Signals auf dem gemeinsamen Rückleitungsseite-Pfad (16) auf der stromabwärtigen Seite des Selektors.
9. Gerät nach einem der Ansprüche 1 bis 8, ferner umfassend Wellenform-Formermittel (13a, 13a', 13b, 13b') in jedem der ersten und zweiten Signalpfade von jedem der Mehrzahl von Paaren zum Formen des Signals, wenn das Signal durch die Wellenform-Formermittel übertragen wird.
10. Gerät zum Paralleldatenverarbeiten nach einem der Ansprüche 1 bis 9, umfassend:
eine Mehrzahl von Prozessoren (3&sub1;, 3&sub2;, ..., 3n) zum Parallelverarbeiten von Daten, welche Mehrzahl von Prozessoren synchron mit einem gemeinsamen Taktsignal verarbeitet, und Starten einer Operation auf ein Empfangen eines gemeinsamen asynchronen Anforderungssignals hin; und
Takterzeugungsmittel (4) zum Erzeugen eines gemeinsamen Taktsignals, das der Mehrzahl von Prozessoren zugeführt werden soll;
welches Paralleldatenverarbeitungsgerät ferner das Gerät, wie in einem der Ansprüche 1 und 5 beschrieben, zum Zuführen eines vorbestimmten des gemeinsamen Taktsignals und des gemeinsamen asynchronen Anforderungssignals als das in Anspruch 1 beschriebene Signal zur Mehrzahl von Prozessoren als die in Anspruch 1 beschriebenen Datenverarbeitungseinheiten aufweist.
11. Gerät nach Anspruch 10, worin eine Mehrzahl von Signalpfaden (17) durch eine Verdrahtung mit gleichen Längen zum Zuführen des anderen des gemeinsamen Taktsignals und des gemeinsamen asynchronen Anforderungssignals zur Mehrzahl von Prozessoren realisiert ist.
12. Gerät nach einem der Ansprüche 10 oder 11, ferner umfassend:
eine außerhalb des Paralleldatenverarbeitungsgeräts gelegene Vorrichtung zum Zuführen des gemeinsamen asynchronen Anforderungssignals;
ein Steuermittel (24) für einen Empfang des asynchronen Anforderungssignals zum Empfangen des gemeinsamen asynchronen Anforderungssignals, das von der außerhalb des Paralleldatenverarbeitungsgeräts gelegenen Vorrichtung zugeführt wird; und
ein Taktfrequenzsteuermittel (23) zum vorübergehenden Verringern einer Frequenz des gemeinsamen Taktsignals auf eine vorbestimmte Frequenz, wenn das Steuermittel für einen Empfang eines asynchronen Anforderungssignals das gemeinsame asynchrone Anforderungssignal empfängt, das von der außerhalb des Paralleldatenverarbeitungsgeräts gelegenen Vorrichtung zugeführt wird; und
welches Steuermittel (24) für einen Empfang eines asynchronen Anforderungssignals das gemeinsame asynchrone Anforderungssignal jedem der Mehrzahl von Prozessoren zuführt, wenn die Frequenz des gemeinsamen Taktsignals auf die vorbestimmte Frequenz verringert ist.
13. Verfahren zum Zuführen eines durch Prozessoren gleichzeitig zu empfangenden Signals, umfassend die Schritte:
(a) Zuführen des Signals von einer gemeinsamen Position durch eine Mehrzahl von Signalzuführungspfaden zu den Prozessoren,
(b) Rückleiten des Signals von den Prozessoren durch eine Mehrzahl von Signalrückleitungspfaden zu der gemeinsamen Position, wo jeder der Mehrzahl von Signalrückleitungspfaden mit einem entsprechenden der Signalzuführungspfade ein Paar bildet,
gekennzeichnet durch
(c) anfängliches Ausgleichen von Signalausbreitungsverzögerungen in dem Signalzuführungspfad und dem Signalrückleitungspfad jedes Paares,
(d) Messen von Verzögerungen, während sich das Signal von der gemeinsamen Position zu den Prozessoren ausbreitet und dann durch jedes Paar der Signalzuführungs- und Signal rückleitungspfade zur gemeinsamen Position zurückgeleitet wird, und
(e) Einstellen der im Schritt (d) gemessenen Verzögerungen, um Verzögerungen in allen Paaren der Signalzuführungs- und Signalruckleitungspfade auszugleichen.
14. Paralleldatenverarbeitungssystem, umfassend: eine Mehrzahl von Prozessoren (3&sub1;, 3&sub2;, ..., 3n) zum Parallelverarbeiten von Daten, welche Mehrzahl von Prozessoren synchron mit einem gemeinsamen Taktsignal verarbeitet, und Starten einer Operation auf ein Empfangen eines gemeinsamen asynchronen Anforderungssignals hin; und
ein Takterzeugungsmittel (4) zum Erzeugen eines gemeinsamen Taktsignals, das der Mehrzahl von Prozessoren zugeführt werden soll;
welches Paralleldatenverarbeitungssystem ferner aufweist
ein erstes Gerät, mit der Konstruktion wie in einem der Ansprüche 1 bis 9 beschrieben, zum Zuführen des gemeinsamen Taktsignals als das in Anspruch 1 beschriebene Signal zur Mehrzahl von Prozessoren als die in Anspruch 1 beschriebenen Datenverarbeitungseinheiten; und
ein zweites Gerät, mit der Konstruktion wie in einem der Ansprüche 1 bis 9 beschrieben, zum Zuführen des gemeinsamen asynchronen Anforderungssignals als das in Anspruch 1 beschriebene Signal zur Mehrzahl von Prozessoren als die in Anspruch 1 beschriebenen Datenverarbeitungseinheiten.
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