JP2507677B2 - 分散型デ―タ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数の処理エレメントにより構成されて、同一のクロ
ック信号に従い、ホスト機器からの非同期要求信号を受
け付けてデータ処理を実行する分散型データ処理装置に
関し、 設計段階で等長配線等の特別な設計配慮を施さなくて
も、各処理エレメントが非同期要求信号を同時に読み込
めるようにすることを目的とし、 クロック信号線をシンメトリイ形式に従う往復路を持
つもので構成するとともに、クロック信号を設定可能な
遅延時間に従って遅延する遅延手段と、試験パルス信号
の往復時間に従って各処理エレメントまでのクロック信
号の伝播時間を計測することで、同時にクロック信号を
与えることになる遅延時間を決定する決定手段とを備え
て、各遅延手段が決定手段により決定された遅延時間を
設定することで、クロック信号がすべての処理エレメン
トに対して同時に与えられることになるよう構成し、そ
して、ホスト機器からの非同期要求があるときに、クロ
ック信号の周波数を下げてから、各処理エレメントに対
して非同期要求信号を通知するよう構成する。

〔産業上の利用分野〕

本発明は、複数の処理エレメントにより構成されて、
同一のクロック信号源から与えられるクロック信号に従
い、ホスト機器からの非同期要求信号を同時に受け付け
てデータ処理を実行する分散型データ処理装置に関し、
特に、設計段階で等長配線等の特別な設計配慮を施さな
くても、各処理エレメントが非同期要求信号を同時に読
み込めるようにする分散型データ処理装置に関する。

マルチプロセッサ型データ処理装置における並列デー
タ処理方式の一方式として、すべてのプロセッサエレメ
ントが同一命令に従って並列的にデータ処理を実行する
というシングル・インストラクション・マルチ・データ
処理方式を採るものがある。この並列データ処理方式で
は、すべてのプロセッサエレメントが同一命令を同時に
読み込まなくてはならない。また、このような並列デー
タ処理方式に限られずに、分散型データ処理装置では、
すべての処理エレメントがホスト機器の発行する要求信
号を同時に読み込んでいく処理を行うことがある。この
ような同一命令の同時読込処理を実現するための構成
は、特別な設計的配慮を要求することなく実現できるよ
うにしていく必要があるのである。

〔従来の技術〕

従来では、同一信号の発行源となるホスト機器から受
信先の処理エレメントまでの電気配線を等しく設計する
という等長配線の設計を行うことで、同一命令の同時読
込処理を実現していた。すなわち、マルチプロセッサ型
データ処理装置の例で説明するならば、ホストシステム
と各プロセッサエレメントとの間の電気配線距離が等し
くなるように設計することで、ホストシステムからの割
込命令等がすべてのプロセッサエレメントに同時に読み
込まれるようにしていたのである。

〔発明が解決しようとする課題〕

しかしながら、この等長配線の設計は、よく知られて
いるように、設計者に対して極めて大きな労力を強いる
ことになる。これから、従来技術では、この等長配線の
設計に要する時間のために、分散型データ処理装置のハ
ードウェアの開発が遅れてしまうことになるという問題
点があった。そして、等長配線の設計は十分な精度を出
せないことが多く、同一命令の同時読込処理を実現する
ためのクロック信号の発信周波数が高められないため、
データ処理速度を所望のものにまで高められないという
問題点もあったのである。

本発明はかかる事情に鑑みてなされたものであって、
ホスト機器からの非同期要求信号を同時に受け付けてデ
ータ処理を実行する分散型データ処理装置において、設
計段階で等長配線等の特別な設計配慮を施さなくても、
各処理エレメントが非同期要求信号を同時に読み込める
ようにできる新たな分散型データ処理装置の提供を目的
とするものである。

〔課題を解決するための手段〕

第１図は、本発明の第１の発明の原理構成図、第２図
は、本発明の第２の発明の原理構成図、第３図は、本発
明の第３の発明の原理構成図である。

第１図ないし第３図において、１はホスト機器、２は
本発明により構成される分散型データ処理装置である。
この分散型データ処理装置２では、複数の処理エレメン
ト３を備えて、この各処理エレメント３が同一のクロッ
ク発生手段４から与えられるクロック信号に従い、非同
期要求受付手段５を介して与えられるホスト機器１から
の非同期要求信号を同時に受け付けていくことで、デー
タ処理を実行していくことになる。

本発明の第１の発明では、すべての処理エレメント３
に対して、クロック発生手段４の発生するクロック信号
を同時に与える構成を実現することで、すべての処理エ
レメント３がホスト機器１からの非同期要求信号を同時
に受け付けられるよう構成している。

このため、第１の発明では、第１図に示すように、ク
ロック発生手段４から処理エレメント３にクロック信号
を供給する往路のクロック信号線と、処理エレメント３
のクロック信号取込位置でそのクロック信号線から分岐
して、そのクロック信号線と同一の配線形態に従いつつ
クロック発生手段４へと戻る復路のクロック信号線と
で、処理エレメント３にクロック信号を供給するクロッ
ク信号線を構成するとともに、各処理エレメント３対応
で備えられて、処理エレメント３に与えらえるクロック
信号を設定可能な遅延時間に従って遅延するプログラマ
ブル遅延手段6aと、クロック発生手段４から試験パルス
信号をクロック信号線に投入し、クロック信号線を往復
するその試験パルス信号の伝播時間を計測して、その計
測値に従ってすべての処理エレメント３に対して同時に
クロック信号を与えることになる処理エレメント３毎の
遅延時間を決定する遅延時間決定手段7aとを備えること
になる。

この構成を採るときに、処理エレメント３が同時にホ
スト機器１からの非同期要求信号を受け付けられるよう
にするために、非同期要求受付手段５と各処理エレメン
ト３との間を従来技術の等長配線で構成していく方法を
採るものであってもよいが、非同期要求受付手段５が非
同期要求信号を処理エレメント３に送出するときに、ク
ロック発生手段４の発生するクロック信号の発信周波数
を下げる処理を実行する周波数変更手段８を備えていく
ことで、非同期要求受付手段５と各処理エレメント３と
の間の等長配線を行わなくても済むようにする構成を採
ることが好ましい。

往復路で構成されるクロック信号線は、クロック発生
手段４から個々の処理エレメント３に対して独立に配線
するものであってもよいが、このようにすると配線量が
多くなってしまうので、往路のクロック信号線を共通線
でもって構成して、この往路のクロック信号線からの分
岐線に従って各処理エレメント３にクロック信号を与え
るよう構成するとともに、各処理エレメント３対応で備
えられて、プログラマブル遅延手段6aの出力する遅延出
力信号線か後段の処理エレメント３から戻される復路の
クロック信号線のいずれか一方を選択して、前段の処理
エレメント３に復路のクロック信号線として出力する選
択手段9aを備える構成を採ることで、配線量の削減を図
ることが好ましい。

そして、プログラマブル遅延手段6aが、初期値として
ゼロ値の遅延時間を実現することが難しく、また、選択
手段9aの持つ遅延時間を無視することができないという
実情が存在することで、遅延時間決定手段7aが高精度で
もって遅延時間を決定できない場合に対処するために、
往路のクロック信号線に備えられるプログラマブル遅延
手段6aと同一回路構成のプログラマブル遅延手段10a
を、復路のクロック信号線の対称位置に備える構成を採
ることが好ましく、また、復路のクロック信号線に備え
られる選択手段9aと同一回路構成を持ち、かつ、往路の
クロック信号線をそのまま通過させる選択手段111aを、
往路のクロック信号線の対称位置に備える構成を採るこ
とが好ましい。

更に、この構成を採るときに、対をなす形式で備えら
れるプログラマブル遅延手段6a,10aの初期遅延特性を揃
えるために、それらのプログラマブル遅延手段6a,10aに
対して同一の試験パルス信号を投入し、それらのプログ
ラマブル遅延手段6a,10aを伝播する試験パルス信号の伝
播時間差を計測することで、それらのプログラマブル遅
延手段6a,10aの持つ初期遅延特性のバラツキを計測し
て、その計測値に従ってそれらのプログラマブル遅延手
段6a,10aの各々に対して同一の初期遅延特性を与えるこ
とになる初期遅延時間データを決定する初期値決定手段
12aを備えることが好ましい。

ここで、プログラマブル遅延手段6aと対となる形式で
備えるプログラマブル遅延手段10aを複数のプログラマ
ブル遅延手段6aに対して共用する形式で備えて、初期値
決定手段12aがその共用のプログラマブル遅延手段10aを
基準にして初期遅延時間データを決定して設定していく
構成を採ることが可能である。また、初期値決定手段12
aは、各プログラマブル遅延手段6a,10aの対に対して別
々に備えていくものであってもよいが共用する形式で備
えることも可能であり、更には、遅延時間決定手段7aと
共用する形式で備えることも可能である。

本発明の第２の発明では、すべての処理エレメント３
に対して、非同期要求受付手段５の送出する非同期要求
信号を同時に与える構成を実現することで、すべての処
理エレメント３がホスト機器１からの非同期要求信号を
同時に受け付けられるよう構成している。

このため、第２の発明では、第２図に示すように、非
同期要求信号受付手段５から処理エレメント３に非同期
要求信号を供給する往路の非同期要求信号線と、処理エ
レメント３の非同期要求信号取込位置でその非同期要求
信号線から分岐して、その非同期要求信号線と同一の配
線形態に従いつつ非同期要求信号受付手段５へと戻る復
路の非同期要求信号線とで、処理エレメント３に非同期
要求信号を供給する非同期要求信号線を構成するととも
に、各処理エレメント３対応で備えられて、処理エレメ
ント３に与えられる非同期要求信号を設定可能な遅延時
間に従って遅延するプログラマブル遅延手段6bと、非同
期要求信号受付手段５から試験パルス信号を非同期要求
信号線に投入し、非同期要求信号線を往復する試験パル
ス信号の伝播時間を計測して、その計測値に従ってすべ
ての処理エレメント３に対して同時に非同期要求信号を
与えることになる処理エレメント３毎の遅延時間を決定
する遅延時間決定手段7bとを備えることになる。

この構成を採るときに、処理エレメント３が同時にホ
スト機器１からの非同期要求信号を受け付けられるよう
にするために、クロック発生手段４と各処理エレメント
３との間を従来技術の等長配線で構成していく方法を採
るものであってもよいが、第１の発明で備えた周波数変
更手段８を備えていくことで、クロック発生手段４と各
処理エレメント３との間の等長配線を行わなくても済む
ようにする構成を採ることが好ましい。

そして、往復路で構成される非同期要求信号線は、非
同期要求信号受付手段５から個々の処理エレメント３に
対して独立に配線するものであってもよいが、非同期要
求信号線の配線量の削減を図るために、往路の非同期要
求信号線を共通線でもって構成して、この往路の非同期
要求信号線からの分岐線に従って各処理エレメント３に
非同期要求信号を与えるよう構成するとともに、各処理
エレメント３対応で備えられて、プログラマブル遅延手
段6bの出力する遅延出力信号線か後段の処理エレメント
３から戻される復路の非同期要求信号線のいずれか一方
を選択して、前段の処理エレメント３に復路の非同期要
求信号線として出力する選択手段9bを備えることが好ま
しい。

そして、遅延時間決定手段7bが高精度で遅延時間を決
定できるようにするために、往路の非同期要求信号線に
備えられるプログラマブル遅延手段6bと同一回路構成の
プログラマブル遅延手段10bを、復路の非同期要求信号
線の対称位置に備える構成を採ることが好ましく、ま
た、復路の非同期要求信号線に備える選択手段9bと同一
回路構成を持ち、かつ、往路の非同期要求信号線をその
まま通過させる選択手段11bを、往路の非同期要求信号
線の対称位置に備える構成を採ることが好ましい。

更に、この構成を採るときに、対をなす形式で備えら
れるプログラマブル遅延手段6b,10bの初期遅延特性を揃
えるために、それらのプログラマブル遅延手段6b,10bに
対して同一の試験パルス信号を投入し、それらのプログ
ラマブル遅延手段6b,10bを伝播する試験パルス信号の伝
播時間差を計測することで、それらのプログラマブル遅
延手段6b,10bの持つ初期遅延特性のバラツキを計測し
て、その計測値に従ってそれらのプログラマブル遅延手
段6b,10bの各々に対して同一の初期遅延特性を与えるこ
とになる初期遅延時間データを決定する初期値決定手段
12bを備えることが好ましい。

ここで、第１の発明と同様に、このプログラマブル遅
延手段10bを複数のプログラマブル遅延手段6bに対して
共用する形式で備れることが可能であり、また、初期値
決定手段12bや遅延時間決定手段7bを共用する形式で備
えることが可能である。

本発明の第３の発明では、すべての処理エレメント３
に対して、クロック発生手段４の発生するクロック信号
を同時に与える構成を実現するとともに、非同期要求受
付手段５の発行する非同期要求信号を同時に与える構成
を実現することで、すべての処理エレメント３がホスト
機器１からの非同期要求信号を同時に受け付けられるよ
う構成している。

このため、第３の発明では、第３図に示すように、処
理エレメント３に供給されるクロック信号線及び非同期
要求信号線をシンメトリイ形式に従う往復路を持つもの
で構成するとともに、第１の発明の備えるプログラマブ
ル遅延手段6aに相当する第１のプログラマブル遅延手段
6a′と、第２の発明の備えるプログラマブル遅延手段6b
に相当する第２のプログラマブル遅延手段6b′と、第１
の発明の備える遅延時間決定手段7aに相当する第１の遅
延時間決定手段7a′と、第２の発明の備える遅延時間決
定手段7bに相当する第２の遅延時間決定手段7b′とを備
えることになる。

そして、クロック信号線の配線量の削減を図るため
に、往路のクロック信号線を共通線でもって構成して、
この往路のクロック信号線からの分岐線に従って各処理
エレメント３にクロック信号を与えるよう構成するとと
もに、復路のクロック信号線に第１の発明の備える選択
手段9aを備えることが好ましく、また、非同期要求信号
線の配線量の削減を図るために、往路の非同期要求信号
線を共通線でもって構成して、この往路の非同期要求信
号線からの分岐線に従って各処理エレメント３に非同期
要求信号を与えるよう構成するとともに、復路の非同期
要求信号線に第２の発明の備える選択手段9bを備えるこ
とが好ましい。

そして、第１の遅延時間決定手段7a′が高精度で遅延
時間を決定できるようにするために、第１の発明の備え
るプログラマブル遅延手段10aや選択手段11aや初期値決
定手段12aを備えることが好ましく、また、第２の遅延
時間決定手段7b′が高精度で遅延時間を決定できるよう
にするために、第２の発明の備えるプログラマブル遅延
手段10bや選択手段11bや初期値決定手段12bを備えるこ
とが好ましい。ここで、第１の遅延時間決定手段7a′と
第２の遅延時間決定手段7b′を共用する形式で備えるこ
とが可能である。

このように構成される第１の発明、第２の発明、第３
の発明において、処理エレメント３に与えられるクロッ
ク信号（非同期要求信号）の波形に品質を保つために、
往復路のクロック信号線（非同期要求信号線）上の対称
位置に対となる形式で備えられて、クロック信号（非同
期要求信号）の波形整形を処理するとともに、このクロ
ック信号（非同期要求信号）を設定可能な遅延時間に従
って遅延する機能を有する１つ又は複数組の波形整形手
段13と、対をなす波形整形手段13に対して同一の試験パ
ルス信号を投入し、それらの波形整形手段13を伝播する
試験パルス信号の伝播時間差を計測することで、それら
の波形整形手段13の持つ遅延特性のバラツキを計測し
て、その計測値に従ってそれらの波形整形手段13の各々
に対して同一の遅延特性を与えることになる遅延時間デ
ータを決定する遅延特性決定手段14とを備えることが好
ましい。ここで、この遅延特性決定手段14は、遅延時間
決定手段7a,7b,7a′,7b′や初期値決定手段12a,12bと共
用する共用する形式で備えることが可能である。

〔作用〕

本発明の第１の発明では、遅延時間決定手段7aは、オ
ペレータにより起動されると、クロック信号線を往復す
る試験パルス信号の往復時間を計測するとともに、この
往復時間を２で割り算することで各処理エレメント３ま
での伝播時間を計測する。そして、遅延時間決定手段7a
は、例えば、この計測により求められる最も長い伝播時
間を基準にして、各処理エレメント３までのクロック信
号の伝播時間をこの最も長い伝播時間に揃えるべく、各
プログラマブル遅延手段6aに設定する遅延時間を算出し
てその算出した遅延時間を対応のプログラマブル遅延手
段6aに設定する。この設定処理により、各処理エレメン
ト３に対して、クロック発生手段４からのクロック信号
が同時に与えられることになる。

ここで、この遅延時間の計測処理にあって、遅延時間
決定手段7aは、選択手段9aが備えられるときには、試験
パルス信号の伝播時間の計測対象となる処理エレメント
３に対応付けられる選択手段9aが、遅延出力信号線を選
択し、その選択手段9aよりも前段に位置する選択手段9a
が、復路のクロック信号線を選択するようにと制御する
ことで、試験パルス信号の伝播時間の計測対象となる処
理エレメント３を選択していくよう処理することにな
る。

このように、本発明の第１の発明を用いると、予め設
定段階でクロック信号線の等長配線の設計を行わなくて
も、すべての処理エレメント３に対して自動的にクロッ
ク信号を同時に与えることができるようになる。

このようにして、各処理エレメント３に同時にクロッ
ク信号が与えられるよう構成されても、非同期要求受付
手段５から送出される非同期要求信号は、非同期要求受
付手段５から各処理エレメント３までの非同期要求信号
線の配線長が異なっていれば、各処理エレメント３に同
時に受け付けられることにはならない。そこで、従来技
術に従い、非同期要求受付手段５から各処理エレメント
３までの非同期要求信号線の配線を等長配線にしていく
構成を採ることが考えられる。このようにすると、クロ
ック信号と非同期要求信号が各処理エレメント３に同時
に与えられることになるので、非同期要求受付手段５か
ら送出される非同期要求信号がすべての処理エレメント
３で同時に受け付けられることになるのである。この構
成を採ると、従来であるならば、クロック信号線と非同
期要求信号線の両方が等長配線の対象となっていたのに
対して、非同期要求信号線のみが等長配線の対象となる
ので、従来よりも大幅に設計者の負荷が低減されること
になる。

第１の発明において、周波数変更手段８を備える構成
をとれば、非同期要求信号線の等長配線を行わずに、か
つデータ処理の高速性を損なうことなく、各処理エレメ
ント３に対して非同期要求信号の同時受け付けを可能に
することができることになる。すなわち、非同期要求受
付手段５がホスト機器１からの非同期要求信号を受け付
けたときに、周波数変更手段８の処理に従ってクロック
発生手段４の発生するクロック信号の発信周波数を下げ
させ、各処理エレメント３がこの発信周波数の下げられ
たクロック信号に同期して、非同期要求受付手段５から
送出されてくる非同期要求信号を読み込むようにすれ
ば、各処理エレメント３に到達する非同期要求信号のタ
イミングは異なっていても、そのタイミングのズレはク
ロック信号の１周期分に十分入ることになり、これがた
めに、すべての処理エレメント３が送られてくる非同期
要求信号を同時に読み込めるようになるのである。ここ
で、周波数変更手段８は、非同期要求信号の同期読込が
確認されると、クロック発生手段４のクロック信号を元
の発信周波数に戻していくことで、高速のデータ処理を
実現するよう処理していくことになる。

この構成を採ると、全く等長配線の技術を用いる必要
がないので従来技術が有していた問題点を一挙に解決で
きることになる。

確かに、このタイミングのズレの吸収は、周波数変更
手段８を備えなくても、第１の発明に従って各処理エレ
メント３に同時にクロック信号を与えるよう構成すると
ともに、クロック信号の発信周波数を元々低くしておく
ことでも実現することはできるものであるが、この方法
を用いると、クロック信号の発信周波数が低くなってデ
ータ処理の速度が遅くなり実用性がでないことになる。
それに対して、本発明の第１の発明では、周波数変更手
段８を備えることで、データ処理の高速性を保証しつつ
等長配線の技術を用いることのないようにできるのであ
る。

この第１の発明にあって、処理エレメント３までの伝
播時間の計測精度を上げるためには、往復路のクロック
信号線上の回路素子配置をシンメトリイにしていく必要
がある。そこで、プログラマブル遅延手段10aや選択手
段11aを備える構成を採ることになる。そして、プログ
ラマブル遅延手段10aを備えるときには、初期値決定手
段12aに従って、対となるプログラマブル遅延手段6aと
プログラマブル遅延手段10aの初期遅延特性が同一のも
のになるようにしていくことで、処理エレメント３まで
の伝播時間の計測精度を上げていくことになる。

更に、この第１の発明にあって、処理エレメント３の
数が多くなることでクロック信号線の配線長が長くなる
と、処理エレメント３に与えられるクロック信号の波形
が歪んでくることになる。これに対処するために、従来
整形手段13を備えていく構成を採ることになる。このよ
うにして備えられる波形整形手段13は、往復路のクロッ
ク信号線上の回路素子配置のシンメトリーを保つため
に、往復路のクロック信号線に対となる形式で備えられ
るとともに、遅延特性決定手段14に従って、対となる波
形整形手段13の遅延特性が同一のものになるようにして
いくことで、処理エレメント３までの伝播時間の計測精
度を劣化させない構成が採られることになる。

本発明の第２の発明では、遅延時間決定手段7bは、オ
ペレータにより起動されると、非同期要求信号線を往復
する試験パルス信号の往復時間を計測するとともに、こ
の往復時間を２で割り算することで各処理エレメント３
までの伝播時間を計測する。そして、遅延時間決定手段
7bは、例えば、この計測により求められる最も長い伝播
時間を基準にして、各処理エレメント３までの非同期要
求信号の伝播時間をこの最も長い伝播時間に揃えるべ
く、各プログラマブル遅延手段6bに設定する遅延時間を
算出してその算出した遅延時間を対応のプログラマブル
遅延手段6bに設定する。この設定処理により、各処理エ
レメント３に対して、非同期要求受付手段５からの非同
期要求信号が同時に与えることになる。

ここで、この遅延時間の計測にあって、遅延時間決定
手段7bは、試験パルス信号の伝播時間の計測対象となる
処理エレメントに対応付けられる選択手段9bが、遅延出
力信号線を選択し、その選択手段9bよりも前段に位置す
る選択手段9bが、復路の非同期要求信号線を選択するよ
うにと制御することで、試験パルス信号の伝播時間の計
測対象となる処理エレメント３を選択していくよう処理
することになる。

このように、本発明の第２の発明を用いると、予め設
計段階で非同期要求信号線の等長配線の設計を行わなく
ても、すべての処理エレメント３に対して自動的に非同
期要求信号を同時に与えることができるようになる。

このようにして、各処理エレメント３に同時に非同期
要求信号が与えられるよう構成されても、非同期要求受
付手段５から送出される非同期要求信号は、クロック発
生手段４から各処理エレメント３までのクロック信号線
の配線長が異なっていれば、各処理エレメント３に同時
に受け付けられることにはならない。そこで、従来技術
に従い、クロック発生手段４から各処理エレメント３ま
でのクロック信号線の配線を等長配線していく構成を採
ることが考えられる。この構成を採ると、クロック信号
線のみが等長配線の対象となるので、従来よりも大幅に
設計者の負荷が低減されることになる。

第２の発明において、周波数変更手段８を備える構成
をとれば、クロック信号線の等長配線を行わずに、かつ
データ処理の高速性を損なうことなく、各処理エレメン
ト３に対して非同期要求信号の同時受け付けを可能にす
ることができることになる。すなわち、各処理エレメン
ト３が、周波数変更手段８の処理に従って発信周波数の
下げられたクロック信号に同期して送出されてくる非同
期要求信号を読み込むようにすれば、各処理エレメント
３に到達するクロック信号のタイミングがズレてきて
も、同一のクロック信号の立ち上がり（立ち下がり）で
もって送られてくる非同期要求信号を同時に読み込める
ようになるのである。

この構成を採ると、全く等長配線の技術を用いる必要
がないので従来技術が有していた問題点を一挙に解決で
きることになる。しかも、データ処理の高速性を損なう
こともない。

この第２の発明にあって、第１の発明と同じ理由によ
り、プログラマブル遅延手段10bや選択手段11bや初期値
決定手段12bを備えていくことで、処理エレメント３ま
での伝播時間の計測精度を上げていくとともに、波形整
形手段13及び遅延特性決定手段14を備えていくことで、
伝播時間の計測精度を劣化させずに非同期要求信号の波
形整形を処理することになる。

本発明の第３の発明では、オペレータにより起動され
ると、第１の遅延時間決定手段7a′は、第１の発明の遅
延時間決定手段7aと同様の処理を実行することで、クロ
ック信号の同時通知を実現する遅延時間を算出して第１
のプログラマブル遅延手段6a′に設定するとともに、第
２の遅延時間決定手段7b′は、第２の発明の遅延時間決
定手段7bと同様の処理を実行することで、非同期要求信
号の同時通知を実現する遅延時間を算出して第２のプロ
グラマブル遅延手段6b′に設定する。この設定処理によ
り、各処理エレメント３に対して、クロック信号と非同
期要求信号が同時に与えられることになる。

このように、本発明の第３の発明を用いると、予め設
計段階で等長配線の設計を行わなくても、すべての処理
エレメント３に対して自動的にクロック信号及び非同期
要求信号を同時に与えることができるようになる。これ
から、第３の発明を用いると、等長配線の技術を用いる
必要がないので従来技術が有していた問題点を一挙に解
決できることになる。しかも、クロック信号の発信周波
数を低くするような手法も用いる必要がないとともに、
従来の等長配線よりも正確に非同期要求信号の同時受付
処理を実現できるので、極めて高速なデータ処理を実現
できることになる。

この第３の発明にあって、第１の発明や第２の発明と
同じ理由により、プログラマブル遅延手段10a,10bや選
択手段11a,11bや初期値決定手段12a,12bを備えていくこ
とで、処理エレメント３までの伝播時間の計測精度を上
げていくとともに、波形整形手段13及び遅延特性決定手
段14を備えていくことで、伝播時間の計測精度を劣化さ
せずに非同期要求信号の波形整形を処理することにな
る。

以上のように、本発明を用いることで、複数の処理エ
レメントにより構成されて、同一のクロック信号源から
与えられるクロック信号に従い、ホスト機器からの非同
期要求信号を同時に受け付けてデータ処理を実行する分
散型データ処理装置において、データ処理の高速性を損
なうことなく、従来技術よりも少ない等長配線量によっ
て非同期要求信号の同時読込処理を実現できるようにな
る。そして、極めて高速のデータ処理速度を保証しつ
つ、全く等長配線を行わずに非同期要求信号の同時読込
処理を実現できるようになるのである。

〔実施例〕

以下、最初に、機能ブロック的な実施例に従って本発
明の一実施例（第１図の第１の発明に相当する）につい
て説明するとともに、次に、詳細な実施例に従って本発
明の一実施例（第１図の第１の発明に相当する）につい
て説明する。

第４図に、本発明を具備する分散型データ処理装置の
一構成例を図示する。図中、20はホストCPU、21は本発
明により構成される分散型データ処理装置である。この
分散型データ処理装置20では、複数のプロセッサ22を備
えて、この各プロセッサ22が同一のクロック信号に従
い、ホストCPU20から与えられる割込要求信号やホール
ド指示信号等の非同期要求信号を同時に受け付けていく
ことで、データ処理を実行していくことになる。

このプロセッサ22による非同期要求信号の同時受け付
け処理を実現するために、本発明により構成される分散
型データ処理装置21では、第４図に示すように、固定の
発信周波数を持つマスタクロックを入力として、発信周
波数の可変調整されるMPUクロックを発生するMPUクロッ
ク発生手段23と、ホストCPU20からの非同期要求信号を
受け付けて、MPUクロック発生手段23に対してMPUクロッ
クの発信周波数の減速及び加速を指示するとともに、プ
ロセッサ22に対して受け付けた非同期要求信号を発行す
る非同期要求調停手段24と、プロセッサ22対応で備えら
れる遅延切換手段25の順次接続により構成されて、MPU
クロック発生手段23から与えられるMPUクロックを遅延
機能に従って遅延しつつ各プロセッサ22に分配するクロ
ック分配手段26と、プロセッサ22に与えられるMPUクロ
ックの各プロセッサ22までの伝播時間を計測する伝播時
間計測手段27とを備える構成を採ることになる。

ここで、この実施例にあって、非同期要求信号を与え
るために備えられる非同期要求調停手段24と各プロセッ
サ22との間の配線は、どのような配線形態を用いるもの
であってもよいが、いずれの場合であっても、従来技術
で採用されていたような等長配線については全く考慮し
ていく必要はない。但し、プロセッサ22が非同期要求信
号を受け取ったことを表示する信号線については、省略
することも可能であるが、信頼性を高めていくために
も、従来通り、プロセッサ22から非同期要求調停手段24
に対して配線される構成が採られることになる。

第５図に、MPUクロック発生手段23の一構成例、第６
図に、ステートマシンで表した非同期要求調停手段24の
実行する処理機能の一例、第７図に、クロック分配手段
26を構成する遅延切換手段25の一構成例、第８図に、伝
播時間計測手段27の一構成例を図示する。

本発明の分散型データ処理装置21を構成するMPUクロ
ック発生手段23は、第５図（ａ）に示すように、非同期
要求調停手段24から与えられるU/ Ｄ信号を受け取って
減速・加速を指示する制御回路230と、この制御回路230
からの指示に従ってマスタクロックの分周比を設定する
分周比カウンタ231と、この分周比カウンタ231の設定に
従ってマスタクロックを分周することでMPUクロックを
生成して出力する分周器232とを備えるよう構成され
る。第５図（ｂ）に、ステートマシンで表した分周比カ
ウンタ231の実行する処理機能の一例、第５図（ｃ）
に、ステートマシンで表した分周器232の実行する処理
機能の一例、第５図（ｄ）に、この分周比カウンタ231
及び分周器232の処理機能により生成されるMPUクロック
のタイムチャートを図示する。

この分周比カウンタ231は、第５図（ｂ）に示すよう
に、減速指示を表すLOレベルのU/ Ｄ信号を受け取る
と、「OP＝１」にあるときには、マスタクロックが入力
される度毎に初期状態の「S0状態」からもう一方の安定
状態である「S7状態」に向けて順次遷移していくことで
分周比を表示していく。この分周比カウンタ231の状態
遷移を受けて、分周器232は、第５図（ｃ）に示すよう
に、「OP＝１」にある「C0状態」（これ以外のCi状態で
はOP＝０となる）を起点にして、時計回りに「Si状態」
に対応する「Ci状態」まで遷移してから「C0状態」に戻
るよう処理することで、表示される分周比に応じたMPU
クロックを発生し、最終的に、「C7状態」に対応する最
も低い発信周波数のMPUクロックを発生していくよう動
作する。そして、分周比カウンタ231は、加速指示を表
すHIレベルのU/ Ｄ信号を受け取ると、これとは逆の状
態遷移を実行していくことで分周比を表示し、分周器23
2は、この表示される分周比に応じてMPUクロックを発生
して、最終的に、「C0状態」に対応する最も高い発信周
波数のMPUクロック（マスタクロックと同じもの）を発
生していくよう動作する。

この動作により、第５図（ｄ）に示すように、MPUク
ロック発生手段23は、非同期要求調停手段24から与えら
れる減速指示に従って、分周された低い発信周波数のMP
Uクロックを出力していくとともに、加速指示に従っ
て、本来の高い発信周波数のMPUクロックを出力してい
くよう動作することになる。そして、分周比カウンタ23
1は、「S7状態」に達すると、減速が完了したことを表
示するために、非同期要求調停手段24に対してHIレベル
にセットしたコンプリート信号を出力するとともに、
「S0状態」に戻ると、加速が完了したことを表示するた
めに、非同期要求調停手段24に対してHIレベルにセット
したコンプリート信号を出力し、それ以外のときにはLO
レベルにセットしたコンプリート信号を出力していくよ
う動作する。

本発明の分散型データ処理装置21を構成する非同期要
求調停手段24は、第６図に示すように、パワーON後にホ
ストCPU20からマスタリセット信号（MRESET信号）を受
け取ると、先ず最初に「S1状態」に遷移する。続いて、
プログラムのスタート信号を受け取ると「S2状態」に遷
移して、MPUクロック発生手段23に対してHIレベルのU/
Ｄ信号を発行することで、定常の処理状態となる最も
高い発信周波数のMPUクロックの発生を指示して、ホス
トCPU20からの非同期要求信号を通知を待つことにな
る。

この状態にあるときに、ホストCPU20から割込要求等
の非同期要求信号が通知されてくると、「S1状態」に遷
移して、MPUクロック発生手段23に対してLOレベルのU/
Ｄ信号を発行することで、MPUクロックの発信周波数
を下げることを指示するとともに、MPUクロック発生手
段23からのHIレベルのコンプリート信号の通知を待つこ
とになる。そして、この状態にあるときに、MPUクロッ
ク発生手段23からHIレベルのコンプリート信号を受け取
ることで減速が完了したことを検出すると、各プロセッ
サ22に対して非同期要求信号を送出していくとともに、
この送出処理に応答して戻されるプロセッサ22からの受
信通知を受け取ると、再び「S2状態」に遷移していくよ
う処理する。

本発明の分散型データ処理装置21のクロック分配手段
26を構成する遅延切換手段25は、第７図に示すように、
前段（伝播時間計測手段27側）の遅延切換手段25から送
られてくるMPUクロックを受け取るバッファ250と、バッ
ファ250の出力するMPUクロックを入力としてそのまま出
力する選択機能を発揮しないマルチプレクサ回路251
と、マルチプレクサ回路251の出力するMPUクロックを後
段の遅延切換手段25に転送するバッファ252と、マルチ
プレクサ回路251の出力するMPUクロックを可変的に設定
される遅延時間に従って遅延して出力するプログラマブ
ル遅延回路253と、プログラマブル遅延回路253の出力す
るMPUクロックを入力として、そのMPUクロックをそのま
ま対応のプロセッサ22に出力する選択機能を発揮しない
マルチプレクサ回路254と、マルチプレクサ回路254の出
力から分岐されるMPUクロックか、対応のプロセッサ22
の出力する同期信号のいずれか一方を選択して出力する
マルチプレクサ回路255と、マルチプレクサ回路255の出
力するMPUクロックを入力としてそのまま出力する遅延
機能を発揮しないプログラマブル遅延回路256と、後段
の遅延切換手段25から転送されてくるMPUクロックを受
け取るバッファ257と、プログラマブル遅延回路256の出
力するMPUクロックか、バッファ257の出力するMPUクロ
ックのいずれか一方を選択して出力するマルチプレクサ
回路258と、マルチプレクサ回路258の出力するMPUクロ
ックを前段の遅延切換手段26に転送するバッファ259と
から構成される。ここで、図中のＡないしＧは、第４図
中に示す記号と同一の記号である。

この図に示すように、遅延切換手段25の配線構成及び
回路素子配置構成は、前段の遅延切換手段25から後段の
遅延切換手段25にMPUクロックを転送する往路と、後段
の遅延切換手段25から前段の遅延切換手段25にMPUクロ
ックを転送する復路とでシンメトリイとなるよう構成さ
れ、このシンメトリイの配置により、伝播時間計測手段
27は、クロック分配手段26を往復してくるMPUクロック
の往復時間を測定してその測定値を２で割り算すること
で、各プロセッサ22までのMPUクロックの伝播時間を計
測することができることになる。

この対となるプログラマブル遅延回路253,256の内
で、本発明にとって本来的に必要となるものは、プロセ
ッサ22にMPUクロックを与えることになるプログラマブ
ル遅延回路253の方であり、もう一方のプログラマブル
遅延回路256は、回路素子配置のシンメトリイを実現す
るとともに、本来的に必要となるプログラマブル遅延回
路253のオフセットを補償するために備えられることに
なる。なお、このオフセットの補償方法については、後
述する詳細な実施例で説明することにする。そして、こ
の対となるマルチプレクサ回路251,258の内で、本発明
にとって本来的に必要となるものは、自分自身の遅延切
換手段25を後段の遅延切換手段25への中継機能としてセ
ットするのか、それとも計測対象のプロセッサ22を扱う
ものとしてセットするのかを設定するマルチプレクサ回
路258の方であり、もう一方のマルチプレクサ回路251
は、回路素子配置のシンメトリイを実現するために備え
られることになる。

そして、この対となるマルチプレクサ回路254,255の
内のマルチプレクサ回路255は、プロセッサ22の出力す
る同期信号（図中のＢ）を用いて処理を実行する装置構
成を採る場合に必要となるものであり、もう一方のマル
チプレクサ回路254は、このマルチプレクサ回路255を備
えるときに回路素子配置のシンメトリイを実現するため
に備えられるものであって、そのような装置構成を採ら
ない場合には、プログラマブル遅延回路253の出力がそ
のままプログラマブル遅延回路256に入力される構成が
採られることになる。

本発明の分散型データ処理装置21を構成する伝播時間
計測手段27は、第８図に示すように、MPUクロック発生
手段23から送られてくるMPUクロックを受け取るバッフ
ァ270と、バッファ270の出力するMPUクロックを最前段
の遅延切換手段25に転送するバッファ271と、バッファ2
70の出力するMPUクロックを可変的に設定される遅延時
間に従って遅延して出力するプログラマブル遅延回路27
2と、最前段の遅延切換手段25から転送されてくるMPUク
ロックを受け取るバッファ273と、プログラマブル遅延
回路272の出力信号をクロック端子の入力として、バッ
ファ273の出力するMPUクロックをラッチするＤ型フリッ
プフロップ回路274と、プログラマブル遅延回路272及び
プログラマブル遅延回路253,256に遅延時間を設定する
よう処理するとともに、Ｄ型フリップフロップ回路274
のＱ端子のレベル状態を検出することで、転送したMPU
クロックの戻ってくるタイミングを検出するよう処理す
る制御回路275とから構成される。ここで、図中のＨ及
びＧは、第４図中に示す記号と同一である。

この制御回路275は、伝播時間計測手段27が各プロセ
ッサ22までのMPUクロックの伝播時間を計測するモード
として動作するときには、図示しないマスタクロック発
生源を制御することで、MPUクロック発生手段23に対し
て単一パルスのマスタクロックを供給するよう制御す
る。この制御処理に従い、非同期要求調停手段24が第６
図で説明した「S2状態」にあることで、伝播時間計測手
段27に対して分周されないその単一パルスのマスタクロ
ック（MPUクロック）が入力されてくることになる。

伝播時間計測手段27の備えるプログラマブル遅延回路
272と、遅延切換手段25の備えるプログラマブル遅延回
路253,256は、どのような回路構成を採るものであって
もよいが、例えば、第９図に示すように、入力されてく
るMPUクロックをトリガにしてランプ電圧を発生するラ
ンプ発生器と、伝播時間計測手段27の制御回路275より
設定されるディジタル号をアナログ電圧に変換するD/A
コンバータと、ランプ発生器の出力電圧とD/Aコンバー
タの出力電圧とを比較するコンパレータとから構成され
て、制御回路275より設定されるディジタル信号に従っ
て、入力されてくるMPUクロックを遅していく構成を採
るものを用いることが可能である。

次に、このように構成される本発明の分散型データ処
理装置21が、ホストCPU20からの非同期要求信号を同時
に受け付けていくために実行する処理手順について説明
する。この処理手順は、第１段階として実行される遅延
切換手段25のプログラマブル遅延回路253に対しての設
定処理のための処理手順と、その設定処理を前提にし
て、第２段階として実行される通常のデータ処理時にお
ける処理手順とから構成されることになる。最初に、遅
延切換手段25のプログラマブル遅延回路253に対しての
設定処理のための処理手順について説明し、次に、分散
型データ処理装置21が実行する通常のデータ処理時の処
理手順について説明する。

伝播時間計測手段27の制御回路275は、先ず最初に、
後述する詳細な実施例で説明する方法により求められる
オフセット補償のディジタル信号値を各遅延切換手段25
のプログラマブル遅延回路253,256に設定する。この設
定処理により、対となるプログラマブル遅延回路253,25
6の遅延特性のバラツキが補償されることになる。次
に、制御回路275は、遅延切換手段25のマルチプレクサ
回路255を制御することで、すべてのマルチプレクサ回
路255がマルチプレクサ回路254からのMPUクロックを出
力することになるよう制御する。

このようにして、計測処理のための準備が完了する
と、制御回路275は、測定対象とするプロセッサ22を１
つ選択して、その選択したプロセッサ22に対応付けられ
る遅延切換手段25のマルチプレクサ回路258が、プログ
ラマブル遅延回路256からのMPUクロックを出力すること
になるよう制御するとともに、その選択した遅延切換手
段25より伝播時間計測手段27側に位置するすべての遅延
切換手段25のマルチプレクサ回路258が、バッファ257か
らのMPUクロックを出力することになるよう制御するこ
とで、後段の遅延切換手段25から転送されてくるMPUク
ロックを出力することになるよう制御する。次に、制御
回路275は、伝播時間計測手段27のプログラマブル遅延
回路272に対して、例えば、短い遅延時間を設定する比
較的小さなディジタル信号値を設定する。

続いて、制御回路275は、図示しないマスタクロック
発生源に対して単一パルスのマスタクロックの発生を指
示し、この指示に従って、上述したように、MPUクロッ
ク発生手段23から単一パルスのMPUクロックが伝播時間
計測手段27に入力されてくることになる。この入力され
てくる単一パルスのMPUクロックは、バッファ270で分岐
して、その一方は、バッファ271を介して最前段の遅延
切換手段25に入力され、接続される遅延切換手段25を介
して処理対象のプロセッサ22に対応付けられる遅延切換
手段25まで転送されていくとともに、その遅延切換手段
25を折り返し点にして、接続される遅延切換手段25を介
して最前段の遅延切換手段25まで転送されてくること
で、バッファ273を介してＤ型フリップフロップ回路274
のＤ端子に入力される。そして、分岐したもう一方の単
一パルスのMPUクロックは、プログラマブル遅延回路272
で遅延されて、Ｄ型フリップフロップ回路274のクロッ
ク端子に入力されることになる。

制御回路275は、このクロック端子の入力によりラッ
チされるＤ型フリップフロップ回路274のＱ端子のラッ
チレベルをチェックすることで、プログラマブル遅延回
路272に設定したディジタル信号値でもって、Ｑ端子の
ラッチレベルがHIレベルにセットされることになるのか
否かを判断する。すなわち、プログラマブル遅延回路27
2に設定したディジタル信号値により規定される遅延時
間が、クロック分配手段26を往復してくるMPUクロック
の往復時間と一致する場合には、Ｄ型フリップフロップ
回路274は戻されくるHIレベルのMPUクロックをラッチす
ることになるので、制御回路275は、このこのＱ端子の
ラッチレベルがHIレベルになるのか否かをチェックする
のである。

このチェック処理に従い、LOレベルを検出するときに
は、制御回路275は、最初に設定したプログラマブル遅
延回路272の遅延時間を少し長く設定し直すとともに、
図示しないマスタクロック発生源に対して単一パルスの
マスタクロックの発生指示を繰り返していくことで、Ｄ
型フリップフロップ回路274のＱ端子のラッチレベルがH
Iレベルに転ずることになるプログラマブル遅延回路272
の遅延時間を決定していく。そして、制御回路275は、
遅延切換手段25を順次選択して、その選択した遅延切換
手段25に対してこの処理を実行していくことで、すべて
の遅延切換手段25に対してのMPUクロックの往復時間の
検出処理を実行する。

このようにして、すべてのMPUクロックの往復時間の
検出処理を完了すると、制御回路275は、検出されたMPU
クロックの往復時間を２で割り算することで、各プロセ
ッサ22までのMPUクロックの伝播時間を計算する。そし
て、最も長い時間を要する伝播時間を基準にして、他の
伝播時間とこの最長の伝播時間との差分値を算出して、
その差分値に対応するディジタル信号値を対応の遅延切
換手段25のプログラマブル遅延回路253に設定していく
ことで、すべてのプロセッサ22に対して同時にMPUクロ
ックが与えられることになるよう設定処理を実行する。

すなわち、第10図に示すように、通常の配線処理に従
えば、伝播時間計測手段27から最も遠い位置に配設され
るプロセッサ22（図中のｎ）までのMPUクロックの伝播
時間が最も長くなるので、この伝播時間との差分時間
（図中の破線部分）に相当するディジタル信号値を各遅
延切換手段25のプログラマブル遅延回路253に設定して
いくことで、伝播時間計測手段27のバッファ271を出て
いくMPUクロックがすべてのプロセッサ22に同時に与え
られることになるよう設定処理を実行するのである。な
お、このとき基準とする伝播時間は、最も長い時間を要
する伝播時間に限られることなく、これよりも長いもの
を用いることも可能である。

この設定処理により、すべてのプロセッサ22に対して
同時にMPUクロックが与えられる構成が実現される訳で
あるが、この同時に与えるMPUクロックに応答して出力
されるプロセッサ22からの同時信号の同時送出を実現し
て、その同時送出の同期信号に従ってデータ処理を進行
させていくようなデータ処理機能の実装が望まれること
がある。このような要求があるときには、プログラマブ
ル遅延回路253の設定処理の後に、遅延切換手段25のマ
ルチプレクサ回路255をプロセッサ22側に切り換えて、
上述した伝播時間計測手段27の計測機能に従って、各プ
ロセッサ22から出力される同期信号の送出時間のバラツ
キを検出するとともに、各遅延切換手段25のプログラマ
ブル遅延回路253に対して、このバラツキを吸収できる
遅延時間を上乗せしていくという次の設定処理を実行し
ていくことになる。

このようにして、各遅延切換手段25のプログラマブル
遅延回路253の遅延時間の設定処理が完了すると、分散
型データ処理装置21は、ホストCPU20からの非同期要求
信号を同時に受け付けていくことで、通常のデータ処理
の実行に入れることになる。次に、分散型データ処理装
置21がこの通常のデータ処理時に実行することになる処
理手順について説明する。

ホストCPU20から非同期要求信号を受け取ると、分散
型データ処理装置21の非同期要求調停手段24は、第６図
で説明したように、「S1状態」に遷移して、MPUクロッ
ク発生手段23に対してLOレベルのU/ Ｄ信号を発行して
いくことでMPUクロックの減速を指示し、この減速指示
を受け取ると、MPUクロック発生手段23の分周器232は、
第５図で説明したように、マスタクロックを順次分周し
ていくことで予め規定される最も低い発信周波数のMPU
クロックを発生していくよう動作するとともに、分周比
カウンタ231は、この最も低い発信周波数のMPUクロック
の発生状態になると、非同期要求調停手段24に対してHI
レベルのコンプリート信号を出力するよう処理する。

非同期要求調停手段24は、このHIレベルのコンプリー
ト信号を受け取ると、ホストCPU20から受け取った非同
期要求信号をプロセッサ22に対して発行する。このよう
にして発行される非同期要求信号は、非同期要求調停手
段24とプロセッサ22との間が等長配線されていないこと
で、各プロセッサ22に対して同時に通知されることには
ならないが、MPUクロック発生手段23の発生しているMPU
クロックの発信周波数が低くなっていることで、各プロ
セッサ22に到達する非同期要求信号のタイミングのズレ
はMPUクロックの１周期分に十分入ることになり、これ
により、すべてのプロセッサ22は、送られてくる非同期
要求信号を同一のMPUクロックの立ち上がり（立ち下が
り）でもって同時に読み込む処理を行う。そして、非同
期要求調停手段24は、この読込処理に応答して出力され
るプロセッサ22からの非同期要求信号の受信通知を受け
取ると、MPUクロック発生手段23に対してHIレベルのU/
Ｄ信号を発行していくことで、MPUクロックを本来の
高い発信周波数のものに再設定していくことで非同期要
求信号の同時受付処理を終了する。

このようにして、第４図に示す本発明の実施例では、
分散型データ処理装置21を構成するすべてのプロセッサ
22が、ホストCPU20からの非同期要求信号の同時に受け
付けていく処理を実行していくのである。第11図に、こ
の分散型データ処理装置21の実行する非同期要求信号の
同時受付処理のタイムチャートを図示する。ここで、第
11図（ａ）は、ホストCPU20から割込要求という非同期
要求信号を受け取ったときに実行する処理のタイムチャ
ートであり、第11図（ｂ）は、ホストCPU20からホール
ド要求という非同期要求信号を受け取ったときに実行す
る処理のタイムチャートである。

以上に説明した第４図の実施例では、第１図で説明し
た第１の発明の実施例を開示したが、この実施例で開示
したクロック分配手段26の構成をそのまま非同期要求信
号線側に適用すれば、第２図で説明した第２の発明の実
施例となることになり、また、この実施例で開示したク
ロック分配手段26の構成をそのまま非同期要求信号線側
にも備えるようにすれば、第３図で説明した第３の発明
の実施例となることになる。但し、第３の発明の実施例
では、MPUクロック及び非同期要求信号が同時にすべて
のプロセッサ22に与えられることになるので、MPUクロ
ックの発信周波数を低くしていく構成を採る必要はな
く、従ってMPUクロック発生手段23のような構成を備え
る必要はない。

次に、詳細な実施例に従って本発明を詳細に説明す
る。

第12図に、第４図で説明した遅延切換手段25の詳細な
実施例を示す。この第12図の実施例は、４台の遅延切換
手段25を１つのプリント板上に実装した実施例を開示し
ており、第４図、第７図及び第８図で説明したものと同
じものについては同一の記号で示してある。但し、マル
チプレクサ回路254については選択機能を発揮するもの
で開示してある。

300は４個のプログラマブル遅延回路253を選択するた
めに備えられるマルチプレクサ回路、301はプログラマ
ブル遅延回路253,256のオフセット補償値を決定するた
めに備えられるＤ型フリップフロップ回路、302は伝播
時間の計測処理か、プログラマブル遅延回路253,256の
オフセット補償値の計測処理かを選択するために備えら
れるマルチプレクサ回路、303はプロセッサ22に規定の
デューティ比の非同期要求信号を与えるために備えられ
るパルス幅調整回路、304は後段の遅延切換手段25に転
送されていくMPUクロックの波形整形のために備えられ
るプログラマブル遅延回路、305は前段の遅延切換手段2
5に転送されていくMPUクロックの波形整形のために備え
られるプログラマブル遅延回路、306はプログラマブル
遅延回路304,305のオフセット補償値を決定するために
備えられるＤ型フリップフロップ回路、307はプログラ
マブル遅延回路304,306のオフセット補償値の計測処理
か、パスルートとしての転送処理かを選択するために備
えられるマルチプレクサ回路、308はマルチプレクサ回
路300とのシンメトリイを保つために備えられる選択機
能を発揮しないマルチプレクサ回路、309はマルチプレ
クサ回路302とのシンメトリイを保つために備えられる
選択機能を発揮しないマルチプレクサ回路である。

ここで、伝播時間計測手段27の備える制御回路275
は、各プログラマブル遅延回路のリセット処理やディジ
タル信号値の設定処理を実行するとともに、各Ｄ型フリ
ップフロップ回路のリセット処理やラッチレベルの検出
処理を実行し、更に、各マルチプレクサ回路の選択モー
ドの制御処理を実行することになる。また、MPUクロッ
クの波形整形のためにプログラマブル遅延回路304,305
を用いたのは、２つのプログラマブル遅延回路304,305
のオフセット特性を同一のものに調整できるようにし
て、伝播時間の計測精度の劣化を防ぐためである。

この第12図の遅延切換手段25は、第13図に示すよう
に、図中の（ａ）において、前段の遅延切換手段25から
のMPUクロックを受け取り、（ｂ）において、前段の遅
延切換手段25にMPUクロックを渡し、（ｃ）において、
後段の遅延切換手段25にMPUクロックを渡し、（ｄ）に
おいて、後段の遅延切換手段25からのMPUクロックを受
け取るよう処理することになる。

第14図（ａ）に、プログラマブル遅延回路253のオフ
セット補償値を決定するときに使用する回路ルート、第
14図（ｂ）に、波形整形のために備えられるプログラマ
ブル遅延回路304,305のオフセット補償値を決定すると
きに使用する回路ルート、第14図（ｃ）に、プロセッサ
22までの伝播時間を計測するときに使用する回路ルート
を図示するとともに、第15図に、通常のデータ処理実行
時に使用する回路ルートを図示する。ここで、第14図
（ｃ）に示す回路ルートの内、の回路ルートは、計測
対象となるプロセッサ22に対応付けられる遅延切換手段
25であるときに選択される回路ルート（４ルートある内
の１ルートを示してある）であり、の回路ルートは、
計測対象となるプロセッサ22に対応付けられる遅延切換
手段25より前段に位置する遅延切換手段25であるときに
選択される回路ルートを示している。

第16図に、第４図で説明した伝播時間計測手段手段27
の詳細な実施例を示す。図中、第８図で説明したものと
同じものについては同一の記号で示してある。

この第16図の実施例では、第13図に示すように、第16
図に示す実施例の伝播時間計測手段27の各々が、横方向
に並べられた自らの管理する遅延切換手段25に接続され
るプロセッサ22までのMPUクロックの伝播時間を計測対
象とするとともに、縦方向に並べられた他の伝播時間計
測手段27までのMPUクロックの伝播時間を計測対象とす
る構成を採っている。すなわち、図中の（ｆ）におい
て、自らの管理する最前段の遅延切換手段25にMPUクロ
ックを渡し、図中の（ｇ）において、自らの管理する最
前段の遅延切換手段25からのMPUクロックを受け取る構
成を採ることで、各々の伝播時間計測手段27が、横方向
に並べられた自らの管理する遅延切換手段25に接続され
るプロセッサ22までの伝播時間を計測するとともに、図
中の（ｈ）において、下の伝播時間計測手段27にMPUク
ロックを渡し、図中の（ｉ）において、下の伝播時間計
測手段27からのMPUクロックを受け取り、図中の（ｅ）
において、上の伝播時間計測手段27からのMPUクロック
を受け取り、図中の（ｊ）において、上の伝播時間計測
手段27にMPUクロックを渡すことで、最上段に位置する
伝播時間計測手段27が、縦方向に並べられた各伝播時間
計測手段27までの伝播時間を計測する構成を取ってい
る。

このように、伝播時間計測手段27を階層的に接続する
のは、横方向の遅延切換手段25に対応付けられるプロセ
ッサ22までのMPUクロックの伝播時間の計測処理を並列
的に実行することで高速測定を可能にするとともに、異
なる伝播時間計測手段27までの伝播時間の違いを吸収し
て、同一のMPUクロックがすべての遅延切換手段25のプ
ロセッサ22に同時通知されることになるようにするため
である。後述するように、この伝播時間の違いを吸収す
るために、各伝播時間計測手段27は、遅延時間を設定す
るためのプログラマブル遅延回路を備えることになる。

第16図中、400はプログラマブル遅延回路272のオフセ
ットの補償のために備えられるプログラマブル遅延回
路、401は伝播時間の計測処理か、プログラマブル遅延
回路272,400のオフセット補償値の計測処理かを選択す
るために備えられるマルチプレクサ回路、402はマルチ
プレクサ回路401とのシンメトリイを保つために備えら
れる選択機能を発揮しないマルチプレクサ回路、403は
縦方向に接続される伝播時間計測手段27間の伝播時間の
補償のために備えられるプログラマブル遅延回路、404
はプログラマブル遅延回路403のオフセットの補償のた
めに備えられるプログラマブル遅延回路、405はプログ
ラマブル遅延回路403,404のオフセット補償値を決定す
るために備えられるＤ型フリップフロップ回路、406は
プログラマブル遅延回路403,404のオフセット補償値の
計測処理か、折り返しの伝播時間計測手段27としての転
送処理かを選択するために備えられるマルチプレクサ回
路、407は伝播時間の計測処理か、プログラマブル遅延
回路403,404のオフセット補償値の計測処理かを選択等
するために備えられるマルチプレクサ回路、408はマル
チプレクサ回路406とのシンメトリイを保つために備え
られる選択機能を発揮しないマルチプレクサ回路、409
はマルチプレクサ回路407とのシンメトリイを保つため
に備えられる選択機能を発揮しないマルチプレクサ回
路、410は下に位置する伝播時間計測手段27に転送され
ていくMPUクロックの波形整形のために備えられるプロ
グラマブル遅延回路、411は上に位置する伝播時間計測
手段27に転送されていくMPUクロックの波形整形のため
に備えられるプログラマブル遅延回路、412はプログラ
マブル遅延回路410,411のオフセット補償値を決定する
ために備えられるＤ型フリップフロップ回路、413は伝
播時間の計測処理か、プログラマブル遅延回路410,411
のオフセット補償値の計測処理かを選択等するために備
えられるマルチプレクサ回路、414はマルチプレクサ回
路413とのシンメトリイを保つために備えられる選択機
能を発揮しないマルチプレクサ回路、415は横方向の遅
延切換手段25についての伝播時間の計測処理か、縦方向
の伝播時間計測手段27についての伝播時間の計測処理か
を選択等するために備えられるマルチプレクサ回路、41
6はMPUクロック発生手段23からのMPUクロックか、上に
位置する伝播時間計測手段27からのMPUクロックかを選
択するために備えられるマルチプレクサ回路である。

ここで、伝播時間計測手段27の備える制御回路275
は、各プログラマブル遅延回路のリセット処理やディジ
タル信号値の設定処理を実行するとともに、各Ｄ型フリ
ップフロップ回路のリセット処理やラッチレベルの検出
処理を実行し、更に、各マルチプレクサ回路の選択モー
ドの制御処理を実行することになる。

第17図（ａ）に、プログラマブル遅延回路274,400の
オフセット補償値を決定するときに使用する回路ルート
（図中の）、プログラマブル遅延回路403,404のオフ
セット補償値を決定するときに使用する回路ルート（図
中の）、プログラマブル遅延回路410,411のオフセッ
ト補償値を決定するときに使用する回路ルート（図中の
）を図示する。そして、第17図（ｂ）、各伝播時間計
測手段27が、横方向に並べられる遅延切換手段25に接続
されるプロセッサ22までの伝播時間を計測するときに使
用する回路ルート、第17図（ｃ）に、最上段の伝播時間
計測手段27が、縦方向に並べられる各伝播時間計測手段
27までの伝播時間を計測するときの使用する回路ルー
ト、第17図（ｄ）に、計測対象となっている伝播時間計
測手段27までのパスルートとなる伝播時間計測手段27の
使用する回路ルート、第17図（ｅ）に、計測対象となっ
ている伝播時間計測手段27の使用する回路ルートを図示
するとともに、第18図に、各伝播時間計測手段27が、通
常のデータ処理実行時に使用する回路ルートを図示す
る。ここで、第18図に示す回路ルートの内、の回路ル
ートは、最上段の伝播時間計測手段27が使用する回路ル
ート、の回路ルートは、最上段以外の伝播時間計測手
段27が使用する回路ルートである。

次に、この第12図及び第16図のように構成される本発
明の分散型データ処理装置21の処理手順について説明す
る。

各伝播時間計測手段27の制御回路275は、先ず最初
に、マルチプレクサ回路を制御することで、伝播時間計
測手段27上に第17図（ａ）に示す回路ルートを作成し
て、この回路ルートに従って、第４図の実施例の伝播時
間の計測処理で説明した処理手順を用いて、自らの備え
る対となるプログラマブル遅延回路のオフセットの補償
処理を行う。すなわち、の回路ルートで説明するなら
ば、プログラマブル遅延回路272かプログラマブル遅延
回路400のいずれか一方（例えば、初期値を与えたとき
に長い遅延時間を持つもの）を基準として選択して、他
方のプログラマブル遅延回路272,400にディジタル信号
値を順次増加させて設定していって、このときのＤ型フ
リップフロップ回路274のラッチレベルをチェックして
いくことで、プログラマブル遅延回路272とプログラマ
ブル遅延回路400とが同一のMPUクロックを受け取ったと
きに、Ｄ型フリップフロップ回路274に同時に出力信号
値を与えることになるディジタル信号値を検出して、そ
の検出したディジタル信号値をセットしていくのであ
る。このディジタル信号値のセット処理により、プログ
ラマブル遅延回路272とプログラマブル遅延回路400との
オフセット特性を同一のものに設定できるようになる。

次に、制御回路275は、マルチプレクサ回路を制御す
ることで、遅延切換手段25上に第14図（ａ）及び第14図
（ｂ）に示す回路ルートを作成して、この回路ルートに
従って、上述と同様の処理を実行することで、自らの管
理対象とする遅延切換手段25の備える対となるプログラ
マブル遅延回路のオフセットの補償処理を行う。ここ
で、第14図（ａ）の回路ルートでは、例えば、プログラ
マブル遅延回路256を基準にして補償処理を行うことに
なる。

続いて、制御回路275は、横方向に配設される各遅延
切換手段25のプロセッサ22までの伝播時間の計測処理に
入るべく、伝播時間計測手段27上に第17図（ｂ）に示す
回路ルートを作成するとともに、遅延切換手段25上に第
14図（ｃ）に示す回路ルートを作成することで、計測対
象とするプロセッサ22を往復してくるMPUクロックがＤ
型フリップフロップ回路274に戻ってくるようにする。
そして、第４図の実施例で詳述した方法により、各プロ
セッサ22までの伝播時間を算出するとともに、その算出
した伝播時間の最長の伝播時間との差分情報により遅延
時間を算出して、その算出した遅延時間に対応するディ
ジタル信号値を各プログラマブル遅延回路253に設定し
ていく。この設定処理により、各伝播時間計測手段27
は、自らが管理するプロセッサ22に対して同時にMPUク
ロックを供給できるようになる。

続いて、階層的に備えられるすべての伝播時間計測手
段27の管理するプロセッサ22に対してMPUクロックが同
時に供給されるようにするために、最上段に位置する伝
播時間計測手段27の制御回路275は、自らの伝播時間計
測手段27上に第17図（ｃ）に示す回路ルートを作成し、
計測対象となっている伝播時間計測手段27までのパスル
ートとなる伝播時間計測手段27の制御回路275は、自ら
の伝播時間計測手段27上に第17図（ｄ）に示す回路ルー
トを作成し、計測対象となっている伝播時間計測手段27
の制御回路275は、自らの伝播時間計測手段27上に第17
図（ｅ）に示す回路ルートを作成する。この回路ルート
の作成処理により、最上段の伝播時間計測手段27から送
出されるMPUクロックは、計測対象となっている伝播時
間計測手段27を折り返し点にして往復して、最上段に位
置する伝播時間計測手段27の制御回路275のＤ型フリッ
プフロップ回路274に戻ってくるようになる。

このように回路ルートが作成されると、最上段の伝播
時間計測手段27の制御回路275は、第４図の実施例で詳
述した方法により、各伝播時間計測手段27までの伝播時
間を算出するとともに、その算出した伝播時間の最長の
伝播時間との差分情報により遅延時間を算出して、その
算出した遅延時間に対応するディジタル信号値を各伝播
時間計測手段27のプログラマブル遅延回路403に設定し
ていく。この設定処理により、各伝播時間計測手段27で
別々に設定されたプログラマブル遅延回路253の遅延時
間が補正されることになって、すべての遅延時間計測手
段27の管理するプロセッサ22に対して同時にMPUクロッ
クを供給できるようになる。

このようにして遅延時間の設定処理が完了すると、各
伝播時間計測手段27の制御回路275は、遅延切換手段25
上に第15図に示す回路ルートを作成するとともに、自ら
の伝播時間計測手段27上に第18図に示す回路ルートを作
成して、プロセッサ22に対してのMPUクロックの同時受
付処理の実行に入ることになる。

このMPUクロックの同時受付処理の実現の設定処理に
続く本発明の処理については、第４図に示した実施例と
全く同様の処理となる。すなわち、ホストCPU20からの
非同期要求信号を受け付けると、非同期要求調停手段24
がMPUクロックの減速指示を発行し、この指示に従ってM
PUクロック発生手段23は、MPUクロックの発信周波数を
下げて、非同期要求調停手段24にコンプリート信号を通
知する。この通知を受けて、非同期要求調停手段24は、
プロセッサ22に対して非同期要求信号を発行していくこ
とで、プロセッサ22がホストCPU20からの非同期要求信
号を同時に受け付けられることになるよう処理していく
のである。

図示実施例について説明したが、本発明はこれに限定
されるものではない。例えば、プログラマブル遅延回路
は、第９図に例示した構成に限られるものでなく、遅延
時間の設定を可変にできるものであるならば如何なる構
成のものも用いることが可能である。また、伝播時間の
計測方法についても、別の計測方法を用いるものであっ
てもよいのである。

〔発明の効果〕

以上説明したように、本発明によれば、複数の処理エ
レメントにより構成されて、同一のクロック信号源から
与えられるクロック信号に従い、ホスト機器からの非同
期要求信号を同時に受け付けてデータ処理を実行する分
散型データ処理装置において、従来技術よりも少ない等
長配線量によって非同期要求信号の同時読込処理を実現
できるようになるとともに、全く等長配線を行わずに非
同期要求信号の同時読込処理を実現できるようになる。
そして、この同時読込処理を高精度で実現できるように
なることから、クロック信号の発信周波数を高く設定で
きるので、高速のデータ処理を実現できるようになるの
である。

【図面の簡単な説明】

第１図は本発明の第１の発明の原理構成図、 第２図は本発明の第２の発明の原理構成図、 第３図は本発明の第３の発明の原理構成図、 第４図は本発明の一実施例、 第５図はMPUクロック発生手段の一構成例の説明図、 第６図は非同期要求調停手段の実行する機能の説明図、 第７図は遅延切換手段の一構成例、 第８図は伝播時間計測手段の一構成例、 第９図はプログラマブル遅延回路の構成例、 第10図は遅延時間の設定処理の説明図、 第11図は非同期要求信号の受付時に実行する処理のタイ
ムチャート、 第12図は本発明の遅延切換手段の詳細な一実施例、 第13図は本発明の詳細な実施例の接続関係の説明図、 第14図及び第15図は第12図の実施例の回路ルートの説明
図、 第16図は本発明の伝播時間計測手段の詳細な一実施例、 第17図、第18図は第16図の実施例の回路ルートの説明図
である。 図中、１はホスト機器、２は分散型データ処理装置、３
は処理エレメント、４はクロック発生手段、５は非同期
要求受付手段、６はプログラマブル遅延手段、７は遅延
時間決定手段、８は周波数変更手段、９は選択手段、10
はプログラマブル遅延手段、11は選択手段、12は初期値
決定手段、14は遅延特性決定手段、20はホストCPU、21
は分散型データ処理装置、22はプロセッサ、23はMPUク
ロック発生手段、24は非同期要求調停手段、25は遅延切
換手段、26はクロック分配手段、27は伝播時間計測手段
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 増本 大器 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−160465（ＪＰ，Ａ) 特開 平１−191215（ＪＰ，Ａ) 特開 平２−850（ＪＰ，Ａ)

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】複数の処理エレメントにより構成されて、
   同一のクロック信号源から与えられるクロック信号に従
   い、ホスト機器からの非同期要求信号を受け付けてデー
   タ処理を実行する分散型データ処理装置において、 クロック発生手段から処理エレメントにクロック信号を
   供給する往路のクロック信号線と、処理エレメントのク
   ロック信号取込位置で該クロック信号線から分岐して、
   該クロック信号線と同一の配線形態に従いつつクロック
   発生手段へと戻る復路のクロック信号線とで、処理エレ
   メントにクロック信号を供給するクロック信号線を構成
   するとともに、 各処理エレメント対応で備えられて、各処理エレメント
   に与えられるクロック信号を設定可能な遅延時間に従っ
   て遅延するプログラマブル遅延手段（6a）と、 クロック発生手段から試験パルス信号をクロック信号線
   に投入し、クロック信号線を往復する該試験パルス信号
   の伝播時間を計測して、該計測値に従ってすべての処理
   エレメントに対して同時にクロック信号を与えることに
   なる処理エレメント毎の遅延時間を決定する遅延時間決
   定手段（7a）とを備え、 上記プログラマブル遅延手段（6a）は、上記遅延時間決
   定手段（7a）により決定される対応の遅延時間を設定す
   るよう構成することを、 特徴とする分散型データ処理装置。
2. 【請求項２】請求項（１）記載の分散型データ処理装置
   において、 往路のブロック信号線は共通線でもって構成され、か
   つ、各処理エレメントが該クロック信号線からの分岐線
   に従ってクロック信号を取り込むよう構成されるととも
   に、 各処理エレメント対応で備えられて、プログラマブル遅
   延手段（6a）の出力する遅延出力信号線か後段の処理エ
   レメントから戻される復路のクロック信号線のいずれか
   一方を選択して、前段の処理エレメントに復路のクロッ
   ク信号線として出力する選択手段（9a）を備え、 遅延時間決定手段（7a）は、試験パルス信号の伝播時間
   の計測対象となる処理エレメントに対応付けられる上記
   選択手段（9a）が、遅延出力信号線を選択し、その選択
   手段（9a）よりも前段に位置する上記選択手段（9a）
   が、復路のクロック信号線を選択するようにと制御する
   ことで、試験パルス信号の伝播時間の計測対象となる処
   理エレメントを選択するよう構成することを、 特徴とする分散型データ処理装置。
3. 【請求項３】複数の処理エレメントにより構成されて、
   同一のクロック信号源から与えられるクロック信号に従
   い、ホスト機器からの非同期要求信号を受け付けてデー
   タ処理を実行する分散型データ処理装置において、 非同期要求信号の受付手段から処理エレメントに非同期
   要求信号を供給する往路の非同期要求信号線と、処理エ
   レメントの非同期要求信号取込位置で該非同期要求信号
   線から分岐して、該非同期要求信号線と同一の配線形態
   に従いつつ非同期要求信号の受付手段へと戻る復路の非
   同期要求信号線とで、処理エレメントに非同期要求信号
   を供給する非同期要求信号線を構成するとともに、 各処理エレメント対応で備えられて、各処理エレメント
   に与えられる非同期要求信号を設定可能な遅延時間に従
   って遅延するプログラマブル遅延手段（6b）と、 非同期要求信号の受付手段から試験パルス信号を非同期
   要求信号線に投入し、非同期要求信号線を往復する該試
   験パルス信号の伝播時間を計測して、該計測値に従って
   すべての処理エレメントに対して同時に非同期要求信号
   を与えることになる処理エレメント毎の遅延時間を決定
   する遅延時間決定手段（7b）とを備え、 上記プログラマブル遅延手段（6b）は、上記遅延時間決
   定手段（7b）により決定される対応の遅延時間を設定す
   るよう構成することを、 特徴とする分散型データ処理装置。
4. 【請求項４】請求項（３）記載の分散型データ処理装置
   において、 往路の非同期要求信号線は共通線でもって構成され、か
   つ、各処理エレメントが該非同期要求信号線からの分岐
   線に従って非同期要求信号を取り込むよう構成されると
   ともに、 各処理エレメント対応で備えられて、プログラマブル遅
   延手段（6b）の出力する遅延出力信号線か後段の処理エ
   レメントから戻される復路の非同期要求信号線のいずれ
   か一方を選択して、前段の処理エレメントに復路の非同
   期要求信号線として出力する選択手段（9b）を備え、 遅延時間決定手段（7b）は、試験パルス信号の伝播時間
   の計測対象となる処理エレメントに対応付けられる上記
   選択手段（9b）が、遅延出力信号線を選択し、その選択
   手段（9b）よりも前段に位置する上記選択手段（9b）
   が、復路の非同期要求信号線を選択するようにと制御す
   ることで、試験パルス信号の伝播時間の計測対象となる
   処理エレメントを選択するよう構成することを、 特徴とする分散型データ処理装置。
5. 【請求項５】複数の処理エレメントにより構成されて、
   同一のクロック信号源から与えられるクロック信号に従
   い、ホスト機器からの非同期要求信号を受け付けてデー
   タ処理を実行する分散型データ処理装置において、 クロック発生手段から処理エレメントにクロック信号を
   供給する往路のクロック信号線と、処理エレメントのク
   ロック信号取込位置で該クロック信号線から分岐して、
   該クロック信号線と同一の配線形態に従いつつクロック
   発生手段へと戻る復路のクロック信号線とで、処理エレ
   メントにクロック信号を供給するクロック信号線を構成
   し、 更に、非同期要求信号の受付手段から処理エレメントに
   非同期要求信号を供給する往路の非同期要求信号線と、
   処理エレメントの非同期要求信号取込位置で該非同期要
   求信号線から分岐して、該非同期要求信号線と同一の配
   線形態に従いつつ非同期要求信号の受付手段へと戻る復
   路の非同期要求信号線とで、処理エレメントに非同期要
   求信号を供給する非同期要求信号線を構成するととも
   に、 各処理エレメント対応で備えられて、各処理エレメント
   に与えられるクロック信号を設定可能な遅延時間に従っ
   て遅延する第１のプログラマブル遅延手段（6a′）と、 各処理エレメント対応で備えられて、各処理エレメント
   に与えられる非同期要求信号を設定可能な遅延時間に従
   って遅延する第２のプログラマブル遅延手段（6b′）
   と、 クロック発生手段から試験パルス信号をクロック信号線
   に投入し、クロック信号線を往復する該試験パルス信号
   の伝播時間を計測して、該計測値に従ってすべての処理
   エレメントに対して同時にクロック信号を与えることに
   なる処理エレメント毎の遅延時間を決定する第１の遅延
   時間決定手段（7a′）と、 非同期要求信号の受付手段から試験パルス信号を非同期
   要求信号線に投入し、非同期要求信号線を往復する該試
   験パルス信号の伝播時間を計測して、該計測値に従って
   すべての処理エレメントに対して同時に非同期要求信号
   を与えることになる処理エレメント毎の遅延時間を決定
   する第２の遅延時間決定手段（7b′）とを備え、 上記第１のプログラマブル遅延手段（6a′）は、上記第
   １の遅延時間決定手段（7a′）により決定される対応の
   遅延時間を設定し、上記第２のプログラマブル遅延手段
   （6b′）は、上記第２の遅延時間決定手段（7b′）によ
   り決定される対応の遅延時間を設定するよう構成するこ
   とを、 特徴とする分散型データ処理装置。
6. 【請求項６】請求項（５）記載の分散型データ処置装置
   において、 往路のクロック信号線は共通線でもって構成され、か
   つ、各処理エレメントが該クロック信号線からの分岐線
   に従ってクロック信号を取り込むよう構成されるととも
   に、 各処理エレメント対応で備えられて、第１のプログラマ
   ブル遅延手段（6a′）の出力する遅延出力信号線か後段
   の処理エレメントから戻される復路のクロック信号線の
   いずれか一方を選択して、前段の処理エレメントに復路
   のクロック信号線として出力する選択手段（9a）を備
   え、 第１の遅延時間決定手段（7a′）は、試験パルス信号の
   伝播時間の計測対象となる処理エレメントに対応付けら
   れる上記選択手段（9a）が、遅延出力信号線を選択し、
   その選択手段（9a）よりも前段に位置する上記選択手段
   （9a）が、復路のクロック信号線を選択するようにと制
   御することで、試験パルス信号の伝播時間の計測対象と
   なる処理エレメントを選択するよう構成することを、 特徴とする分散型データ処理装置。
7. 【請求項７】請求項（５）記載の分散型データ処理装置
   において、 往路の非同期要求信号線は共通線でもって構成され、か
   つ、各処理エレメントが該非同期要求信号線からの分岐
   線に従って非同期要求信号を取り込むよう構成されると
   ともに、 各処理エレメント対応で備えられて、第２のプログラマ
   ブル遅延手段（6b′）の出力する遅延出力信号線か後段
   の処理エレメントから戻される復路の非同期要求信号線
   のいずれか一方を選択して、前段の処理エレメントに復
   路の非同期要求信号線として出力する選択手段（9b）を
   備え、 第２の遅延時間決定手段（7b′）は、試験パルス信号の
   伝播時間の計測対象となる処理エレメントに対応付けら
   れる上記選択手段（9b）が、遅延出力信号線を選択し、
   その選択手段（9b）よりも前段に位置する上記選択手段
   （9b）が、復路の非同期要求信号線を選択するようにと
   制御することで、試験パルス信号の伝播時間の計測対象
   となる処理エレメントを選択するよう構成することを、 特徴とする分散型データ処理装置。
8. 【請求項８】請求項（１）ないし（４）に記載のいずれ
   かの分散型データ処理装置において、 ホスト機器から与えられる非同期要求信号を受け付ける
   非同期要求受付手段（５）と、 該非同期要求受付手段（５）が非同期要求信号を受け付
   けるときに、クロック信号の発信周波数を下げる周波数
   変更手段（８）とを備え、 上記非同期要求受付手段（５）は、上記周波数変更手段
   （８）が規定の周波数までクロック信号の発信周波数を
   下げたときに、各処理エレメントに対して受け付けた非
   同期要求信号を送出するとともに、各処理エレメントが
   該非同期要求信号を受け付けときに、上記周波数変更手
   段（８）に対してクロック信号の発信周波数を元の周波
   数に上げるよう指示することを、 特徴とする分散型データ処理装置。
9. 【請求項９】請求項（１）ないし（８）に記載のいずれ
   かの分散型データ処理装置において、 処理エレメント対応に備えられる往路信号線上のプログ
   ラマブル遅延手段（６）と同一回路構成のプログラマブ
   ル遅延手段（10）を、復路信号線上の対称位置に備える
   ことを、 特徴とする分散型データ処理装置。
10. 【請求項１０】請求項（２）、（４）、（６）、（７）
    に記載のいずれかの分散型データ処理装置において、 処理エレメント対応に備えられる復路信号線上の選択手
    段（９）と同一回路構成を持ち、かつ、往路信号線をそ
    のまま通過させる選択手段（11）を、往路信号線上の対
    称位置に備えることを、 特徴とする分散型データ処理装置。
11. 【請求項１１】請求項（９）記載の分散型データ処理装
    置において、 往復路の信号線に備えられる対をなすプログラマブル遅
    延手段（6,10）に対して同一の試験パルス信号を投入
    し、該プログラマブル遅延手段（6,10）を伝播する該試
    験パルス信号の伝播時間差を計測することで、該プログ
    ラマブル遅延手段（6,10）の持つ初期遅延特性のバラツ
    キを計測して、該計測値に従って該プログラマブル遅延
    手段（6,10）の各々に対して同一の初期遅延特性を与え
    ることになる初期遅延時間データを決定する初期値決定
    手段（12）を備え、 上記プログラマブル遅延手段（6,10）は、上記初期値決
    定手段（12）により決定される対応の初期遅延時間デー
    タを設定することで初期遅延特性を揃えるよう構成する
    ことを、 特徴とする分散型データ処理装置。
12. 【請求項１２】請求項（１）ないし（11）に記載のいず
    れかの分散型データ処理装置において、 往復路の信号線上の対称位置に対となる形式で備えられ
    て、往復路の信号線の信号の波形整形を処理するととも
    に、該信号を設定可能な遅延時間に従って遅延する機能
    を有する１つ又は複数組の波形整形手段（13）と、 対をなす上記波形整形手段（13）に対して同一の試験パ
    ルス信号を投入し、該波形整形手段（13）を伝播する該
    試験パルス信号の伝播時間差を計測することで、該波形
    整形手段（13）の持つ遅延特性のバラツキを計測して、
    該計測値に従って該波形整形手段（13）の各々に対して
    同一の遅延特性を与えることになる遅延時間データを決
    定する遅延特性決定手段（14）とを備え、 上記波形整形手段（13）は、上記遅延特性決定手段（1
    4）により決定される対応の遅延時間データを設定する
    ことで遅延特性を揃えるよう構成することを、 特徴とする分散型データ処理装置。