JP2004007169A - 信号制御装置および画像形成装置 - Google Patents
信号制御装置および画像形成装置 Download PDFInfo
- Publication number
- JP2004007169A JP2004007169A JP2002159254A JP2002159254A JP2004007169A JP 2004007169 A JP2004007169 A JP 2004007169A JP 2002159254 A JP2002159254 A JP 2002159254A JP 2002159254 A JP2002159254 A JP 2002159254A JP 2004007169 A JP2004007169 A JP 2004007169A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal processing
- data
- clock
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
【課題】複数の信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた信号制御装置において、電磁放射の問題を発生させることなく各信号処理手段間におけるシリアルデータ転送を行う。
【解決手段】それぞれがクロック発生部を備えた複数の信号処理手段を有し、前記各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた信号制御装置であって、前記複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。
【選択図】 図１
【解決手段】それぞれがクロック発生部を備えた複数の信号処理手段を有し、前記各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた信号制御装置であって、前記複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、信号制御装置内に複数の信号制御手段を備え、各信号制御手段はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた状態の信号制御装置および画像形成装置に関し、特に、各信号制御手段間でのシリアルデータ転送の改良に関する。
【０００２】
【従来の技術】
それぞれがクロック発生部を備えた複数の信号処理手段（信号処理回路、信号処理基板、信号処理デバイス）を有する信号制御装置（画像処理装置、画像形成装置など）が存在している。
【０００３】
そして、この信号制御装置において、確実な信号処理やデータ授受のためには、それら複数の信号処理手段は同一周波数かつ同一タイミングのクロックで駆動されていることが必要である。
【０００４】
なお、ここで、複数の信号処理手段は、異なる機器間に配置された信号処理手段、同一の機器間に配置された信号処理手段、同一の機器の同一の基板上に配置された信号処理手段、などの場合が考えられる。
【０００５】
具体的には、複写機の内部で同一タイミングのクロックで動作して画像処理を実行する複数の信号処理手段や、複数の複写機を連結して動作（タンデム動作）させる場合の各複写機およびその内部の信号処理手段など、がこの例に該当する。
【０００６】
【発明が解決しようとする課題】
以上の複数の信号処理手段を同一タイミングのクロックで駆動するには、データの授受を行うデータ線と、クロック信号を授受するためのクロック信号線とにより複数の信号処理手段同士が接続されている必要がある。
【０００７】
すなわち、データ伝送と並行して、クロック信号の伝送も行うようにする必要がある。なお、このほかに、データの送信タイミングを示すロード信号も必要となり、実際には、データ、クロック、ロード信号の３信号がそれぞれの信号線を介して伝送されている。
【０００８】
ここで、複数の信号処理手段のそれぞれの間にクロック信号線が配置されているため、そのクロック信号線からのクロックの周波数およびその高調波の電磁放射が問題となる。近年、クロックの周波数が上昇してきており、その電磁放射の影響は無視できない問題になっている。
【０００９】
本発明は、上記の課題を解決するためになされたものであって、その目的は、複数の信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた信号制御装置において、電磁放射の問題を発生させることなく各信号処理手段間におけるシリアルデータ転送を行うことが可能な信号制御装置および画像形成装置を提供することにある。
【００１０】
【課題を解決するための手段】
すなわち、課題を解決する手段としての本発明は以下に説明するようなものである。
【００１１】
（１）請求項１記載の発明は、それぞれがクロック発生部を備えた複数の信号処理手段を有し、前記各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた信号制御装置であって、前記複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、ことを特徴とする信号制御装置である。
【００１２】
この発明では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。
【００１３】
この結果、各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００１４】
（２）請求項２記載の発明は、前記信号処理手段は信号処理回路であり、これら複数の信号処理回路同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、ことを特徴とする請求項１記載の信号制御装置である。
【００１５】
この発明では、上記（１）の信号処理手段が信号処理回路であり、これら複数の信号処理回路同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００１６】
この結果、各信号処理回路間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００１７】
（３）請求項３記載の発明は、前記信号処理手段は信号処理基板であり、これら複数の信号処理基板同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、ことを特徴とする請求項１記載の信号制御装置である。
【００１８】
この発明では、上記（１）の信号処理手段が信号処理基板であり、これら複数の信号処理基板同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００１９】
この結果、各信号処理基板間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００２０】
（４）請求項４記載の発明は、前記信号処理手段は信号処理デバイスであり、これら複数の信号処理デバイス同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、ことを特徴とする請求項１記載の信号制御装置である。
【００２１】
この発明では、上記（１）の信号処理手段が信号処理デバイスであり、これら複数の信号処理デバイス同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００２２】
この結果、各信号処理デバイス間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００２３】
（５）請求項５記載の発明は、基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、前記ロード信号に同期した遅延信号を検出する同期検出部と、前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記ロード信号に同期した遅延信号を選択して出力する遅延信号選択部と、を前記信号処理手段のクロック発生部に備えた、ことを特徴とする請求項１乃至請求項４のいずれかに記載の信号制御装置である。
【００２４】
この発明では、基準となる発振器からの基準発振信号をディレイチェーン部で遅延させて異なる遅延時間を有する複数の遅延信号を生成しておき、同期検出部でロード信号に同期した遅延信号を検出し、同期検出部の検出結果に応じて、ディレイチェーン部からロード信号に同期した遅延信号を遅延信号選択部で選択して出力する。これにより、信号処理手段のクロック発生部からは、ロード信号によって同期合わせがなされたクロック信号が発生するため、各信号処理手段間にクロック信号を伝達する必要がなくなる。
【００２５】
（６）請求項６記載の発明は、信号制御装置の各部がディジタル回路で構成されている、ことを特徴とする請求項１乃至請求項５のいずれかに記載の信号制御装置である。
【００２６】
この発明では、信号制御装置の各部がディジタル回路で構成されているため、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に、ディジタル的に行うことが可能になる。なお、このディジタル回路を用いることで、複数の信号処理回路を廉価に構成することができる。さらに、ディジタル回路で構成することで、１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００２７】
（７）請求項７記載の発明は、前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記ロード信号に同期した遅延信号を選択する際に、微調整のための演算処理を行う選択制御部を備えた、ことを特徴とする請求項５記載の信号制御装置である。
【００２８】
この発明では、同期検出部の検出結果に応じてディレイチェーン部からロード信号に同期した遅延信号を選択する際に、微調整のための演算処理を行うようにしているため、各信号処理手段におけるクロック信号の同期合わせを極めて正確に行うことが可能になる。
【００２９】
（８）請求項８記載の発明は、同期合わせに関する設定のためのデータを保持する記憶手段と、前記記憶手段に保持されたデータを参照して信号制御装置各部を制御する制御手段と、を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置である。
【００３０】
この発明では、同期合わせに関する設定のためのデータを記憶手段に保持しておき、保持されたデータを参照して制御手段が信号制御装置各部を制御している。このため、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００３１】
（９）請求項９記載の発明は、同期合わせに関する設定のためのデータを外部から受信する通信手段と、前記通信手段を介して受信したデータを参照して信号制御装置各部を制御する制御手段と、を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置である。
【００３２】
この発明では、同期合わせに関する設定のためのデータを通信手段を介して外部から受信し、受信したデータを参照して制御手段が信号制御装置各部を制御する。このため、外部からの設定のデータも用いて、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００３３】
（１０）請求項１０記載の発明は、同期合わせに関する設定のためのデータが入力される端子手段と、前記端子手段を介して入力されたデータを参照して信号制御装置各部を制御する制御手段と、を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置である。
【００３４】
この発明では、端子手段を介して外部から入力された同期合わせに関する設定のためのデータを参照して制御手段が信号制御装置各部を制御している。このため、入力された設定のデータも用いて、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００３５】
（１１）請求項１１記載の発明は、それぞれがクロック発生部を備えた複数の信号処理手段を有し、前記各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた画像形成装置であって、前記複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行い、同期した状態でデータの授受と処理とを行うことを特徴とする画像形成装置である。
【００３６】
この発明では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。
【００３７】
この結果、画像形成装置の各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００３８】
また、この発明は、複数の画像形成装置同士の間で同期した状態の画像形成動作を実行する場合にも適用でき、複数の画像形成装置の間でも信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送を伴った同期動作が実現される。
【００３９】
【発明の実施の形態】
以下、図面を参照して、本発明の信号制御装置の実施の形態例を詳細に説明する。なお、信号制御装置に関し、先に全体を説明しておく。
【００４０】
〈本実施の形態例の信号制御装置の概要〉
この実施の形態例の信号制御装置あるいは画像形成装置では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれている。そして、以下の（１）〜（１１）に記載するような特徴を有している。
【００４１】
（１）複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。この結果、各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００４２】
（２）この実施の形態例では、上記（１）の信号処理手段が信号処理回路であり、これら複数の信号処理回路同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。この結果、各信号処理回路間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００４３】
（３）この実施の形態例では、上記（１）の信号処理手段が信号処理基板であり、これら複数の信号処理基板同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００４４】
この結果、各信号処理基板間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００４５】
（４）この実施の形態例では、上記（１）の信号処理手段が信号処理デバイスであり、これら複数の信号処理デバイス同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００４６】
この結果、各信号処理デバイス間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００４７】
（５）この実施の形態例では、基準となる発振器からの基準発振信号をディレイチェーン部で遅延させて異なる遅延時間を有する複数の遅延信号を生成しておき、同期検出部でロード信号に同期した遅延信号を検出し、同期検出部の検出結果に応じて、ディレイチェーン部からロード信号に同期した遅延信号を遅延信号選択部で選択して出力する。これにより、信号処理手段のクロック発生部からは、ロード信号によって同期合わせがなされたクロック信号が発生するため、各信号処理手段間にクロック信号を伝達する必要がなくなる。
【００４８】
（６）この実施の形態例では、信号制御装置の各部がディジタル回路で構成されているため、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に、ディジタル的に行うことが可能になる。なお、このディジタルディレイ式クロック調整手段を用いることで、複数の信号処理回路を廉価に構成することができ、さらに、ディジタル回路として構成することが可能になる。さらに、ディジタル回路で構成することで、１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００４９】
（７）この実施の形態例では、同期検出部の検出結果に応じてディレイチェーン部からロード信号に同期した遅延信号を選択する際に、微調整のための演算処理を行うようにしているため、各信号処理手段におけるクロック信号の同期合わせを極めて正確に行うことが可能になる。
【００５０】
（８）この実施の形態例では、同期合わせに関する設定のためのデータを記憶手段に保持しておき、保持されたデータを参照して制御手段が信号制御装置各部を制御している。このため、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００５１】
（９）この実施の形態例では、同期合わせに関する設定のためのデータを通信手段を介して外部から受信し、受信したデータを参照して制御手段が信号制御装置各部を制御する。このため、外部からの設定のデータも用いて、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００５２】
（１０）この実施の形態例では、端子手段を介して外部から入力された同期合わせに関する設定のためのデータを参照して制御手段が信号制御装置各部を制御している。このため、入力された設定のデータも用いて、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００５３】
（１１）この実施の形態例では、画像形成装置内あるいは異なる画像形成装置における各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。この結果、画像形成装置の各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００５４】
〈信号制御装置の全体構成〉
ここでは、装置の内部で同一タイミングのクロックで動作して処理を実行する複数の信号処理回路を有する信号制御装置を、複数の信号制御装置を連結して動作（タンデム動作）させる場合について、図２を参照して説明する。
【００５５】
ここでは、信号制御装置１０００と信号制御装置２０００とが、同一タイミングのクロックでタンデム動作するように、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されている。なお、後述するように、ロード信号を本来のロード信号の用途（データ送受信のきっかけ）と、クロック信号の同期合わせの用途とに併用しているため、従来は必要であったクロック信号線を省略でき、信号経路を簡素することができる。
【００５６】
また、ここで、複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０）が、同一の機器（信号制御装置１０００）の同一の基板（基板１１００）上に配置されている。同様に、複数の信号処理回路（信号処理回路１２１０と信号処理回路１２２０）が、同一の機器（信号制御装置１０００）の同一の基板（基板１２００）上に配置されている。また、複数の信号処理回路（信号処理回路２１１０と信号処理回路２１２０）が、同一の機器（信号制御装置２０００）の同一の基板（基板２１００）上に配置されている。同様に、複数の信号処理回路（信号処理回路２２１０と信号処理回路２２２０）が、同一の機器（信号制御装置２０００）の同一の基板（基板２２００）上に配置されている。
【００５７】
また、複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０、信号処理回路１２１０と信号処理回路１２２０）が、同一の機器（信号制御装置１０００）の異なる基板（基板１１００と基板１２００）上に配置されている。同様に、複数の信号処理回路（信号処理回路２１１０と信号処理回路２１２０、信号処理回路２２１０と信号処理回路２２２０）が、同一の機器（信号制御装置２０００）の異なる基板（基板２１００と基板２２００）上に配置されている。
【００５８】
なお、各信号処理回路（１１１０，１１２０，１２１０，１２２０，２１１０，２１２０，２２１０，２２２０）は、オシレータＯＳＣとディジタルディレイ式クロック調整手段ＤＤとからなるクロック発生部（１１１１，１１２１，１２１１，１２２１，２１１１，２１２１，２２１１，２２２１）を有している。
【００５９】
なお、以上の構成において、「信号処理回路」は、ディジタル回路などで構成された信号処理デバイスとすることも可能である。また、同様に、以上の構成において、「機器」は画像形成装置とすることも可能である。すなわち、画像形成装置内に複数の信号処理手段を備えたものとすることができる。
【００６０】
なお、この実施の形態例のクロック発生部は、後述するように各信号処理手段にて同期したクロック信号を選択できるように細かく遅延させた多数の遅延信号を生成しておくためのものである。すなわち、本実施の形態例では、オシレータＯＳＣの発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成しておいて、その多数の遅延信号の中から選択を行い、選択した遅延信号を各信号処理回路を駆動するクロックとして用いるようにしている。このため、この実施の形態例の説明では後述するディジタルディレイ式クロック調整手段を用いているが、その他の形式のアナログ方式の遅延手段（ディレイライン）を用いることも可能である。
【００６１】
また、各信号処理回路（１１１０，１１２０，１２１０，１２２０，２１１０，２１２０，２２１０，２２２０）は、各種の信号処理を行う信号処理部（１１１９，１１２９，１２１９，１２２９，２１１９，２１２９，２２１９，２２２９）を有している。たとえば、画像形成装置の場合には、画像処理などが信号処理に該当する。
【００６２】
〈信号制御装置の詳細構成〉
ここでは、図１を参照して、装置の内部で同一タイミングのクロックで動作して処理を実行する複数の信号処理回路を有する信号制御装置の主要部の詳細構成について、同一の機器（信号制御装置１０００）の同一の基板（基板１１００）上に配置されている複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０）の部分を、具体例にして説明する。なお、他の基板上の複数の信号処理回路、異なる基板上の複数の信号処理回路、異なる機器間の信号処理回路についても同様な動作をするものとする。
【００６３】
信号処理回路１１１０には、クロック発生部１１１１と、このクロック発生部１１１１からのクロックを受けて動作する信号処理部１１１９とが配置されている。また、クロック発生部１１１１内には、所定の周波数で発振するオシレータ（ＯＳＣ）１１１２と、制御手段としてのＣＰＵ１１１３と、所定のデータが格納されているテーブル１１１４と、オシレータ１１１２の発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部１１１５と、多数の遅延信号の中から同期検出を行う同期検出部１１１６と、同期切り替えを行う同期切り替え部１１１７と、多数の遅延信号の中から選択を行う選択手段としてのセレクタ１１１８と、を有している。
【００６４】
なお、ＣＰＵ１１１３は、同期式のシリアルデータ転送においてデータを送信する際に、そのデータ送信の開始タイミングに合わせて立ち上がるロード信号を、ロード信号線を介して、送信先の信号処理回路のＣＰＵに対して送信する。なお、このロード信号を、他の信号処理回路のクロックを同期させるためにも使用する。
【００６５】
また、信号処理回路１１２０には、クロック発生部１１２１と、このクロック発生部１１２１からのクロックを受けて動作する信号処理部１１２９とが配置されている。また、クロック発生部１１２１内には、所定の周波数で発振するオシレータ（ＯＳＣ）１１２２と、制御手段としてのＣＰＵ１１２３と、所定のデータが格納されているテーブル１１２４と、オシレータ１１２２の発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部１１２５と、多数の遅延信号の中から同期検出を行う同期検出部１１２６と、同期切り替えを行う同期切り替え部１１２７と、多数の遅延信号の中から選択を行う選択手段としてのセレクタ１１２８と、を有している。
【００６６】
なお、ＣＰＵ１１２３は、同期式のシリアルデータ転送においてデータを受信する際には、そのデータ受信の開始タイミングに合わせて立ち上がるロード信号を、ロード信号線を介して、送信元の信号処理回路のＣＰＵから受信する。すなわち、このロード信号を、シリアルデータ転送の送受信のためだけではなく、信号処理回路１１２０のクロックを信号処理回路１１１０のクロックに同期させるためにも使用する。
【００６７】
なお、シリアルデータ転送におけるデータの送信と受信とが逆になれば、ロード信号の送受信の向きも同様に逆になり、これにあわせて、クロックの同期合わせについても逆向きに実行される。
【００６８】
〈信号制御装置の詳細説明〉
以下、本発明の信号制御装置の実施の形態例を詳細に説明する。
（Ａ）遅延信号生成：
ここで、ディレイチェーン部１１１５，１１２５は、位相が少しずつ異なる遅延信号について、最低でも基準発振信号の１周期分以上、望ましくは２周期分程度にわたって生成できる段数になるようにチェーン状にインバータ等のディレイ素子が縦続接続されていることが好ましい。
【００６９】
たとえば、図３に示すように、オシレータからの基準発振信号の周期に対して微小の遅延時間を有する遅延素子（ディレイセル＃１〜＃ｎ）を連ねた回路をチェーン状に配置し、各遅延素子の遅延信号を出力する。
【００７０】
この図３では、オシレータ１１１２からの基準発振信号を受けるディレイチェーン部１１１５の回路を示しており、ディレイセルを全く通らない出力をＤＬ０、ディレイセルを１段（ディレイセル＃１）通る出力をＤＬ１、ディレイセルを２段（ディレイセル＃１〜ディレイセル＃２）通る出力をＤＬ２、そして、ディレイセルをｎ段（ディレイセル＃１〜ディレイセル＃ｎ）通る出力をＤＬｎ、としている。なお、他のディレイチェーン部も同様な構成である。なお、このディレイチェーン部に関しては、遅延素子の後段にインバータのような微小の遅延値で反転論理のものを連ねることにより、デューティーの崩れを最小限にし、各段数の出力間隔をできるだけ細かく均等にする回路やレイアウトにすることが望ましい。
【００７１】
図４は図３の回路構成により得られる遅延信号の様子を示したものであり、図４（ａ）は遅延なしの基準発振信号（ＤＬ０）であり、オシレータからの基準発振信号と等しい状態である。以下、ＤＬの後の数字が遅延段数を示しており、ディレイセルを１段通る出力をＤＬ１、ディレイセルを２段通る出力をＤＬ２、そして、ディレイセルを１００段通る出力をＤＬ１００、ディレイセルを２００段通る出力をＤＬ２００、としている。ここでは、ＤＬ０とＤＬ１００とＤＬ２００とが位相が合致している様子を示している。
【００７２】
（Ｂ）同期検出：
本実施の形態例の信号制御装置では、ロード信号に応じて複数の信号処理回路が同期合わせを合わせることを特徴としている。その際、ロード信号そのものでもよいが、ロード信号に応じた（すなわち、ロード信号と位相が合致した）パルスであって、同期検出部での同期検出に適した状態の論理や幅の信号（以下、タイミング信号と呼ぶ）を各信号処理回路内のＣＰＵが生成し、このタイミング信号に応じて同期検出を行うことが好ましい。以下、本願明細書では、ロード信号に応じたタイミング信号により同期検出を行う具体例により説明を行う。
【００７３】
同期検出部１１１６，１１２６は、ロード信号に応じたＣＰＵからのタイミング信号を受け、遅延信号群（図１▲１▼、▲１▼′）の中でタイミング信号に同期している遅延信号の段数（同期ポイント）を検出する検出手段であり、同期ポイント情報（図１▲２▼、▲２▼′）を出力する。ここで、同期検出部１１１６，１１２６は、遅延信号群（図１▲１▼、▲１▼′）の中で、最初にタイミング信号に同期している第１同期ポイント情報ＳＰ１と、２番目にタイミング信号に同期している第２同期ポイント情報ＳＰ２と、を出力できることが好ましい。
【００７４】
なお、温度変化などの影響によって個々のディレイセルの遅延時間が変化することにより、ディレイチェーン部１１１５，１１２５からの複数の遅延信号は、遅延時間に変動が生じている可能性がある。このため、このようにして、所定の変動しない時間（タイミング信号から次のタイミング信号までの間）に、どれだけの遅延信号が含まれているかを検出しておく。
【００７５】
このようにすることで、温度変化によって個々のディレイセルの遅延時間が変化したとしても、装置全体としては何ら影響を受けることがなくなるという利点がある。従って、ディレイセル自体に高価な部品を使用する必要もなくなる。
【００７６】
図５の例では、タイミング信号（図５（ａ））に対して、１００段目のＤＬ１００と２００段目のＤＬ２００とが一致したタイミングとなっている。したがって、ＳＰ１＝１００、ＳＰ２＝２００である。また、１周期の段数ＰＲＤ＝１００である。
【００７７】
（Ｃ）補正量算出：
同期切り替え部１１１７，１１２７は、同期検出部１１１６，１１２６からの同期ポイント情報（図１▲２▼、▲２▼′）と、ＣＰＵ１１１３，１１２３がテーブル１１１４，１１２４から読み出したスキュー情報（図１▲３▼、▲３▼′）とに基づいて、同期補正量（図１▲４▼、▲４▼′）を求め、遅延信号群（図１▲１▼、▲１▼′）の中からどの位相の遅延信号を選択すべきかのセレクト信号（図１▲５▼、▲５▼′）を出力するものである。
【００７８】
ここで、「スキュー情報」とは、請求項における「同期合わせに関する設定のためのデータ」に相当する。なお、ここで、「スキュー」とは、クロックが、複数の信号線の経路を通ることによって発生する、到達時間の差のことである。これにより、複数の信号処理回路が同一タイミングのクロックで駆動できない問題や、データの授受の信頼性が低下するという問題が発生する。この問題は、回路を駆動するクロックの周波数が高くなるに従い、問題になってきている。また、データとクロック信号とでは、生じる遅れ時間にも差があり、これも動作の信頼性を低下させる一因となっていた。
【００７９】
なお、信号処理回路１１１０からロード信号線を介してロード信号を受けた信号処理回路１１２０は、受けたロード信号自体がスキューを有している。したがって、受けたロード信号に同期する遅延信号を選択しただけでは、元となる信号処理回路１１１０に対して完全に同期しているとは言えない。
【００８０】
そこで、このスキューに関しては、スキュー情報として予めテーブル１１２４にスキューによって生じる時間差のデータが格納されている。そして、ＣＰＵ１１２３は、スキュー情報に含まれるスキュー時間を参照して、該スキューに起因する時間差を相殺するように、ロード信号によるクロック発生部の同期合わせを行う。
【００８１】
ここで、スキュー時間Ａ、遅延信号１周期の時間Ｔ、同期段数ＰＲＤ、補正遅延段数Ｆ＿ＤＥＬＡＹとすると、
Ａ÷Ｔ×ＰＲＤ＝Ｆ＿ＤＥＬＡＹ、
として求めることができる。
【００８２】
なお、補正遅延段数は、図６に示すように、ロード信号に同期した遅延信号の段数から差し引く必要がある（▲１▼→▲２▼）ため、スキュー補正を行った最終的なセレクト段数Ｆ＿ＳＹＮＣは、
ＳＰ１−Ｆ＿ＤＥＬＡＹ≧０であれば、
Ｆ＿ＳＹＮＣ＝ＳＰ１−Ｆ＿ＤＥＬＡＹ、
ＳＰ１−Ｆ＿ＤＥＬＡＹ＜０であれば、
Ｆ＿ＳＹＮＣ＝ＳＰ２−Ｆ＿ＤＥＬＡＹ、
とする。
【００８３】
また、上記スキュー以外にも、所望のアジャスト量をテーブル１１２４に格納しておくことで、そのアジャスト量に応じた補正が実行される。
（Ｄ）パルス選択、クロック出力：
セレクタ１１１８，１１２８は同期切り替え部１１１７，１１２７からのセレクト信号（図１▲５▼、▲５▼′）に含まれるセレクト段数Ｆ＿ＤＥＬＡＹを受け、遅延信号群（図１▲１▼、▲１▼′）の中から対応する位相の遅延信号を選択し、クロック（図１▲６▼、▲６▼′）として出力する。
【００８４】
（Ｅ）ロード信号による同期合わせ：
以上のように信号処理回路１１１０と信号処理回路１１２０とは、それぞれクロックの周期をわずかに増加もしくは減少させることが可能に構成されている。そして、信号処理回路１１１０側のＣＰＵ１１１３が、ロード信号（図１▲７▼、図７（ａ））を信号処理回路１１２０側のＣＰＵ１１２３に対して、ロード信号線を介して送出する。そして、双方のＣＰＵはロード信号（図７（ａ））に応じたタイミング信号を同期検出部に与えることで、双方のオシレータ１１１２と１１２２とが異なるタイミングで発振していても（図７（ｂ），（ｅ））、ロード信号に同期した遅延信号の選択がセレクタ１１１８と１１２８とで実行され、クロックの同期合わせが行われる（図７（ｃ），（ｆ）の同期合せ）。そして、このロード信号に応じて信号処理回路１１１０側と信号処理回路１１２０側とで同期した状態で、データの授受（図７（ｄ），（ｇ））や信号処理が信号処理部１１１９と信号処理部１１２９とで実行される。
【００８５】
ここでは、信号処理回路間でのタイミング合わせの際に、連続するクロックそのものではなく、データ送受信のきっかけとなるロード信号のパルスを伝達しているので、電磁放射の問題は解消される。これにより、それぞれがクロック発生部を備えた複数の信号処理回路を有する信号制御装置において、電磁放射の問題を発生させることなく各信号処理回路におけるクロック発生部の同期合わせを行うことが可能になる。
【００８６】
また、同一タイミングのクロックで駆動すべき回路が離れて存在していても、本実施の形態例によれば、その距離に関係なく、電磁放射の問題を発生させることなく各信号処理回路におけるクロック発生部の同期合わせを行うことが可能になる。
【００８７】
（Ｆ）同期合わせの実行タイミング：
また、図１のように同一装置内の場合や、図２のような別装置同士でタンデム動作をさせている信号制御装置において、シリアルデータ転送の送受信がなされる毎に自動的に同期合わせが実行される。このため、意図的に同期合わせを行う必要がない。また、シリアルデータ転送の送受信の開始タイミングにクロックの同期合わせが実行されるため、シリアルデータ転送や各種信号処理の処理中にタイミングがずれたり、余計な割り込みが発生するなどの問題も生じない。
【００８８】
〈その他の実施の形態例〉
以上の実施の形態例の説明では、ディジタルディレイ式クロック調整手段を用いているが、その他の形式のアナログ方式の遅延手段（ディレイライン）を用いることも可能である。ただし、１チップ化による回路構成の利点、１チップ化による配線長の短縮、熱や温度変化による誤差の影響、制御の容易性、などの点で、上述したディジタルディレイ式クロック調整手段を用いることが好ましい。
【００８９】
以上の実施の形態例において、複数の信号処理回路やＣＰＵは、信号処理回路をディジタルディレイ式クロック調整手段で構成した場合には、全体をディジタル回路により構成することが可能である。このため、各信号処理回路におけるクロック発生部の同期合わせを容易かつ正確に、ディジタル的に行うことが可能になる。また、全回路をディジタル回路で構成することにより、従来のアナログ方式のディレイラインの価格の数分の一程度という低コスト化が実現できる。更に、ゲート・アレイ等の集積回路内で１チップで構成することにより、外付けディレイラインで問題となる干渉も発生せず、信号ノイズの問題も解消される。
【００９０】
また、以上の実施の形態例の動作では１対１のシリアルデータ転送であったが、１対多のシリアルデータ転送に関しても本実施の形態例を適用することができ、その場合にも良好な効果が得られる。
【００９１】
また、以上の実施の形態例の信号制御装置は各種の装置に適用することが可能であるが、複数の処理のための回路基板を装置内に有していて同期した処理が必要となる画像形成装置（複写機、プリンタ、ファクシミリ装置）に適用することで極めて良好な結果を得ることができる。なお、シリアルデータ転送の送受信の開始タイミングにクロックの同期合わせが実行されることも、シリアルデータ転送や各種信号処理の処理中にタイミングがずれたり、余計な割り込みが発生するなどの問題も生じないため、画像形成装置に適している。さらに、複数の画像形成装置をタンデム接続して同期状態で並行処理する場合などにも、本実施の形態例を適用することで良好な結果が得られる。
【００９２】
【発明の効果】
以上詳細に説明したように、本発明では、以下のような効果が得られる。
（１）信号制御装置の発明では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。この結果、各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００９３】
（２）画像形成装置の発明では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。この結果、画像形成装置の各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。また、この発明は、複数の画像形成装置同士の間で同期した状態の画像形成動作を実行する場合にも適用でき、複数の画像形成装置の間でも信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送を伴った同期動作が実現される。
【図面の簡単な説明】
【図１】本発明の一実施の形態例の信号制御装置の主要部の電気的構成を示す構成図である。
【図２】本発明の一実施の形態例の信号制御装置の全体の電気的構成を示す構成図である。
【図３】本発明の一実施の形態例の信号制御装置の主要部の電気的構成を示す構成図である。
【図４】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図５】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図６】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図７】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【符号の説明】
１０００ 信号制御装置
１１００ 基板
１１１０ 信号処理回路
１１１１ クロック発生部
１１１９ 信号処理部
１１２０ 信号処理回路
１１２１ クロック発生部
１１２９ 信号処理部
１２００ 基板
１２１０ 信号処理回路
１２１１ クロック発生部
１２１９ 信号処理部
１２２０ 信号処理回路
１２２１ クロック発生部
１２２９ 信号処理部
２０００ 信号制御装置
２１００ 基板
２１１０ 信号処理回路
２１１１ クロック発生部
２１１９ 信号処理部
２１２０ 信号処理回路
２１２１ クロック発生部
２１２９ 信号処理部
２２００ 基板
２２１０ 信号処理回路
２２１１ クロック発生部
２２１９ 信号処理部
２２２０ 信号処理回路
２２２１ クロック発生部
２２２９ 信号処理部
【発明が属する技術分野】
本発明は、信号制御装置内に複数の信号制御手段を備え、各信号制御手段はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた状態の信号制御装置および画像形成装置に関し、特に、各信号制御手段間でのシリアルデータ転送の改良に関する。
【０００２】
【従来の技術】
それぞれがクロック発生部を備えた複数の信号処理手段（信号処理回路、信号処理基板、信号処理デバイス）を有する信号制御装置（画像処理装置、画像形成装置など）が存在している。
【０００３】
そして、この信号制御装置において、確実な信号処理やデータ授受のためには、それら複数の信号処理手段は同一周波数かつ同一タイミングのクロックで駆動されていることが必要である。
【０００４】
なお、ここで、複数の信号処理手段は、異なる機器間に配置された信号処理手段、同一の機器間に配置された信号処理手段、同一の機器の同一の基板上に配置された信号処理手段、などの場合が考えられる。
【０００５】
具体的には、複写機の内部で同一タイミングのクロックで動作して画像処理を実行する複数の信号処理手段や、複数の複写機を連結して動作（タンデム動作）させる場合の各複写機およびその内部の信号処理手段など、がこの例に該当する。
【０００６】
【発明が解決しようとする課題】
以上の複数の信号処理手段を同一タイミングのクロックで駆動するには、データの授受を行うデータ線と、クロック信号を授受するためのクロック信号線とにより複数の信号処理手段同士が接続されている必要がある。
【０００７】
すなわち、データ伝送と並行して、クロック信号の伝送も行うようにする必要がある。なお、このほかに、データの送信タイミングを示すロード信号も必要となり、実際には、データ、クロック、ロード信号の３信号がそれぞれの信号線を介して伝送されている。
【０００８】
ここで、複数の信号処理手段のそれぞれの間にクロック信号線が配置されているため、そのクロック信号線からのクロックの周波数およびその高調波の電磁放射が問題となる。近年、クロックの周波数が上昇してきており、その電磁放射の影響は無視できない問題になっている。
【０００９】
本発明は、上記の課題を解決するためになされたものであって、その目的は、複数の信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた信号制御装置において、電磁放射の問題を発生させることなく各信号処理手段間におけるシリアルデータ転送を行うことが可能な信号制御装置および画像形成装置を提供することにある。
【００１０】
【課題を解決するための手段】
すなわち、課題を解決する手段としての本発明は以下に説明するようなものである。
【００１１】
（１）請求項１記載の発明は、それぞれがクロック発生部を備えた複数の信号処理手段を有し、前記各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた信号制御装置であって、前記複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、ことを特徴とする信号制御装置である。
【００１２】
この発明では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。
【００１３】
この結果、各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００１４】
（２）請求項２記載の発明は、前記信号処理手段は信号処理回路であり、これら複数の信号処理回路同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、ことを特徴とする請求項１記載の信号制御装置である。
【００１５】
この発明では、上記（１）の信号処理手段が信号処理回路であり、これら複数の信号処理回路同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００１６】
この結果、各信号処理回路間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００１７】
（３）請求項３記載の発明は、前記信号処理手段は信号処理基板であり、これら複数の信号処理基板同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、ことを特徴とする請求項１記載の信号制御装置である。
【００１８】
この発明では、上記（１）の信号処理手段が信号処理基板であり、これら複数の信号処理基板同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００１９】
この結果、各信号処理基板間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００２０】
（４）請求項４記載の発明は、前記信号処理手段は信号処理デバイスであり、これら複数の信号処理デバイス同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、ことを特徴とする請求項１記載の信号制御装置である。
【００２１】
この発明では、上記（１）の信号処理手段が信号処理デバイスであり、これら複数の信号処理デバイス同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００２２】
この結果、各信号処理デバイス間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００２３】
（５）請求項５記載の発明は、基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、前記ロード信号に同期した遅延信号を検出する同期検出部と、前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記ロード信号に同期した遅延信号を選択して出力する遅延信号選択部と、を前記信号処理手段のクロック発生部に備えた、ことを特徴とする請求項１乃至請求項４のいずれかに記載の信号制御装置である。
【００２４】
この発明では、基準となる発振器からの基準発振信号をディレイチェーン部で遅延させて異なる遅延時間を有する複数の遅延信号を生成しておき、同期検出部でロード信号に同期した遅延信号を検出し、同期検出部の検出結果に応じて、ディレイチェーン部からロード信号に同期した遅延信号を遅延信号選択部で選択して出力する。これにより、信号処理手段のクロック発生部からは、ロード信号によって同期合わせがなされたクロック信号が発生するため、各信号処理手段間にクロック信号を伝達する必要がなくなる。
【００２５】
（６）請求項６記載の発明は、信号制御装置の各部がディジタル回路で構成されている、ことを特徴とする請求項１乃至請求項５のいずれかに記載の信号制御装置である。
【００２６】
この発明では、信号制御装置の各部がディジタル回路で構成されているため、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に、ディジタル的に行うことが可能になる。なお、このディジタル回路を用いることで、複数の信号処理回路を廉価に構成することができる。さらに、ディジタル回路で構成することで、１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００２７】
（７）請求項７記載の発明は、前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記ロード信号に同期した遅延信号を選択する際に、微調整のための演算処理を行う選択制御部を備えた、ことを特徴とする請求項５記載の信号制御装置である。
【００２８】
この発明では、同期検出部の検出結果に応じてディレイチェーン部からロード信号に同期した遅延信号を選択する際に、微調整のための演算処理を行うようにしているため、各信号処理手段におけるクロック信号の同期合わせを極めて正確に行うことが可能になる。
【００２９】
（８）請求項８記載の発明は、同期合わせに関する設定のためのデータを保持する記憶手段と、前記記憶手段に保持されたデータを参照して信号制御装置各部を制御する制御手段と、を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置である。
【００３０】
この発明では、同期合わせに関する設定のためのデータを記憶手段に保持しておき、保持されたデータを参照して制御手段が信号制御装置各部を制御している。このため、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００３１】
（９）請求項９記載の発明は、同期合わせに関する設定のためのデータを外部から受信する通信手段と、前記通信手段を介して受信したデータを参照して信号制御装置各部を制御する制御手段と、を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置である。
【００３２】
この発明では、同期合わせに関する設定のためのデータを通信手段を介して外部から受信し、受信したデータを参照して制御手段が信号制御装置各部を制御する。このため、外部からの設定のデータも用いて、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００３３】
（１０）請求項１０記載の発明は、同期合わせに関する設定のためのデータが入力される端子手段と、前記端子手段を介して入力されたデータを参照して信号制御装置各部を制御する制御手段と、を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置である。
【００３４】
この発明では、端子手段を介して外部から入力された同期合わせに関する設定のためのデータを参照して制御手段が信号制御装置各部を制御している。このため、入力された設定のデータも用いて、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００３５】
（１１）請求項１１記載の発明は、それぞれがクロック発生部を備えた複数の信号処理手段を有し、前記各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた画像形成装置であって、前記複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行い、同期した状態でデータの授受と処理とを行うことを特徴とする画像形成装置である。
【００３６】
この発明では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。
【００３７】
この結果、画像形成装置の各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００３８】
また、この発明は、複数の画像形成装置同士の間で同期した状態の画像形成動作を実行する場合にも適用でき、複数の画像形成装置の間でも信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送を伴った同期動作が実現される。
【００３９】
【発明の実施の形態】
以下、図面を参照して、本発明の信号制御装置の実施の形態例を詳細に説明する。なお、信号制御装置に関し、先に全体を説明しておく。
【００４０】
〈本実施の形態例の信号制御装置の概要〉
この実施の形態例の信号制御装置あるいは画像形成装置では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれている。そして、以下の（１）〜（１１）に記載するような特徴を有している。
【００４１】
（１）複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。この結果、各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００４２】
（２）この実施の形態例では、上記（１）の信号処理手段が信号処理回路であり、これら複数の信号処理回路同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。この結果、各信号処理回路間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００４３】
（３）この実施の形態例では、上記（１）の信号処理手段が信号処理基板であり、これら複数の信号処理基板同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００４４】
この結果、各信号処理基板間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００４５】
（４）この実施の形態例では、上記（１）の信号処理手段が信号処理デバイスであり、これら複数の信号処理デバイス同士で、ロード信号によって、データの送受信の制御とクロック発生部の同期合わせとを行うようにしている。
【００４６】
この結果、各信号処理デバイス間に連続するクロック信号の伝達がなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００４７】
（５）この実施の形態例では、基準となる発振器からの基準発振信号をディレイチェーン部で遅延させて異なる遅延時間を有する複数の遅延信号を生成しておき、同期検出部でロード信号に同期した遅延信号を検出し、同期検出部の検出結果に応じて、ディレイチェーン部からロード信号に同期した遅延信号を遅延信号選択部で選択して出力する。これにより、信号処理手段のクロック発生部からは、ロード信号によって同期合わせがなされたクロック信号が発生するため、各信号処理手段間にクロック信号を伝達する必要がなくなる。
【００４８】
（６）この実施の形態例では、信号制御装置の各部がディジタル回路で構成されているため、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に、ディジタル的に行うことが可能になる。なお、このディジタルディレイ式クロック調整手段を用いることで、複数の信号処理回路を廉価に構成することができ、さらに、ディジタル回路として構成することが可能になる。さらに、ディジタル回路で構成することで、１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００４９】
（７）この実施の形態例では、同期検出部の検出結果に応じてディレイチェーン部からロード信号に同期した遅延信号を選択する際に、微調整のための演算処理を行うようにしているため、各信号処理手段におけるクロック信号の同期合わせを極めて正確に行うことが可能になる。
【００５０】
（８）この実施の形態例では、同期合わせに関する設定のためのデータを記憶手段に保持しておき、保持されたデータを参照して制御手段が信号制御装置各部を制御している。このため、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００５１】
（９）この実施の形態例では、同期合わせに関する設定のためのデータを通信手段を介して外部から受信し、受信したデータを参照して制御手段が信号制御装置各部を制御する。このため、外部からの設定のデータも用いて、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００５２】
（１０）この実施の形態例では、端子手段を介して外部から入力された同期合わせに関する設定のためのデータを参照して制御手段が信号制御装置各部を制御している。このため、入力された設定のデータも用いて、各信号処理手段におけるクロック信号の同期合わせを容易かつ正確に行うことが可能になる。
【００５３】
（１１）この実施の形態例では、画像形成装置内あるいは異なる画像形成装置における各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。この結果、画像形成装置の各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００５４】
〈信号制御装置の全体構成〉
ここでは、装置の内部で同一タイミングのクロックで動作して処理を実行する複数の信号処理回路を有する信号制御装置を、複数の信号制御装置を連結して動作（タンデム動作）させる場合について、図２を参照して説明する。
【００５５】
ここでは、信号制御装置１０００と信号制御装置２０００とが、同一タイミングのクロックでタンデム動作するように、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されている。なお、後述するように、ロード信号を本来のロード信号の用途（データ送受信のきっかけ）と、クロック信号の同期合わせの用途とに併用しているため、従来は必要であったクロック信号線を省略でき、信号経路を簡素することができる。
【００５６】
また、ここで、複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０）が、同一の機器（信号制御装置１０００）の同一の基板（基板１１００）上に配置されている。同様に、複数の信号処理回路（信号処理回路１２１０と信号処理回路１２２０）が、同一の機器（信号制御装置１０００）の同一の基板（基板１２００）上に配置されている。また、複数の信号処理回路（信号処理回路２１１０と信号処理回路２１２０）が、同一の機器（信号制御装置２０００）の同一の基板（基板２１００）上に配置されている。同様に、複数の信号処理回路（信号処理回路２２１０と信号処理回路２２２０）が、同一の機器（信号制御装置２０００）の同一の基板（基板２２００）上に配置されている。
【００５７】
また、複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０、信号処理回路１２１０と信号処理回路１２２０）が、同一の機器（信号制御装置１０００）の異なる基板（基板１１００と基板１２００）上に配置されている。同様に、複数の信号処理回路（信号処理回路２１１０と信号処理回路２１２０、信号処理回路２２１０と信号処理回路２２２０）が、同一の機器（信号制御装置２０００）の異なる基板（基板２１００と基板２２００）上に配置されている。
【００５８】
なお、各信号処理回路（１１１０，１１２０，１２１０，１２２０，２１１０，２１２０，２２１０，２２２０）は、オシレータＯＳＣとディジタルディレイ式クロック調整手段ＤＤとからなるクロック発生部（１１１１，１１２１，１２１１，１２２１，２１１１，２１２１，２２１１，２２２１）を有している。
【００５９】
なお、以上の構成において、「信号処理回路」は、ディジタル回路などで構成された信号処理デバイスとすることも可能である。また、同様に、以上の構成において、「機器」は画像形成装置とすることも可能である。すなわち、画像形成装置内に複数の信号処理手段を備えたものとすることができる。
【００６０】
なお、この実施の形態例のクロック発生部は、後述するように各信号処理手段にて同期したクロック信号を選択できるように細かく遅延させた多数の遅延信号を生成しておくためのものである。すなわち、本実施の形態例では、オシレータＯＳＣの発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成しておいて、その多数の遅延信号の中から選択を行い、選択した遅延信号を各信号処理回路を駆動するクロックとして用いるようにしている。このため、この実施の形態例の説明では後述するディジタルディレイ式クロック調整手段を用いているが、その他の形式のアナログ方式の遅延手段（ディレイライン）を用いることも可能である。
【００６１】
また、各信号処理回路（１１１０，１１２０，１２１０，１２２０，２１１０，２１２０，２２１０，２２２０）は、各種の信号処理を行う信号処理部（１１１９，１１２９，１２１９，１２２９，２１１９，２１２９，２２１９，２２２９）を有している。たとえば、画像形成装置の場合には、画像処理などが信号処理に該当する。
【００６２】
〈信号制御装置の詳細構成〉
ここでは、図１を参照して、装置の内部で同一タイミングのクロックで動作して処理を実行する複数の信号処理回路を有する信号制御装置の主要部の詳細構成について、同一の機器（信号制御装置１０００）の同一の基板（基板１１００）上に配置されている複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０）の部分を、具体例にして説明する。なお、他の基板上の複数の信号処理回路、異なる基板上の複数の信号処理回路、異なる機器間の信号処理回路についても同様な動作をするものとする。
【００６３】
信号処理回路１１１０には、クロック発生部１１１１と、このクロック発生部１１１１からのクロックを受けて動作する信号処理部１１１９とが配置されている。また、クロック発生部１１１１内には、所定の周波数で発振するオシレータ（ＯＳＣ）１１１２と、制御手段としてのＣＰＵ１１１３と、所定のデータが格納されているテーブル１１１４と、オシレータ１１１２の発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部１１１５と、多数の遅延信号の中から同期検出を行う同期検出部１１１６と、同期切り替えを行う同期切り替え部１１１７と、多数の遅延信号の中から選択を行う選択手段としてのセレクタ１１１８と、を有している。
【００６４】
なお、ＣＰＵ１１１３は、同期式のシリアルデータ転送においてデータを送信する際に、そのデータ送信の開始タイミングに合わせて立ち上がるロード信号を、ロード信号線を介して、送信先の信号処理回路のＣＰＵに対して送信する。なお、このロード信号を、他の信号処理回路のクロックを同期させるためにも使用する。
【００６５】
また、信号処理回路１１２０には、クロック発生部１１２１と、このクロック発生部１１２１からのクロックを受けて動作する信号処理部１１２９とが配置されている。また、クロック発生部１１２１内には、所定の周波数で発振するオシレータ（ＯＳＣ）１１２２と、制御手段としてのＣＰＵ１１２３と、所定のデータが格納されているテーブル１１２４と、オシレータ１１２２の発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部１１２５と、多数の遅延信号の中から同期検出を行う同期検出部１１２６と、同期切り替えを行う同期切り替え部１１２７と、多数の遅延信号の中から選択を行う選択手段としてのセレクタ１１２８と、を有している。
【００６６】
なお、ＣＰＵ１１２３は、同期式のシリアルデータ転送においてデータを受信する際には、そのデータ受信の開始タイミングに合わせて立ち上がるロード信号を、ロード信号線を介して、送信元の信号処理回路のＣＰＵから受信する。すなわち、このロード信号を、シリアルデータ転送の送受信のためだけではなく、信号処理回路１１２０のクロックを信号処理回路１１１０のクロックに同期させるためにも使用する。
【００６７】
なお、シリアルデータ転送におけるデータの送信と受信とが逆になれば、ロード信号の送受信の向きも同様に逆になり、これにあわせて、クロックの同期合わせについても逆向きに実行される。
【００６８】
〈信号制御装置の詳細説明〉
以下、本発明の信号制御装置の実施の形態例を詳細に説明する。
（Ａ）遅延信号生成：
ここで、ディレイチェーン部１１１５，１１２５は、位相が少しずつ異なる遅延信号について、最低でも基準発振信号の１周期分以上、望ましくは２周期分程度にわたって生成できる段数になるようにチェーン状にインバータ等のディレイ素子が縦続接続されていることが好ましい。
【００６９】
たとえば、図３に示すように、オシレータからの基準発振信号の周期に対して微小の遅延時間を有する遅延素子（ディレイセル＃１〜＃ｎ）を連ねた回路をチェーン状に配置し、各遅延素子の遅延信号を出力する。
【００７０】
この図３では、オシレータ１１１２からの基準発振信号を受けるディレイチェーン部１１１５の回路を示しており、ディレイセルを全く通らない出力をＤＬ０、ディレイセルを１段（ディレイセル＃１）通る出力をＤＬ１、ディレイセルを２段（ディレイセル＃１〜ディレイセル＃２）通る出力をＤＬ２、そして、ディレイセルをｎ段（ディレイセル＃１〜ディレイセル＃ｎ）通る出力をＤＬｎ、としている。なお、他のディレイチェーン部も同様な構成である。なお、このディレイチェーン部に関しては、遅延素子の後段にインバータのような微小の遅延値で反転論理のものを連ねることにより、デューティーの崩れを最小限にし、各段数の出力間隔をできるだけ細かく均等にする回路やレイアウトにすることが望ましい。
【００７１】
図４は図３の回路構成により得られる遅延信号の様子を示したものであり、図４（ａ）は遅延なしの基準発振信号（ＤＬ０）であり、オシレータからの基準発振信号と等しい状態である。以下、ＤＬの後の数字が遅延段数を示しており、ディレイセルを１段通る出力をＤＬ１、ディレイセルを２段通る出力をＤＬ２、そして、ディレイセルを１００段通る出力をＤＬ１００、ディレイセルを２００段通る出力をＤＬ２００、としている。ここでは、ＤＬ０とＤＬ１００とＤＬ２００とが位相が合致している様子を示している。
【００７２】
（Ｂ）同期検出：
本実施の形態例の信号制御装置では、ロード信号に応じて複数の信号処理回路が同期合わせを合わせることを特徴としている。その際、ロード信号そのものでもよいが、ロード信号に応じた（すなわち、ロード信号と位相が合致した）パルスであって、同期検出部での同期検出に適した状態の論理や幅の信号（以下、タイミング信号と呼ぶ）を各信号処理回路内のＣＰＵが生成し、このタイミング信号に応じて同期検出を行うことが好ましい。以下、本願明細書では、ロード信号に応じたタイミング信号により同期検出を行う具体例により説明を行う。
【００７３】
同期検出部１１１６，１１２６は、ロード信号に応じたＣＰＵからのタイミング信号を受け、遅延信号群（図１▲１▼、▲１▼′）の中でタイミング信号に同期している遅延信号の段数（同期ポイント）を検出する検出手段であり、同期ポイント情報（図１▲２▼、▲２▼′）を出力する。ここで、同期検出部１１１６，１１２６は、遅延信号群（図１▲１▼、▲１▼′）の中で、最初にタイミング信号に同期している第１同期ポイント情報ＳＰ１と、２番目にタイミング信号に同期している第２同期ポイント情報ＳＰ２と、を出力できることが好ましい。
【００７４】
なお、温度変化などの影響によって個々のディレイセルの遅延時間が変化することにより、ディレイチェーン部１１１５，１１２５からの複数の遅延信号は、遅延時間に変動が生じている可能性がある。このため、このようにして、所定の変動しない時間（タイミング信号から次のタイミング信号までの間）に、どれだけの遅延信号が含まれているかを検出しておく。
【００７５】
このようにすることで、温度変化によって個々のディレイセルの遅延時間が変化したとしても、装置全体としては何ら影響を受けることがなくなるという利点がある。従って、ディレイセル自体に高価な部品を使用する必要もなくなる。
【００７６】
図５の例では、タイミング信号（図５（ａ））に対して、１００段目のＤＬ１００と２００段目のＤＬ２００とが一致したタイミングとなっている。したがって、ＳＰ１＝１００、ＳＰ２＝２００である。また、１周期の段数ＰＲＤ＝１００である。
【００７７】
（Ｃ）補正量算出：
同期切り替え部１１１７，１１２７は、同期検出部１１１６，１１２６からの同期ポイント情報（図１▲２▼、▲２▼′）と、ＣＰＵ１１１３，１１２３がテーブル１１１４，１１２４から読み出したスキュー情報（図１▲３▼、▲３▼′）とに基づいて、同期補正量（図１▲４▼、▲４▼′）を求め、遅延信号群（図１▲１▼、▲１▼′）の中からどの位相の遅延信号を選択すべきかのセレクト信号（図１▲５▼、▲５▼′）を出力するものである。
【００７８】
ここで、「スキュー情報」とは、請求項における「同期合わせに関する設定のためのデータ」に相当する。なお、ここで、「スキュー」とは、クロックが、複数の信号線の経路を通ることによって発生する、到達時間の差のことである。これにより、複数の信号処理回路が同一タイミングのクロックで駆動できない問題や、データの授受の信頼性が低下するという問題が発生する。この問題は、回路を駆動するクロックの周波数が高くなるに従い、問題になってきている。また、データとクロック信号とでは、生じる遅れ時間にも差があり、これも動作の信頼性を低下させる一因となっていた。
【００７９】
なお、信号処理回路１１１０からロード信号線を介してロード信号を受けた信号処理回路１１２０は、受けたロード信号自体がスキューを有している。したがって、受けたロード信号に同期する遅延信号を選択しただけでは、元となる信号処理回路１１１０に対して完全に同期しているとは言えない。
【００８０】
そこで、このスキューに関しては、スキュー情報として予めテーブル１１２４にスキューによって生じる時間差のデータが格納されている。そして、ＣＰＵ１１２３は、スキュー情報に含まれるスキュー時間を参照して、該スキューに起因する時間差を相殺するように、ロード信号によるクロック発生部の同期合わせを行う。
【００８１】
ここで、スキュー時間Ａ、遅延信号１周期の時間Ｔ、同期段数ＰＲＤ、補正遅延段数Ｆ＿ＤＥＬＡＹとすると、
Ａ÷Ｔ×ＰＲＤ＝Ｆ＿ＤＥＬＡＹ、
として求めることができる。
【００８２】
なお、補正遅延段数は、図６に示すように、ロード信号に同期した遅延信号の段数から差し引く必要がある（▲１▼→▲２▼）ため、スキュー補正を行った最終的なセレクト段数Ｆ＿ＳＹＮＣは、
ＳＰ１−Ｆ＿ＤＥＬＡＹ≧０であれば、
Ｆ＿ＳＹＮＣ＝ＳＰ１−Ｆ＿ＤＥＬＡＹ、
ＳＰ１−Ｆ＿ＤＥＬＡＹ＜０であれば、
Ｆ＿ＳＹＮＣ＝ＳＰ２−Ｆ＿ＤＥＬＡＹ、
とする。
【００８３】
また、上記スキュー以外にも、所望のアジャスト量をテーブル１１２４に格納しておくことで、そのアジャスト量に応じた補正が実行される。
（Ｄ）パルス選択、クロック出力：
セレクタ１１１８，１１２８は同期切り替え部１１１７，１１２７からのセレクト信号（図１▲５▼、▲５▼′）に含まれるセレクト段数Ｆ＿ＤＥＬＡＹを受け、遅延信号群（図１▲１▼、▲１▼′）の中から対応する位相の遅延信号を選択し、クロック（図１▲６▼、▲６▼′）として出力する。
【００８４】
（Ｅ）ロード信号による同期合わせ：
以上のように信号処理回路１１１０と信号処理回路１１２０とは、それぞれクロックの周期をわずかに増加もしくは減少させることが可能に構成されている。そして、信号処理回路１１１０側のＣＰＵ１１１３が、ロード信号（図１▲７▼、図７（ａ））を信号処理回路１１２０側のＣＰＵ１１２３に対して、ロード信号線を介して送出する。そして、双方のＣＰＵはロード信号（図７（ａ））に応じたタイミング信号を同期検出部に与えることで、双方のオシレータ１１１２と１１２２とが異なるタイミングで発振していても（図７（ｂ），（ｅ））、ロード信号に同期した遅延信号の選択がセレクタ１１１８と１１２８とで実行され、クロックの同期合わせが行われる（図７（ｃ），（ｆ）の同期合せ）。そして、このロード信号に応じて信号処理回路１１１０側と信号処理回路１１２０側とで同期した状態で、データの授受（図７（ｄ），（ｇ））や信号処理が信号処理部１１１９と信号処理部１１２９とで実行される。
【００８５】
ここでは、信号処理回路間でのタイミング合わせの際に、連続するクロックそのものではなく、データ送受信のきっかけとなるロード信号のパルスを伝達しているので、電磁放射の問題は解消される。これにより、それぞれがクロック発生部を備えた複数の信号処理回路を有する信号制御装置において、電磁放射の問題を発生させることなく各信号処理回路におけるクロック発生部の同期合わせを行うことが可能になる。
【００８６】
また、同一タイミングのクロックで駆動すべき回路が離れて存在していても、本実施の形態例によれば、その距離に関係なく、電磁放射の問題を発生させることなく各信号処理回路におけるクロック発生部の同期合わせを行うことが可能になる。
【００８７】
（Ｆ）同期合わせの実行タイミング：
また、図１のように同一装置内の場合や、図２のような別装置同士でタンデム動作をさせている信号制御装置において、シリアルデータ転送の送受信がなされる毎に自動的に同期合わせが実行される。このため、意図的に同期合わせを行う必要がない。また、シリアルデータ転送の送受信の開始タイミングにクロックの同期合わせが実行されるため、シリアルデータ転送や各種信号処理の処理中にタイミングがずれたり、余計な割り込みが発生するなどの問題も生じない。
【００８８】
〈その他の実施の形態例〉
以上の実施の形態例の説明では、ディジタルディレイ式クロック調整手段を用いているが、その他の形式のアナログ方式の遅延手段（ディレイライン）を用いることも可能である。ただし、１チップ化による回路構成の利点、１チップ化による配線長の短縮、熱や温度変化による誤差の影響、制御の容易性、などの点で、上述したディジタルディレイ式クロック調整手段を用いることが好ましい。
【００８９】
以上の実施の形態例において、複数の信号処理回路やＣＰＵは、信号処理回路をディジタルディレイ式クロック調整手段で構成した場合には、全体をディジタル回路により構成することが可能である。このため、各信号処理回路におけるクロック発生部の同期合わせを容易かつ正確に、ディジタル的に行うことが可能になる。また、全回路をディジタル回路で構成することにより、従来のアナログ方式のディレイラインの価格の数分の一程度という低コスト化が実現できる。更に、ゲート・アレイ等の集積回路内で１チップで構成することにより、外付けディレイラインで問題となる干渉も発生せず、信号ノイズの問題も解消される。
【００９０】
また、以上の実施の形態例の動作では１対１のシリアルデータ転送であったが、１対多のシリアルデータ転送に関しても本実施の形態例を適用することができ、その場合にも良好な効果が得られる。
【００９１】
また、以上の実施の形態例の信号制御装置は各種の装置に適用することが可能であるが、複数の処理のための回路基板を装置内に有していて同期した処理が必要となる画像形成装置（複写機、プリンタ、ファクシミリ装置）に適用することで極めて良好な結果を得ることができる。なお、シリアルデータ転送の送受信の開始タイミングにクロックの同期合わせが実行されることも、シリアルデータ転送や各種信号処理の処理中にタイミングがずれたり、余計な割り込みが発生するなどの問題も生じないため、画像形成装置に適している。さらに、複数の画像形成装置をタンデム接続して同期状態で並行処理する場合などにも、本実施の形態例を適用することで良好な結果が得られる。
【００９２】
【発明の効果】
以上詳細に説明したように、本発明では、以下のような効果が得られる。
（１）信号制御装置の発明では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。この結果、各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。
【００９３】
（２）画像形成装置の発明では、各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた場合において、複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う。この結果、画像形成装置の各信号処理手段間にクロック信号線とクロック信号の伝達とがなくなり、ロード信号によって同期合わせがなされるため、信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送が実現される。また、この発明は、複数の画像形成装置同士の間で同期した状態の画像形成動作を実行する場合にも適用でき、複数の画像形成装置の間でも信号経路が簡素化されると共にクロック信号に起因する電磁放射の問題が解消された状態のシリアルデータ転送を伴った同期動作が実現される。
【図面の簡単な説明】
【図１】本発明の一実施の形態例の信号制御装置の主要部の電気的構成を示す構成図である。
【図２】本発明の一実施の形態例の信号制御装置の全体の電気的構成を示す構成図である。
【図３】本発明の一実施の形態例の信号制御装置の主要部の電気的構成を示す構成図である。
【図４】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図５】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図６】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図７】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【符号の説明】
１０００ 信号制御装置
１１００ 基板
１１１０ 信号処理回路
１１１１ クロック発生部
１１１９ 信号処理部
１１２０ 信号処理回路
１１２１ クロック発生部
１１２９ 信号処理部
１２００ 基板
１２１０ 信号処理回路
１２１１ クロック発生部
１２１９ 信号処理部
１２２０ 信号処理回路
１２２１ クロック発生部
１２２９ 信号処理部
２０００ 信号制御装置
２１００ 基板
２１１０ 信号処理回路
２１１１ クロック発生部
２１１９ 信号処理部
２１２０ 信号処理回路
２１２１ クロック発生部
２１２９ 信号処理部
２２００ 基板
２２１０ 信号処理回路
２２１１ クロック発生部
２２１９ 信号処理部
２２２０ 信号処理回路
２２２１ クロック発生部
２２２９ 信号処理部
Claims (11)
- それぞれがクロック発生部を備えた複数の信号処理手段を有し、前記各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた信号制御装置であって、
前記複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、
いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、
ことを特徴とする信号制御装置。 - 前記信号処理手段は信号処理回路であり、これら複数の信号処理回路同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、
ことを特徴とする請求項１記載の信号制御装置。 - 前記信号処理手段は信号処理基板であり、これら複数の信号処理基板同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、
ことを特徴とする請求項１記載の信号制御装置。 - 前記信号処理手段は信号処理デバイスであり、これら複数の信号処理デバイス同士で、前記ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行う、
ことを特徴とする請求項１記載の信号制御装置。 - 基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、
前記ロード信号に同期した遅延信号を検出する同期検出部と、
前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記ロード信号に同期した遅延信号を選択して出力する遅延信号選択部と、
を前記信号処理手段のクロック発生部に備えた、
ことを特徴とする請求項１乃至請求項４のいずれかに記載の信号制御装置。 - 信号制御装置の各部がディジタル回路で構成されている、
ことを特徴とする請求項１乃至請求項５のいずれかに記載の信号制御装置。 - 前記同期検出部の検出結果に応じて前記ディレイチェーン部から前記ロード信号に同期した遅延信号を選択する際に、微調整のための演算処理を行う選択制御部を備えた、
ことを特徴とする請求項５記載の信号制御装置。 - 同期合わせに関する設定のためのデータを保持する記憶手段と、
前記記憶手段に保持されたデータを参照して信号制御装置各部を制御する制御手段と、
を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置。 - 同期合わせに関する設定のためのデータを外部から受信する通信手段と、
前記通信手段を介して受信したデータを参照して信号制御装置各部を制御する制御手段と、
を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置。 - 同期合わせに関する設定のためのデータが入力される端子手段と、
前記端子手段を介して入力されたデータを参照して信号制御装置各部を制御する制御手段と、
を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の信号制御装置。 - それぞれがクロック発生部を備えた複数の信号処理手段を有し、前記各信号処理手段間はデータ信号，クロック信号，ロード信号によって制御されており、クロックに同期した状態でデータの授受を行うシリアルインタフェースで結ばれた画像形成装置であって、
前記複数の信号処理手段同士は、データの授受を行うデータ線と、ロード信号を授受するためのロード信号線とにより接続されており、
いずれかの信号処理手段からのロード信号を受けた残余の信号処理手段は、該ロード信号によって、データの送受信の制御と前記クロック発生部の同期合わせとを行い、
同期した状態でデータの授受と処理とを行うことを特徴とする画像形成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002159254A JP2004007169A (ja) | 2002-05-31 | 2002-05-31 | 信号制御装置および画像形成装置 |
| US10/444,574 US20030223523A1 (en) | 2002-05-31 | 2003-05-23 | Signal-controlling apparatus and image-forming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002159254A JP2004007169A (ja) | 2002-05-31 | 2002-05-31 | 信号制御装置および画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004007169A true JP2004007169A (ja) | 2004-01-08 |
Family
ID=30429105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002159254A Pending JP2004007169A (ja) | 2002-05-31 | 2002-05-31 | 信号制御装置および画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004007169A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015079943A1 (ja) * | 2013-11-27 | 2015-06-04 | ソニー株式会社 | 信号処理装置、信号処理方法、並びにプログラム |
| JP5968509B1 (ja) * | 2015-07-28 | 2016-08-10 | 山佐株式会社 | 遊技機 |
| WO2022168337A1 (ja) * | 2021-02-03 | 2022-08-11 | オムロン株式会社 | 制御システム、通信装置および制御方法 |
-
2002
- 2002-05-31 JP JP2002159254A patent/JP2004007169A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015079943A1 (ja) * | 2013-11-27 | 2015-06-04 | ソニー株式会社 | 信号処理装置、信号処理方法、並びにプログラム |
| JPWO2015079943A1 (ja) * | 2013-11-27 | 2017-03-16 | ソニー株式会社 | 信号処理装置、信号処理方法、並びにプログラム |
| EP3076571A4 (en) * | 2013-11-27 | 2017-07-19 | Sony Semiconductor Solutions Corporation | Signal processing device, signal processing method, and program |
| US10122485B2 (en) | 2013-11-27 | 2018-11-06 | Sony Semiconductor Solutions Corporation | Signal processing apparatus and signal processing method |
| JP5968509B1 (ja) * | 2015-07-28 | 2016-08-10 | 山佐株式会社 | 遊技機 |
| WO2022168337A1 (ja) * | 2021-02-03 | 2022-08-11 | オムロン株式会社 | 制御システム、通信装置および制御方法 |
| JP7552397B2 (ja) | 2021-02-03 | 2024-09-18 | オムロン株式会社 | 制御システム、通信装置および制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060184814A1 (en) | Redundant oscillator distribution in a multi-processor server system | |
| JP4938217B2 (ja) | 異なったモードにおけるクロックスキューを選択的に補正する位相ロックループ（ｐｌｌ）回路 | |
| JPS6227813A (ja) | 位相同期方式 | |
| TW399368B (en) | A method and apparatus for synchronizing a control signal | |
| JP3968963B2 (ja) | ディジタルｐｌｌパルス発生装置 | |
| JP2004007169A (ja) | 信号制御装置および画像形成装置 | |
| JP2003099152A (ja) | 信号制御装置 | |
| US6571346B1 (en) | Elastic interface for master-slave communication | |
| JP2009187258A (ja) | 入出力端子共用クロック周波数選択発振回路 | |
| JP2004046597A (ja) | 信号制御装置および画像形成装置 | |
| JP2004179321A (ja) | 半導体装置 | |
| JP3539494B2 (ja) | クロック分配回路及び分配方法並びにクロック供給回路 | |
| JP2000187612A (ja) | データフェッチタイミング切り替え回路 | |
| JP2003202907A (ja) | Ｐｌｃモジュールとオプションモジュールとの同期方法 | |
| JPH08329000A (ja) | 情報処理装置 | |
| JP2000353027A (ja) | クロック制御方法およびそれを用いた電子回路装置 | |
| US6760798B1 (en) | Interface mechanism and method for interfacing a real-time clock with a data processing circuit | |
| JP3542973B2 (ja) | 高速信号回路 | |
| JPH03171945A (ja) | ディジタルシステム | |
| JP4046528B2 (ja) | 電子回路および半導体装置 | |
| JP2005167785A (ja) | 信号処理装置および画像処理装置 | |
| JP3950650B2 (ja) | 並列データ転送装置及び並列データ転送方法 | |
| JP2004343291A (ja) | 位相調整回路 | |
| JP3709355B2 (ja) | クロック同期化システム、及びその方法 | |
| JPH11355259A (ja) | クロック交絡分配装置 |