JP4046528B2 - 電子回路および半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電子回路および半導体装置に関し、特に、第１の半導体装置と、第１の半導体装置から出力される信号を入力する第２の半導体装置とを具備する電子回路およびこれらの半導体装置に関する。
【０００２】
【従来の技術】
従来において、半導体チップ、特に、ＡＳＩＣ（Application Specified Integrated Circuit）などのカスタムＩＣの開発において、チップと外部（基板）とのインタフェース部分の信号のタイミングは、開発者が測定と調整を繰り返すことによって規格を満たしていた。つまり、要求されるＡＣ規格を満足するように、配置配線後のタイミングを測定し、規格外ならば、遅延素子の追加などを施して再度配置配線を行うという工程を繰り返すことによって規格内に収まるようにしていた。
【０００３】
図１１は、従来における半導体装置のタイミングを調整する方法を示す図である。この図の例では、第１の半導体装置１０と第２の半導体装置１１とが接続され、前段の第１の半導体装置１０から後段の第２の半導体装置１１にデータが転送される。
【０００４】
出力段レジスタ１０ａは、クロック（ＣＬＯＣＫ）信号に同期してユーザ論理データをラッチし、データ出力端子１０ｂを介して後段の第２の半導体装置１１に出力する。
【０００５】
また、第１の半導体装置１０のクロック信号は、クロック出力端子１０ｃを介して後段の第２の半導体装置１１に供給される。
入力段レジスタ１１ａは、第１の半導体装置１０から供給され、クロック入力端子１１ｃを介して入力されたクロック信号に同期して、第１の半導体装置１０から供給され、クロック入力端子１１ｃを介して入力されたデータをラッチし、図示せぬ後段の回路に供給する。
【０００６】
このような構成において、第２の半導体装置１１に入力されるデータと、クロック信号とのタイミングがずれを生じ、正常にデータを受信できない場合が生じ得る。そのような場合、従来は、第１の半導体装置１０における出力段レジスタ１０ａとデータ出力端子１０ｂまでの間や、第２の半導体装置１１の入力端子１１ｂから入力段レジスタ１１ａの間に遅延素子を挿入して調整を図ることが一般的であった。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＡＣ規格が定められた端子からチップ内部のノード（入力段レジスタ１１ａ）までの経路は、配置配線の結果によって固有のタイミングを有しているために、それぞれに対して上記対処を行わなければならなく、長大な作業時間を必要としていた。
【０００８】
本発明は、半導体装置の開発における入出力インタフェースのＡＣタイミング測定およびその調整にかかる作業の削減を図るとともに、タイミングを自動的に調整することが可能な電子回路および半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、第１の半導体装置２０と、前記第１の半導体装置２０から出力される信号を入力する第２の半導体装置２１と、を具備する電子回路において、前記第１の半導体装置２０は、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路２０ａと、前記パルス信号生成回路２０ａによって生成されたパルス信号および前記通常のデータ信号をクロック信号に同期して出力する出力回路２０ｃと、を有し、前記第２の半導体装置２１は、前記出力回路２０ｃから出力されたパルス信号のエッジを検出し、前記エッジに対して所定の位相差を有するよう前記クロック信号の位相を調整する位相調整回路２１ａと、前記位相調整回路２１ａによって位相が調整された前記クロック信号を基準として、前記出力回路２０ｃから出力された前記通常のデータ信号を入力する入力回路２１ｂと、を有する、ことを特徴とする電子回路が提供される。
【００１０】
ここで、第１の半導体装置２０のパルス信号生成回路２０ａは、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成する。出力回路２０ｃは、パルス信号生成回路２０ａによって生成されたパルス信号および通常のデータ信号をクロック信号に同期して出力する。また、第２の半導体装置２１の位相調整回路２１ａは、出力回路２０ｃから出力されたパルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するようクロック信号の位相を調整する。入力回路２１ｂは、位相調整回路２１ａによって位相が調整されたクロック信号を基準として、出力回路２０ｃから出力された通常のデータ信号を入力する。
【００１１】
また、本発明では、図１に示す、他の半導体装置（第２の半導体装置２１）に対してデータ信号とクロック信号とを出力する半導体装置（第１の半導体装置２０）において、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路２０ａと、前記パルス信号生成回路２０ａによって生成されたパルス信号および前記通常のデータ信号をクロック信号に同期して出力する出力回路２０ｃと、を有することを特徴とする半導体装置が提供される。
【００１２】
ここで、パルス信号生成回路２０ａは、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成する。出力回路２０ｃは、パルス信号生成回路２０ａによって生成されたパルス信号および通常のデータ信号をクロック信号に同期して出力する。
【００１３】
更に、本発明では、図１に示す、他の半導体装置（第１の半導体装置２０）から出力されたデータ信号、クロック信号および、前記データ信号と同じ位相を有する位相調整用のパルス信号を入力する半導体装置（第２の半導体装置２１）において、前記他の半導体装置（第１の半導体装置２０）から前記データ信号と同じタイミングで出力された前記パルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するよう前記クロック信号の位相を調整する位相調整回路２１ａと、前記位相調整回路２１ａによって位相が調整されたクロック信号を基準として、前記他の半導体装置から出力された前記データ信号を入力する入力回路２１ｂと、を有することを特徴とする半導体装置が提供される。
【００１４】
ここで、位相調整回路２１ａは、他の半導体装置（第１の半導体装置２０）からデータ信号と同じタイミングで出力されたパルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するようクロック信号の位相を調整する。入力回路２１ｂは、位相調整回路２１ａによって位相が調整されたクロック信号を基準として、他の半導体装置から出力されたデータ信号を入力する。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の電子回路の動作原理を説明する原理図である。この図に示すように、本発明の電子回路は、第１の半導体装置２０および第２の半導体装置２１によって構成されている。
【００１６】
ここで、第１の半導体装置２０は、パルス信号生成回路２０ａ、選択回路２０ｂ、出力回路２０ｃおよび図示せぬ論理回路によって構成されており、半導体装置２１に対して図示せぬ論理回路の処理によって得られたデータ信号およびクロック信号を出力する。
【００１７】
第２の半導体装置２１は、位相調整回路２１ａ、入力回路２１ｂおよび図示せぬ論理回路によって構成され、第１の半導体装置２０から供給されたデータ信号およびクロック信号を入力し、論理回路により所定の処理を実行する。
【００１８】
第１の半導体装置２０を構成するパルス信号生成回路２０ａは、位相調整用のパルス信号を生成する。
選択回路２０ｂは、電源投入時には、パルス信号生成回路２０ａから出力される位相調整用のパルス信号を選択し、それ以外の場合には通常のデータ信号を選択して出力回路２０ｃに供給する。
【００１９】
出力回路２０ｃは、ラッチ回路等によって構成され、選択回路２０ｂから出力される信号をクロック信号に同期してラッチし、第２の半導体装置２１に対して出力する。
【００２０】
第２の半導体装置２１を構成する位相調整回路２１ａは、出力回路２０ｃから供給された位相調整用のパルス信号を参照して、第１の半導体装置２０から供給されたクロック信号の位相を調整し、位相調整済みクロック信号として第２の半導体装置２１の各部に供給する。
【００２１】
入力回路２１ｂは、ラッチ回路によって構成され、位相調整回路２１ａから出力される位相調整済みクロック信号に同期して、第１の半導体装置２０から出力された通常のデータ信号をラッチし、図示せぬ後段の論理回路に供給する。
【００２２】
次に、以上の原理図の動作について説明する。
第１の半導体装置２０および第２の半導体装置２１は、所定の回路基板上に配置されており、この回路基板に電源が投入されると、第１の半導体装置２０および第２の半導体装置２１に対して電源の供給が開始される。
【００２３】
電源の供給が開始されると、第１の半導体装置２０は、選択回路２０ｂがパルス信号生成回路２０ａの出力を選択し、出力回路２０ｃに供給する。
パルス信号生成回路２０ａは、電源が投入されてから所定の時間が経過すると、位相調整用のパルス信号を生成して出力するので、選択回路２０ｂからは位相調整用のパルス信号が出力回路２０ｃに供給される。
【００２４】
出力回路２０ｃは、クロック信号に同期して、選択回路２０ｂから供給された位相調整用のパルス信号をラッチし、第２の半導体装置２１に対して出力する。
第２の半導体装置２１では、第１の半導体装置２０の出力回路２０ｃから出力された位相調整用のパルス信号を位相調整回路２１ａが入力し、この位相調整用のパルス信号を基準として、第１の半導体装置２０から供給されたクロック信号の位相を調整する。即ち、位相調整回路２１ａは、出力回路２０ｃから供給された位相調整用のパルス信号の立ち上がりと立ち下がりの中間のタイミングに、立ち上がりエッジが位置するようにクロック信号を調整し、位相調整済みクロック信号として出力する。
【００２５】
クロック信号の調整が終わると、これ以降は、位相調整回路２１ａからは、位相調整済みのクロック信号が継続的に出力され、第２の半導体装置２１は、位相調整済みのクロック信号に同期して動作する。
【００２６】
位相調整回路２１ａによるクロック信号の位相の調整が終了すると、選択回路２０ｂは、通常のデータ信号を選択し、出力回路２０ｃに供給する。
出力回路２０ｃは、位相調整用のパルス信号の場合と同様に、通常のデータ信号をクロック信号に同期してラッチし、第２の半導体装置２１に対して出力する。
【００２７】
ところで、出力回路２０ｃから出力された通常のデータ信号と、クロック信号とは別々の経路を経由して第２の半導体装置２１に入力され、また、第２の半導体装置２１の入力インピーダンス等がそれぞれ異なっているので、タイミングのずれを生じることになる。したがって、そのままでは第２の半導体装置２１の入力回路２１ｂ等の誤動作を誘発することになりかねないが、本発明では、前述したように、第２の半導体装置２１側に位相調整回路２１ａを設け、電源投入直後にパルス信号生成回路２０ａによって生成される位相調整用のパルス信号を基準として、クロック信号の位相を調整するようにしたので、入力回路２１ｂ等が誤動作することなく、通常のデータ信号を正常に入力することが可能になる。
【００２８】
以上に説明したように、本発明によれば、第２の半導体装置２１に位相調整回路２１ａを設け、電源投入直後に第１の半導体装置２０のパルス信号生成回路２０ａから供給される位相調整用のパルス信号を基準として、クロック信号の位相を調整するようにしたので、位相調整用のパルス信号と同じタイミングで出力される通常のデータ信号と、クロック信号との位相を最適な関係に保つことができる。その結果、第２の半導体装置２１の入力回路２１ｂ等が誤動作することを防止できる。
【００２９】
また、従来のように、出力回路２０ｃと入力回路２１ｂとの間に、遅延素子等を配置してタイミング調整を行う必要がなくなるので、タイミングの調整に費やす時間と、コストを削減することが可能になる。
【００３０】
次に、図２を参照して、本発明の実施の形態について説明する。
図２は、本発明の実施の形態を示すブロック図である。この図に示すように、本発明の半導体装置は、第１の半導体装置５０および第２の半導体装置６０によって構成されている。
【００３１】
第１の半導体装置５０は、パルス発生回路５１、セレクタ５２、ラッチ回路５３および図示せぬ論理回路によって構成されており、この図示せぬ論理回路等によって生成されたＤＡＴＡ信号と、クロック（ＣＬＯＣＫ）信号とを第２の半導体装置６０に対して供給する。
【００３２】
ここで、パルス発生回路５１は、図３に示すように、ラッチ回路５１ａ，５１ｂおよびＡＮＤゲート５１ｃによって構成されており、電源が投入され、リセット信号が解除されると、単発のパルスを発生し、位相調整用のパルス信号としてセレクタ５２に供給する。
【００３３】
セレクタ５２は、ＡＣタイミングの調整期間を示すＡＤＪ信号が“Ｈ”の状態である場合には、パルス発生回路５１からの出力を選択してラッチ回路５３に供給し、“Ｌ”の場合には前段の論理回路の出力であるＤＡＴＡ信号を選択してラッチ回路５３に供給する。
【００３４】
ラッチ回路５３は、セレクタ５２から供給された信号を、クロック信号の立ち上がりエッジに同期してラッチし、第２の半導体装置６０にＤＡＴＡ信号として供給する。
【００３５】
第２の半導体装置６０は、入力ＡＣタイミング調整回路６１、ラッチ回路６２および図示せぬ論理回路によって構成され、第１の半導体装置５０から供給されたクロック信号を基準として、ＤＡＴＡ信号をラッチし、図示せぬ後段の論理回路に供給する。また、ＡＤＪ信号が“Ｈ”の状態である場合には、パルス信号を参照してクロック信号を調整し、調整が完了してＡＤＪ信号が“Ｌ”の状態になると、それ以降は調整済みのクロック信号に同期して動作する。
【００３６】
ここで、入力ＡＣタイミング調整回路６１は、図４に示すように、クロック生成部６１ａ、位相判定部６１ｂ、エッジ検出部６１ｃおよびセレクタ６１ｄによって構成されており、ＡＤＪ信号が“Ｈ”の状態になった場合には、第１の半導体装置５０から出力されるパルス信号と、１０逓倍したクロック信号とを比較し、クロック信号のタイミングを調整してラッチ回路６２に出力する。
【００３７】
クロック生成部６１ａは、図５に示すように、ＰＬＬ（Phase Locked Loop）回路６１ａ−１、１／１０分周回路６１ａ−２および１／１０分周＆位相シフタ６１ａ−３によって構成されており、第１の半導体装置５０から供給されたクロック信号を１０逓倍して、１０逓倍クロック信号として出力するとともに、１０逓倍クロック信号の１周期分だけクロック信号の位相を順次ずらしたクロック信号Ａ〜Ｊを出力する。
【００３８】
ここで、ＰＬＬ回路６１ａ−１は、１／１０分周回路６１ａ−２の出力と、クロック信号とを入力し、クロック信号を１０逓倍して生成した１０逓倍クロック信号を１／１０分周＆位相シフタ６１ａ−３に供給する。
【００３９】
１／１０分周回路６１ａ−２は、ＰＬＬ回路６１ａ−１の出力信号である１０逓倍クロック信号を１／１０分周してＰＬＬ回路６１ａ−１のフィードバック端子に供給する。
【００４０】
１／１０分周＆位相シフタ６１ａ−３は、１０逓倍クロック信号を１周期ずつずらして分周することにより、それぞれ１周期分ずつ位相ずれを有するクロック信号Ａ〜Ｊを生成して出力する。
【００４１】
図４に戻って、位相判定部６１ｂは、先ず、クロック生成部６１ａから供給されたクロック信号Ａ〜Ｊを、１０逓倍クロック信号によって微分し、クロック信号Ａ〜Ｊの立ち上がりエッジを検出する。そして、ＡＤＪ信号が“Ｈ”の状態になった場合には、クロック信号Ａ〜Ｊの立ち上がりエッジと、エッジ検出部６１ｃによって検出されたパルス信号の立ち上がりエッジのタイミングとを比較し、一致するタイミングから５クロックだけ離れたクロック信号を選択することを示す信号をセレクタ６１ｄに供給する。
【００４２】
セレクタ６１ｄは、位相判定部６１ｂから供給された信号に応じたクロック信号を選択して、ラッチ回路６２に供給する。
次に、以上の実施の形態の動作について説明する。
【００４３】
なお、このＡＤＪ信号は、電源投入によるタイマ信号や、ＣＰＵによる制御信号等を用いることができる。
図６は、本発明の実施の形態の動作の概要を説明するためのタイミングチャートである。このタイミングチャートを参照して、先ず、本実施の形態の動作の概要について以下に説明する。
【００４４】
先ず、装置に電源が投入されると、抵抗およびコンデンサ等によって構成されるＲＣ回路により非同期リセット（図６（Ｂ）参照）がかけられるとともに、ＡＤＪ信号が“Ｈ”の状態（調整期間であることを示す。）に設定される（図６（Ａ）参照）。
【００４５】
その後、一定時間が経過し、時刻ｔ１においてリセット信号が解除されると（“Ｈ”の状態になると）、図２に示すパルス発生回路５１により単発のパルス信号（図６（Ｄ）参照）が生成され、セレクタ５２を介してＤＡＴＡ＿ＯＵＴ端子から時刻ｔ２に出力される（図６（Ｅ）参照）。
【００４６】
第１の半導体装置５０から出力されたパルス信号は、基板上の配線パターンを経由して第２の半導体装置６０のＤＡＴＡ＿ＩＮ端子に供給される（図６（Ｇ）参照）。また、クロック信号も同様に基板上の配線パターンを経由して第２の半導体装置６０のＣＬＯＣＫ＿ＩＮ端子に供給される（図６（Ｆ）参照）。
【００４７】
第２の半導体装置６０では、入力ＡＣタイミング調整回路６１が、パルス信号の立ち上がりエッジのタイミングを参照して位相を調整したクロック信号（図６（Ｈ）参照）を生成し、時刻ｔ３から出力を開始する。即ち、入力ＡＣタイミング調整回路６１は、位相が異なる複数のクロック信号の中から、そのエッジがパルス信号が“Ｈ”である区間の中央付近に位置するクロック信号を選択して出力する。なお、この動作の詳細については後述する。
【００４８】
このようにしてクロック信号の位相調整が完了すると、時刻ｔ４において、ＡＤＪ信号が“Ｌ”の状態（通常動作状態）に変更される。すると、第２の半導体装置６０の入力ＡＣタイミング調整回路６１は、クロック信号の位相調整動作を完了し、セレクタ６１ｄは選択されたクロック信号にロックする。
【００４９】
また、ＡＤＪ信号が“Ｌ”の状態になると、第１の半導体装置５０は、時刻ｔ５において通常のＤＡＴＡの出力を開始する。第２の半導体装置６０のラッチ回路６２は、入力ＡＣタイミング調整回路６１から供給されるタイミング調整が完了したクロック信号に同期してＤＡＴＡ信号をラッチするので、適切なタイミングでラッチ動作を行うことができる。
【００５０】
以上の動作により、第２の半導体装置６０に入力されるクロック信号と、ＤＡＴＡ信号とのタイミングによらず、ＤＡＴＡ信号を確実にラッチすることが可能になる。
【００５１】
次に、図７を参照して、図４および図５に示す第２の半導体装置６０のより詳細な動作について説明する。
図４において、この回路へは、ＤＡＴＡ信号、クロック信号およびＡＤＪ信号が入力される。従来は、これらの信号が直接初段のラッチ回路６２へ入力される構成であったが、ＤＡＴＡ信号がクロック信号に同期した信号である場合、信号の伝達経路の長短や負荷容量の代償により両信号にタイミングのずれを生じ、その結果、ラッチ回路６２において、タイミングエラー（たとえば、ＳｅｔｕｐエラーやＨｏｌｄエラー）を生じる場合があった。
【００５２】
本実施の形態では、第２の半導体装置６０においてクロック信号のタイミングを調整することにより、このような不具合の発生を回避することができる。
即ち、第１の半導体装置５０の電源が投入され、リセット信号が“Ｈ”の状態になると、パルス発生回路５１から図６（Ｄ）に示すパルス信号が出力され、セレクタ５２に供給される。
【００５３】
セレクタ５２は、ＡＤＪ信号が“Ｈ”の状態である場合には、パルス発生回路５１の出力を選択してラッチ回路５３に接続するので、パルス信号はラッチ回路５３に供給される。
【００５４】
ラッチ回路５３は、クロック信号の立ち上がりエッジに同期してパルス信号をラッチし、第２の半導体装置６０に対して出力する。なお、このとき、クロック信号も同時に第２の半導体装置６０に供給される。
【００５５】
第２の半導体装置６０は、第１の半導体装置５０から供給されたパルス信号とクロック信号をＤＡＴＡ＿ＩＮ端子とＣＬＯＣＫ＿ＩＮ端子から入力する（図７（Ａ），（Ｂ）参照）。
【００５６】
クロック生成部６１ａのＰＬＬ回路６１ａ−１および１／１０分周回路６１ａ−２は、ＣＬＯＣＫ＿ＩＮ端子から入力されたクロック信号（図７（Ｂ）参照）に基づいて１０逓倍クロック信号（図７（Ｃ）参照）を生成する。
【００５７】
１／１０分周＆位相シフタ６１ａ−３は、ＰＬＬ回路６１ａ−１から供給された１０逓倍クロック信号を１／１０分周するとともに、１０逓倍クロック信号の１周期分の位相ずれを有するクロック信号Ａ〜Ｊを生成して出力する（図７（Ｄ）〜（Ｍ）参照）。
【００５８】
一方、エッジ検出部６１ｃは、ＤＡＴＡ＿ＩＮ端子から入力されたパルス信号（図７（Ａ）参照）を１０逓倍クロック信号により微分することにより、パルス信号の立ち上がりエッジを検出し、エッジ検出部出力信号（図７（Ｔ）参照）として位相判定部６１ｂに通知する。
【００５９】
位相判定部６１ｂは、クロック生成部６１ａから出力されたクロック信号Ａ〜Ｊを１０逓倍クロック信号で微分し、それぞれのクロック信号の立ち上がりエッジを検出する（図７（Ｎ）〜（Ｓ）参照）。そして、エッジ検出部６１ｃから通知されたパルス信号の立ち上がりエッジのタイミングとを比較し、これらが一致するクロック信号を検出する。図７に示す例では、Ａの微分信号（図７（Ｎ）参照）と一致しているので、クロック信号Ａが検出される。
【００６０】
続いて、位相判定部６１ｂは、位相が一致するクロック信号から所定の位相だけずれを有するクロック信号を選択するようにセレクタ６１ｄに通知する。いまの例では、クロック信号Ａと位相が一致することから、このクロック信号Ａから５クロックだけ位相が遅れたクロックＦが選択の対象となるので、位相判定部６１ｂはセレクタ６１ｄに対して、クロックＦを選択するように通知する（図７（Ｕ）参照）。
【００６１】
その結果、セレクタ６１ｄからは、クロック信号Ｆが出力され、位相調整クロック（図７（Ｖ）参照）として、ラッチ回路６２に供給されることになる。
ここで、１０逓倍クロックの５クロック分だけ位相ずれを有するクロック信号Ｆを選択するのは、データ信号の中間部分でクロック信号が立ち上がるようにするためである。従って、１０逓倍以外の倍率Ｘのクロックを用いる場合には、Ｘ／２の遅れを有するクロック信号を選択するように設定すればよい。
【００６２】
そして、図６（Ａ）に示すように、ＡＤＪ信号が“Ｌ”の状態になると、位相判定部６１ｂはセレクタ６１ｄに対してクロック信号Ｆを継続して出力するように要求するので、セレクタ６１ｄからは、クロック信号が継続して出力されることになる。
【００６３】
次に、ＡＤＪ信号が“Ｌ”の状態になると、セレクタ５２はＤＡＴＡ信号を選択するので、第１の半導体装置５０の図示せぬ論理回路からの出力信号は、ラッチ回路５３を介して第２の半導体装置６０に供給される。
【００６４】
第２の半導体装置６０のラッチ回路６２は、ＡＤＪ期間中にパルス信号によって調整されたクロック信号Ｆによって入力されたＤＡＴＡ信号をラッチするので、最適なタイミングでラッチすることが可能になる。
【００６５】
その結果、ＳｅｔｕｐエラーやＨｏｌｄエラー等のタイミングエラーが発生することを防止できる。
なお、図４において、クロック生成部６１ａは、第２の半導体装置６０に少なくとも１つ設ければよいが、位相判定部６１ｂ、エッジ検出部６１ｃおよびセレクタ６１ｃは、端子またはラッチ回路毎に設ける必要がある。
【００６６】
図８は、位相判定部７１ｂ、エッジ検出部７１ｃおよびセレクタ７１ｄを第２の半導体装置６０のＩ／Ｏ端子に組み込んだ場合の概念図である。１０逓倍クロック信号とクロック信号Ａ〜ＪおよびＡＤＪ信号の信号線は、第２の半導体装置６０の周辺部に配線されている。Ｉ／Ｏ端子はこれらの信号を取り込み、上述の調整を行う。このような構成によれば、Ｉ／Ｏセルの特性として一律に決定されている組み込みＩ／Ｏを使用することになるので、第２の半導体装置６０内部の配線長の違いなどによって発生するスキューを考えなくてもよいことになり、好適である。
【００６７】
なお、以上の実施の形態では、クロック生成部６１ａは、図５に示すように、ＰＬＬ回路を用いた構成としたが、例えば、図９に示すように、遅延素子および論理ゲートを用いて構成することも可能である。
【００６８】
この図の例では、クロック生成部６１ａは、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２およびＡＮＤゲート８１ａ〜８１ｊならびにＯＲゲート８２によって構成されている。
【００６９】
ここで、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２は、第１の半導体装置５０から供給されたクロック信号を所定の遅延量だけ遅延して出力する。なお、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２は、それぞれこの順番に遅延量が大きくなるように設定されている。また、各ＡＮＤゲートに接続された１対の遅延素子は、下側に接続されている方（遅延素子８０ａ２〜８０ｊ２）が大きい遅延量を有している。
【００７０】
ＡＮＤゲート８１ａ〜８１ｊは、遅延素子８０ａ１〜８０ｊ１からの出力と、遅延素子８０ａ２〜８０ｊ２からの出力を反転した結果との論理積を演算して出力する。
【００７１】
ＯＲゲート８２は、ＡＮＤゲート８１ａ〜８１ｊの出力の論理和を演算し、１０逓倍クロックとして出力する。
なお、遅延素子８０ａ１〜８０ｊ１からの出力は、クロック信号ａ〜ｊとして位相判定部６１ｂおよびセレクタ６１ｄに供給される。
【００７２】
次に、以上のクロック生成部６１ａの動作について説明する。
図１０は、図８に示す回路の動作を説明するタイミングチャートである。この図に示すように、第１の半導体装置５０から供給され、ＣＬＫ＿ＩＮ端子から入力されたクロック信号（図１０（Ａ）参照）は、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２にそれぞれ入力され、所定の時間だけ遅延されて出力される。なお、図１０に示すａ１〜ｊ１およびａ２〜ｊ２は、それぞれ遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２からの出力信号を示している。この図から分かるように、各ＡＮＤゲートに接続された１対の遅延素子の遅延量の差は、τとなるように設定されており、また、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２の順に遅延量が大きくなり、かつ、クロック信号の１周期分にこれらの信号がすべて収まるように設定されている。
【００７３】
ＡＮＤゲート８１ａ〜８１ｊは、遅延素子８０ａ１〜８０ａｊからの出力と、遅延素子８０ａ２〜８０ｊ２の出力を反転した結果の論理積を演算して出力するので、図１０（ｊ）〜（Ｍ）に示すような出力が得られる。
【００７４】
ＯＲゲート８２は、ＡＮＤゲート８１ａ〜８１ｊの論理和を演算して出力することから、図１０（Ｎ）に示すような１０逓倍クロック信号を得る。
従って、このような回路構成によっても図５の場合と同様の機能を実現することが可能になる。
【００７５】
なお、以上に示す実施の形態に示す回路は、ほんの一例であり、本発明がこのような場合にのみ限定されるものではないことはいうまでもない。他にも種々の実施の形態が考えられるものである。
【００７６】
（付記１） 第１の半導体装置と、前記第１の半導体装置から出力される信号を入力する第２の半導体装置と、を具備する電子回路において、
前記第１の半導体装置は、
位相調整用のパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路によって生成されたパルス信号および通常のデータ信号を出力する出力回路と、
を有し、
前記第２の半導体装置は、
前記出力回路から出力されたパルス信号を参照して、クロック信号の位相を調整する位相調整回路と、
前記位相調整回路によって位相が調整された前記クロック信号を基準として、前記出力回路から出力された前記通常のデータ信号を入力する入力回路と、
を有する、
ことを特徴とする電子回路。
【００７７】
（付記２） 前記出力回路は、前記クロック信号に応じて、前記通常のデータ信号をラッチして前記出力回路から出力し、
前記入力回路は、前記位相調整回路によって位相の調整が施された前記クロック信号に応じて、前記通常のデータ信号を入力してラッチする、
ことを特徴とする付記１記載の電子回路。
【００７８】
（付記３） 前記第１の半導体装置は、前記パルス信号生成回路から出力されたパルス信号または通常のデータ信号の何れか一方を選択する選択回路を更に有し、
前記選択回路は、前記第２の半導体装置の前記位相調整回路によって位相の調整が終了した場合には、前記通常のデータ信号を選択することを特徴とする付記１記載の電子回路。
【００７９】
（付記４） 前記第１の半導体装置の前記選択回路は、電源が投入された直後には前記パルス信号生成回路によって生成されたパルス信号を選択し、前記第２の半導体装置の前記位相調整回路によって位相の調整が終了した場合には、前記通常のデータ信号を選択することを特徴とする付記３記載の電子回路。
【００８０】
（付記５） 前記第２の半導体装置の前記位相調整回路は、
所定の時間だけ位相ずれを有するｎ通りの位相クロック信号を発生する位相クロック信号生成回路と、
前記第１の半導体装置から供給された前記位相調整用のパルス信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路によって検出されたエッジから所定の時間だけずれを有する位相クロック信号を前記ｎ通りの位相クロック信号から選択し、前記クロック信号として出力する位相クロック信号選択回路と、
を有することを特徴とする付記１記載の電子回路。
【００８１】
（付記６） 前記位相クロック信号生成回路は、
前記クロック信号をｎ逓倍したｎ逓倍クロック信号生成回路と、
前記ｎ逓倍クロック信号生成回路によって生成されたｎ逓倍クロック信号を、位相をずらして１／ｎ倍に分周することによりｎ種類の位相クロック信号を生成する分周回路と、
を有することを特徴とする付記５記載の電子回路。
【００８２】
（付記７） 前記位相クロック信号生成回路は、前記クロック信号をｎ通りの異なる遅延時間を有する遅延回路を通過させることにより前記位相クロック信号を生成することを特徴とする付記５記載の電子回路。
【００８３】
（付記８） 前記パルス信号生成回路と、前記出力回路とは、前記第１の半導体装置のＩ／Ｏセルに内蔵され、
前記入力回路と、前記位相調整回路とは、前記第２の半導体装置のＩ／Ｏセルに内蔵されている、
ことを特徴とする付記１記載の電子回路。
【００８４】
（付記９） 他の半導体装置に対してデータ信号とクロック信号とを出力する半導体装置において、
位相調整用のパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路によって生成された前記パルス信号および通常のデータ信号を出力する出力回路と、
を有することを特徴とする半導体装置。
【００８５】
（付記１０） 他の半導体装置から出力されたデータ信号、クロック信号および位相調整用のパルス信号を入力する半導体装置において、
前記他の半導体装置から出力された前記パルス信号を参照して、前記クロック信号の位相を調整する位相調整回路と、
前記位相調整回路によって位相が調整されたクロック信号を基準として、前記出力回路から出力された前記通常のデータ信号を入力する入力回路と、
を有することを特徴とする半導体装置。
【００８６】
（付記１１） 前記他の半導体装置は、前記クロック信号に応じて、前記通常のデータ信号をラッチして出力し、
前記入力回路は、前記位相調整回路によって位相の調整が施されたクロック信号に応じて、前記通常のデータ信号を入力してラッチする、
ことを特徴とする付記１０記載の半導体装置。
【００８７】
（付記１２） 前記他の半導体装置は、前記半導体装置の前記位相調整回路によって位相の調整が終了した場合には通常のデータ信号を出力し、それ以外の場合には前記パルス信号を出力することを特徴とする付記１０記載の半導体装置。
【００８８】
（付記１３） 前記他の半導体装置は、電源が投入された直後には前記位相調整用のパルス信号を出力し、前記半導体装置の前記位相調整回路によって位相の調整が終了した場合には、前記通常のデータ信号を出力することを特徴とする付記１２記載の半導体装置。
【００８９】
（付記１４） 前記位相調整回路は、
所定の時間だけ位相ずれを有するｎ通りの位相クロック信号を発生する位相クロック信号生成回路と、
前記他の半導体装置から供給された位相調整用のパルス信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路によって検出されたエッジから所定の時間だけずれを有する位相クロック信号を前記ｎ通りの位相クロック信号から選択し、前記クロック信号として出力する位相クロック信号選択回路と、
を有することを特徴とする付記１０記載の半導体装置。
【００９０】
（付記１５） 前記位相クロック信号生成回路は、
前記クロック信号をｎ逓倍したｎ逓倍クロック信号生成回路と、
前記ｎ逓倍クロック信号生成回路によって生成されたｎ逓倍クロック信号を、位相をずらして１／ｎ倍に分周することによりｎ種類の位相クロック信号を生成する分周回路と、
を有することを特徴とする付記１４記載の半導体装置。
【００９１】
（付記１６） 前記位相クロック信号生成回路は、前記クロック信号をｎ通りの異なる遅延時間を有する遅延回路を通過させることにより前記位相クロック信号を生成することを特徴とする付記１４記載の半導体装置。
【００９２】
（付記１７） 前記入力回路と、前記位相調整回路とは、Ｉ／Ｏセルに内蔵されている、ことを特徴とする付記１０記載の半導体装置。
【００９３】
【発明の効果】
以上説明したように本発明では、第１の半導体装置と、第１の半導体装置から出力される信号を入力する第２の半導体装置と、を具備する電子回路において、第１の半導体装置には、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路と、パルス信号生成回路によって生成されたパルス信号および通常のデータ信号をクロック信号に同期して出力する出力回路と、を設け、第２の半導体装置には、出力回路から出力されたパルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するようクロック信号の位相を調整する位相調整回路と、位相調整回路によって位相が調整されたクロック信号を基準として、出力回路から出力された通常のデータ信号を入力する入力回路と、を設けるようにしたので、ＡＣタイミングを自動的に調整することが可能になり、通常のデータ信号と、クロック信号との位相を最適な関係に保つことができる。また、回路の設計を簡略化することができる。
【００９４】
また、本発明では、他の半導体装置に対してデータ信号とクロック信号とを出力する半導体装置において、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路と、パルス信号生成回路によって生成されたパルス信号および通常のデータ信号をクロック信号に同期して出力する出力回路と、を設けるようにしたので、ＡＣタイミングの調整を自動化することにより、回路の設計を簡略化することができる。
【００９５】
また、本発明では、他の半導体装置から出力されたデータ信号、クロック信号およびデータ信号と同じ位相を有する位相調整用のパルス信号を入力する半導体装置において、他の半導体装置からデータ信号と同じタイミングで出力されたパルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するようクロック信号の位相を調整する位相調整回路と、位相調整回路によって位相が調整されたクロック信号を基準として、他の半導体装置から出力されたデータ信号を入力する入力回路と、を設けるようにしたので、ＡＣタイミングの調整を自動化することにより、回路の設計を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】図２に示すパルス発生回路の詳細な構成例を示す図である。
【図４】図２に示す入力ＡＣタイミング調整回路の詳細な構成例を示す図である。
【図５】図４に示すクロック生成回路の詳細な構成例を示す図である。
【図６】本発明の実施の形態の動作の概要を説明するためのタイミングチャートである。
【図７】本発明の実施の形態の詳細な動作を説明するためのタイミングチャートである。
【図８】位相判定部、エッジ検出部およびセレクタを第２の半導体装置のＩ／Ｏ端子に組み込んだ場合の概念図である。
【図９】図４に示すクロック生成部の他の構成例を示す図である。
【図１０】図９に示すクロック生成部の動作を説明するためのタイミングチャートである。
【図１１】従来における半導体チップのタイミングを調整する方法を示す図である。
【符号の説明】
２０ 第１の半導体装置
２０ａ パルス信号生成回路
２０ｂ 選択回路
２０ｃ 出力回路
２１ 第２の半導体回路
２１ａ 位相調整回路
２１ｂ 入力回路
５０ 第１の半導体装置
５１ パルス発生回路
５１ａ，５１ｂ ラッチ回路
５１ｃ ＡＮＤゲート
５２ セレクタ
５３ ラッチ回路
６０ 第２の半導体装置
６１ 入力ＡＣタイミング調整回路
６１ａ クロック生成部
６１ａ−１ ＰＬＬ回路
６１ａ−２ １／１０分周回路
６１ａ−３ １／１０分周＆位相シフタ
６１ｂ 位相判定部
６１ｃ エッジ検出部
６１ｄ セレクタ
６２ ラッチ回路
７１ｂ 位相判定部
７１ｃ エッジ検出部
７１ｄ セレクタ
７２ ラッチ回路
【発明の属する技術分野】
本発明は電子回路および半導体装置に関し、特に、第１の半導体装置と、第１の半導体装置から出力される信号を入力する第２の半導体装置とを具備する電子回路およびこれらの半導体装置に関する。
【０００２】
【従来の技術】
従来において、半導体チップ、特に、ＡＳＩＣ（Application Specified Integrated Circuit）などのカスタムＩＣの開発において、チップと外部（基板）とのインタフェース部分の信号のタイミングは、開発者が測定と調整を繰り返すことによって規格を満たしていた。つまり、要求されるＡＣ規格を満足するように、配置配線後のタイミングを測定し、規格外ならば、遅延素子の追加などを施して再度配置配線を行うという工程を繰り返すことによって規格内に収まるようにしていた。
【０００３】
図１１は、従来における半導体装置のタイミングを調整する方法を示す図である。この図の例では、第１の半導体装置１０と第２の半導体装置１１とが接続され、前段の第１の半導体装置１０から後段の第２の半導体装置１１にデータが転送される。
【０００４】
出力段レジスタ１０ａは、クロック（ＣＬＯＣＫ）信号に同期してユーザ論理データをラッチし、データ出力端子１０ｂを介して後段の第２の半導体装置１１に出力する。
【０００５】
また、第１の半導体装置１０のクロック信号は、クロック出力端子１０ｃを介して後段の第２の半導体装置１１に供給される。
入力段レジスタ１１ａは、第１の半導体装置１０から供給され、クロック入力端子１１ｃを介して入力されたクロック信号に同期して、第１の半導体装置１０から供給され、クロック入力端子１１ｃを介して入力されたデータをラッチし、図示せぬ後段の回路に供給する。
【０００６】
このような構成において、第２の半導体装置１１に入力されるデータと、クロック信号とのタイミングがずれを生じ、正常にデータを受信できない場合が生じ得る。そのような場合、従来は、第１の半導体装置１０における出力段レジスタ１０ａとデータ出力端子１０ｂまでの間や、第２の半導体装置１１の入力端子１１ｂから入力段レジスタ１１ａの間に遅延素子を挿入して調整を図ることが一般的であった。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＡＣ規格が定められた端子からチップ内部のノード（入力段レジスタ１１ａ）までの経路は、配置配線の結果によって固有のタイミングを有しているために、それぞれに対して上記対処を行わなければならなく、長大な作業時間を必要としていた。
【０００８】
本発明は、半導体装置の開発における入出力インタフェースのＡＣタイミング測定およびその調整にかかる作業の削減を図るとともに、タイミングを自動的に調整することが可能な電子回路および半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、第１の半導体装置２０と、前記第１の半導体装置２０から出力される信号を入力する第２の半導体装置２１と、を具備する電子回路において、前記第１の半導体装置２０は、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路２０ａと、前記パルス信号生成回路２０ａによって生成されたパルス信号および前記通常のデータ信号をクロック信号に同期して出力する出力回路２０ｃと、を有し、前記第２の半導体装置２１は、前記出力回路２０ｃから出力されたパルス信号のエッジを検出し、前記エッジに対して所定の位相差を有するよう前記クロック信号の位相を調整する位相調整回路２１ａと、前記位相調整回路２１ａによって位相が調整された前記クロック信号を基準として、前記出力回路２０ｃから出力された前記通常のデータ信号を入力する入力回路２１ｂと、を有する、ことを特徴とする電子回路が提供される。
【００１０】
ここで、第１の半導体装置２０のパルス信号生成回路２０ａは、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成する。出力回路２０ｃは、パルス信号生成回路２０ａによって生成されたパルス信号および通常のデータ信号をクロック信号に同期して出力する。また、第２の半導体装置２１の位相調整回路２１ａは、出力回路２０ｃから出力されたパルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するようクロック信号の位相を調整する。入力回路２１ｂは、位相調整回路２１ａによって位相が調整されたクロック信号を基準として、出力回路２０ｃから出力された通常のデータ信号を入力する。
【００１１】
また、本発明では、図１に示す、他の半導体装置（第２の半導体装置２１）に対してデータ信号とクロック信号とを出力する半導体装置（第１の半導体装置２０）において、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路２０ａと、前記パルス信号生成回路２０ａによって生成されたパルス信号および前記通常のデータ信号をクロック信号に同期して出力する出力回路２０ｃと、を有することを特徴とする半導体装置が提供される。
【００１２】
ここで、パルス信号生成回路２０ａは、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成する。出力回路２０ｃは、パルス信号生成回路２０ａによって生成されたパルス信号および通常のデータ信号をクロック信号に同期して出力する。
【００１３】
更に、本発明では、図１に示す、他の半導体装置（第１の半導体装置２０）から出力されたデータ信号、クロック信号および、前記データ信号と同じ位相を有する位相調整用のパルス信号を入力する半導体装置（第２の半導体装置２１）において、前記他の半導体装置（第１の半導体装置２０）から前記データ信号と同じタイミングで出力された前記パルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するよう前記クロック信号の位相を調整する位相調整回路２１ａと、前記位相調整回路２１ａによって位相が調整されたクロック信号を基準として、前記他の半導体装置から出力された前記データ信号を入力する入力回路２１ｂと、を有することを特徴とする半導体装置が提供される。
【００１４】
ここで、位相調整回路２１ａは、他の半導体装置（第１の半導体装置２０）からデータ信号と同じタイミングで出力されたパルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するようクロック信号の位相を調整する。入力回路２１ｂは、位相調整回路２１ａによって位相が調整されたクロック信号を基準として、他の半導体装置から出力されたデータ信号を入力する。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の電子回路の動作原理を説明する原理図である。この図に示すように、本発明の電子回路は、第１の半導体装置２０および第２の半導体装置２１によって構成されている。
【００１６】
ここで、第１の半導体装置２０は、パルス信号生成回路２０ａ、選択回路２０ｂ、出力回路２０ｃおよび図示せぬ論理回路によって構成されており、半導体装置２１に対して図示せぬ論理回路の処理によって得られたデータ信号およびクロック信号を出力する。
【００１７】
第２の半導体装置２１は、位相調整回路２１ａ、入力回路２１ｂおよび図示せぬ論理回路によって構成され、第１の半導体装置２０から供給されたデータ信号およびクロック信号を入力し、論理回路により所定の処理を実行する。
【００１８】
第１の半導体装置２０を構成するパルス信号生成回路２０ａは、位相調整用のパルス信号を生成する。
選択回路２０ｂは、電源投入時には、パルス信号生成回路２０ａから出力される位相調整用のパルス信号を選択し、それ以外の場合には通常のデータ信号を選択して出力回路２０ｃに供給する。
【００１９】
出力回路２０ｃは、ラッチ回路等によって構成され、選択回路２０ｂから出力される信号をクロック信号に同期してラッチし、第２の半導体装置２１に対して出力する。
【００２０】
第２の半導体装置２１を構成する位相調整回路２１ａは、出力回路２０ｃから供給された位相調整用のパルス信号を参照して、第１の半導体装置２０から供給されたクロック信号の位相を調整し、位相調整済みクロック信号として第２の半導体装置２１の各部に供給する。
【００２１】
入力回路２１ｂは、ラッチ回路によって構成され、位相調整回路２１ａから出力される位相調整済みクロック信号に同期して、第１の半導体装置２０から出力された通常のデータ信号をラッチし、図示せぬ後段の論理回路に供給する。
【００２２】
次に、以上の原理図の動作について説明する。
第１の半導体装置２０および第２の半導体装置２１は、所定の回路基板上に配置されており、この回路基板に電源が投入されると、第１の半導体装置２０および第２の半導体装置２１に対して電源の供給が開始される。
【００２３】
電源の供給が開始されると、第１の半導体装置２０は、選択回路２０ｂがパルス信号生成回路２０ａの出力を選択し、出力回路２０ｃに供給する。
パルス信号生成回路２０ａは、電源が投入されてから所定の時間が経過すると、位相調整用のパルス信号を生成して出力するので、選択回路２０ｂからは位相調整用のパルス信号が出力回路２０ｃに供給される。
【００２４】
出力回路２０ｃは、クロック信号に同期して、選択回路２０ｂから供給された位相調整用のパルス信号をラッチし、第２の半導体装置２１に対して出力する。
第２の半導体装置２１では、第１の半導体装置２０の出力回路２０ｃから出力された位相調整用のパルス信号を位相調整回路２１ａが入力し、この位相調整用のパルス信号を基準として、第１の半導体装置２０から供給されたクロック信号の位相を調整する。即ち、位相調整回路２１ａは、出力回路２０ｃから供給された位相調整用のパルス信号の立ち上がりと立ち下がりの中間のタイミングに、立ち上がりエッジが位置するようにクロック信号を調整し、位相調整済みクロック信号として出力する。
【００２５】
クロック信号の調整が終わると、これ以降は、位相調整回路２１ａからは、位相調整済みのクロック信号が継続的に出力され、第２の半導体装置２１は、位相調整済みのクロック信号に同期して動作する。
【００２６】
位相調整回路２１ａによるクロック信号の位相の調整が終了すると、選択回路２０ｂは、通常のデータ信号を選択し、出力回路２０ｃに供給する。
出力回路２０ｃは、位相調整用のパルス信号の場合と同様に、通常のデータ信号をクロック信号に同期してラッチし、第２の半導体装置２１に対して出力する。
【００２７】
ところで、出力回路２０ｃから出力された通常のデータ信号と、クロック信号とは別々の経路を経由して第２の半導体装置２１に入力され、また、第２の半導体装置２１の入力インピーダンス等がそれぞれ異なっているので、タイミングのずれを生じることになる。したがって、そのままでは第２の半導体装置２１の入力回路２１ｂ等の誤動作を誘発することになりかねないが、本発明では、前述したように、第２の半導体装置２１側に位相調整回路２１ａを設け、電源投入直後にパルス信号生成回路２０ａによって生成される位相調整用のパルス信号を基準として、クロック信号の位相を調整するようにしたので、入力回路２１ｂ等が誤動作することなく、通常のデータ信号を正常に入力することが可能になる。
【００２８】
以上に説明したように、本発明によれば、第２の半導体装置２１に位相調整回路２１ａを設け、電源投入直後に第１の半導体装置２０のパルス信号生成回路２０ａから供給される位相調整用のパルス信号を基準として、クロック信号の位相を調整するようにしたので、位相調整用のパルス信号と同じタイミングで出力される通常のデータ信号と、クロック信号との位相を最適な関係に保つことができる。その結果、第２の半導体装置２１の入力回路２１ｂ等が誤動作することを防止できる。
【００２９】
また、従来のように、出力回路２０ｃと入力回路２１ｂとの間に、遅延素子等を配置してタイミング調整を行う必要がなくなるので、タイミングの調整に費やす時間と、コストを削減することが可能になる。
【００３０】
次に、図２を参照して、本発明の実施の形態について説明する。
図２は、本発明の実施の形態を示すブロック図である。この図に示すように、本発明の半導体装置は、第１の半導体装置５０および第２の半導体装置６０によって構成されている。
【００３１】
第１の半導体装置５０は、パルス発生回路５１、セレクタ５２、ラッチ回路５３および図示せぬ論理回路によって構成されており、この図示せぬ論理回路等によって生成されたＤＡＴＡ信号と、クロック（ＣＬＯＣＫ）信号とを第２の半導体装置６０に対して供給する。
【００３２】
ここで、パルス発生回路５１は、図３に示すように、ラッチ回路５１ａ，５１ｂおよびＡＮＤゲート５１ｃによって構成されており、電源が投入され、リセット信号が解除されると、単発のパルスを発生し、位相調整用のパルス信号としてセレクタ５２に供給する。
【００３３】
セレクタ５２は、ＡＣタイミングの調整期間を示すＡＤＪ信号が“Ｈ”の状態である場合には、パルス発生回路５１からの出力を選択してラッチ回路５３に供給し、“Ｌ”の場合には前段の論理回路の出力であるＤＡＴＡ信号を選択してラッチ回路５３に供給する。
【００３４】
ラッチ回路５３は、セレクタ５２から供給された信号を、クロック信号の立ち上がりエッジに同期してラッチし、第２の半導体装置６０にＤＡＴＡ信号として供給する。
【００３５】
第２の半導体装置６０は、入力ＡＣタイミング調整回路６１、ラッチ回路６２および図示せぬ論理回路によって構成され、第１の半導体装置５０から供給されたクロック信号を基準として、ＤＡＴＡ信号をラッチし、図示せぬ後段の論理回路に供給する。また、ＡＤＪ信号が“Ｈ”の状態である場合には、パルス信号を参照してクロック信号を調整し、調整が完了してＡＤＪ信号が“Ｌ”の状態になると、それ以降は調整済みのクロック信号に同期して動作する。
【００３６】
ここで、入力ＡＣタイミング調整回路６１は、図４に示すように、クロック生成部６１ａ、位相判定部６１ｂ、エッジ検出部６１ｃおよびセレクタ６１ｄによって構成されており、ＡＤＪ信号が“Ｈ”の状態になった場合には、第１の半導体装置５０から出力されるパルス信号と、１０逓倍したクロック信号とを比較し、クロック信号のタイミングを調整してラッチ回路６２に出力する。
【００３７】
クロック生成部６１ａは、図５に示すように、ＰＬＬ（Phase Locked Loop）回路６１ａ−１、１／１０分周回路６１ａ−２および１／１０分周＆位相シフタ６１ａ−３によって構成されており、第１の半導体装置５０から供給されたクロック信号を１０逓倍して、１０逓倍クロック信号として出力するとともに、１０逓倍クロック信号の１周期分だけクロック信号の位相を順次ずらしたクロック信号Ａ〜Ｊを出力する。
【００３８】
ここで、ＰＬＬ回路６１ａ−１は、１／１０分周回路６１ａ−２の出力と、クロック信号とを入力し、クロック信号を１０逓倍して生成した１０逓倍クロック信号を１／１０分周＆位相シフタ６１ａ−３に供給する。
【００３９】
１／１０分周回路６１ａ−２は、ＰＬＬ回路６１ａ−１の出力信号である１０逓倍クロック信号を１／１０分周してＰＬＬ回路６１ａ−１のフィードバック端子に供給する。
【００４０】
１／１０分周＆位相シフタ６１ａ−３は、１０逓倍クロック信号を１周期ずつずらして分周することにより、それぞれ１周期分ずつ位相ずれを有するクロック信号Ａ〜Ｊを生成して出力する。
【００４１】
図４に戻って、位相判定部６１ｂは、先ず、クロック生成部６１ａから供給されたクロック信号Ａ〜Ｊを、１０逓倍クロック信号によって微分し、クロック信号Ａ〜Ｊの立ち上がりエッジを検出する。そして、ＡＤＪ信号が“Ｈ”の状態になった場合には、クロック信号Ａ〜Ｊの立ち上がりエッジと、エッジ検出部６１ｃによって検出されたパルス信号の立ち上がりエッジのタイミングとを比較し、一致するタイミングから５クロックだけ離れたクロック信号を選択することを示す信号をセレクタ６１ｄに供給する。
【００４２】
セレクタ６１ｄは、位相判定部６１ｂから供給された信号に応じたクロック信号を選択して、ラッチ回路６２に供給する。
次に、以上の実施の形態の動作について説明する。
【００４３】
なお、このＡＤＪ信号は、電源投入によるタイマ信号や、ＣＰＵによる制御信号等を用いることができる。
図６は、本発明の実施の形態の動作の概要を説明するためのタイミングチャートである。このタイミングチャートを参照して、先ず、本実施の形態の動作の概要について以下に説明する。
【００４４】
先ず、装置に電源が投入されると、抵抗およびコンデンサ等によって構成されるＲＣ回路により非同期リセット（図６（Ｂ）参照）がかけられるとともに、ＡＤＪ信号が“Ｈ”の状態（調整期間であることを示す。）に設定される（図６（Ａ）参照）。
【００４５】
その後、一定時間が経過し、時刻ｔ１においてリセット信号が解除されると（“Ｈ”の状態になると）、図２に示すパルス発生回路５１により単発のパルス信号（図６（Ｄ）参照）が生成され、セレクタ５２を介してＤＡＴＡ＿ＯＵＴ端子から時刻ｔ２に出力される（図６（Ｅ）参照）。
【００４６】
第１の半導体装置５０から出力されたパルス信号は、基板上の配線パターンを経由して第２の半導体装置６０のＤＡＴＡ＿ＩＮ端子に供給される（図６（Ｇ）参照）。また、クロック信号も同様に基板上の配線パターンを経由して第２の半導体装置６０のＣＬＯＣＫ＿ＩＮ端子に供給される（図６（Ｆ）参照）。
【００４７】
第２の半導体装置６０では、入力ＡＣタイミング調整回路６１が、パルス信号の立ち上がりエッジのタイミングを参照して位相を調整したクロック信号（図６（Ｈ）参照）を生成し、時刻ｔ３から出力を開始する。即ち、入力ＡＣタイミング調整回路６１は、位相が異なる複数のクロック信号の中から、そのエッジがパルス信号が“Ｈ”である区間の中央付近に位置するクロック信号を選択して出力する。なお、この動作の詳細については後述する。
【００４８】
このようにしてクロック信号の位相調整が完了すると、時刻ｔ４において、ＡＤＪ信号が“Ｌ”の状態（通常動作状態）に変更される。すると、第２の半導体装置６０の入力ＡＣタイミング調整回路６１は、クロック信号の位相調整動作を完了し、セレクタ６１ｄは選択されたクロック信号にロックする。
【００４９】
また、ＡＤＪ信号が“Ｌ”の状態になると、第１の半導体装置５０は、時刻ｔ５において通常のＤＡＴＡの出力を開始する。第２の半導体装置６０のラッチ回路６２は、入力ＡＣタイミング調整回路６１から供給されるタイミング調整が完了したクロック信号に同期してＤＡＴＡ信号をラッチするので、適切なタイミングでラッチ動作を行うことができる。
【００５０】
以上の動作により、第２の半導体装置６０に入力されるクロック信号と、ＤＡＴＡ信号とのタイミングによらず、ＤＡＴＡ信号を確実にラッチすることが可能になる。
【００５１】
次に、図７を参照して、図４および図５に示す第２の半導体装置６０のより詳細な動作について説明する。
図４において、この回路へは、ＤＡＴＡ信号、クロック信号およびＡＤＪ信号が入力される。従来は、これらの信号が直接初段のラッチ回路６２へ入力される構成であったが、ＤＡＴＡ信号がクロック信号に同期した信号である場合、信号の伝達経路の長短や負荷容量の代償により両信号にタイミングのずれを生じ、その結果、ラッチ回路６２において、タイミングエラー（たとえば、ＳｅｔｕｐエラーやＨｏｌｄエラー）を生じる場合があった。
【００５２】
本実施の形態では、第２の半導体装置６０においてクロック信号のタイミングを調整することにより、このような不具合の発生を回避することができる。
即ち、第１の半導体装置５０の電源が投入され、リセット信号が“Ｈ”の状態になると、パルス発生回路５１から図６（Ｄ）に示すパルス信号が出力され、セレクタ５２に供給される。
【００５３】
セレクタ５２は、ＡＤＪ信号が“Ｈ”の状態である場合には、パルス発生回路５１の出力を選択してラッチ回路５３に接続するので、パルス信号はラッチ回路５３に供給される。
【００５４】
ラッチ回路５３は、クロック信号の立ち上がりエッジに同期してパルス信号をラッチし、第２の半導体装置６０に対して出力する。なお、このとき、クロック信号も同時に第２の半導体装置６０に供給される。
【００５５】
第２の半導体装置６０は、第１の半導体装置５０から供給されたパルス信号とクロック信号をＤＡＴＡ＿ＩＮ端子とＣＬＯＣＫ＿ＩＮ端子から入力する（図７（Ａ），（Ｂ）参照）。
【００５６】
クロック生成部６１ａのＰＬＬ回路６１ａ−１および１／１０分周回路６１ａ−２は、ＣＬＯＣＫ＿ＩＮ端子から入力されたクロック信号（図７（Ｂ）参照）に基づいて１０逓倍クロック信号（図７（Ｃ）参照）を生成する。
【００５７】
１／１０分周＆位相シフタ６１ａ−３は、ＰＬＬ回路６１ａ−１から供給された１０逓倍クロック信号を１／１０分周するとともに、１０逓倍クロック信号の１周期分の位相ずれを有するクロック信号Ａ〜Ｊを生成して出力する（図７（Ｄ）〜（Ｍ）参照）。
【００５８】
一方、エッジ検出部６１ｃは、ＤＡＴＡ＿ＩＮ端子から入力されたパルス信号（図７（Ａ）参照）を１０逓倍クロック信号により微分することにより、パルス信号の立ち上がりエッジを検出し、エッジ検出部出力信号（図７（Ｔ）参照）として位相判定部６１ｂに通知する。
【００５９】
位相判定部６１ｂは、クロック生成部６１ａから出力されたクロック信号Ａ〜Ｊを１０逓倍クロック信号で微分し、それぞれのクロック信号の立ち上がりエッジを検出する（図７（Ｎ）〜（Ｓ）参照）。そして、エッジ検出部６１ｃから通知されたパルス信号の立ち上がりエッジのタイミングとを比較し、これらが一致するクロック信号を検出する。図７に示す例では、Ａの微分信号（図７（Ｎ）参照）と一致しているので、クロック信号Ａが検出される。
【００６０】
続いて、位相判定部６１ｂは、位相が一致するクロック信号から所定の位相だけずれを有するクロック信号を選択するようにセレクタ６１ｄに通知する。いまの例では、クロック信号Ａと位相が一致することから、このクロック信号Ａから５クロックだけ位相が遅れたクロックＦが選択の対象となるので、位相判定部６１ｂはセレクタ６１ｄに対して、クロックＦを選択するように通知する（図７（Ｕ）参照）。
【００６１】
その結果、セレクタ６１ｄからは、クロック信号Ｆが出力され、位相調整クロック（図７（Ｖ）参照）として、ラッチ回路６２に供給されることになる。
ここで、１０逓倍クロックの５クロック分だけ位相ずれを有するクロック信号Ｆを選択するのは、データ信号の中間部分でクロック信号が立ち上がるようにするためである。従って、１０逓倍以外の倍率Ｘのクロックを用いる場合には、Ｘ／２の遅れを有するクロック信号を選択するように設定すればよい。
【００６２】
そして、図６（Ａ）に示すように、ＡＤＪ信号が“Ｌ”の状態になると、位相判定部６１ｂはセレクタ６１ｄに対してクロック信号Ｆを継続して出力するように要求するので、セレクタ６１ｄからは、クロック信号が継続して出力されることになる。
【００６３】
次に、ＡＤＪ信号が“Ｌ”の状態になると、セレクタ５２はＤＡＴＡ信号を選択するので、第１の半導体装置５０の図示せぬ論理回路からの出力信号は、ラッチ回路５３を介して第２の半導体装置６０に供給される。
【００６４】
第２の半導体装置６０のラッチ回路６２は、ＡＤＪ期間中にパルス信号によって調整されたクロック信号Ｆによって入力されたＤＡＴＡ信号をラッチするので、最適なタイミングでラッチすることが可能になる。
【００６５】
その結果、ＳｅｔｕｐエラーやＨｏｌｄエラー等のタイミングエラーが発生することを防止できる。
なお、図４において、クロック生成部６１ａは、第２の半導体装置６０に少なくとも１つ設ければよいが、位相判定部６１ｂ、エッジ検出部６１ｃおよびセレクタ６１ｃは、端子またはラッチ回路毎に設ける必要がある。
【００６６】
図８は、位相判定部７１ｂ、エッジ検出部７１ｃおよびセレクタ７１ｄを第２の半導体装置６０のＩ／Ｏ端子に組み込んだ場合の概念図である。１０逓倍クロック信号とクロック信号Ａ〜ＪおよびＡＤＪ信号の信号線は、第２の半導体装置６０の周辺部に配線されている。Ｉ／Ｏ端子はこれらの信号を取り込み、上述の調整を行う。このような構成によれば、Ｉ／Ｏセルの特性として一律に決定されている組み込みＩ／Ｏを使用することになるので、第２の半導体装置６０内部の配線長の違いなどによって発生するスキューを考えなくてもよいことになり、好適である。
【００６７】
なお、以上の実施の形態では、クロック生成部６１ａは、図５に示すように、ＰＬＬ回路を用いた構成としたが、例えば、図９に示すように、遅延素子および論理ゲートを用いて構成することも可能である。
【００６８】
この図の例では、クロック生成部６１ａは、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２およびＡＮＤゲート８１ａ〜８１ｊならびにＯＲゲート８２によって構成されている。
【００６９】
ここで、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２は、第１の半導体装置５０から供給されたクロック信号を所定の遅延量だけ遅延して出力する。なお、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２は、それぞれこの順番に遅延量が大きくなるように設定されている。また、各ＡＮＤゲートに接続された１対の遅延素子は、下側に接続されている方（遅延素子８０ａ２〜８０ｊ２）が大きい遅延量を有している。
【００７０】
ＡＮＤゲート８１ａ〜８１ｊは、遅延素子８０ａ１〜８０ｊ１からの出力と、遅延素子８０ａ２〜８０ｊ２からの出力を反転した結果との論理積を演算して出力する。
【００７１】
ＯＲゲート８２は、ＡＮＤゲート８１ａ〜８１ｊの出力の論理和を演算し、１０逓倍クロックとして出力する。
なお、遅延素子８０ａ１〜８０ｊ１からの出力は、クロック信号ａ〜ｊとして位相判定部６１ｂおよびセレクタ６１ｄに供給される。
【００７２】
次に、以上のクロック生成部６１ａの動作について説明する。
図１０は、図８に示す回路の動作を説明するタイミングチャートである。この図に示すように、第１の半導体装置５０から供給され、ＣＬＫ＿ＩＮ端子から入力されたクロック信号（図１０（Ａ）参照）は、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２にそれぞれ入力され、所定の時間だけ遅延されて出力される。なお、図１０に示すａ１〜ｊ１およびａ２〜ｊ２は、それぞれ遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２からの出力信号を示している。この図から分かるように、各ＡＮＤゲートに接続された１対の遅延素子の遅延量の差は、τとなるように設定されており、また、遅延素子８０ａ１〜８０ｊ１および遅延素子８０ａ２〜８０ｊ２の順に遅延量が大きくなり、かつ、クロック信号の１周期分にこれらの信号がすべて収まるように設定されている。
【００７３】
ＡＮＤゲート８１ａ〜８１ｊは、遅延素子８０ａ１〜８０ａｊからの出力と、遅延素子８０ａ２〜８０ｊ２の出力を反転した結果の論理積を演算して出力するので、図１０（ｊ）〜（Ｍ）に示すような出力が得られる。
【００７４】
ＯＲゲート８２は、ＡＮＤゲート８１ａ〜８１ｊの論理和を演算して出力することから、図１０（Ｎ）に示すような１０逓倍クロック信号を得る。
従って、このような回路構成によっても図５の場合と同様の機能を実現することが可能になる。
【００７５】
なお、以上に示す実施の形態に示す回路は、ほんの一例であり、本発明がこのような場合にのみ限定されるものではないことはいうまでもない。他にも種々の実施の形態が考えられるものである。
【００７６】
（付記１） 第１の半導体装置と、前記第１の半導体装置から出力される信号を入力する第２の半導体装置と、を具備する電子回路において、
前記第１の半導体装置は、
位相調整用のパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路によって生成されたパルス信号および通常のデータ信号を出力する出力回路と、
を有し、
前記第２の半導体装置は、
前記出力回路から出力されたパルス信号を参照して、クロック信号の位相を調整する位相調整回路と、
前記位相調整回路によって位相が調整された前記クロック信号を基準として、前記出力回路から出力された前記通常のデータ信号を入力する入力回路と、
を有する、
ことを特徴とする電子回路。
【００７７】
（付記２） 前記出力回路は、前記クロック信号に応じて、前記通常のデータ信号をラッチして前記出力回路から出力し、
前記入力回路は、前記位相調整回路によって位相の調整が施された前記クロック信号に応じて、前記通常のデータ信号を入力してラッチする、
ことを特徴とする付記１記載の電子回路。
【００７８】
（付記３） 前記第１の半導体装置は、前記パルス信号生成回路から出力されたパルス信号または通常のデータ信号の何れか一方を選択する選択回路を更に有し、
前記選択回路は、前記第２の半導体装置の前記位相調整回路によって位相の調整が終了した場合には、前記通常のデータ信号を選択することを特徴とする付記１記載の電子回路。
【００７９】
（付記４） 前記第１の半導体装置の前記選択回路は、電源が投入された直後には前記パルス信号生成回路によって生成されたパルス信号を選択し、前記第２の半導体装置の前記位相調整回路によって位相の調整が終了した場合には、前記通常のデータ信号を選択することを特徴とする付記３記載の電子回路。
【００８０】
（付記５） 前記第２の半導体装置の前記位相調整回路は、
所定の時間だけ位相ずれを有するｎ通りの位相クロック信号を発生する位相クロック信号生成回路と、
前記第１の半導体装置から供給された前記位相調整用のパルス信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路によって検出されたエッジから所定の時間だけずれを有する位相クロック信号を前記ｎ通りの位相クロック信号から選択し、前記クロック信号として出力する位相クロック信号選択回路と、
を有することを特徴とする付記１記載の電子回路。
【００８１】
（付記６） 前記位相クロック信号生成回路は、
前記クロック信号をｎ逓倍したｎ逓倍クロック信号生成回路と、
前記ｎ逓倍クロック信号生成回路によって生成されたｎ逓倍クロック信号を、位相をずらして１／ｎ倍に分周することによりｎ種類の位相クロック信号を生成する分周回路と、
を有することを特徴とする付記５記載の電子回路。
【００８２】
（付記７） 前記位相クロック信号生成回路は、前記クロック信号をｎ通りの異なる遅延時間を有する遅延回路を通過させることにより前記位相クロック信号を生成することを特徴とする付記５記載の電子回路。
【００８３】
（付記８） 前記パルス信号生成回路と、前記出力回路とは、前記第１の半導体装置のＩ／Ｏセルに内蔵され、
前記入力回路と、前記位相調整回路とは、前記第２の半導体装置のＩ／Ｏセルに内蔵されている、
ことを特徴とする付記１記載の電子回路。
【００８４】
（付記９） 他の半導体装置に対してデータ信号とクロック信号とを出力する半導体装置において、
位相調整用のパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路によって生成された前記パルス信号および通常のデータ信号を出力する出力回路と、
を有することを特徴とする半導体装置。
【００８５】
（付記１０） 他の半導体装置から出力されたデータ信号、クロック信号および位相調整用のパルス信号を入力する半導体装置において、
前記他の半導体装置から出力された前記パルス信号を参照して、前記クロック信号の位相を調整する位相調整回路と、
前記位相調整回路によって位相が調整されたクロック信号を基準として、前記出力回路から出力された前記通常のデータ信号を入力する入力回路と、
を有することを特徴とする半導体装置。
【００８６】
（付記１１） 前記他の半導体装置は、前記クロック信号に応じて、前記通常のデータ信号をラッチして出力し、
前記入力回路は、前記位相調整回路によって位相の調整が施されたクロック信号に応じて、前記通常のデータ信号を入力してラッチする、
ことを特徴とする付記１０記載の半導体装置。
【００８７】
（付記１２） 前記他の半導体装置は、前記半導体装置の前記位相調整回路によって位相の調整が終了した場合には通常のデータ信号を出力し、それ以外の場合には前記パルス信号を出力することを特徴とする付記１０記載の半導体装置。
【００８８】
（付記１３） 前記他の半導体装置は、電源が投入された直後には前記位相調整用のパルス信号を出力し、前記半導体装置の前記位相調整回路によって位相の調整が終了した場合には、前記通常のデータ信号を出力することを特徴とする付記１２記載の半導体装置。
【００８９】
（付記１４） 前記位相調整回路は、
所定の時間だけ位相ずれを有するｎ通りの位相クロック信号を発生する位相クロック信号生成回路と、
前記他の半導体装置から供給された位相調整用のパルス信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路によって検出されたエッジから所定の時間だけずれを有する位相クロック信号を前記ｎ通りの位相クロック信号から選択し、前記クロック信号として出力する位相クロック信号選択回路と、
を有することを特徴とする付記１０記載の半導体装置。
【００９０】
（付記１５） 前記位相クロック信号生成回路は、
前記クロック信号をｎ逓倍したｎ逓倍クロック信号生成回路と、
前記ｎ逓倍クロック信号生成回路によって生成されたｎ逓倍クロック信号を、位相をずらして１／ｎ倍に分周することによりｎ種類の位相クロック信号を生成する分周回路と、
を有することを特徴とする付記１４記載の半導体装置。
【００９１】
（付記１６） 前記位相クロック信号生成回路は、前記クロック信号をｎ通りの異なる遅延時間を有する遅延回路を通過させることにより前記位相クロック信号を生成することを特徴とする付記１４記載の半導体装置。
【００９２】
（付記１７） 前記入力回路と、前記位相調整回路とは、Ｉ／Ｏセルに内蔵されている、ことを特徴とする付記１０記載の半導体装置。
【００９３】
【発明の効果】
以上説明したように本発明では、第１の半導体装置と、第１の半導体装置から出力される信号を入力する第２の半導体装置と、を具備する電子回路において、第１の半導体装置には、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路と、パルス信号生成回路によって生成されたパルス信号および通常のデータ信号をクロック信号に同期して出力する出力回路と、を設け、第２の半導体装置には、出力回路から出力されたパルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するようクロック信号の位相を調整する位相調整回路と、位相調整回路によって位相が調整されたクロック信号を基準として、出力回路から出力された通常のデータ信号を入力する入力回路と、を設けるようにしたので、ＡＣタイミングを自動的に調整することが可能になり、通常のデータ信号と、クロック信号との位相を最適な関係に保つことができる。また、回路の設計を簡略化することができる。
【００９４】
また、本発明では、他の半導体装置に対してデータ信号とクロック信号とを出力する半導体装置において、通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路と、パルス信号生成回路によって生成されたパルス信号および通常のデータ信号をクロック信号に同期して出力する出力回路と、を設けるようにしたので、ＡＣタイミングの調整を自動化することにより、回路の設計を簡略化することができる。
【００９５】
また、本発明では、他の半導体装置から出力されたデータ信号、クロック信号およびデータ信号と同じ位相を有する位相調整用のパルス信号を入力する半導体装置において、他の半導体装置からデータ信号と同じタイミングで出力されたパルス信号のエッジを検出し、そのエッジに対して所定の位相差を有するようクロック信号の位相を調整する位相調整回路と、位相調整回路によって位相が調整されたクロック信号を基準として、他の半導体装置から出力されたデータ信号を入力する入力回路と、を設けるようにしたので、ＡＣタイミングの調整を自動化することにより、回路の設計を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】図２に示すパルス発生回路の詳細な構成例を示す図である。
【図４】図２に示す入力ＡＣタイミング調整回路の詳細な構成例を示す図である。
【図５】図４に示すクロック生成回路の詳細な構成例を示す図である。
【図６】本発明の実施の形態の動作の概要を説明するためのタイミングチャートである。
【図７】本発明の実施の形態の詳細な動作を説明するためのタイミングチャートである。
【図８】位相判定部、エッジ検出部およびセレクタを第２の半導体装置のＩ／Ｏ端子に組み込んだ場合の概念図である。
【図９】図４に示すクロック生成部の他の構成例を示す図である。
【図１０】図９に示すクロック生成部の動作を説明するためのタイミングチャートである。
【図１１】従来における半導体チップのタイミングを調整する方法を示す図である。
【符号の説明】
２０ 第１の半導体装置
２０ａ パルス信号生成回路
２０ｂ 選択回路
２０ｃ 出力回路
２１ 第２の半導体回路
２１ａ 位相調整回路
２１ｂ 入力回路
５０ 第１の半導体装置
５１ パルス発生回路
５１ａ，５１ｂ ラッチ回路
５１ｃ ＡＮＤゲート
５２ セレクタ
５３ ラッチ回路
６０ 第２の半導体装置
６１ 入力ＡＣタイミング調整回路
６１ａ クロック生成部
６１ａ−１ ＰＬＬ回路
６１ａ−２ １／１０分周回路
６１ａ−３ １／１０分周＆位相シフタ
６１ｂ 位相判定部
６１ｃ エッジ検出部
６１ｄ セレクタ
６２ ラッチ回路
７１ｂ 位相判定部
７１ｃ エッジ検出部
７１ｄ セレクタ
７２ ラッチ回路
Claims (10)
- 第１の半導体装置と、前記第１の半導体装置から出力される信号を入力する第２の半導体装置と、を具備する電子回路において、
前記第１の半導体装置は、
通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路によって生成されたパルス信号および前記通常のデータ信号をクロック信号に同期して出力する出力回路と、
を有し、
前記第２の半導体装置は、
前記出力回路から出力されたパルス信号のエッジを検出し、前記エッジに対して所定の位相差を有するよう前記クロック信号の位相を調整する位相調整回路と、
前記位相調整回路によって位相が調整された前記クロック信号を基準として、前記出力回路から出力された前記通常のデータ信号を入力する入力回路と、
を有する、
ことを特徴とする電子回路。 - 前記出力回路は、前記クロック信号に同期して、前記通常のデータ信号をラッチして前記出力回路から出力し、
前記入力回路は、前記位相調整回路によって位相の調整が施された前記クロック信号に同期して、前記通常のデータ信号を入力してラッチする、
ことを特徴とする請求項１記載の電子回路。 - 前記第１の半導体装置は、前記パルス信号生成回路から出力されたパルス信号または通常のデータ信号の何れか一方を選択する選択回路を更に有し、
前記選択回路は、前記第２の半導体装置の前記位相調整回路によって位相の調整が終了した場合には、前記通常のデータ信号を選択することを特徴とする請求項１記載の電子回路。 - 前記第１の半導体装置の前記選択回路は、電源が投入された直後には前記パルス信号生成回路によって生成されたパルス信号を選択し、前記第２の半導体装置の前記位相調整回路によって位相の調整が終了した場合には、前記通常のデータ信号を選択することを特徴とする請求項３記載の電子回路。
- 前記第２の半導体装置の前記位相調整回路は、
所定の時間だけ位相ずれを有するｎ通りの位相クロック信号を発生する位相クロック信号生成回路と、
前記第１の半導体装置から供給された前記パルス信号の前記エッジを検出するエッジ検出回路と、
前記エッジ検出回路によって検出された前記エッジから所定の時間だけずれを有する位相クロック信号を前記ｎ通りの位相クロック信号から選択し、前記クロック信号として出力する位相クロック信号選択回路と、
を有することを特徴とする請求項１記載の電子回路。 - 前記位相クロック信号生成回路は、
前記クロック信号をｎ逓倍したｎ逓倍クロック信号生成回路と、
前記ｎ逓倍クロック信号生成回路によって生成されたｎ逓倍クロック信号を、位相をずらして１／ｎ倍に分周することによりｎ種類の位相クロック信号を生成する分周回路と、
を有することを特徴とする請求項５記載の電子回路。 - 前記位相クロック信号生成回路は、前記クロック信号をｎ通りの異なる遅延時間を有する遅延回路を通過させることにより前記位相クロック信号を生成することを特徴とする請求項５記載の電子回路。
- 前記パルス信号生成回路と、前記出力回路とは、前記第１の半導体装置のＩ／Ｏセルに内蔵され、
前記入力回路と、前記位相調整回路とは、前記第２の半導体装置のＩ／Ｏセルに内蔵されている、
ことを特徴とする請求項１記載の電子回路。 - 他の半導体装置に対してデータ信号とクロック信号とを出力する半導体装置において、
通常のデータ信号と同じタイミングで出力される位相調整用のパルス信号を生成するパルス信号生成回路と、
前記パルス信号生成回路によって生成された前記パルス信号および前記通常のデータ信号をクロック信号に同期して出力する出力回路と、
を有することを特徴とする半導体装置。 - 他の半導体装置から出力されたデータ信号、クロック信号および、前記データ信号と同じ位相を有する位相調整用のパルス信号を入力する半導体装置において、
前記他の半導体装置から前記データ信号と同じタイミングで出力された前記パルス信号のエッジを検出し、前記エッジに対して所定の位相差を有するよう前記クロック信号の位相を調整する位相調整回路と、
前記位相調整回路によって位相が調整されたクロック信号を基準として、前記他の半導体装置から出力された前記データ信号を入力する入力回路と、
を有することを特徴とする半導体装置。
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