JP2000099191A - クロック回路、クロック供給方法およびクロック回路を含むコンピュータ・システム - Google Patents
クロック回路、クロック供給方法およびクロック回路を含むコンピュータ・システムInfo
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- JP2000099191A JP2000099191A JP10256798A JP25679898A JP2000099191A JP 2000099191 A JP2000099191 A JP 2000099191A JP 10256798 A JP10256798 A JP 10256798A JP 25679898 A JP25679898 A JP 25679898A JP 2000099191 A JP2000099191 A JP 2000099191A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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Abstract
(57)【要約】
【課題】 配線の引き回し量を減らして、ＥＭＩやクロ
ストーク・ノイズの発生を軽減し、複数の回路間でのク
ロック信号の到達時間差を最小にすることが可能なクロ
ック信号供給回路を提供する。 【解決手段】 複数の回路に同期したクロック信号を供
給するためのクロック回路であって、クロック発生器
と、複数の回路間でのクロック信号の到達時間差を最小
にするように、クロック発生器から受け取ったクロック
信号を遅延させて出力するドライバとを含むクロック回
路が提供される。
ストーク・ノイズの発生を軽減し、複数の回路間でのク
ロック信号の到達時間差を最小にすることが可能なクロ
ック信号供給回路を提供する。 【解決手段】 複数の回路に同期したクロック信号を供
給するためのクロック回路であって、クロック発生器
と、複数の回路間でのクロック信号の到達時間差を最小
にするように、クロック発生器から受け取ったクロック
信号を遅延させて出力するドライバとを含むクロック回
路が提供される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、回路に同
期したクロック信号を供給するためのクロック回路に関
し、さらに詳しく言えば、コンピュータ・システムなど
のシステム内の複数の回路間での同期したクロック信号
の到達時間差を最小にすることが可能なクロック信号の
供給回路に関する。
期したクロック信号を供給するためのクロック回路に関
し、さらに詳しく言えば、コンピュータ・システムなど
のシステム内の複数の回路間での同期したクロック信号
の到達時間差を最小にすることが可能なクロック信号の
供給回路に関する。
【０００２】
【従来の技術】コンピュ−タ・システムなどの複数の回
路を有するシステム回路では、同期したクロック信号に
よりシステムを構成する回路が駆動される。この同期し
たクロック信号は、通常クロック発生器によって作られ
て各回路に供給される。
路を有するシステム回路では、同期したクロック信号に
よりシステムを構成する回路が駆動される。この同期し
たクロック信号は、通常クロック発生器によって作られ
て各回路に供給される。
【０００３】コンピュ−タ・システムでは、マイクロ・
プロセッサ（ＣＰＵ）の高速化に伴い、システムを構成
するメモリなどの回路も高速化している。また、システ
ムの機能の拡充に伴い、システムを構成する回路数が増
大している。このような状況下で、複数の周波数を発生
させる機能、および複数の回路に同一の周波数を供給す
る機能を有するクロック発生器が実用化されている。
プロセッサ（ＣＰＵ）の高速化に伴い、システムを構成
するメモリなどの回路も高速化している。また、システ
ムの機能の拡充に伴い、システムを構成する回路数が増
大している。このような状況下で、複数の周波数を発生
させる機能、および複数の回路に同一の周波数を供給す
る機能を有するクロック発生器が実用化されている。
【０００４】図１は従来のクロック発生器を用いたコン
ピュ−タ・システムの例を示した図である。このシステ
ムでは、クロック発生器１で生成されたクロック信号
は、システムを構成するＣＰＵ２、メモリ・コントロー
ラ３、既設メモリとして使用されるベースＳＤＲＡＭ
４、および増設メモリとして使用されるオプションＳＤ
ＲＡＭ５の４回路に供給される。
ピュ−タ・システムの例を示した図である。このシステ
ムでは、クロック発生器１で生成されたクロック信号
は、システムを構成するＣＰＵ２、メモリ・コントロー
ラ３、既設メモリとして使用されるベースＳＤＲＡＭ
４、および増設メモリとして使用されるオプションＳＤ
ＲＡＭ５の４回路に供給される。
【０００５】このようなシステムでは、クロック発生器
と各回路間の距離が異なるために、配線インピーダンス
による信号の遅延時間が各回路において異なる。その結
果、各回路へのクロック信号の到達時間に差が生ずる、
いわゆる”クロック・スキュー”が発生する。特に、こ
のクロック・スキューの問題はクロック信号の高速化に
伴って顕著になる。図１のシステムでは、この問題を回
避するために、ダミー配線６を設けてクロック発生器か
ら各回路までの配線の長さを調整して、信号到達時間が
各回路で等しくなるようにしている。
と各回路間の距離が異なるために、配線インピーダンス
による信号の遅延時間が各回路において異なる。その結
果、各回路へのクロック信号の到達時間に差が生ずる、
いわゆる”クロック・スキュー”が発生する。特に、こ
のクロック・スキューの問題はクロック信号の高速化に
伴って顕著になる。図１のシステムでは、この問題を回
避するために、ダミー配線６を設けてクロック発生器か
ら各回路までの配線の長さを調整して、信号到達時間が
各回路で等しくなるようにしている。
【０００６】しかしながら、ダミー配線６を利用した場
合以下のような問題がある。すなわち、 （１）配線の引き回しのために基板上に余計なスペース
が必要となる。 （２）引き回された配線がＥＭＩやクロストーク・ノイ
ズを引き込む要因になる。
合以下のような問題がある。すなわち、 （１）配線の引き回しのために基板上に余計なスペース
が必要となる。 （２）引き回された配線がＥＭＩやクロストーク・ノイ
ズを引き込む要因になる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、複数
の回路間でのクロック信号の到達時間差を最小にするこ
とが可能なクロック信号を供給するための回路を提供す
ることである。
の回路間でのクロック信号の到達時間差を最小にするこ
とが可能なクロック信号を供給するための回路を提供す
ることである。
【０００８】本発明の目的は、複数の回路を有する回路
基板において、配線の引き回し量を減らして、ＥＭＩや
クロストーク・ノイズの発生を軽減することである。
基板において、配線の引き回し量を減らして、ＥＭＩや
クロストーク・ノイズの発生を軽減することである。
【０００９】本発明の目的は、複数の回路間でのクロッ
ク信号の到達時間差を最小にすることが可能なクロック
信号の供給方法を提供することである。
ク信号の到達時間差を最小にすることが可能なクロック
信号の供給方法を提供することである。
【００１０】さらに、本発明の目的は、回路間でのクロ
ック信号の到達時間差を最小にすることができ、かつＥ
ＭＩやクロストーク・ノイズの発生を軽減することが可
能なコンピュータ・システムを提供することである。
ック信号の到達時間差を最小にすることができ、かつＥ
ＭＩやクロストーク・ノイズの発生を軽減することが可
能なコンピュータ・システムを提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、複数の
回路に同期したクロック信号を供給するためのクロック
回路であって、複数の回路間でのクロック信号の到達時
間差を最小にするように、回路ごとにクロック信号を遅
延させて出力することを特徴とするクロック回路が提供
される。
回路に同期したクロック信号を供給するためのクロック
回路であって、複数の回路間でのクロック信号の到達時
間差を最小にするように、回路ごとにクロック信号を遅
延させて出力することを特徴とするクロック回路が提供
される。
【００１２】本発明によれば、複数の回路に同期したク
ロック信号を供給するためのクロック回路であって、ク
ロック発生器と、複数の回路間でのクロック信号の到達
時間差を最小にするように、クロック発生器から受け取
ったクロック信号を遅延させて出力するドライバと、を
含むクロック回路が提供される。
ロック信号を供給するためのクロック回路であって、ク
ロック発生器と、複数の回路間でのクロック信号の到達
時間差を最小にするように、クロック発生器から受け取
ったクロック信号を遅延させて出力するドライバと、を
含むクロック回路が提供される。
【００１３】本発明によれば、ＣＰＵと、メモリ・コン
トローラと、メモリと、同期したクロック信号を供給す
るためのクロック回路であって、ＣＰＵ、メモリ・コン
トローラ、およびメモリの各回路間でのクロック信号の
到達時間差を最小にするように、回路ごとにクロック信
号を遅延させて出力するクロック回路と、含むコンピュ
ータ・システムが提供される。
トローラと、メモリと、同期したクロック信号を供給す
るためのクロック回路であって、ＣＰＵ、メモリ・コン
トローラ、およびメモリの各回路間でのクロック信号の
到達時間差を最小にするように、回路ごとにクロック信
号を遅延させて出力するクロック回路と、含むコンピュ
ータ・システムが提供される。
【００１４】さらに、本発明によれば、複数の回路に同
期したクロック信号を供給するための方法であって、回
路ごとにクロック信号の遅延時間を設定するステップ
と、複数の回路間でのクロック信号の到達時間差を最小
にするように、回路ごとに決定された遅延時間だけクロ
ック信号を遅延させて出力するステップと、を含む方法
が提供される。
期したクロック信号を供給するための方法であって、回
路ごとにクロック信号の遅延時間を設定するステップ
と、複数の回路間でのクロック信号の到達時間差を最小
にするように、回路ごとに決定された遅延時間だけクロ
ック信号を遅延させて出力するステップと、を含む方法
が提供される。
【００１５】
【発明の実施の形態】図２は本発明のクロック回路を用
いたコンピュータ・システムの一実施例を示した図であ
る。図２において、ＣＰＵ２、メモリ・コントローラ
３、既設メモリとして使用されるベースＳＤＲＡＭ４、
および増設メモリとして使用されるオプションＳＤＲＡ
Ｍ５の４回路は、従来例の図１と同じものである。本発
明による新規な構成はクロック回路１０と初期設定回路
１１である。また、このシステムにおいては、図１の従
来例のような長いダミー配線は不要である。
いたコンピュータ・システムの一実施例を示した図であ
る。図２において、ＣＰＵ２、メモリ・コントローラ
３、既設メモリとして使用されるベースＳＤＲＡＭ４、
および増設メモリとして使用されるオプションＳＤＲＡ
Ｍ５の４回路は、従来例の図１と同じものである。本発
明による新規な構成はクロック回路１０と初期設定回路
１１である。また、このシステムにおいては、図１の従
来例のような長いダミー配線は不要である。
【００１６】クロック回路１０は、ＣＰＵ２、メモリ・
コントローラ３、既設メモリとして使用されるベースＳ
ＤＲＡＭ４、および増設メモリとして使用されるオプシ
ョンＳＤＲＡＭ５の４つの回路間でのクロック信号の到
達時間差を最小にするように、回路ごとにクロック信号
を遅延させて出力する。初期設定回路１１は、クロック
回路１０を制御して、クロック回路がクロック回路に接
続された回路の負荷状態に対応した適切な遅延時間を選
択させる機能を有する。
コントローラ３、既設メモリとして使用されるベースＳ
ＤＲＡＭ４、および増設メモリとして使用されるオプシ
ョンＳＤＲＡＭ５の４つの回路間でのクロック信号の到
達時間差を最小にするように、回路ごとにクロック信号
を遅延させて出力する。初期設定回路１１は、クロック
回路１０を制御して、クロック回路がクロック回路に接
続された回路の負荷状態に対応した適切な遅延時間を選
択させる機能を有する。
【００１７】図３は本発明のクロック回路１０の詳細を
示した図である。クロック回路１０は、クロック発生器
２０、ドライブ選択回路２１、符号２２、２３、２４で
示されるドライバ(１−Ｎ）から構成される。ドライバ
の数はクロックを供給する回路数に応じて増減する。各
ドライバは複数のドライブ回路を有している。図３で
は、ドライブ１は３つのドライブ回路（１ー１）、（１
ー２）、（１ー３）を有している。ドライブ２、ドライ
ブＮもドライブ１と同様に複数のドライブ回路を有して
いる。ただし、ドライブ回路の数はクロック信号を供給
する回路の状態に応じて変えられる。
示した図である。クロック回路１０は、クロック発生器
２０、ドライブ選択回路２１、符号２２、２３、２４で
示されるドライバ(１−Ｎ）から構成される。ドライバ
の数はクロックを供給する回路数に応じて増減する。各
ドライバは複数のドライブ回路を有している。図３で
は、ドライブ１は３つのドライブ回路（１ー１）、（１
ー２）、（１ー３）を有している。ドライブ２、ドライ
ブＮもドライブ１と同様に複数のドライブ回路を有して
いる。ただし、ドライブ回路の数はクロック信号を供給
する回路の状態に応じて変えられる。
【００１８】図４はドライブ１の一実施例の詳細を示し
た図である。各ドライバ回路２５、２６、２７はインバ
ータから構成される。各インバータは入力されたクロッ
クを予め決められた遅延時間だけ遅延させて出力する。
遅延時間はクロック信号を供給する回路の負荷状態（配
線インピーダンスなど）に応じて予め設定される。そし
て、インバータの数によって遅延時間を調整する。例え
ば、３つのインバータを有するドライバ回路２７は、１
つのインバータをを有するドライバ回路２５の３倍の遅
延時間をクロックに与える。各ドライバ回路の第１段の
インバータにはドライブ選択回路２１からの信号線が入
力されている。この信号線によりインバータをＯＮまた
はＯＦＦするためのイネーブル（enable）またはデイセ
ーブル（disable）信号が送られる。
た図である。各ドライバ回路２５、２６、２７はインバ
ータから構成される。各インバータは入力されたクロッ
クを予め決められた遅延時間だけ遅延させて出力する。
遅延時間はクロック信号を供給する回路の負荷状態（配
線インピーダンスなど）に応じて予め設定される。そし
て、インバータの数によって遅延時間を調整する。例え
ば、３つのインバータを有するドライバ回路２７は、１
つのインバータをを有するドライバ回路２５の３倍の遅
延時間をクロックに与える。各ドライバ回路の第１段の
インバータにはドライブ選択回路２１からの信号線が入
力されている。この信号線によりインバータをＯＮまた
はＯＦＦするためのイネーブル（enable）またはデイセ
ーブル（disable）信号が送られる。
【００１９】クロック発生器２０は回路に必要な同期し
たクロック信号を発生する。クロック信号の周波数およ
び周期は自由に可変できる。なお、クロック信号は外部
のクロック発生器から供給されるものでもよい。ドライ
ブ選択回路２１は初期設定回路１１の制御下で、クロッ
ク信号を供給する回路に応じてドライバ内のドライブ回
路を選択する機能を有する。初期設定回路１１はクロッ
ク信号を供給する回路を検知して、その回路に対応した
ドライブ回路を選択するための選択信号をドライブに送
る機能を有する。
たクロック信号を発生する。クロック信号の周波数およ
び周期は自由に可変できる。なお、クロック信号は外部
のクロック発生器から供給されるものでもよい。ドライ
ブ選択回路２１は初期設定回路１１の制御下で、クロッ
ク信号を供給する回路に応じてドライバ内のドライブ回
路を選択する機能を有する。初期設定回路１１はクロッ
ク信号を供給する回路を検知して、その回路に対応した
ドライブ回路を選択するための選択信号をドライブに送
る機能を有する。
【００２０】初期設定回路１１は、例えばＢＩＯＳメモ
リなどから構成され、予めクロックを供給する回路の負
荷状態の情報が記憶されている。また、初期設定回路１
１は、回路の負荷状態の情報とクロックの遅延時間を対
応付けるテーブルを有している。そして、接続された回
路のＩＤ情報を読み取り、その回路の負荷状態の情報に
対応したクロックの遅延時間をテーブルから選択する。
その後、初期設定回路１１は選択された遅延時間を有す
るドライブ回路を選択する信号をドライブ選択回路２１
へ出力する。
リなどから構成され、予めクロックを供給する回路の負
荷状態の情報が記憶されている。また、初期設定回路１
１は、回路の負荷状態の情報とクロックの遅延時間を対
応付けるテーブルを有している。そして、接続された回
路のＩＤ情報を読み取り、その回路の負荷状態の情報に
対応したクロックの遅延時間をテーブルから選択する。
その後、初期設定回路１１は選択された遅延時間を有す
るドライブ回路を選択する信号をドライブ選択回路２１
へ出力する。
【００２１】図３のクロック回路１０の動作について、
例としてドライバ１を用いた場合について説明する。ド
ライバ２、ドライバＮも同様に動作する。システムの始
動時に、クロック発生器２０は、クロック発生器２０と
各回路間の配線インピーダンスによる信号遅延が発生し
てもシステムが受ける影響が小さい低い周波数のクロッ
ク信号を発生する。この時、初期設定回路１１はドライ
ブ選択回路２１にドライバ１がいずれのドライブ回路を
も選択しないように選択信号を送る。ドライブ選択回路
２１はこの選択信号に基づきドライバ１の３つのドライ
ブ回路（インバータ）２５ー２７にデイセーブル（disa
ble）信号を送る。これにより、クロック発生器２０か
らドライバ１に入力した低い周波数のクロック信号は遅
延されずにそのまま回路１に出力される。
例としてドライバ１を用いた場合について説明する。ド
ライバ２、ドライバＮも同様に動作する。システムの始
動時に、クロック発生器２０は、クロック発生器２０と
各回路間の配線インピーダンスによる信号遅延が発生し
てもシステムが受ける影響が小さい低い周波数のクロッ
ク信号を発生する。この時、初期設定回路１１はドライ
ブ選択回路２１にドライバ１がいずれのドライブ回路を
も選択しないように選択信号を送る。ドライブ選択回路
２１はこの選択信号に基づきドライバ１の３つのドライ
ブ回路（インバータ）２５ー２７にデイセーブル（disa
ble）信号を送る。これにより、クロック発生器２０か
らドライバ１に入力した低い周波数のクロック信号は遅
延されずにそのまま回路１に出力される。
【００２２】初期設定回路１１は、低周波クロックが回
路１に供給されている間に、回路１のＩＤを読み取るこ
とにより回路１が接続されていることを検出する。そし
て、テーブルから回路１の負荷状態と対応する遅延時間
との対応付けをおこなう。そして、ドライブ選択回路２
１に、選択された遅延時間を有するドライブ回路を選択
する選択信号を送る。例えば、ドライバ回路（１ー１）
のアドレス情報を選択信号Ａとして送る。この時選択さ
れるドライバ回路は、回路１の負荷状態において変わ
る。ドライブ選択回路２１は、選択信号Ａに基ずきドラ
イバ回路（１ー１）以外の２つのドライバ回路（１ー
２）、（１ー３）にデイセーブル（disable）信号を送
る。これにより、ドライブ１の出力はドライバ回路（１
ー１）の出力となる。
路１に供給されている間に、回路１のＩＤを読み取るこ
とにより回路１が接続されていることを検出する。そし
て、テーブルから回路１の負荷状態と対応する遅延時間
との対応付けをおこなう。そして、ドライブ選択回路２
１に、選択された遅延時間を有するドライブ回路を選択
する選択信号を送る。例えば、ドライバ回路（１ー１）
のアドレス情報を選択信号Ａとして送る。この時選択さ
れるドライバ回路は、回路１の負荷状態において変わ
る。ドライブ選択回路２１は、選択信号Ａに基ずきドラ
イバ回路（１ー１）以外の２つのドライバ回路（１ー
２）、（１ー３）にデイセーブル（disable）信号を送
る。これにより、ドライブ１の出力はドライバ回路（１
ー１）の出力となる。
【００２３】ドライバ回路（１ー１）の選択がされた
後、クロック発生器２０は、低周波数のクロックに代え
て、システムを駆動するための正規の高い周波数のクロ
ック信号を発生する。ドライバ回路（１ー１）に入力さ
れた正規のクロック信号は所定の遅延時間だけ遅延され
た後ドライバ１から出力される。その結果、各回路に適
切な遅延時間だけ遅延した同期クロック信号が供給され
る。なお、初期設定回路１１は、オプションＳＤＲＡＭ
が１つも接続されていないような場合は、ドライブ選択
回路に対応するドライバの出力を停止する信号を送る。
この時、ドライブ選択回路は、そのドライバ中の全ての
ドライバ回路にデイセーブル（disable）信号を送る。
同様な動作はドライバ２、ドライバＮにおいても実行さ
れる。そして、各ドライバから回路に応じて選択された
ドライバ回路のクロック出力が出力される。
後、クロック発生器２０は、低周波数のクロックに代え
て、システムを駆動するための正規の高い周波数のクロ
ック信号を発生する。ドライバ回路（１ー１）に入力さ
れた正規のクロック信号は所定の遅延時間だけ遅延され
た後ドライバ１から出力される。その結果、各回路に適
切な遅延時間だけ遅延した同期クロック信号が供給され
る。なお、初期設定回路１１は、オプションＳＤＲＡＭ
が１つも接続されていないような場合は、ドライブ選択
回路に対応するドライバの出力を停止する信号を送る。
この時、ドライブ選択回路は、そのドライバ中の全ての
ドライバ回路にデイセーブル（disable）信号を送る。
同様な動作はドライバ２、ドライバＮにおいても実行さ
れる。そして、各ドライバから回路に応じて選択された
ドライバ回路のクロック出力が出力される。
【００２４】以上説明したように、本発明のクロック回
路は、回路の負荷状態に応じてクロック信号を適切に遅
延させてその回路に出力することができる。したがっ
て、クロック・スキューの発生を防止できる。また、回
路基板の配線の引き回し量を減すことができるので、Ｅ
ＭＩやクロストーク・ノイズの発生を軽減させることで
きる。また、配線の引き回しのための基板上の余計なス
ペースが不要になる。
路は、回路の負荷状態に応じてクロック信号を適切に遅
延させてその回路に出力することができる。したがっ
て、クロック・スキューの発生を防止できる。また、回
路基板の配線の引き回し量を減すことができるので、Ｅ
ＭＩやクロストーク・ノイズの発生を軽減させることで
きる。また、配線の引き回しのための基板上の余計なス
ペースが不要になる。
【図１】従来のコンピュータ・システムの例を示す図で
ある。
ある。
【図２】本発明の一実施例のコンピュータ・システムを
示す図である。
示す図である。
【図３】本発明の一実施例のクロック回路を示す図であ
る。
る。
【図４】本発明の一実施例のドライバの詳細を示す図で
ある。
ある。
１、２０ クロック発生器 ２ ＣＰＵ ３ メモリ・コントローラ ４ ベースＳＤＲＡＭ ５ オプションＳＤＲＡＭ ６ ダミー配線 １０ クロック回路 １１ 初期設定回路 ２１ ドライブ選択回路 ２２、２３、２４ ドライバ ２５、２６、２７ ドライブ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野々村 浩一 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5B079 CC02 CC14 DD02 DD06 DD08 DD13 DD20 5J001 BB00 BB12 BB20 DD04 5K047 AA08 GG02
Claims (18)
- 【請求項１】 複数の回路に同期したクロック信号を供
給するためのクロック回路であって、複数の回路間での
クロック信号の到達時間差を最小にするように、回路ご
とにクロック信号を遅延させて出力することを特徴とす
る、クロック回路。 - 【請求項２】 回路の負荷状態に応じてクロック信号の
遅延時間を設定することを特徴とする請求項１記載のク
ロック回路。 - 【請求項３】 複数の回路の中の選択された回路にクロ
ック信号を供給することを特徴とする請求項２記載の回
路。 - 【請求項４】 複数の回路に同期したクロック信号を供
給するためのクロック回路であって、 クロック発生器と、 複数の回路間でのクロック信号の到達時間差を最小にす
るように、クロック発生器から受け取ったクロック信号
を遅延させて出力するドライバと、 を含むクロック回路。 - 【請求項５】 ドライバが回路の負荷状態に応じて予め
決められた複数の遅延時間を有し、クロック信号を供給
する回路ごとに遅延時間を選択し、その遅延時間だけク
ロック信号を遅延させて出力することを特徴とする請求
項４記載の回路。 - 【請求項６】 ドライバが複数のドライブ回路からな
り、該複数のドライブ回路の各々がクロック信号を供給
する回路の負荷状態に応じて予め決められた遅延時間を
有し、さらに、回路ごとに対応するドライブ回路を選択
するためのドライブ選択回路を有し、ドライブ選択回路
により選択されたドライブ回路の遅延されたクロック出
力が回路に供給されることを特徴とする請求項４記載の
回路。 - 【請求項７】 さらに、初期設定回路を有し、この初期
設定回路によって、クロック信号を供給する回路が検知
され、その検知された回路の負荷状態に対応した遅延時
間を有するドライブ回路を選択するための選択信号がド
ライブ選択回路に出力されることを特徴とする請求項６
記載の回路。 - 【請求項８】 初期設定回路は、複数の回路の起動時に
低周波クロックが回路に供給されている間に、回路の負
荷状態を判断して、その判断された回路の負荷状態に応
じてその回路に対応した遅延時間を有するドライバ回路
の選択信号をドライブ選択回路に出力して、ドライブ回
路の出力を選択されたドライブ回路の遅延クロック出力
に切り替えさせることを特徴とする請求項７記載の回
路。 - 【請求項９】 ＣＰＵと、メモリ・コントローラと、メ
モリと、同期したクロック信号を供給するためのクロッ
ク回路であって、ＣＰＵ、メモリ・コントローラ、およ
びメモリの各回路間でのクロック信号の到達時間差を最
小にするように、回路ごとにクロック信号を遅延させて
出力するクロック回路と、を含む、コンピュータ・シス
テム。 - 【請求項１０】 クロック回路は、 クロック発生器と、 クロック発生器から供給されるクロック信号を受け取
り、クロック信号を供給するＣＰＵ、メモリ・コントロ
ーラ、またはメモリの各回路の負荷状態に応じて予め決
められた遅延時間だけクロック信号を遅延させて出力す
るドライバと、を含むことを特徴とする請求項９記載の
コンピュータ・システム。 - 【請求項１１】 ドライバが回路に応じて予め決められ
た複数の遅延時間を有し、クロック信号を供給する回路
ごとに遅延時間を選択し、その遅延時間だけクロック信
号を遅延させて出力することを特徴とする請求項１０記
載のコンピュータ・システム。 - 【請求項１２】 ドライバが複数のドライブ回路からな
り、該複数のドライブ回路の各々がクロック信号を供給
する回路の負荷状態に応じて予め決められた遅延時間を
有し、さらに、回路ごとに対応するドライブ回路を選択
するためのドライブ選択回路を有し、ドライブ選択回路
により選択されたドライブ回路の遅延されたクロック出
力が回路に供給されることを特徴とする請求項１０記載
のコンピュータ・システム。 - 【請求項１３】 さらに、初期設定回路を有し、この初
期設定回路によって、クロック信号を供給する回路が検
知され、その検知された回路の負荷状態に対応した遅延
時間を有するドライブ回路を選択するための選択信号が
ドライブ選択回路に出力されることを特徴とする請求項
１２記載のコンピュータ・システム。 - 【請求項１４】 初期設定回路は、複数の回路の起動時
に低周波クロックが回路に供給されている間に、回路の
負荷状態を判断して、その判断された回路の負荷状態に
応じてその回路に対応した遅延時間を有するドライバ回
路の選択信号をドライブ選択回路に出力して、ドライブ
回路の出力をドライブ回路の遅延クロック出力に切り替
えさせることを特徴とする請求項１３記載のコンピュー
タ・システム。 - 【請求項１５】 メモリは、既設メモリと必要に応じて
追加される増設メモリを含むことを特徴とする請求項１
０記載のコンピュータ・システム。 - 【請求項１６】 複数の回路に同期したクロック信号を
供給するための方法であって、回路ごとにクロック信号
の遅延時間を設定するステップと、複数の回路間でのク
ロック信号の到達時間差を最小にするように、回路ごと
に決定された遅延時間だけクロック信号を遅延させて出
力するステップと、を含む方法。 - 【請求項１７】 前記遅延時間を設定するステップが、
クロック信号を供給する回路の負荷状態に応じてクロッ
ク信号の遅延時間を設定することを含む請求項１６記載
の方法。 - 【請求項１８】 前記クロック信号を遅延させて出力す
るステップが、複数の回路の起動時に低周波クロックを
回路に供給するステップと、回路の負荷状態を判断し
て、その判断された回路の負荷状態に応じて予め決定さ
れている遅延時間を選択するステップと、低周波クロッ
クに代えて選択された遅延時間だけ遅延した正規のクロ
ック信号を回路に供給するステップと、を含む請求項１
６記載の方法。
Priority Applications (2)
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|---|---|---|---|
| JP10256798A JP2000099191A (ja) | 1998-09-10 | 1998-09-10 | クロック回路、クロック供給方法およびクロック回路を含むコンピュータ・システム |
| US09/348,790 US6487673B1 (en) | 1998-09-10 | 1999-07-07 | Clock circuit and a computer system having said clock circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10256798A JP2000099191A (ja) | 1998-09-10 | 1998-09-10 | クロック回路、クロック供給方法およびクロック回路を含むコンピュータ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000099191A true JP2000099191A (ja) | 2000-04-07 |
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ID=17297599
Family Applications (1)
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|---|---|---|---|
| JP10256798A Pending JP2000099191A (ja) | 1998-09-10 | 1998-09-10 | クロック回路、クロック供給方法およびクロック回路を含むコンピュータ・システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6487673B1 (ja) |
| JP (1) | JP2000099191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008172323A (ja) * | 2007-01-09 | 2008-07-24 | Nec Electronics Corp | デッドタイム制御回路 |
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1998
- 1998-09-10 JP JP10256798A patent/JP2000099191A/ja active Pending
-
1999
- 1999-07-07 US US09/348,790 patent/US6487673B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2008172323A (ja) * | 2007-01-09 | 2008-07-24 | Nec Electronics Corp | デッドタイム制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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