JP2641792B2 - 高精度ディレイ回路 - Google Patents
高精度ディレイ回路Info
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、任意パルス発生装置などに用いられる高
精度ディレイ回路に関するものである。
精度ディレイ回路に関するものである。
＜従来の技術＞ 第７図は従来の任意パルス発生装置10の電気的構成を
示すブロック線図である。
示すブロック線図である。
第７図において、12はCPU、14は補正値メモリ、16は
トリガ発振器、18はフリップフロップを利用したパルス
生成回路、D20,D22は第１および第２のディレイ回路で
ある。
トリガ発振器、18はフリップフロップを利用したパルス
生成回路、D20,D22は第１および第２のディレイ回路で
ある。
CPU12は、外部から入力したパルス発生条件データS10
に基づいて発振周期データS12を生成し、これをトリガ
発振器16に送出する。また、CPU12は、パルス発生条件
データS10に含まれる目標遅延量に基づいて補正値メモ
リ14を検索し、目標遅延量に対応した補正遅延量を読み
出して第１および第２の遅延データS14,S16を算出し、
第１の遅延データS14を第１のディレイ回路D20に、第２
の遅延データS16を第２のディレイ回路D22にそれぞれ送
出する。
に基づいて発振周期データS12を生成し、これをトリガ
発振器16に送出する。また、CPU12は、パルス発生条件
データS10に含まれる目標遅延量に基づいて補正値メモ
リ14を検索し、目標遅延量に対応した補正遅延量を読み
出して第１および第２の遅延データS14,S16を算出し、
第１の遅延データS14を第１のディレイ回路D20に、第２
の遅延データS16を第２のディレイ回路D22にそれぞれ送
出する。
トリガ発振器16は、入力した発振周期データS14を設
定した後、それに従って発振し、トリガ信号S18を第１
のディレイ回路D20と第２のディレイ回路D22とに送出す
る。第１および第２のディレイ回路D20,D22はそれぞ
れ、入力した第１および第２の遅延データS14,S16に従
ってトリガ信号S18を第９図のように所定時間τ1,τ２
ずつ遅られた遅延エッジ信号S20,S22を生成し、それぞ
れをパルス生成回路18のセット入力端子とリセット入力
端子とに送出する。パルス生成回路18は、遅延エッジ信
号S20,S22に従って出力パルス信号S24を生成して出力す
る。
定した後、それに従って発振し、トリガ信号S18を第１
のディレイ回路D20と第２のディレイ回路D22とに送出す
る。第１および第２のディレイ回路D20,D22はそれぞ
れ、入力した第１および第２の遅延データS14,S16に従
ってトリガ信号S18を第９図のように所定時間τ1,τ２
ずつ遅られた遅延エッジ信号S20,S22を生成し、それぞ
れをパルス生成回路18のセット入力端子とリセット入力
端子とに送出する。パルス生成回路18は、遅延エッジ信
号S20,S22に従って出力パルス信号S24を生成して出力す
る。
第８図は第１のディレイ回路D20の電気的構成を示す
ブロック線図である。第２のディレイ回路D22の電気的
構成も同様であるので説明は省略する。
ブロック線図である。第２のディレイ回路D22の電気的
構成も同様であるので説明は省略する。
この従来のディレイ回路D20は、主遅延部20と、微小
遅延部30とから構成されている。主遅延部20としては、
例えば図示のように、主ディレイ回路22と主ディレイセ
レクタ24とから構成されたものがあり、微小遅延部30と
しては、微小ディレイ回路32と微小ディレイセレクタ34
とから構成されたものがある。
遅延部30とから構成されている。主遅延部20としては、
例えば図示のように、主ディレイ回路22と主ディレイセ
レクタ24とから構成されたものがあり、微小遅延部30と
しては、微小ディレイ回路32と微小ディレイセレクタ34
とから構成されたものがある。
CPU12からの遅延データS14を供給するための入力ディ
ジタル信号線40は、遅延データS14のうち目標遅延量デ
ータS14aを主ディレイセレクタ24において設定させるた
めの設定ディジタルデータ線40aと、補正遅延量データS
14bを微小ディレイセレクタ24において設定させるため
の補正ディジタルデータ線40bとから構成されている。
ジタル信号線40は、遅延データS14のうち目標遅延量デ
ータS14aを主ディレイセレクタ24において設定させるた
めの設定ディジタルデータ線40aと、補正遅延量データS
14bを微小ディレイセレクタ24において設定させるため
の補正ディジタルデータ線40bとから構成されている。
主ディレイ回路22は、入力したトリガ信号S18を規定
遅延量ずつ遅らせた複数の遅延信号S18aを生成して主デ
ィレイセレクタ24に送出する。主ディレイセレクタ24
は、設定ディジタルデータ線40aからの目標遅延量デー
タS14aに従って、主ディレイ回路22から入力した複数の
遅延信号S18aのうちのいずれか一つの信号を選択し、こ
れを主出力信号S18bとして送出する。
遅延量ずつ遅らせた複数の遅延信号S18aを生成して主デ
ィレイセレクタ24に送出する。主ディレイセレクタ24
は、設定ディジタルデータ線40aからの目標遅延量デー
タS14aに従って、主ディレイ回路22から入力した複数の
遅延信号S18aのうちのいずれか一つの信号を選択し、こ
れを主出力信号S18bとして送出する。
しかし、第10図に示すように、主出力信号S18b（実出
力）は、理論出力点からずれる。これは、主遅延部20が
設定ディジタルデータ線40aで指定された目標遅延量に
等しい理論遅延量αに対して誤差Δαをもっているため
である。第11図は主遅延部20における理論特性と実特性
との関係を示す。横軸は設定ディジタルデータ線40aか
らの目標遅延量データS14aを示し、縦軸は遅延量を示
す。
力）は、理論出力点からずれる。これは、主遅延部20が
設定ディジタルデータ線40aで指定された目標遅延量に
等しい理論遅延量αに対して誤差Δαをもっているため
である。第11図は主遅延部20における理論特性と実特性
との関係を示す。横軸は設定ディジタルデータ線40aか
らの目標遅延量データS14aを示し、縦軸は遅延量を示
す。
この主出力信号S18bに係る誤差Δαを補正するために
微小遅延部30を設けてある。誤差Δαを含む主出力信号
S18bは微小遅延部30における微小ディレイ回路32に入力
される。微小ディレイ回路32は、主ディレイ回路22の分
解能に比べて充分に高い分解能をもっており、入力した
主出力信号S18bを規定の微小遅延量ずつ遅らせた複数の
微小遅延信号S18cを生成して微小ディレイセレクタ34に
送出する。
微小遅延部30を設けてある。誤差Δαを含む主出力信号
S18bは微小遅延部30における微小ディレイ回路32に入力
される。微小ディレイ回路32は、主ディレイ回路22の分
解能に比べて充分に高い分解能をもっており、入力した
主出力信号S18bを規定の微小遅延量ずつ遅らせた複数の
微小遅延信号S18cを生成して微小ディレイセレクタ34に
送出する。
微小ディレイセレクタ34は、補正ディジタルデータ線
40bからの補正遅延量データS14bに従って、微小ディレ
イ回路32から入力した複数の微小遅延信号S18cのうちの
いずれか一つの信号を選択することにより前記の誤差Δ
αを補正した高精度遅延出力信号S20を送出する。この
高精度遅延出力信号S20は、第７図における遅延エッジ
信号S20に相当する。
40bからの補正遅延量データS14bに従って、微小ディレ
イ回路32から入力した複数の微小遅延信号S18cのうちの
いずれか一つの信号を選択することにより前記の誤差Δ
αを補正した高精度遅延出力信号S20を送出する。この
高精度遅延出力信号S20は、第７図における遅延エッジ
信号S20に相当する。
なお、第２のディレイ回路D22の動作も全く同様であ
り、その高精度遅延出力信号は、第７図における遅延エ
ッジ信号S22に相当する。
り、その高精度遅延出力信号は、第７図における遅延エ
ッジ信号S22に相当する。
＜発明が解決しようとする課題＞ 従来のディレイ回路D20（D22）においては、微小遅延
部30に対して補正遅延量データS14bを供給するのに、ま
ず、CPU12が目標遅延量に基づいて補正値メモリ14を検
索し、第１および第２のディレイ回路D20,D22それぞれ
の目標遅延量に対応する補正遅延量を求め、これらの各
補正遅延量データをCPU12から各微小ディレイセレクタ
に供給するように構成していたため、CPU12の負担が大
きく、実行時間が長くかかるという問題があった。
部30に対して補正遅延量データS14bを供給するのに、ま
ず、CPU12が目標遅延量に基づいて補正値メモリ14を検
索し、第１および第２のディレイ回路D20,D22それぞれ
の目標遅延量に対応する補正遅延量を求め、これらの各
補正遅延量データをCPU12から各微小ディレイセレクタ
に供給するように構成していたため、CPU12の負担が大
きく、実行時間が長くかかるという問題があった。
この発明は、上記のような問題点を解消するために創
案されたものであって、補正された高精度遅延出力信号
を得るに当たって、CPUの負担を軽減してCPUの実行時間
を短縮化できる高精度ディレイ回路を得ることを目的と
する。
案されたものであって、補正された高精度遅延出力信号
を得るに当たって、CPUの負担を軽減してCPUの実行時間
を短縮化できる高精度ディレイ回路を得ることを目的と
する。
＜課題を解決するための手段＞ この発明に係る高精度ディレイ回路は、入力されたト
リガ信号を遅延させる主遅延手段と、CPUによって指定
された目標遅延量データに基づいて前記主遅延手段の出
力を選択する主遅延選択手段と、前記主遅延手段よりも
高い分解能を有し前記主遅延選択手段の出力を遅延させ
る微小遅延手段と、前記主遅延手段と前記主遅延選択手
段で生じた誤差を補正するための補正遅延量データに基
づいて前記微小遅延手段の出力を選択する微小遅延選択
手段とを備えた高精度ディレイ回路において、さらに、
前記目標遅延量データのそれぞれに対応する補正遅延量
データが予め格納され、前記CPUから前記主遅延選択手
段へ与えられる目標遅延量データをアドレスとして入力
し、その目標遅延量データに対応して補正遅延量データ
を前記微小遅延選択手段に対して直接出力する補正値メ
モリを備えたものである。
リガ信号を遅延させる主遅延手段と、CPUによって指定
された目標遅延量データに基づいて前記主遅延手段の出
力を選択する主遅延選択手段と、前記主遅延手段よりも
高い分解能を有し前記主遅延選択手段の出力を遅延させ
る微小遅延手段と、前記主遅延手段と前記主遅延選択手
段で生じた誤差を補正するための補正遅延量データに基
づいて前記微小遅延手段の出力を選択する微小遅延選択
手段とを備えた高精度ディレイ回路において、さらに、
前記目標遅延量データのそれぞれに対応する補正遅延量
データが予め格納され、前記CPUから前記主遅延選択手
段へ与えられる目標遅延量データをアドレスとして入力
し、その目標遅延量データに対応して補正遅延量データ
を前記微小遅延選択手段に対して直接出力する補正値メ
モリを備えたものである。
＜作用＞ この発明に係る高精度ディレイ回路の上記構成による
作用は、次のとおりである。
作用は、次のとおりである。
各目標遅延量のそれぞれに対応する補正遅延量を補正
値メモリに格納しておき、この補正値メモリに、CPUか
ら主遅延選択手段に与えられる目標遅延量データをアド
レスとして与え、対応する補正遅延量データを補正値メ
モリから微小遅延選択手段に対して直接出力させるよう
に構成したので、CPUでは補正値演算をする必要がなく
なる。
値メモリに格納しておき、この補正値メモリに、CPUか
ら主遅延選択手段に与えられる目標遅延量データをアド
レスとして与え、対応する補正遅延量データを補正値メ
モリから微小遅延選択手段に対して直接出力させるよう
に構成したので、CPUでは補正値演算をする必要がなく
なる。
＜実施例＞ 以下、この発明の実施例を図面に基づいて詳細に説明
する。
する。
第２図はこの発明の高精度ディレイ回路が適用される
任意パルス発生装置10の電気的構成を示すブロック線図
である。
任意パルス発生装置10の電気的構成を示すブロック線図
である。
第２図において、12はCPU、16はトリガ発振器、18は
パルス生成回路、D10,D12は第１および第２の高精度デ
ィレイ回路、S10はパルス発生条件データ、S12は発振周
期データ、S14は第１の遅延データ、S16は第２の遅延デ
ータ、S18はトリガ信号、S20,S22は遅延エッジ信号、S2
4は出力パルス信号である。補正値メモリはCPU12とは直
結されておらず、第１のディレイ回路D10、第２のディ
レイ回路D12のそれぞれに組み込まれている。
パルス生成回路、D10,D12は第１および第２の高精度デ
ィレイ回路、S10はパルス発生条件データ、S12は発振周
期データ、S14は第１の遅延データ、S16は第２の遅延デ
ータ、S18はトリガ信号、S20,S22は遅延エッジ信号、S2
4は出力パルス信号である。補正値メモリはCPU12とは直
結されておらず、第１のディレイ回路D10、第２のディ
レイ回路D12のそれぞれに組み込まれている。
第１実施例 第１図は第１実施例に係る第１のディレイ回路D10の
電気的構成を示すブロック線図である。第２のディレイ
回路D12の電気的構成も同様であるので説明は省略す
る。
電気的構成を示すブロック線図である。第２のディレイ
回路D12の電気的構成も同様であるので説明は省略す
る。
この第１実施例のディレイ回路D10は、主ディレイ回
路22および主ディレイセレクタ24からなる主遅延部20
と、微小ディレイ回路32および微小ディレイセレクタ34
からなる微小遅延部30と、補正値メモリ50とから構成さ
れている。
路22および主ディレイセレクタ24からなる主遅延部20
と、微小ディレイ回路32および微小ディレイセレクタ34
からなる微小遅延部30と、補正値メモリ50とから構成さ
れている。
主ディレイ回路22は、トリガ発振器16から入力したト
リガ信号S18を規定遅延量ずつ遅らせた複数の遅延信号S
18aを生成するものである。主ディレイセレクタ24は、C
PU12によって指定された目標遅延量データS14aに従っ
て、主ディレイ回路22からの複数の遅延信号S18aのうち
一つの遅延信号を選択し、それを主出力信号S18bとして
微小ディレイ回路32に送出するものである。
リガ信号S18を規定遅延量ずつ遅らせた複数の遅延信号S
18aを生成するものである。主ディレイセレクタ24は、C
PU12によって指定された目標遅延量データS14aに従っ
て、主ディレイ回路22からの複数の遅延信号S18aのうち
一つの遅延信号を選択し、それを主出力信号S18bとして
微小ディレイ回路32に送出するものである。
微小ディレイ回路32は、主ディレイ回路22よりも高い
分解能をもち、主ディレイセレクタ24によって選択され
た主出力信号S18bを規定遅延量ずつ遅らせた複数の微小
遅延信号S18cを生成するものである。微小ディレイセレ
クタ34は、補正値メモリ50からの補正遅延量データS14b
に従って、微小ディレイ回路32からの複数の微小遅延信
号S18cのうち一つの微小遅延信号を選択し、これを高精
度遅延出力信号S20（遅延エッジ信号）としてパルス生
成回路18に出力するものである。
分解能をもち、主ディレイセレクタ24によって選択され
た主出力信号S18bを規定遅延量ずつ遅らせた複数の微小
遅延信号S18cを生成するものである。微小ディレイセレ
クタ34は、補正値メモリ50からの補正遅延量データS14b
に従って、微小ディレイ回路32からの複数の微小遅延信
号S18cのうち一つの微小遅延信号を選択し、これを高精
度遅延出力信号S20（遅延エッジ信号）としてパルス生
成回路18に出力するものである。
補正値メモリ50は、各種の目標遅延量のそれぞれに対
応する補正遅延量を予め格納しており、CPU12から設定
ディジタルデータ線60aを介して主ディレイ回路22に与
えられる目標遅延量データS14aをアドレスとして入力
し、その目標遅延量に対応した補正遅延量データS14bを
微小ディレイセレクタ34に対し補正ディジタルデータ線
60bを介して直接出力するようになっている。
応する補正遅延量を予め格納しており、CPU12から設定
ディジタルデータ線60aを介して主ディレイ回路22に与
えられる目標遅延量データS14aをアドレスとして入力
し、その目標遅延量に対応した補正遅延量データS14bを
微小ディレイセレクタ34に対し補正ディジタルデータ線
60bを介して直接出力するようになっている。
第８図の従来例と比較すると、この第１実施例は、 補正値メモリ50は、CPU12によって読み出されるも
のではないという意味でCPU12とは直結されておらず、
ディレイ回路D10にその構成要素として含まれている
点、 CPU12とディレイ回路D10とを結ぶディジタルデータ
線は、目標遅延量データS14aを送る設定ディジタルデー
タ線60aのみであり、この設定ディジタルデータ線60aが
主ディレイセレクタ24と補正値データ50とに接続されて
いる点、 微小ディレイセレクタ34に対して与えられる補正遅
延量データS14bを送る補正ディジタルデータ線60bは、C
PU12とは接続されておらず、補正値メモリ50に接続され
ている点、 で従来例と相違している。
のではないという意味でCPU12とは直結されておらず、
ディレイ回路D10にその構成要素として含まれている
点、 CPU12とディレイ回路D10とを結ぶディジタルデータ
線は、目標遅延量データS14aを送る設定ディジタルデー
タ線60aのみであり、この設定ディジタルデータ線60aが
主ディレイセレクタ24と補正値データ50とに接続されて
いる点、 微小ディレイセレクタ34に対して与えられる補正遅
延量データS14bを送る補正ディジタルデータ線60bは、C
PU12とは接続されておらず、補正値メモリ50に接続され
ている点、 で従来例と相違している。
なお、補正値メモリ50としては、ROMが主に用いられ
るが、EEPROMやRAMであってもよく、後者の場合は書き
込み用のデータ線が必要となる。
るが、EEPROMやRAMであってもよく、後者の場合は書き
込み用のデータ線が必要となる。
なお、第２のディレイ回路D12も同様の構成となって
いる。
いる。
次に、以上のように構成された第１および第２のディ
レイ回路D10,D12を含む任意パルス発生装置10の動作を
説明する。
レイ回路D10,D12を含む任意パルス発生装置10の動作を
説明する。
CPU12は、外部から入力したパルス発生条件データS10
に基づいて発振周期データS12を生成し、これをトリガ
発振器16に送出する。また、CPU12は、パルス発生条件
データS10に含まれる目標遅延量データS14aを設定ディ
ジタルデータ線60aを介して第１のディレイ回路D10にお
ける主ディレイセレクタ24と補正値メモリ50とに送出す
る。同時に、目標遅延量データS16aを設定ディジタルデ
ータ線62aを介して第２のディレイ回路D12における図示
しない主ディレイセレクタと補正値メモリとに送出す
る。
に基づいて発振周期データS12を生成し、これをトリガ
発振器16に送出する。また、CPU12は、パルス発生条件
データS10に含まれる目標遅延量データS14aを設定ディ
ジタルデータ線60aを介して第１のディレイ回路D10にお
ける主ディレイセレクタ24と補正値メモリ50とに送出す
る。同時に、目標遅延量データS16aを設定ディジタルデ
ータ線62aを介して第２のディレイ回路D12における図示
しない主ディレイセレクタと補正値メモリとに送出す
る。
第１のディレイ回路D10における補正値メモリ50は、
目標遅延量データS14aをアドレスとして入力し、その目
標遅延量に対応した補正遅延量データS14bを補正ディジ
タルデータ線60bを介して微小ディレイセレクタ34に送
出する。同様に、第２のディレイ回路D12における図示
しない補正値メモリは、目標遅延量データS16aをアドレ
スとして入力し、その目標遅延量に対応した補正遅延量
データを図示しない微小ディレイセレクタに送出する。
目標遅延量データS14aをアドレスとして入力し、その目
標遅延量に対応した補正遅延量データS14bを補正ディジ
タルデータ線60bを介して微小ディレイセレクタ34に送
出する。同様に、第２のディレイ回路D12における図示
しない補正値メモリは、目標遅延量データS16aをアドレ
スとして入力し、その目標遅延量に対応した補正遅延量
データを図示しない微小ディレイセレクタに送出する。
トリガ発振器16は、CPU12から入力した発振周期デー
タS12を設定した後、それに従って発振し、第９図に示
すのと同様に、トリガ信号S18を第１のディレイ回路D10
と第２のディレイ回路D12とに送出する。
タS12を設定した後、それに従って発振し、第９図に示
すのと同様に、トリガ信号S18を第１のディレイ回路D10
と第２のディレイ回路D12とに送出する。
第１のディレイ回路D10においては、主ディレイ回路2
2は、入力したトリガ信号S18を規定遅延量ずつ遅らせた
複数の遅延信号S18aを生成して主ディレイセレクタ24に
送出する。主ディレイセレクタ24は、CPU12から設定デ
ィジタルデータ線60aを介して与えられた目標遅延量デ
ータS14aに従って、主ディレイ回路22から入力した複数
の遅延信号S18aのうちのいずれか一つの信号を選択し、
これを主出力信号S18bとして送出する。第10図で説明し
たように、この主出力信号S18b（実出力）は、理論出力
点との間に誤差Δαをもっている。
2は、入力したトリガ信号S18を規定遅延量ずつ遅らせた
複数の遅延信号S18aを生成して主ディレイセレクタ24に
送出する。主ディレイセレクタ24は、CPU12から設定デ
ィジタルデータ線60aを介して与えられた目標遅延量デ
ータS14aに従って、主ディレイ回路22から入力した複数
の遅延信号S18aのうちのいずれか一つの信号を選択し、
これを主出力信号S18bとして送出する。第10図で説明し
たように、この主出力信号S18b（実出力）は、理論出力
点との間に誤差Δαをもっている。
誤差Δαを含む主出力信号S18bは微小遅延部30におけ
る微小ディレイ回路32に入力される。微小ディレイ回路
32は、主ディレイ回路22の分解能に比べて充分に高い分
解能の下で、入力した主出力信号S18bを規定の微小遅延
量ずつ遅らせた複数の微小遅延信号S18cを生成して微小
ディレイセレクタ34に送出する。
る微小ディレイ回路32に入力される。微小ディレイ回路
32は、主ディレイ回路22の分解能に比べて充分に高い分
解能の下で、入力した主出力信号S18bを規定の微小遅延
量ずつ遅らせた複数の微小遅延信号S18cを生成して微小
ディレイセレクタ34に送出する。
一方、補正値メモリ50は、CPU12から主ディレイセレ
クタ24に与えられたのと同じ目標遅延量データS14aをア
ドレスとして入力し、その目標遅延量に対応した補正遅
延量のデータS14bを補正ディジタルデータ線60bを介し
て微小ディレイセレクタ34に送出する。
クタ24に与えられたのと同じ目標遅延量データS14aをア
ドレスとして入力し、その目標遅延量に対応した補正遅
延量のデータS14bを補正ディジタルデータ線60bを介し
て微小ディレイセレクタ34に送出する。
微小ディレイセレクタ34は、補正値メモリ50から直接
入力した補正遅延量データS14bに従って、微小ディレイ
回路32から入力した複数の微小遅延信号S18cのうちのい
ずれか一つの信号を選択する。これによって、前記の誤
差Δαが補正され目標遅延量に等しい理論遅延量と一致
する高精度遅延出力信号（遅延エッジ信号）S20をパル
ス生成回路18のセット入力端子に送出する。
入力した補正遅延量データS14bに従って、微小ディレイ
回路32から入力した複数の微小遅延信号S18cのうちのい
ずれか一つの信号を選択する。これによって、前記の誤
差Δαが補正され目標遅延量に等しい理論遅延量と一致
する高精度遅延出力信号（遅延エッジ信号）S20をパル
ス生成回路18のセット入力端子に送出する。
上記と同様に、第２のディレイ回路D12からも目標遅
延量に等しい理論遅延量と一致する高精度遅延出力信号
（遅延エッジ信号）S22をパルス生成回路18のリセット
入力端子に送出する。パルス生成回路18は、第９図に示
すのと同様に、トリガ信号S18を所定時間τ1,τ２だけ
遅らせた高精度遅延出力信号（遅延エッジ信号）S20,S2
2に従って出力パルス信号S24を生成して所望のとおりき
わめて正確なタイミングで出力する。
延量に等しい理論遅延量と一致する高精度遅延出力信号
（遅延エッジ信号）S22をパルス生成回路18のリセット
入力端子に送出する。パルス生成回路18は、第９図に示
すのと同様に、トリガ信号S18を所定時間τ1,τ２だけ
遅らせた高精度遅延出力信号（遅延エッジ信号）S20,S2
2に従って出力パルス信号S24を生成して所望のとおりき
わめて正確なタイミングで出力する。
この実施例の場合、CPU12は、単に、パルス発生条件
データS10に含まれている第１のディレイ回路D10に対す
る目標遅延量データS14aと、第２のディレイ回路D12に
対する目標遅延量データS16aとを送出するだけでよく、
従来例のように補正値メモリ14を検索して両ディレイ回
路D10,D12に対する目標遅延量データS14a,S16aを求める
必要がなくなるため、CPU12の負担が軽減されて実行時
間が短縮化される。
データS10に含まれている第１のディレイ回路D10に対す
る目標遅延量データS14aと、第２のディレイ回路D12に
対する目標遅延量データS16aとを送出するだけでよく、
従来例のように補正値メモリ14を検索して両ディレイ回
路D10,D12に対する目標遅延量データS14a,S16aを求める
必要がなくなるため、CPU12の負担が軽減されて実行時
間が短縮化される。
第２実施例 第３図は第２実施例に係る第１のディレイ回路D10の
電気的構成を示すブロック線図である。第２のディレイ
回路D12の電気的構成も同様である。
電気的構成を示すブロック線図である。第２のディレイ
回路D12の電気的構成も同様である。
この第２実施例においては、ランプ波形発生回路25
と、D/A変換回路26と、コンパレータ27と、パルス発生
回路28とをもって主遅延部20が構成され、同様に、ラン
プ波形発生回路35と、D/A変換回路36と、コンパレータ3
7と、パルス発生回路38とをもって微小遅延部30が構成
されている。
と、D/A変換回路26と、コンパレータ27と、パルス発生
回路28とをもって主遅延部20が構成され、同様に、ラン
プ波形発生回路35と、D/A変換回路36と、コンパレータ3
7と、パルス発生回路38とをもって微小遅延部30が構成
されている。
第４図は主遅延部20の動作を示し、第５図は微小遅延
部30の動作を示している。
部30の動作を示している。
まず、主遅延部20の動作を説明する。
D/A変換回路26は、CPU12から設定ディジタルデータ線
60aを介して与えられる目標遅延量データS14aに対応し
たレベルの比較電圧Vref1をコンパレータ27の反転入力
端子（−）に出力する。ランプ波形発生回路25は、トリ
ガ信号S18を入力したタイミングで動作し、一定の上昇
率で電圧レベルが上昇するランプ波形電圧V1を発生し、
これをコンパレータ27の非反転入力端子（＋）に出力す
る。
60aを介して与えられる目標遅延量データS14aに対応し
たレベルの比較電圧Vref1をコンパレータ27の反転入力
端子（−）に出力する。ランプ波形発生回路25は、トリ
ガ信号S18を入力したタイミングで動作し、一定の上昇
率で電圧レベルが上昇するランプ波形電圧V1を発生し、
これをコンパレータ27の非反転入力端子（＋）に出力す
る。
ランプ波形電圧V1が比較電圧Vref1を超えると、コン
パレータ27から起動信号がパルス発生回路28に出力さ
れ、パルス発生回路28が主出力信号S19を微小遅延部30
に出力する。
パレータ27から起動信号がパルス発生回路28に出力さ
れ、パルス発生回路28が主出力信号S19を微小遅延部30
に出力する。
目標遅延量データS14aに対応して設定される比較電圧
Vref1のレベルに応じて、主出力信号S19のトリガ信号S1
8に対する遅延時間がτ1A,τ1Bのように制御される。
Vref1のレベルに応じて、主出力信号S19のトリガ信号S1
8に対する遅延時間がτ1A,τ1Bのように制御される。
次に、微小遅延部30の動作を説明する。
第１実施例の場合と同様に、補正値メモリ50は、CPU1
2から主遅延部20に与えられたのと同じ目標遅延量デー
タS14aをアドレスとして入力し、その目標遅延量に対応
した補正遅延量データS14bを補正ディジタルデータ線60
bを介して微小遅延部30のD/A変換回路36に送出する。
2から主遅延部20に与えられたのと同じ目標遅延量デー
タS14aをアドレスとして入力し、その目標遅延量に対応
した補正遅延量データS14bを補正ディジタルデータ線60
bを介して微小遅延部30のD/A変換回路36に送出する。
D/A変換回路36は、与えられた補正遅延量データS14b
に対応したレベルの比較電圧Vref2をコンパレータ37の
反転入力端子（−）に出力する。ランプ波形発生回路35
は、主遅延部20からの主出力信号S19を入力したタイミ
ングで動作し、主遅延部20のランプ波形電圧V1よりも高
い一定の上昇率で電圧レベルが上昇するランプ波形電圧
V2を発生し、これをコンパレータ37の非反転入力端子
（＋）に出力する。ランプ波形電圧V2の上昇率がランプ
波形電圧V1よりも高いということは、微小遅延部30の分
解能が主遅延部20よりも高いということに相当する。
に対応したレベルの比較電圧Vref2をコンパレータ37の
反転入力端子（−）に出力する。ランプ波形発生回路35
は、主遅延部20からの主出力信号S19を入力したタイミ
ングで動作し、主遅延部20のランプ波形電圧V1よりも高
い一定の上昇率で電圧レベルが上昇するランプ波形電圧
V2を発生し、これをコンパレータ37の非反転入力端子
（＋）に出力する。ランプ波形電圧V2の上昇率がランプ
波形電圧V1よりも高いということは、微小遅延部30の分
解能が主遅延部20よりも高いということに相当する。
ランプ波形電圧V2が比較電圧Vref2を超えると、コン
パレータ37から起動信号がパルス発生回路38に出力さ
れ、パルス発生回路38が高精度遅延出力信号S20を出力
する。
パレータ37から起動信号がパルス発生回路38に出力さ
れ、パルス発生回路38が高精度遅延出力信号S20を出力
する。
補正遅延量データS14bに対応して設定される比較電圧
Vref2のレベルに応じて、高精度遅延出力信号S20の主出
力信号S19に対する遅延時間がτ2A,τ2Bのように制御さ
れ、その遅延時間についての分解能が高いので、遅延出
力信号S20は充分に高精度なものとなる。
Vref2のレベルに応じて、高精度遅延出力信号S20の主出
力信号S19に対する遅延時間がτ2A,τ2Bのように制御さ
れ、その遅延時間についての分解能が高いので、遅延出
力信号S20は充分に高精度なものとなる。
なお、この発明に係る技術的思想は、第６図に示すよ
うな電圧変換回路に対しても応用することができる。た
だし、この電圧変換回路はこの発明の実施例には含まれ
ない。
うな電圧変換回路に対しても応用することができる。た
だし、この電圧変換回路はこの発明の実施例には含まれ
ない。
第６図において、70はCPU、72は主D/A変換回路、74は
微小遅延部、76は微小D/A変換回路、78は加算回路、80
は補正値メモリ、82aはCPU70から主D/A変換回路72と補
正値メモリ80とに目標電圧値データS40aを与える設定デ
ィジタルデータ線、82bは目標電圧値データS40aに従っ
て補正値メモリ80から読み出された補正電圧値データS4
0bを微小D/A変換回路76に与える補正ディジタルデータ
線であり、主D/A変換回路72から出力された主電圧出力S
50aと微小D/A変換回路76から出力された補正電圧出力S5
0bとが加算回路78によって加算され、高精度電圧出力信
号S60として外部に出力される。
微小遅延部、76は微小D/A変換回路、78は加算回路、80
は補正値メモリ、82aはCPU70から主D/A変換回路72と補
正値メモリ80とに目標電圧値データS40aを与える設定デ
ィジタルデータ線、82bは目標電圧値データS40aに従っ
て補正値メモリ80から読み出された補正電圧値データS4
0bを微小D/A変換回路76に与える補正ディジタルデータ
線であり、主D/A変換回路72から出力された主電圧出力S
50aと微小D/A変換回路76から出力された補正電圧出力S5
0bとが加算回路78によって加算され、高精度電圧出力信
号S60として外部に出力される。
＜発明の効果＞ 以上のようにこの発明によれば、各目標遅延量のそれ
ぞれに対応する補正遅延量を補正値メモリに予め格納し
ておき、CPUから主遅延選択手段に与えられる目標遅延
量データをアドレスとして対応する補正遅延量データを
補正値メモリから微小遅延選択手段に直接出力させるよ
うに構成してあるので、CPUとしては補正値演算を行う
必要がなくなり、その分、CPUの負担が軽減され実行時
間を短縮化することができるという効果を奏する。
ぞれに対応する補正遅延量を補正値メモリに予め格納し
ておき、CPUから主遅延選択手段に与えられる目標遅延
量データをアドレスとして対応する補正遅延量データを
補正値メモリから微小遅延選択手段に直接出力させるよ
うに構成してあるので、CPUとしては補正値演算を行う
必要がなくなり、その分、CPUの負担が軽減され実行時
間を短縮化することができるという効果を奏する。
【図面の簡単な説明】 第１図はこの発明の第１実施例に係る高精度ディレイ回
路の電気的構成を示すブロック線図、第２図はその高精
度ディレイ回路が用いられた任意パルス発生装置の電気
的構成を示すブロック線図である。第３図は第２実施例
に係る高精度ディレイ回路の電気的構成を示すブロック
線図、第４図および第５図は第２実施例の動作波形図で
ある。第６図は実施例の応用例である電圧変換回路の電
気的構成を示すブロック線図である。また、第７図は従
来の任意パルス発生装置の電気的構成を示すブロック線
図、第８図は従来の高精度ディレイ回路の電気的構成を
示すブロック線図、第９図は第７図の任意パルス発生装
置の動作波形図、第10図は理論出力と実出力との間の誤
差の説明図、第11図は遅延量についての理論特性と実特
性とを示す特性図である。 図において、D10,D12は高精度ディレイ回路、12はCPU、
16はトリガ発振器、18はパルス生成回路、20は主遅延
部、30は微小遅延部、50は補正値メモリ、S14aは目標遅
延量データ、S14bは補正遅延量データ、S18はトリガ信
号、S20は高精度遅延出力信号である。 なお、図中、同一符号は同一部分または相当部分を示
す。
路の電気的構成を示すブロック線図、第２図はその高精
度ディレイ回路が用いられた任意パルス発生装置の電気
的構成を示すブロック線図である。第３図は第２実施例
に係る高精度ディレイ回路の電気的構成を示すブロック
線図、第４図および第５図は第２実施例の動作波形図で
ある。第６図は実施例の応用例である電圧変換回路の電
気的構成を示すブロック線図である。また、第７図は従
来の任意パルス発生装置の電気的構成を示すブロック線
図、第８図は従来の高精度ディレイ回路の電気的構成を
示すブロック線図、第９図は第７図の任意パルス発生装
置の動作波形図、第10図は理論出力と実出力との間の誤
差の説明図、第11図は遅延量についての理論特性と実特
性とを示す特性図である。 図において、D10,D12は高精度ディレイ回路、12はCPU、
16はトリガ発振器、18はパルス生成回路、20は主遅延
部、30は微小遅延部、50は補正値メモリ、S14aは目標遅
延量データ、S14bは補正遅延量データ、S18はトリガ信
号、S20は高精度遅延出力信号である。 なお、図中、同一符号は同一部分または相当部分を示
す。
Claims (1)
- 【請求項１】入力されたトリガ信号を遅延させる主遅延
手段と、 CPUによって指定された目標遅延量データに基づいて前
記主遅延手段の出力を選択する主遅延選択手段と、 前記主遅延手段よりも高い分解能を有し前記主遅延選択
手段の出力を遅延させる微小遅延手段と、 前記主遅延手段と前記主遅延選択手段で生じた誤差を補
正するための補正遅延量データに基づいて前記微小遅延
手段の出力を選択する微小遅延選択手段と を備えた高精度ディレイ回路において、 さらに、前記目標遅延量データのそれぞれに対応する補
正遅延量データが予め格納され、前記CPUから前記主遅
延選択手段へ与えられる目標遅延量データをアドレスと
して入力し、その目標遅延量データに対応して補正遅延
量データを前記微小遅延選択手段に対して直接出力する
補正値メモリ を備えたことを特徴とする高精度ディレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217606A JP2641792B2 (ja) | 1990-08-18 | 1990-08-18 | 高精度ディレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217606A JP2641792B2 (ja) | 1990-08-18 | 1990-08-18 | 高精度ディレイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100311A JPH04100311A (ja) | 1992-04-02 |
| JP2641792B2 true JP2641792B2 (ja) | 1997-08-20 |
Family
ID=16706928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217606A Expired - Lifetime JP2641792B2 (ja) | 1990-08-18 | 1990-08-18 | 高精度ディレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641792B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016225910A (ja) * | 2015-06-02 | 2016-12-28 | エスアイアイ・セミコンダクタ株式会社 | 遅延回路及び半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
| JPH0495886A (ja) * | 1990-08-13 | 1992-03-27 | Fujitsu Ltd | 遅延時間補正方法及びその装置 |
-
1990
- 1990-08-18 JP JP2217606A patent/JP2641792B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
| JPH0495886A (ja) * | 1990-08-13 | 1992-03-27 | Fujitsu Ltd | 遅延時間補正方法及びその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04100311A (ja) | 1992-04-02 |
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