JP2002026696A - 同期式発振回路及び発振回路ネットワーク - Google Patents

Abstract

(57)【要約】 【目的】 複数の発振回路が同期しながらクロック信号
を発生する。 【構成】 同期式発振回路４１０では、Ａ側発振用論理
ゲート４０１ａ、Ａ側発振用コンデンサ４０４ａ、Ｂ側
発振用論理ゲート４０１ｂ及びＢ側発振用コンデンサ４
０４ｂが環状に接続され、Ａ側発振用論理ゲート４０１
ａ及びＢ側発振用論理ゲート４０１ｂの出力と入力がそ
れぞれＡ側発振用抵抗４０３ａ及びＢ側発振用抵抗４０
３ｂを用いて接続される。またＡ側同期用ラッチ回路４
０５ａとＡ側同期用論理ゲート４０６ａ、及びＢ側同期
用ラッチ回路４０５ｂとＢ側同期用論理ゲート４０６ｂ
がそれぞれＡ側発振用論理ゲート４０１ａ及びＢ側発振
用論理ゲート４０１ｂを制御する。初期化用論理ゲート
４０２が、Ａ側発振用論理ゲート４０１ａを制御するこ
とにより、電源投入時における同期式発振回路４１０の
位相を決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、外部から入力し
た同期信号に同期して自励発振する同期式発振回路に関
し、詳しくは、複数の論理ゲート、複数の抵抗及び複数
のコンデンサから構成される同期式発振回路、及び複数
の同期式発振回路を接続したネットワークに関する。

【０００２】

【従来の技術】従来から三次元ＬＳＩ技術を用いたデバ
イスが多数開発されてきた（例えば、特開昭６３−１７
４３５６、特開平２−３５４２５、特開平７−１３５２
９３参照）が、一般のＬＳＩに比べて三次元ＬＳＩの製
造コストは非常に高かった。しかしながら、近年ウェハ
ーを張り合わせることにより三次元ＬＳＩを製造する技
術（Ｋｏｙａｎａｇｉ，Ｍ．， Ｋｕｒｉｎｏ，Ｈ．，
Ｌｅｅ，Ｋ−Ｗ．，Ｓａｋｕｍａ，Ｋ．， Ｍｉｙａ
ｋａｗａ，Ｎ．， Ｉｔａｎｉ，Ｈ．，’Ｆｕｔｕｒｅ
Ｓｙｓｔｅｍ−ｏｎ−Ｓｉｌｉｃｏｎ ＬＳＩ Ｃｈ
ｉｐｓ’， ＩＥＥＥ ＭＩＣＲＯ， １９９８， Ｖ
ｏｌ．１８， Ｎｏ．４， ｐａｇｅｓ１７−２２参
照）が開発されているので、ＬＳＩ製造者は従来の三次
元ＬＳＩ技術に比べて容易に三次元ＬＳＩを製造するこ
とができるようになってきた。

【０００３】

【発明が解決しようとする課題】また一方、従来からデ
ジタル回路の同期を取るために、水晶振動子を用いたク
ロック信号が用いられてきた。しかしながら、近年、デ
ジタル回路の高速化に従いクロック周波数が高くなり、
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）の設計上、信号の伝搬遅延時間が
問題になってきており、LＳＩ全体の同期性を保つこと
が困難になってきた。この問題を根本的に解決するため
に、ＬＳＩの設計者はクロック信号の遅延時間を最小に
しなければならない。さらにＬＳＩの高集積化に伴い、
ＬＳＩ中の多数のデジタル回路を同期させなければなら
なくなってきた。このような高動作周波数かつ高集積度
のＬＳＩを設計及び製造するために、ＬＳＩ設計者は、
現在、分周回路及び非同期回路を用いてこの同期問題を
回避している。しかしながら、根本解決とは程遠く、い
まだ十分なものとはいえない。

【０００４】

【課題を解決するための手段】本発明者は、外部からの
同期信号の位相と周期に合わせて自励発振する同期式発
振回路を着想することによって、前記課題を解決できる
ことを見出した。

【０００５】即ち、請求項１の発明は、複数のクロック
信号を出力する発振部分、複数の同期信号を入出力する
同期部分、及び、初期化部分を含む同期式発振回路であ
って、前記発振部分は、環状に接続された第1の発振用
論理ゲート、第２の発振用論理ゲート、第１の発振用コ
ンデンサ、及び第２の発振用コンデンサを備え、更に、
いずれか１つの前記発振用論理ゲートの少なくとも１つ
の入力と１つの出力とを接続する発振用抵抗を備え、前
記同期部分は、いずれか１つの前記発振用論理ゲートの
出力を制御し、前記初期化部分は、前記第１及び第２の
発振用論理ゲートの前記出力を入力して、少なくとも１
つの前記発振用論理ゲートの前記出力を制御する初期化
用論理ゲートを備えることを特徴とする同期式発振回路
である。これにより、前記発振部分は自励発振し、外部
から入力される複数の同期信号によって発振部分の自励
振動を制御することができる。したがって、発振回路の
前記自励振動に関する諸問題が好適に解決される。クロ
ック信号自体が同期する多数の発振回路がＬＳＩ全体に
配置されれば、前記課題が好適に解決できる。三次元Ｌ
ＳＩ技術を用いると、ＬＳＩ設計者は、例え多数の発振
回路をＬＳＩ全体に配置したとしても、他のデジタル回
路を適当な場所に配置することができるばかりか、これ
らのデジタル回路は最短距離にある発振回路からクロッ
ク信号を入力することができる。しかもＬＳＩ設計者は
クロック信号以外の信号線の総配線長も短くすることが
できるので、結果としてＬＳＩ設計者は容易にＬＳＩを
設計することができるようになる。これらのことを考慮
すると、複数の発振回路が互いに同期するような機構が
存在すれば、これらの発振回路が生成する全てのクロッ
ク信号は同期することができるので、三次元ＬＳＩ技術
を用いることにより、これらのクロック信号の伝搬遅延
時間を最小にすることができる。請求項２の発明は、２
つの発振用論理ゲートと、２つの発振用抵抗と、２つの
発振用コンデンサと、２つの同期用ラッチ回路と、２つ
の同期用論理ゲートと、初期化用論理ゲートと、を含む
同期式発振回路であって、２つの前記発振用論理ゲート
及び２つの前記発振用コンデンサが環状に接続されるこ
とと、２つの前記発振用抵抗の各々が、いずれか１つの
前記発振用論理ゲートの少なくとも１つの入力と１つの
出力を接続することと、１つの前記同期用ラッチ回路及
び１つの前記同期用論理ゲートからなる２つの論理回路
の各々が、いずれか１つの前記発振用論理ゲートの前記
出力を制御することと、前記初期化用論理ゲートが、２
つの前記発振用論理ゲートの前記出力を入力して、少な
くとも１つの前記発振用論理ゲートの前記出力を制御す
ることと、を特徴とする同期式発振回路である。本発明
の発振部分では、２つの前記発振用論理ゲートと２つの
前記発振用コンデンサとが環状に接続され、前記発振用
抵抗を用いて前記発振用論理ゲートの前記出力と前記入
力が接続される。これにより、前記発振部分は自励発振
する。前記発振部分はＡ側とＢ側の２つに分割される。
本発明の同期部分は前記発振部分に対応して前記Ａ側と
前記Ｂ側の２つに分割される。前記同期部分の前記Ａ側
及び前記Ｂ側のいずれでも、前記同期用論理ゲートが外
部から入力される複数の同期信号を統合した後、前記同
期用ラッチ回路が統合結果を記憶する。前記同期用ラッ
チ回路は前記統合結果に従い前記発振用論理ゲートを制
御して、前記同期式発振回路の同期信号の位相及び周期
を前記外部から入力される複数の前記同期信号の前記位
相及び前記周期に合わせる。電源投入時など前記同期式
発振回路の前記同期信号、及び前記外部から入力される
複数の前記同期信号が不規則な場合に、前記初期化用論
理ゲートは少なくとも１つの前記発振用論理ゲートの前
記出力をＬｏｗレベル又はＨｉｇｈレベルのいずれかに
固定して、前記同期発振回路の前記同期信号の前記位相
を決定する。本発明は、前記外部から入力される複数の
前記同期信号によって前記発振部分の前記自励振動を制
御することができる。したがって、発振回路の前記自励
振動に関する諸問題が好適に解決される。

【０００６】請求項３の発明は、請求項１又は２記載の
同期式発振回路に対して、２つの前記発振用論理ゲート
の各々が少なくとも１つの入力抵抗を備えたことを特徴
とする同期式発振回路である。前記発振用論理ゲートが
ＣＭＯＳ（相補形金属酸化膜半導体）によって作成され
る場合、前記発振用論理ゲートの入力に前記発振用コン
デンサに蓄えられた電流が直接流れると前記ＣＭＯＳが
壊れてしまうことがある。本発明はＡ側及びＢ側の各々
の発振部分に前記入力抵抗を追加することにより、前記
発振用論理ゲートの前記ＣＭＯＳを保護する。したがっ
て、前記ＣＭＯＳを用いたデジタル回路の同期に関する
諸問題が好適に解決される。

【０００７】請求項４の発明は、請求項１ないし３いず
れかに記載の同期式発振回路に対して、２つの前記発振
用コンデンサのうち少なくとも１つの代りに水晶振動子
を用いることを特徴とする同期式発振回路である。請求
項１及び２記載の同期式発振回路では、前記発振用抵抗
及び前記発振用コンデンサの性能のばらつきにより、利
用者が同期信号の周期を正確に設定することは困難であ
る。発信周波数が一定である前記水晶振動子を用いるこ
とにより、本発明は利用者が前記同期信号の周期を正確
に設定できるようにする。したがって、デジタル回路の
同期に関する諸問題が好適に解決される。

【０００８】請求項５の発明は、請求項１ないし４いず
れかに記載の複数の同期式発振回路を正方格子状又は六
角格子状に配列した発振回路ネットワークであって、各
々の前記同期式発振回路のいずれか１つの前記発振用コ
ンデンサから出力される同期信号が隣接する前記同期式
発振回路のクロック信号の位相をずらすことにより、全
ての前記同期式発振回路の前記クロック信号の位相が揃
うことを特徴とする発振回路ネットワークである。本発
明では、複数の前記同期式発振回路が前記正方格子状又
は前記六角格子状に配列されるので、隣接する前記同期
式発振回路間の距離は等しくなる。したがって、各々の
前記同期式発振回路が隣接する前記同期式発振回路から
入力する、複数の同期信号の伝搬遅延時間も等しくな
る。本発明の発振部分では、２つの前記発振用論理ゲー
トと２つの前記発振用コンデンサとが環状に接続され、
前記発振用抵抗を用いて前記発振用論理ゲートの前記出
力と前記入力が接続される。これにより前記発振部分は
自励発振する。前記発振部分はＡ側とＢ側の２つに分割
される。本発明の同期部分は前記発振部分に対応して前
記Ａ側と前記Ｂ側の２つに分割される。前記同期部分の
前記Ａ側及び前記Ｂ側のいずれでも、前記同期用論理ゲ
ートが、隣接する前記同期式発振回路から入力される複
数の前記同期信号を統合した後、前記同期用ラッチ回路
が統合結果を記憶する。前記同期用ラッチ回路は、前記
統合結果に従い前記発振用論理ゲートを制御して、前記
同期式発振回路の同期信号の位相及び周期を、隣接する
前記同期式発振回路から入力される複数の前記同期信号
の前記位相及び前記周期に合わせる。つまり本発明は、
複数の前記同期式発振回路を相互に接続することによ
り、全ての前記同期式発振回路が生成する前記クロック
信号を同期させることができる。一般に、１つのクロッ
ク信号をＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃｉｒｃｕｉｔ）全体に分配する際に、前
記クロック信号の周波数が高くなればなるほど、前記ク
ロック信号の伝搬遅延時間が問題となる。しかしながら
前記同期式発振回路を前記ＬＳＩに分散配置することに
より、前記ＬＳＩ全体のデジタル回路に同期した前記ク
ロック信号を分配することができる。したがって、前記
デジタル回路の同期に関する諸問題が好適に解決され
る。

【０００９】請求項６の発明は、請求項４記載の発振回
路ネットワークを、格子が重なるように積層したことを
特徴とする発振回路ネットワークである。本発明では、
前記正方格子状又は前記六角格子状に配列された複数の
前記同期式発振回路からなる前記発振回路ネットワーク
が、三次元ＬＳＩ技術を用いて積層される。その際に、
各層において前記正方格子状又は前記六角格子状に配列
された各々の前記同期式発振回路は、垂直方向に重なり
合うように配置され、さらに、重なり合った前記同期式
発振回路のうち隣接するものから前記同期信号を入力す
るように、各々の前記同期式発振回路の前記同期信号の
信号線が配線される。これにより、各々の前記同期信号
の前記信号線の配線長は前記垂直方向に対して最短とな
る。本発明では、前記垂直方向の前記同期信号の遅延時
間が水平方向の前記同期信号の前記遅延時間と等しくな
るように、前記三次元ＬＳＩ技術において、ＬＳＩ設計
者が垂直配線の断面積及び材料を変更したり、又はディ
レイラインを加えることにより、全ての前記同期式発振
回路は前記クロック信号を同期させることができる。し
たがって、前記三次元ＬＳＩの同期に関する諸問題が好
適に解決される。

【００１０】請求項７の発明は、複数のデジタル回路又
は複数のアナログ回路からなる第一の電子回路と、請求
項５又は６記載の１個以上の発振回路ネットワークを含
む第二の電子回路と、が複数の層に積層され、前記第一
の電子回路が、前記１個以上の発振回路ネットワークの
うち少なくとも１個の前記同期式発振回路からクロック
信号を入力することを特徴とする発振回路ネットワーク
である。本発明は、三次元ＬＳＩ技術を用いて、複数の
前記デジタル回路、複数の前記アナログ回路及び１個以
上の前記発振回路ネットワークを積層する。１個の前記
発振ネットワークに含まれる全ての前記同期式発振回路
の前記クロック信号は同期している。これにより、複数
の前記デジタル回路及び複数の前記アナログ回路は、１
個の前記発振ネットワークに含まれるいずれの前記同期
式発振回路から前記クロック信号を入力しても、同期す
ることができる。そこで複数の前記デジタル回路及び複
数の前記アナログ回路は、１個の前記発振ネットワーク
に含まれる全ての前記同期式発振回路のうち、最も近い
ものから前記クロック信号を入力することにより、前記
クロック信号の信号線の配線長及び伝搬遅延時間を最小
にすることができる。本発明は前記三次元ＬＳＩ技術を
用いているので、複数の前記デジタル回路及び複数の前
記アナログ回路の配置が容易になる。したがって、前記
クロック信号の分配に関する諸問題が好適に解決され
る。

【００１１】

【発明の実施の形態】以下、本発明の同期式発振回路４
１０の実施形態を挙げ、図面を参照して説明する。

【００１２】まず、図１に示すように、請求項１、２に
対応する本実施形態の同期式発振回路４１０は、Ａ側発
振用論理ゲート４０１ａ、Ａ側発振用コンデンサ４０４
ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側発振用コン
デンサ４０４ｂから構成される発振部分、Ａ側同期用ラ
ッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、Ｂ
側同期用ラッチ回路４０５ｂ及びＢ側同期用論理ゲート
４０６ｂから構成される同期部分、及び初期化用論理ゲ
ート４０２から構成され、発振部分と同期部分はそれぞ
れＡ側とＢ側の２つに分割される。また図１では、同期
式発振回路４１０が他の４つの同期式発振回路４１０か
ら同期信号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、Ｓｙｎｃ
Ａ３’、ＳｙｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ
２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’を入力するも
のとする。なお図１において、Ａ側発振用論理ゲート４
０１ａ、Ｂ側発振用論理ゲート４０１ｂ、Ａ側同期用ラ
ッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、Ｂ
側同期用ラッチ回路４０５ｂ、Ｂ側同期用論理ゲート４
０６ｂ及び初期化用論理ゲート４０２には、全てＮＯＲ
ゲートが用いられているが、勿論ＮＡＮＤゲートなど他
の論理ゲートが用いられても良い。

【００１３】発振部分では、Ａ側発振用論理ゲート４０
１ａ、Ａ側発振用コンデンサ４０４ａ、Ｂ側発振用論理
ゲート４０１ｂ及びＢ側発振用コンデンサ４０４ｂが環
状に配線され、さらにＡ側発振用論理ゲート４０１ａ及
びＢ側発振用論理ゲート４０１ｂの出力と入力が、それ
ぞれＡ側発振用抵抗４０３ａ及びＢ側発振用抵抗４０３
ｂを用いて配線される。すなわち、Ａ側発振用論理ゲー
ト４０１ａは複数（ここでは３つ）の入力端子を備え、
各々の入力端子が、Ａ側発振用コンデンサ４０４ａの１
つの端子、初期化用論理ゲート４０２の出力端子及びＡ
側同期用ラッチ回路４０５ａの出力端子に配線される。
さらにＡ側発振用抵抗４０３ａが、Ａ側発振用コンデン
サ４０４ａに接続されたＡ側発振用論理ゲート４０１ａ
の入力端子と、Ａ側発振用論理ゲート４０１ａの出力端
子との間を接続する。同様に、Ｂ側発振用論理ゲート４
０１ｂは複数（ここでは２つ）の入力端子を備え、各々
の入力端子が、Ｂ側発振用コンデンサ４０４ｂの１つの
端子、初期化用論理ゲート４０２の出力端子及びＢ側同
期用ラッチ回路４０５ｂの出力端子に配線される。さら
にＢ側発振用抵抗４０３ｂが、Ｂ側発振用コンデンサ４
０４ｂに接続されたＢ側発振用論理ゲート４０１ｂの入
力端子と、Ｂ側発振用論理ゲート４０１ｂの出力端子と
の間を接続する。最後に、Ａ側発振用コンデンサ４０４
ａ及びＢ側発振用コンデンサ４０４ｂの開放端子が、そ
れぞれＢ側発振用論理ゲート４０１ｂ及びＡ側発振用論
理ゲート４０１ａの出力端子に接続される。

【００１４】さて、Ａ側発振用論理ゲート４０１ａの出
力端子の電圧がＨｉｇｈレベルである場合、分岐点Ｅの
電圧もＨｉｇｈレベルになる。したがってクロック信号
ＣｌｏｃｋＡもＨｉｇｈレベルになる。また分岐点Ｅ及
びＦにおいて、Ａ側発振用論理ゲート４０１ａの出力端
子から供給される電流は、クロック信号ＣｌｏｃｋＡ、
Ａ側発振用抵抗４０３ａ、Ｂ側発振用コンデンサ４０４
ｂ及び初期化用論理ゲート４０２に分配される。Ａ側発
振用抵抗４０３ａに分配された電流は、分岐点Ｇにおい
て、Ａ側発振用論理ゲート４０１ａ及びＡ側発振用コン
デンサ４０４ａに分配される。分岐点Ｇの電圧が分岐点
Ｅ及びＦの電圧と等しくなるまで、Ａ側発振用コンデン
サ４０４ａは、分配された電流を入力する。分岐点Ｇの
電圧がＨｉｇｈレベルになると、分岐点Ｈの電圧もＨｉ
ｇｈレベルになるので、同期信号ＳｙｎｃｈＡ０’もＨ
ｉｇｈレベルになる。さらにＡ側発振用論理ゲート４０
１ａの１つの入力端子の電圧がＨｉｇｈレベルになるの
で、Ａ側発振用論理ゲート４０１ａの出力端子の電圧が
Ｌｏｗレベルになる。一方で、Ａ側発振用論理ゲート４
０１ａの出力端子の電圧がＬｏｗレベルの場合、分岐点
Ｇの電圧が分岐点Ｅ及びＦの電圧と等しくなるまで、Ａ
側発振用コンデンサ４０４ａは電流を出力する。この電
流は、分岐点Ｇにおいて、Ａ側発振用論理ゲート４０１
ａ及びＡ側発振用抵抗４０３ａに分配される。Ａ側発振
用抵抗４０３ａに分配された電流は、分岐点Ｅにおい
て、Ｂ側発振用コンデンサ４０４ｂからの電流と合流
し、Ａ側発振用論理ゲート４０１ａの出力端子に流入す
る。分岐点Ｇの電圧がＬｏｗレベルになると、分岐点Ｈ
の電圧もＬｏｗレベルになるので、同期信号Ｓｙｎｃｈ
Ａ０’もＬｏｗレベルになる。さらにＡ側発振用論理ゲ
ート４０１ａの他の入力端子の電圧もＬｏｗレベルにな
ると、Ａ側発振用論理ゲート４０１ａの出力端子の電圧
がＨｉｇｈレベルになる。

【００１５】同様に、Ｂ側発振用論理ゲート４０１ｂの
出力端子の電圧がＨｉｇｈレベルである場合、分岐点Ｉ
の電圧もＨｉｇｈレベルになる。したがってクロック信
号ＣｌｏｃｋＢもＨｉｇｈレベルになる。また分岐点
Ｉ、Ｊ及びＫにおいて、Ｂ側発振用論理ゲート４０１ｂ
の出力端子から供給される電流は、クロック信号Ｃｌｏ
ｃｋＢ、Ｂ側発振用抵抗４０３ｂ、Ａ側発振用コンデン
サ４０４ａ及び初期化用論理ゲート４０２に分配され
る。Ｂ側発振用抵抗４０３ｂに分配された電流は、分岐
点Ｌにおいて、Ｂ側発振用論理ゲート４０１ｂ及びＢ側
発振用コンデンサ４０４ｂに分配される。分岐点Ｌの電
圧が分岐点Ｉ、Ｊ及びＫの電圧と等しくなるまで、Ｂ側
発振用コンデンサ４０４ｂは、分配された電流を入力す
る。分岐点Ｌの電圧がＨｉｇｈレベルになると、分岐点
Ｍの電圧もＨｉｇｈレベルになるので、同期信号Ｓｙｎ
ｃｈＢ０’もＨｉｇｈレベルになる。さらにＢ側発振用
論理ゲート４０１ｂの１つの入力端子の電圧がＨｉｇｈ
レベルになるので、Ｂ側発振用論理ゲート４０１ｂの出
力端子の電圧がＬｏｗレベルになる。一方で、Ｂ側発振
用論理ゲート４０１ｂの出力端子の電圧がＬｏｗレベル
の場合、分岐点Ｌの電圧が分岐点Ｉ、Ｊ及びＫの電圧と
等しくなるまで、Ｂ側発振用コンデンサ４０４ｂは電流
を出力する。この電流は、分岐点Ｌにおいて、Ｂ側発振
用論理ゲート４０１ｂ及びＢ側発振用抵抗４０３ｂに分
配される。Ｂ側発振用抵抗４０３ｂに分配された電流
は、分岐点Ｊにおいて、Ａ側発振用コンデンサ４０４ａ
からの電流と合流し、Ｂ側発振用論理ゲート４０１ｂの
出力端子に流入する。分岐点Ｌの電圧がＬｏｗレベルに
なると、分岐点Ｍの電圧もＬｏｗレベルになるので、同
期信号ＳｙｎｃｈＢ０’もＬｏｗレベルになる。さらに
Ｂ側発振用論理ゲート４０１ｂの他の入力端子の電圧も
Ｌｏｗレベルになると、Ｂ側発振用論理ゲート４０１ｂ
の出力端子の電圧がＨｉｇｈレベルになる。

【００１６】なお、Ａ側発振用コンデンサ４０４ａ及び
Ｂ側発振用コンデンサ４０４ｂに蓄えられる電荷量は、
Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲー
ト４０１ｂの出力端子の電圧の差に依存する。

【００１７】ここでＡ側発振用抵抗４０３ａ及びＢ側発
振用抵抗４０３ｂの抵抗値を共にＲオームとし、Ａ側発
振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０
４ｂの容量を共にＣファラッドとすると、発振部分は、
時定数ＲＣに応じて自励発振をすることにより、２つの
クロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢと、２つの
同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’を生成する
ことができる。

【００１８】同期部分では、同期信号ＳｙｎｃＡ１’、
ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、Ｓ
ｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳ
ｙｎｃＢ４’に応じて、Ａ側同期用ラッチ回路４０５ａ
とＡ側同期用論理ゲート４０６ａ、及びＢ側同期用ラッ
チ回路４０５ｂとＢ側同期用論理ゲート４０６ｂが、そ
れぞれＡ側発振用論理ゲート４０１ａ及びＢ側発振用論
理ゲート４０１ｂを制御する。

【００１９】すなわち、Ａ側同期用論理ゲート４０６ａ
の複数の入力端子（ここでは４つ）に、それぞれ同期信
号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及
びＳｙｎｃＡ４’が入力され、Ａ側同期用論理ゲート４
０６ａの出力端子がＡ側同期用ラッチ回路４０５ａの１
つの入力端子に配線される。またＡ側同期用ラッチ回路
４０５ａのもう１つの入力端子に同期信号ＳｙｎｃＡ
Ｏ’が入力される。したがって、同期信号ＳｙｎｃＡ
１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ
４’の全てがＬｏｗレベルである場合、Ａ側同期用ラッ
チ回路４０５ａの出力信号ＱＡ’はＬｏｗレベルにな
る。さらに同期信号ＳｙｎｃＡ０’がＬｏｗレベルであ
れば、Ａ側発振用論理ゲート４０１ａの出力端子はＨｉ
ｇｈレベルになることができる。ただし、同期信号Ｓｙ
ｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙ
ｎｃＡ４’のうちいずれか１つでもＨｉｇｈレベルであ
る場合、同期信号ＳｙｎｃＡ０’がＨｉｇｈレベルにな
れば、Ａ側同期用ラッチ回路４０５ａの出力信号ＱＡ’
はＨｉｇｈレベルになる。しかも同期信号ＳｙｎｃＡ
０’が再度Ｌｏｗレベルになっても、Ａ側同期用ラッチ
回路４０５ａの出力信号ＱＡ’はＨｉｇｈレベルのまま
である。したがって同期信号ＳｙｎｃＡ０’、Ｓｙｎｃ
Ａ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃ
Ａ４’の全てがＬｏｗレベルにならなければ、Ａ側発振
用論理ゲート４０１ａの出力端子はＨｉｇｈレベルにな
ることができない。

【００２０】同様に、Ｂ側同期用論理ゲート４０６ｂの
複数の入力端子（ここでは４つ）に、それぞれ同期信号
ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及び
ＳｙｎｃＢ４’が入力され、Ｂ側同期用論理ゲート４０
６ｂの出力端子がＢ側同期用ラッチ回路４０５ｂの１つ
の入力端子に配線される。またＢ側同期用ラッチ回路４
０５ｂのもう１つの入力端子に同期信号ＳｙｎｃＢＯ’
が入力される。したがって、同期信号ＳｙｎｃＢ１’、
ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’の
全てがＬｏｗレベルである場合、Ｂ側同期用ラッチ回路
４０５ｂの出力信号ＱＢ’はＬｏｗレベルになる。さら
に同期信号ＳｙｎｃＢ０’がＬｏｗレベルであれば、Ｂ
側発振用論理ゲート４０１ｂの出力端子はＨｉｇｈレベ
ルになることができる。ただし、同期信号ＳｙｎｃＢ
１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ
４’のうちいずれか１つでもＨｉｇｈレベルである場
合、同期信号ＳｙｎｃＢ０’がＨｉｇｈレベルになれ
ば、Ｂ側同期用ラッチ回路４０５ｂの出力信号ＱＢ’は
Ｈｉｇｈレベルになる。しかも同期信号ＳｙｎｃＢ０’
が再度Ｌｏｗレベルになっても、Ｂ側同期用ラッチ回路
４０５ｂの出力信号ＱＢ’はＨｉｇｈレベルのままであ
る。したがって同期信号ＳｙｎｃＢ０’、ＳｙｎｃＢ
１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ
４’の全てがＬｏｗレベルにならなければ、Ｂ側発振用
論理ゲート４０１ｂの出力端子はＨｉｇｈレベルになる
ことができない。

【００２１】これにより同期部分は、同期信号Ｓｙｎｃ
Ａ０’及びＳｙｎｃＢ０’の位相と周期を、同期信号Ｓ
ｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、Ｓｙ
ｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、Ｓｙｎ
ｃＢ３’及びＳｙｎｃＢ４’の位相と周期に合わせるこ
とができる。

【００２２】初期化用論理ゲート４０２は、電源投入時
などにＡ側発振用論理ゲート４０１ａ及びＢ側発振用論
理ゲート４０１ｂを制御することにより、同期信号Ｓｙ
ｎｃＡ０’及びＳｙｎｃＢ０’の位相を決定するもので
ある。図１の場合、初期化用論理ゲート４０２として２
入力ＮＯＲゲートが用いられている。この初期化用論理
ゲート４０２の２つの入力端子が、それぞれＡ側発振用
論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂ
の出力端子に配線され、しかも初期化用論理ゲート４０
２の出力信号Ｏｓｃ’がＡ側発振用論理ゲート４０１ａ
の入力端子のうちの１つに入力されているので、Ａ側発
振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０
１ｂの出力端子の電圧が共にＬｏｗレベルの時だけ、出
力信号Ｏｓｃ’はＨｉｇｈレベルになる。このような状
態は、Ａ側発振用論理ゲート４０１ａ、Ａ側発振用抵抗
４０３ａ、Ａ側発振用コンデンサ４０４ａ、Ａ側同期用
ラッチ回路４０５ａ、Ａ側同期用論理ゲート４０６ａ、
Ｂ側発振用論理ゲート４０１ｂ、Ｂ側発振用抵抗４０３
ｂ、Ｂ側発振用コンデンサ４０４ｂ、Ｂ側同期用ラッチ
回路４０５ｂ、Ｂ側同期用論理ゲート４０６ｂ及び初期
化用論理ゲート４０２の低品質及び故障が原因である場
合、及びノイズにより同期式発振回路４１０が誤動作し
た場合を除いて、電源投入時に限られる。したがって初
期化用論理ゲート４０２は、電源投入時にＡ側発振用論
理ゲート４０１ａの出力端子の電圧をＬｏｗレベルに固
定することができる。これにより、Ｂ側発振用論理ゲー
ト４０１ｂの出力端子の電圧がＨｉｇｈレベルになるの
で、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の位相
が電源投入時に決定される。

【００２３】なお、図１では同期式発振回路４１０が他
の４つの同期式発振回路４１０から同期信号を入力する
場合を示したが、接続される同期式発振回路４１０の数
に応じてＡ側同期用論理ゲート４０６ａ及びＢ側同期用
論理ゲート４０６ｂの入力数を変更するか、さもなくば
Ａ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲー
ト４０６ｂの入力端子のうち不必要なものをプルダウン
すれば良い。

【００２４】図１の同期式発振回路４１０は、ＴＴＬ
（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏ
ｇｉｃ）及びＥＣＬ（エミッタ結合論理回路）など多く
の半導体技術を用いて実装することができる。ただしＣ
ＭＯＳ（相補形金属酸化膜半導体）のようなＦＥＴ（電
界効果型トランジスタ）を用いた場合には、Ａ側発振用
コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂ
に蓄えられた電荷がＡ側発振用論理ゲート４０１ａ、Ａ
側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４
０１ｂ及びＢ側同期用ラッチ回路４０５ｂの入力端子に
一斉に流れた場合、Ａ側発振用論理ゲート４０１ａ、Ａ
側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４
０１ｂ及びＢ側同期用ラッチ回路４０５ｂのいずれかが
破壊される恐れがある。図２に示すように、請求項３記
載の発明に対応する実施形態では、この問題を回避する
ためにＡ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂ
が用いられる。これにより、Ａ側発振用コンデンサ４０
４ａ及びＢ側発振用コンデンサ４０４ｂに蓄えられた電
荷が、Ａ側発振用論理ゲート４０１ａ、Ａ側同期用ラッ
チ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ
側同期用ラッチ回路４０５ｂの入力端子に一斉に流れる
ことはない。またＡ側入力抵抗４０７ａ及びＢ側入力抵
抗４０７ｂにより、Ａ側発振用論理ゲート４０１ａ及び
Ｂ側発振用論理ゲート４０１ｂの入力端子に流れる電流
が減少するので、Ａ側入力抵抗４０７ａとＡ側発振用コ
ンデンサ４０４ａ、及びＢ側入力抵抗４０７ｂとＢ側発
振用コンデンサ４０４ｂから求められる時定数の精度も
上がる。なおＡ側入力抵抗４０７ａ及びＢ側入力抵抗４
０７ｂの抵抗値を共にＲ０オームとする。抵抗値Ｒ０は
電源電圧、Ａ側発振用論理ゲート４０１ａ、Ａ側同期用
ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４０１ｂ及
びＢ側同期用ラッチ回路４０５ｂの入力特性、及び容量
Ｃなどを参考にして決定する。

【００２５】さて、ＬＳＩ技術を用いて論理ゲートのみ
ならず抵抗及びコンデンサを実現したとしても、図１及
び２の個々の部品の性能にはばらつきが生じる。まして
同期式発振回路４１０に望み通りのクロック周波数を発
生させることは困難である。そこで図３に示すように、
請求項４記載の発明に対応する実施形態では、Ａ側発振
用コンデンサ４０４ａの代りに水晶振動子４０８を用い
ることにより、同期式発振回路４１０が水晶振動子４０
８の振動数に合わせて自励発振することができる。ただ
しＢ側発振用コンデンサ４０４ｂの容量Ｃは、同期式発
振回路４１０がおおよそ水晶振動子４０８の振動数で自
励発振するような値に設定する必要がある。

【００２６】ここまでは同期式発振回路４１０単体の回
路構成について説明してきた。以下では、複数（ここで
は３個）の同期式発振回路４１０ａ〜４１０ｃが接続さ
れた場合に、同期式発振回路４１０ａ〜４１０ｃがお互
いにどのように同期を取るのか、タイミングチャートを
用いて説明する。なおＣＭＯＳの場合、入力インピーダ
ンスが高い上、入力電圧のしきい値が電源電圧と接地電
圧の中央に設定され得るので、以下のタイミングチャー
トはＣＭＯＳを念頭に作成されている。ただしＴＴＬ及
びＥＣＬなどの場合でも、タイミングチャートは同様の
波形となる。

【００２７】まず図４に示すように、３つの同期式発振
回路４１０ａ〜４１０ｃが接続された場合を考える。な
お、図４において、同期式発振回路４１０ａ〜４１０ｃ
をＳＯＵと略記する。各々の同期式発振回路４１０ａ〜
４１０ｃの同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’
は、それぞれ残りの同期式発振回路４１０ａ〜４１０ｃ
のＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲ
ート４０６ｂに入力される。したがってＡ側同期用論理
ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂは２
入力論理ゲートであれば良い。これら３つの同期式発振
回路４１０ａ〜４１０ｃが安定して自励発振していると
き、同期式発振回路４１０ａのタイミングチャートを図
５に示す。なお、全ての同期式発振回路４１０ａ〜４１
０ｃは対称的なので、同期式発振回路４１０ｂ及び４１
０ｃのタイミングチャートも同様である。

【００２８】図５から明らかなように、同期式発振回路
４１０ａ〜４１０ｃが自励発振している場合には、クロ
ック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢが同時にＨｉｇ
ｈレベル（Ｈレベル）になることはない。そのため初期
化用論理ゲート４０２の出力は常にＬｏｗレベル（Ｌレ
ベル）となる。またＡ側発振用論理ゲート４０１ａ及び
Ｂ側発振用論理ゲート４０１ｂの真理値表の非対称性に
従い、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用コ
ンデンサ４０４ｂの電圧が放電によりＡ側発振用論理ゲ
ート４０１ａ及びＢ側発振用論理ゲート４０１ｂの入力
電圧のしきい値に到達した時点を起点として同期式発振
回路４１０ａ〜４１０ｃが自励発振する。

【００２９】図６に示すように、同期信号ＳｙｎｃＡ
１’及びＳｙｎｃＢ１’の波形が何らかの理由により短
くなった場合、同期式発振回路４１０は同期信号Ｓｙｎ
ｃＡ１’及びＳｙｎｃＢ１’に関係なく動作する。した
がってクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢに対
して影響はない。なお、同期信号ＳｙｎｃＡ１’及びＳ
ｙｎｃＢ１’を生成する同期式発振回路４１０は、同期
信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’を同期信号Ｓｙ
ｎｃＡ０’、ＳｙｎｃＡ２’、ＳｙｎｃＢ０’及びＳｙ
ｎｃＢ２’の位相に合わせるように動作する。

【００３０】図７に示すように、同期信号ＳｙｎｃＡ
２’及びＳｙｎｃＢ２’の波形が何らかの理由により長
くなった場合、同期式発振回路４１０ａは、同期信号Ｓ
ｙｎｃＢ０’（又はＳｙｎｃＡ０’）の位相を同期信号
ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の位相に合わせ
るように動作する。したがってクロック信号Ｃｌｏｃｋ
Ａ及びＣｌｏｃｋＢの周期は同期信号ＳｙｎｃＢ２’
（又はＳｙｎｃＡ２’）の周期に合わせて長くなる。

【００３１】図８に示すように、同期信号ＳｙｎｃＡ
１’及びＳｙｎｃＢ１’の波形が何らかの理由により短
くなり、同期信号ＳｙｎｃＡ２’及びＳｙｎｃＢ２’の
波形が何らかの理由により長くなった場合、同期式発振
回路４１０ａは同期信号ＳｙｎｃＢ０’（又はＳｙｎｃ
Ａ０’）の位相を同期信号ＳｙｎｃＢ２’（又はＳｙｎ
ｃＡ２’）の位相に合わせるように動作する。したがっ
てクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢの周期は
同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の周期
に合わせて長くなる。

【００３２】上記より、３つの同期式発振回路４１０ａ
〜４１０ｃは、これらのうち最も周期が長いものに同期
することが判る。このことは、時定数が微妙に異なる同
期式発振回路４１０が接続された場合にも成り立つ。

【００３３】図９に示すように、電源投入時に全ての信
号の電圧は０ボルトとなるので、Ａ側発振用論理ゲート
４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力、つ
まりクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢはＬレ
ベルと見なされる。したがって初期化用論理ゲート４０
２の出力、つまり信号Ｏｓｃ’は直ちにＨレベルに変化
する。同時にクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋ
ＢもＨレベルに変化する。しかしながら信号Ｏｓｃ’が
Ｈレベルになると、クロック信号ＣｌｏｃｋＡは強制的
にＬレベルに変更されるので、結果としてクロック信号
ＣｌｏｃｋＢのみがＨレベルとなる。このとき信号Ｏｓ
ｃ’はＬレベルになり、その後Ｌレベルを持続する。こ
れにより電源投入後、同期信号ＳｙｎｃＡ０’及びＳｙ
ｎｃＢ０’の位相が一意に決定される。

【００３４】ここまでは請求項１ないし３記載の発明に
対応した実施形態の同期式発振回路４１０を３つ接続し
た場合のタイミングチャートについて説明したが、３つ
の同期式発振回路４１０のうち少なくとも１つに、請求
項４記載の発明に対応した実施形態の同期式発振回路４
１０を用いた場合も同様の動作をする。ただし水晶振動
子４０８の周期は一定であると見なせるので、水晶振動
子４０８を含まない同期式発振回路４１０の位相が、水
晶振動子４０８を含む同期式発振回路４１０の位相に合
うように、水晶振動子４０８を含まない同期式発振回路
４１０の波形の長さが優先的に変化する。したがって、
同期式発振回路４１０のネットワークにおいて、水晶振
動子４０８を含む同期式発振回路４１０が少なくとも１
つあれば、ネットワーク全体のクロック周波数を一定に
保つことができる。

【００３５】さて、請求項１、２、又は３記載の発明に
対応した実施形態は、必ずしも図４のように他の全ての
同期式発振回路４１０と接続される必要はない。そこで
以下では、同期式発振回路４１０が規則的に配列された
場合について説明する。

【００３６】図１０に示すように、請求項５記載の発明
に対応した実施形態は、正方格子状に配列された同期式
発振回路４１０を隣接同士接続したネットワークであ
る。この場合、Ａ側同期用論理ゲート４０６ａ及びＢ側
同期用論理ゲート４０６ｂの入力数は４となる。なお、
辺縁の同期式発振回路４１０において、接続先のないＡ
側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲート
４０６ｂの入力はプルアップ又はプルダウンされるもの
とする。同期式発振回路４１０を正方格子状に配列する
代りに、図１１に示すように同期式発振回路４１０を六
角格子状に配列して隣接同士を接続することもできる。
このように同期式発振回路４１０が規則的に配置される
ことにより、全ての同期信号用信号線の長さがほぼ等し
くなるので、同期式発振回路４１０は互いに同期し易く
なる。したがって、パイプライン処理装置、ＤＳＰ（Ｄ
ｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、
シストリックアレイ、データフロープロセッサ、及び並
列画像処理装置のように大規模で規則的なデジタル回路
に対して、これらの二次元ネットワークは、外部からの
クロック信号を分配する場合に比べて、クロック信号を
容易に供給することができる。

【００３７】図１２に示すように、請求項６記載の発明
に対応した実施形態は、上述の正方格子状（又は六角格
子状）に配列された同期式発振回路４１０を、三次元Ｌ
ＳＩ技術を用いて複数重ね合わせたネットワークであ
る。同期式発振回路４１０が正方格子状に配列された場
合には、Ａ側同期用論理ゲート４０６ａ及びＢ側同期用
論理ゲート４０６ｂの入力数は６となり、同期式発振回
路４１０が六角格子状に配列された場合には、Ａ側同期
用論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６
ｂの入力数は８となる。図１２の場合、正方格子状に配
列された同期式発振回路４１０のネットワークが３個積
層されており、各々の同期式発振回路４１０の同期信号
が実線で表されている。なお、各々の同期式発振回路４
１０のＡ側同期用論理ゲート４０６ａ及びＢ側同期用論
理ゲート４０６ｂの入力端子のうち、隣接する同期式発
振回路４１０と接続されていないものは、プルアップ又
はプルダウンされているものとする。図１２から明らか
なように、各層の同期式発振回路４１０が重なり合うこ
とにより、層間の同期信号の信号線の長さは等しく、し
かも最短になる。したがって層間の配線材料を変更した
り、又はディレイラインなどを用いることにより、層を
跨ぐ同期信号の伝搬遅延時間は、層内の同期信号の伝搬
遅延時間と等しくなるように容易に調整され得るので、
異なる層の同期式発振回路４１０は互いに同期すること
ができる。

【００３８】さらに、図１３に示すように、請求項７記
載の発明に対応した実施形態は、正方格子状（又は六角
格子状）に配列された同期式発振回路４１０のネットワ
ークと、プロセッサ及び演算回路などのデジタル回路４
３１と、フォトダイオード及びＡ／Ｄ変換回路などのア
ナログ回路４３２と、を三次元ＬＳＩの異なる層に実装
する。図１３の場合、正方格子状に配列された同期式発
振回路４１０が第２層及び第５層に実装され、デジタル
回路４３１が第１層、第３層及び第４層に実装され、ア
ナログ回路４３２が第６層に実装されている。図１３に
おいて、実線は同期信号を表し、破線はクロック信号を
表す。またクロック信号及び同期信号以外の信号線は省
略されている。第２層及び第５層に実装された同期式発
振回路４１０のうち、重なり合ったもの同士は互いの同
期信号を入力するので、第２層及び第５層にある全ての
同期式発振回路４１０は同じ位相と周期のクロック信号
を生成することができる。さらに同期式発振回路４１０
のネットワークがデジタル回路４３１及びアナログ回路
４３２と異なる層に実装され得るで、デジタル回路４３
１及びアナログ回路４３２の配置によって同期式発振回
路４１０の配置がずれることもなく、しかも同期信号の
信号線が迂回することもない。さらに三次元ＬＳＩの各
層の間にノイズ対策を施すことにより、同期式発振回路
４１０はデジタル回路４３１及びアナログ回路４３２の
ノイズに影響されないので、同期式発振回路４１０は安
定に動作する。同様に、デジタル回路４３１及びアナロ
グ回路４３２は、これらの配置場所に関係なく、最短距
離の同期式発振回路４１０からクロック信号を入力する
ことができる。このことは、ＬＳＩ設計者がデジタル回
路４３１及びアナログ回路４３２の実装層内でクロック
信号の信号線を引き回す必要がないことを意味するの
で、このＬＳＩ設計者は、デジタル回路４３１及びアナ
ログ回路４３２を任意の場所に配置しても、クロック信
号の伝搬遅延時間を一定範囲内に収めることができる。
したがって、デジタル回路４３１及びアナログ回路４３
２の設計も容易になる。特に、図１３に示すような同期
式発振回路４１０のネットワークは、正方格子状又は六
角格子状に配列されたプロセッサが一斉に処理したデー
タを垂直方向に向かってパイプライン処理するような、
シストリックアレイ及び並列画像処理装置に対して効率
よくクロック信号を供給することができる。

【００３９】以上、本実施形態を説明したが、本発明は
上述の実施形態には限定されることはなく、当業者であ
れば種々なる態様を実施可能であり、本発明の技術的思
想を逸脱しない範囲において本発明の構成を適宜改変で
きることは当然であり、このような改変も、本発明の技
術的範囲に属するものである。

【００４０】

【発明の効果】請求項１、２及び３記載の発明によれ
ば、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔ
ｏｒ Ｌｏｇｉｃ）及びＥＣＬ（エミッタ結合論理回
路）のようなバイポーラ半導体、及びＣＭＯＳ（相補形
金属酸化膜半導体）などの半導体製造技術に関係なく、
簡単な回路を追加するだけでＬＳＩ（Ｌａｒｇｅ Ｓｃ
ａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）全体
のデジタル回路４３１を同期させることができる。本発
明を用いることにより、半導体メーカは高速動作が必要
なプロセッサ及び計測機器を容易に設計することができ
るようになる。

【００４１】請求項４記載の発明によれば、利用者は水
晶振動子を用いて同期式発振回路のクロック周波数を正
確に設定できるので、請求項１ないし３記載の同期式発
振回路と接続することにより、全ての同期式発振回路の
クロック周波数を水晶振動子の振動数に合わせることが
できる。

【００４２】請求項５記載の発明によれば、正方格子状
又は六角格子状に配列された同期式発振回路の各々は、
隣接する同期式発振回路間の距離に関わらず、クロック
信号の位相及び周期を等しくすることができる。つま
り、求められるクロック信号の周波数が同期式発振回路
自体の動作周波数の範囲内であれば、ＬＳＩ設計者は、
隣接する同期式発振回路間の同期信号の伝搬遅延時間を
計算して、隣接する同期式発振回路間の距離を変更する
ことにより、求められるクロック信号をＬＳＩ全体に分
配することができる。

【００４３】請求項６記載の発明によれば、同期式発振
回路のネットワークが三次元ＬＳＩの複数の層に実装さ
れても、全ての同期式発振回路は、位相及び周期が等し
いクロック信号を生成することができる。したがって、
例え三次元ＬＳＩの層数が増えたとしても、ＬＳＩ設計
者は、求められるクロック信号を三次元ＬＳＩ全体に分
配することができる。

【００４４】請求項７記載の発明によれば、同期式発振
回路の配置が容易になるので、同期式発振回路のネット
ワークは、プロセッサ及び演算回路などのデジタル回路
にクロック信号を安定的に供給することができる。しか
もこれらのデジタル回路はどの同期式発振回路からでも
クロック信号を入力することができるので、ＬＳＩ設計
者はデジタル回路を自由に配置することができる。した
がって、高速プロセッサの開発で問題となるクロック信
号の伝搬遅延時間及びクロックスキューが容易に解決さ
れる。また、パイプライン処理装置、ＤＳＰ（Ｄｉｇｉ
ｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、シスト
リックアレイ、データフロープロセッサ、及び並列画像
処理装置など大規模になればなるほど性能が向上する並
列システムの場合、デジタル回路４３１全体に同期した
クロック信号を供給することができるので、ＬＳＩ設計
者はクロック信号の遅延時間の問題を回避しながら大規
模な並列システムを設計することができる。

【図面の簡単な説明】

【図１】ＮＯＲゲートを用いた基本的な同期式発振回路
の回路図である。

【図２】入力抵抗を用いた同期式発振回路の回路図であ
る。

【図３】水晶振動子を用いた場合の同期式発振回路の回
路図である。

【図４】３つの同期式発振回路から構成されるネットワ
ークのブロック図である。

【図５】３つの同期式発振回路が同期した場合のタイミ
ングチャートである。

【図６】３つの同期式発振回路のうち１つの位相が進ん
だ場合のタイミングチャートである。

【図７】３つの同期式発振回路のうち１つの位相が遅れ
た場合のタイミングチャートである。

【図８】３つの同期式発振回路の位相が異なる場合のタ
イミングチャートである。

【図９】３つの同期式発振回路に電源が投入された場合
のタイミングチャートである。

【図１０】正方格子状に配列された同期式発振回路から
構成されるネットワークのブロック図である。

【図１１】六角格子状に配列された同期式発振回路から
構成されるネットワークのブロック図である。

【図１２】格子が重なるように同期式発振回路を積層し
た場合の説明図である。

【図１３】同期式発振回路、デジタル回路及びアナログ
回路を積層した場合の説明図である。

【符号の説明】

４０１ａ Ａ側発振用論理ゲート ４０１ｂ Ｂ側発振用論理ゲート ４０２ 初期化用論理ゲート ４０３ａ Ａ側発振用抵抗 ４０３ｂ Ｂ側発振用抵抗 ４０４ａ Ａ側発振用コンデンサ ４０４ｂ Ｂ側発振用コンデンサ ４０５ａ Ａ側同期用ラッチ回路 ４０５ｂ Ｂ側同期用ラッチ回路 ４０６ａ Ａ側同期用論理ゲート ４０６ｂ Ｂ側同期用論理ゲート ４０７ａ Ａ側入力抵抗 ４０７ｂ Ｂ側入力抵抗 ４０８ 水晶振動子 ４１０ 同期式発振回路 ４３１ デジタル回路 ４３２ アナログ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のクロック信号を出力する発振部
   分、複数の同期信号を入出力する同期部分、及び、初期
   化部分を含む同期式発振回路であって、 前記発振部分は、環状に接続された第1の発振用論理ゲ
   ート、第２の発振用論理ゲート、第１の発振用コンデン
   サ、及び第２の発振用コンデンサを備え、更に、いずれ
   か１つの前記発振用論理ゲートの少なくとも１つの入力
   と１つの出力とを接続する発振用抵抗を備え、 前記同期部分は、いずれか１つの前記発振用論理ゲート
   の出力を制御し、 前記初期化部分は、前記第１及び第２の発振用論理ゲー
   トの前記出力を入力して、少なくとも１つの前記発振用
   論理ゲートの前記出力を制御する初期化用論理ゲートを
   備えることを特徴とする同期式発振回路。
2. 【請求項２】 ２つの発振用論理ゲートと、２つの発振
   用抵抗と、２つの発振用コンデンサと、２つの同期用ラ
   ッチ回路と、２つの同期用論理ゲートと、初期化用論理
   ゲートと、を含む同期式発振回路であって、 前記２つの発振用論理ゲート及び前記２つの発振用コン
   デンサが環状に接続されること、 前記２つの発振用抵抗の各々が、いずれか１つの前記発
   振用論理ゲートの少なくとも１つの入力と１つの出力を
   接続すること、 １つの前記同期用ラッチ回路及び１つの前記同期用論理
   ゲートからなる２つの論理回路の各々が、いずれか１つ
   の前記発振用論理ゲートの前記出力を制御すること、 前記初期化用論理ゲートが、前記２つの発振用論理ゲー
   トの前記出力を入力して、少なくとも１つの前記発振用
   論理ゲートの前記出力を制御すること、 を特徴とする同期式発振回路。
3. 【請求項３】 請求項１又は２記載の同期式発振回路に
   対して、前記２つの発振用論理ゲートの各々が少なくと
   も１つの入力抵抗を備えたことを特徴とする同期式発振
   回路。
4. 【請求項４】 請求項１ないし３いずれかに記載の同期
   式発振回路に対して、前記２つの発振用コンデンサのう
   ち、少なくとも１つの代りに水晶振動子を用いることを
   特徴とする同期式発振回路。
5. 【請求項５】 請求項１ないし４いずれかに記載の複数
   の同期式発振回路を正方格子状又は六角格子状に配列し
   た発振回路ネットワークであって、 各々の前記同期式発振回路のいずれか１つの前記発振用
   コンデンサから出力される同期信号が隣接する前記同期
   式発振回路のクロック信号の位相をずらすことにより、
   全ての前記同期式発振回路の前記クロック信号の位相が
   揃うことを特徴とする発振回路ネットワーク。
6. 【請求項６】 請求項４記載の発振回路ネットワーク
   を、格子が重なるように積層したことを特徴とする発振
   回路ネットワーク。
7. 【請求項７】 複数のデジタル回路又は複数のアナログ
   回路からなる第一の電子回路と、 請求項５又は６記載の１個以上の発振回路ネットワーク
   を含む第二の電子回路と、が複数の層に積層され、 前記第一の電子回路が、前記１個以上の発振回路ネット
   ワークのうち、少なくとも１個の前記同期式発振回路か
   らクロック信号を入力することを特徴とする発振回路ネ
   ットワーク。