JP4589559B2 - 同期式発振回路及び発振回路ネットワーク - Google Patents
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Description
【発明の属する技術の分野】
本発明は、外部から入力した同期信号に同期して自励発振する同期式発振回路に関し、詳しくは、複数の論理ゲート、複数の抵抗及び複数のコンデンサから構成される同期式発振回路、及び複数の同期式発振回路を接続したネットワークに関する。
【0002】
【従来の技術】
従来から三次元LSI技術を用いたデバイスが多数開発されてきた(例えば、特開昭63−174356、特開平2−35425、特開平7−135293参照)が、一般のLSIに比べて三次元LSIの製造コストは非常に高かった。しかしながら、近年ウェハーを張り合わせることにより三次元LSIを製造する技術(Koyanagi,M., Kurino,H., Lee,K−W., Sakuma,K., Miyakawa,N., Itani,H.,’Future System−on−Silicon LSI Chips’, IEEE MICRO, 1998, Vol.18, No.4, pages17−22参照)が開発されているので、LSI製造者は従来の三次元LSI技術に比べて容易に三次元LSIを製造することができるようになってきた。
【0003】
【発明が解決しようとする課題】
また一方、従来からデジタル回路の同期を取るために、水晶振動子を用いたクロック信号が用いられてきた。しかしながら、近年、デジタル回路の高速化に従いクロック周波数が高くなり、LSI(Large Scale Integrated Circuit)の設計上、信号の伝搬遅延時間が問題になってきており、LSI全体の同期性を保つことが困難になってきた。この問題を根本的に解決するために、LSIの設計者はクロック信号の遅延時間を最小にしなければならない。さらにLSIの高集積化に伴い、LSI中の多数のデジタル回路を同期させなければならなくなってきた。このような高動作周波数かつ高集積度のLSIを設計及び製造するために、LSI設計者は、現在、分周回路及び非同期回路を用いてこの同期問題を回避している。しかしながら、根本解決とは程遠く、いまだ十分なものとはいえない。
【0004】
【課題を解決するための手段】
本発明者は、外部からの同期信号の位相と周期に合わせて自励発振する同期式発振回路を着想することによって、前記課題を解決できることを見出した。
【0005】
即ち、請求項1の発明は、複数のクロック信号を出力する発振部分、複数の同期信号を入出力する同期部分、及び、初期化部分を含む同期式発振回路であって、前記発振部分は、環状に接続された第1の発振用論理ゲート、第2の発振用論理ゲート、第1の発振用コンデンサ、及び第2の発振用コンデンサを備え、更に、いずれか1つの前記発振用論理ゲートの少なくとも1つの入力と1つの出力とを接続する発振用抵抗を備え、前記同期部分は、いずれか1つの前記発振用論理ゲートの出力を制御し、前記初期化部分は、前記第1及び第2の発振用論理ゲートの前記出力を入力して、少なくとも1つの前記発振用論理ゲートの前記出力を制御する初期化用論理ゲートを備えることを特徴とする同期式発振回路である。
これにより、前記発振部分は自励発振し、外部から入力される複数の同期信号によって発振部分の自励振動を制御することができる。したがって、発振回路の前記自励振動に関する諸問題が好適に解決される。
クロック信号自体が同期する多数の発振回路がLSI全体に配置されれば、前記課題が好適に解決できる。三次元LSI技術を用いると、LSI設計者は、例え多数の発振回路をLSI全体に配置したとしても、他のデジタル回路を適当な場所に配置することができるばかりか、これらのデジタル回路は最短距離にある発振回路からクロック信号を入力することができる。しかもLSI設計者はクロック信号以外の信号線の総配線長も短くすることができるので、結果としてLSI設計者は容易にLSIを設計することができるようになる。
これらのことを考慮すると、複数の発振回路が互いに同期するような機構が存在すれば、これらの発振回路が生成する全てのクロック信号は同期することができるので、三次元LSI技術を用いることにより、これらのクロック信号の伝搬遅延時間を最小にすることができる。
請求項2の発明は、2つの発振用論理ゲートと、2つの発振用抵抗と、2つの発振用コンデンサと、2つの同期用ラッチ回路と、2つの同期用論理ゲートと、初期化用論理ゲートと、を含む同期式発振回路であって、2つの前記発振用論理ゲート及び2つの前記発振用コンデンサが環状に接続されることと、2つの前記発振用抵抗の各々が、いずれか1つの前記発振用論理ゲートの少なくとも1つの入力と1つの出力を接続することと、1つの前記同期用ラッチ回路及び1つの前記同期用論理ゲートからなる2つの論理回路の各々が、いずれか1つの前記発振用論理ゲートの前記出力を制御することと、前記初期化用論理ゲートが、2つの前記発振用論理ゲートの前記出力を入力して、少なくとも1つの前記発振用論理ゲートの前記出力を制御することと、を特徴とする同期式発振回路である。
本発明の発振部分では、2つの前記発振用論理ゲートと2つの前記発振用コンデンサとが環状に接続され、前記発振用抵抗を用いて前記発振用論理ゲートの前記出力と前記入力が接続される。これにより、前記発振部分は自励発振する。前記発振部分はA側とB側の2つに分割される。本発明の同期部分は前記発振部分に対応して前記A側と前記B側の2つに分割される。
前記同期部分の前記A側及び前記B側のいずれでも、前記同期用論理ゲートが外部から入力される複数の同期信号を統合した後、前記同期用ラッチ回路が統合結果を記憶する。前記同期用ラッチ回路は前記統合結果に従い前記発振用論理ゲートを制御して、前記同期式発振回路の同期信号の位相及び周期を前記外部から入力される複数の前記同期信号の前記位相及び前記周期に合わせる。
電源投入時など前記同期式発振回路の前記同期信号、及び前記外部から入力される複数の前記同期信号が不規則な場合に、前記初期化用論理ゲートは少なくとも1つの前記発振用論理ゲートの前記出力をLowレベル又はHighレベルのいずれかに固定して、前記同期発振回路の前記同期信号の前記位相を決定する。本発明は、前記外部から入力される複数の前記同期信号によって前記発振部分の前記自励振動を制御することができる。
したがって、発振回路の前記自励振動に関する諸問題が好適に解決される。
【0006】
請求項3の発明は、請求項1又は2記載の同期式発振回路に対して、2つの前記発振用論理ゲートの各々が少なくとも1つの入力抵抗を備えたことを特徴とする同期式発振回路である。前記発振用論理ゲートがCMOS(相補形金属酸化膜半導体)によって作成される場合、前記発振用論理ゲートの入力に前記発振用コンデンサに蓄えられた電流が直接流れると前記CMOSが壊れてしまうことがある。本発明はA側及びB側の各々の発振部分に前記入力抵抗を追加することにより、前記発振用論理ゲートの前記CMOSを保護する。したがって、前記CMOSを用いたデジタル回路の同期に関する諸問題が好適に解決される。
【0007】
請求項4の発明は、請求項1ないし3いずれかに記載の同期式発振回路に対して、2つの前記発振用コンデンサのうち少なくとも1つの代りに水晶振動子を用いることを特徴とする同期式発振回路である。請求項1及び2記載の同期式発振回路では、前記発振用抵抗及び前記発振用コンデンサの性能のばらつきにより、利用者が同期信号の周期を正確に設定することは困難である。発信周波数が一定である前記水晶振動子を用いることにより、本発明は利用者が前記同期信号の周期を正確に設定できるようにする。したがって、デジタル回路の同期に関する諸問題が好適に解決される。
【0008】
請求項5の発明は、請求項1ないし4いずれかに記載の複数の同期式発振回路を正方格子状又は六角格子状に配列した発振回路ネットワークであって、各々の前記同期式発振回路のいずれか1つの前記発振用コンデンサから出力される同期信号が隣接する前記同期式発振回路のクロック信号の位相をずらすことにより、全ての前記同期式発振回路の前記クロック信号の位相が揃うことを特徴とする発振回路ネットワークである。本発明では、複数の前記同期式発振回路が前記正方格子状又は前記六角格子状に配列されるので、隣接する前記同期式発振回路間の距離は等しくなる。したがって、各々の前記同期式発振回路が隣接する前記同期式発振回路から入力する、複数の同期信号の伝搬遅延時間も等しくなる。本発明の発振部分では、2つの前記発振用論理ゲートと2つの前記発振用コンデンサとが環状に接続され、前記発振用抵抗を用いて前記発振用論理ゲートの前記出力と前記入力が接続される。これにより前記発振部分は自励発振する。前記発振部分はA側とB側の2つに分割される。本発明の同期部分は前記発振部分に対応して前記A側と前記B側の2つに分割される。前記同期部分の前記A側及び前記B側のいずれでも、前記同期用論理ゲートが、隣接する前記同期式発振回路から入力される複数の前記同期信号を統合した後、前記同期用ラッチ回路が統合結果を記憶する。前記同期用ラッチ回路は、前記統合結果に従い前記発振用論理ゲートを制御して、前記同期式発振回路の同期信号の位相及び周期を、隣接する前記同期式発振回路から入力される複数の前記同期信号の前記位相及び前記周期に合わせる。つまり本発明は、複数の前記同期式発振回路を相互に接続することにより、全ての前記同期式発振回路が生成する前記クロック信号を同期させることができる。一般に、1つのクロック信号をLSI(Large Scale Integrated Circuit)全体に分配する際に、前記クロック信号の周波数が高くなればなるほど、前記クロック信号の伝搬遅延時間が問題となる。しかしながら前記同期式発振回路を前記LSIに分散配置することにより、前記LSI全体のデジタル回路に同期した前記クロック信号を分配することができる。したがって、前記デジタル回路の同期に関する諸問題が好適に解決される。
【0009】
請求項6の発明は、請求項4記載の発振回路ネットワークを、格子が重なるように積層したことを特徴とする発振回路ネットワークである。本発明では、前記正方格子状又は前記六角格子状に配列された複数の前記同期式発振回路からなる前記発振回路ネットワークが、三次元LSI技術を用いて積層される。その際に、各層において前記正方格子状又は前記六角格子状に配列された各々の前記同期式発振回路は、垂直方向に重なり合うように配置され、さらに、重なり合った前記同期式発振回路のうち隣接するものから前記同期信号を入力するように、各々の前記同期式発振回路の前記同期信号の信号線が配線される。これにより、各々の前記同期信号の前記信号線の配線長は前記垂直方向に対して最短となる。本発明では、前記垂直方向の前記同期信号の遅延時間が水平方向の前記同期信号の前記遅延時間と等しくなるように、前記三次元LSI技術において、LSI設計者が垂直配線の断面積及び材料を変更したり、又はディレイラインを加えることにより、全ての前記同期式発振回路は前記クロック信号を同期させることができる。したがって、前記三次元LSIの同期に関する諸問題が好適に解決される。
【0010】
請求項7の発明は、複数のデジタル回路又は複数のアナログ回路からなる第一の電子回路と、請求項5又は6記載の1個以上の発振回路ネットワークを含む第二の電子回路と、が複数の層に積層され、前記第一の電子回路が、前記1個以上の発振回路ネットワークのうち少なくとも1個の前記同期式発振回路からクロック信号を入力することを特徴とする発振回路ネットワークである。本発明は、三次元LSI技術を用いて、複数の前記デジタル回路、複数の前記アナログ回路及び1個以上の前記発振回路ネットワークを積層する。1個の前記発振ネットワークに含まれる全ての前記同期式発振回路の前記クロック信号は同期している。これにより、複数の前記デジタル回路及び複数の前記アナログ回路は、1個の前記発振ネットワークに含まれるいずれの前記同期式発振回路から前記クロック信号を入力しても、同期することができる。そこで複数の前記デジタル回路及び複数の前記アナログ回路は、1個の前記発振ネットワークに含まれる全ての前記同期式発振回路のうち、最も近いものから前記クロック信号を入力することにより、前記クロック信号の信号線の配線長及び伝搬遅延時間を最小にすることができる。本発明は前記三次元LSI技術を用いているので、複数の前記デジタル回路及び複数の前記アナログ回路の配置が容易になる。したがって、前記クロック信号の分配に関する諸問題が好適に解決される。
【0011】
【発明の実施の形態】
以下、本発明の同期式発振回路410の実施形態を挙げ、図面を参照して説明する。
【0012】
まず、図1に示すように、請求項1、2に対応する本実施形態の同期式発振回路410は、A側発振用論理ゲート401a、A側発振用コンデンサ404a、B側発振用論理ゲート401b及びB側発振用コンデンサ404bから構成される発振部分、A側同期用ラッチ回路405a、A側同期用論理ゲート406a、B側同期用ラッチ回路405b及びB側同期用論理ゲート406bから構成される同期部分、及び初期化用論理ゲート402から構成され、発振部分と同期部分はそれぞれA側とB側の2つに分割される。また図1では、同期式発振回路410が他の4つの同期式発振回路410から同期信号SyncA1’、SyncA2’、SyncA3’、SyncA4’、SyncB1’、SyncB2’、SyncB3’及びSyncB4’を入力するものとする。なお図1において、A側発振用論理ゲート401a、B側発振用論理ゲート401b、A側同期用ラッチ回路405a、A側同期用論理ゲート406a、B側同期用ラッチ回路405b、B側同期用論理ゲート406b及び初期化用論理ゲート402には、全てNORゲートが用いられているが、勿論NANDゲートなど他の論理ゲートが用いられても良い。
【0013】
発振部分では、A側発振用論理ゲート401a、A側発振用コンデンサ404a、B側発振用論理ゲート401b及びB側発振用コンデンサ404bが環状に配線され、さらにA側発振用論理ゲート401a及びB側発振用論理ゲート401bの出力と入力が、それぞれA側発振用抵抗403a及びB側発振用抵抗403bを用いて配線される。すなわち、A側発振用論理ゲート401aは複数(ここでは3つ)の入力端子を備え、各々の入力端子が、A側発振用コンデンサ404aの1つの端子、初期化用論理ゲート402の出力端子及びA側同期用ラッチ回路405aの出力端子に配線される。さらにA側発振用抵抗403aが、A側発振用コンデンサ404aに接続されたA側発振用論理ゲート401aの入力端子と、A側発振用論理ゲート401aの出力端子との間を接続する。同様に、B側発振用論理ゲート401bは複数(ここでは2つ)の入力端子を備え、各々の入力端子が、B側発振用コンデンサ404bの1つの端子、初期化用論理ゲート402の出力端子及びB側同期用ラッチ回路405bの出力端子に配線される。さらにB側発振用抵抗403bが、B側発振用コンデンサ404bに接続されたB側発振用論理ゲート401bの入力端子と、B側発振用論理ゲート401bの出力端子との間を接続する。最後に、A側発振用コンデンサ404a及びB側発振用コンデンサ404bの開放端子が、それぞれB側発振用論理ゲート401b及びA側発振用論理ゲート401aの出力端子に接続される。
【0014】
さて、A側発振用論理ゲート401aの出力端子の電圧がHighレベルである場合、分岐点Eの電圧もHighレベルになる。したがってクロック信号ClockAもHighレベルになる。また分岐点E及びFにおいて、A側発振用論理ゲート401aの出力端子から供給される電流は、クロック信号ClockA、A側発振用抵抗403a、B側発振用コンデンサ404b及び初期化用論理ゲート402に分配される。A側発振用抵抗403aに分配された電流は、分岐点Gにおいて、A側発振用論理ゲート401a及びA側発振用コンデンサ404aに分配される。分岐点Gの電圧が分岐点E及びFの電圧と等しくなるまで、A側発振用コンデンサ404aは、分配された電流を入力する。分岐点Gの電圧がHighレベルになると、分岐点Hの電圧もHighレベルになるので、同期信号SynchA0’もHighレベルになる。さらにA側発振用論理ゲート401aの1つの入力端子の電圧がHighレベルになるので、A側発振用論理ゲート401aの出力端子の電圧がLowレベルになる。一方で、A側発振用論理ゲート401aの出力端子の電圧がLowレベルの場合、分岐点Gの電圧が分岐点E及びFの電圧と等しくなるまで、A側発振用コンデンサ404aは電流を出力する。この電流は、分岐点Gにおいて、A側発振用論理ゲート401a及びA側発振用抵抗403aに分配される。A側発振用抵抗403aに分配された電流は、分岐点Eにおいて、B側発振用コンデンサ404bからの電流と合流し、A側発振用論理ゲート401aの出力端子に流入する。分岐点Gの電圧がLowレベルになると、分岐点Hの電圧もLowレベルになるので、同期信号SynchA0’もLowレベルになる。さらにA側発振用論理ゲート401aの他の入力端子の電圧もLowレベルになると、A側発振用論理ゲート401aの出力端子の電圧がHighレベルになる。
【0015】
同様に、B側発振用論理ゲート401bの出力端子の電圧がHighレベルである場合、分岐点Iの電圧もHighレベルになる。したがってクロック信号ClockBもHighレベルになる。また分岐点I、J及びKにおいて、B側発振用論理ゲート401bの出力端子から供給される電流は、クロック信号ClockB、B側発振用抵抗403b、A側発振用コンデンサ404a及び初期化用論理ゲート402に分配される。B側発振用抵抗403bに分配された電流は、分岐点Lにおいて、B側発振用論理ゲート401b及びB側発振用コンデンサ404bに分配される。分岐点Lの電圧が分岐点I、J及びKの電圧と等しくなるまで、B側発振用コンデンサ404bは、分配された電流を入力する。分岐点Lの電圧がHighレベルになると、分岐点Mの電圧もHighレベルになるので、同期信号SynchB0’もHighレベルになる。さらにB側発振用論理ゲート401bの1つの入力端子の電圧がHighレベルになるので、B側発振用論理ゲート401bの出力端子の電圧がLowレベルになる。一方で、B側発振用論理ゲート401bの出力端子の電圧がLowレベルの場合、分岐点Lの電圧が分岐点I、J及びKの電圧と等しくなるまで、B側発振用コンデンサ404bは電流を出力する。この電流は、分岐点Lにおいて、B側発振用論理ゲート401b及びB側発振用抵抗403bに分配される。B側発振用抵抗403bに分配された電流は、分岐点Jにおいて、A側発振用コンデンサ404aからの電流と合流し、B側発振用論理ゲート401bの出力端子に流入する。分岐点Lの電圧がLowレベルになると、分岐点Mの電圧もLowレベルになるので、同期信号SynchB0’もLowレベルになる。さらにB側発振用論理ゲート401bの他の入力端子の電圧もLowレベルになると、B側発振用論理ゲート401bの出力端子の電圧がHighレベルになる。
【0016】
なお、A側発振用コンデンサ404a及びB側発振用コンデンサ404bに蓄えられる電荷量は、A側発振用論理ゲート401a及びB側発振用論理ゲート401bの出力端子の電圧の差に依存する。
【0017】
ここでA側発振用抵抗403a及びB側発振用抵抗403bの抵抗値を共にRオームとし、A側発振用コンデンサ404a及びB側発振用コンデンサ404bの容量を共にCファラッドとすると、発振部分は、時定数RCに応じて自励発振をすることにより、2つのクロック信号ClockA及びClockBと、2つの同期信号SyncA0’及びSyncB0’を生成することができる。
【0018】
同期部分では、同期信号SyncA1’、SyncA2’、SyncA3’、SyncA4’、SyncB1’、SyncB2’、SyncB3’及びSyncB4’に応じて、A側同期用ラッチ回路405aとA側同期用論理ゲート406a、及びB側同期用ラッチ回路405bとB側同期用論理ゲート406bが、それぞれA側発振用論理ゲート401a及びB側発振用論理ゲート401bを制御する。
【0019】
すなわち、A側同期用論理ゲート406aの複数の入力端子(ここでは4つ)に、それぞれ同期信号SyncA1’、SyncA2’、SyncA3’及びSyncA4’が入力され、A側同期用論理ゲート406aの出力端子がA側同期用ラッチ回路405aの1つの入力端子に配線される。またA側同期用ラッチ回路405aのもう1つの入力端子に同期信号SyncAO’が入力される。したがって、同期信号SyncA1’、SyncA2’、SyncA3’及びSyncA4’の全てがLowレベルである場合、A側同期用ラッチ回路405aの出力信号QA’はLowレベルになる。さらに同期信号SyncA0’がLowレベルであれば、A側発振用論理ゲート401aの出力端子はHighレベルになることができる。ただし、同期信号SyncA1’、SyncA2’、SyncA3’及びSyncA4’のうちいずれか1つでもHighレベルである場合、同期信号SyncA0’がHighレベルになれば、A側同期用ラッチ回路405aの出力信号QA’はHighレベルになる。しかも同期信号SyncA0’が再度Lowレベルになっても、A側同期用ラッチ回路405aの出力信号QA’はHighレベルのままである。したがって同期信号SyncA0’、SyncA1’、SyncA2’、SyncA3’及びSyncA4’の全てがLowレベルにならなければ、A側発振用論理ゲート401aの出力端子はHighレベルになることができない。
【0020】
同様に、B側同期用論理ゲート406bの複数の入力端子(ここでは4つ)に、それぞれ同期信号SyncB1’、SyncB2’、SyncB3’及びSyncB4’が入力され、B側同期用論理ゲート406bの出力端子がB側同期用ラッチ回路405bの1つの入力端子に配線される。またB側同期用ラッチ回路405bのもう1つの入力端子に同期信号SyncBO’が入力される。したがって、同期信号SyncB1’、SyncB2’、SyncB3’及びSyncB4’の全てがLowレベルである場合、B側同期用ラッチ回路405bの出力信号QB’はLowレベルになる。さらに同期信号SyncB0’がLowレベルであれば、B側発振用論理ゲート401bの出力端子はHighレベルになることができる。ただし、同期信号SyncB1’、SyncB2’、SyncB3’及びSyncB4’のうちいずれか1つでもHighレベルである場合、同期信号SyncB0’がHighレベルになれば、B側同期用ラッチ回路405bの出力信号QB’はHighレベルになる。しかも同期信号SyncB0’が再度Lowレベルになっても、B側同期用ラッチ回路405bの出力信号QB’はHighレベルのままである。したがって同期信号SyncB0’、SyncB1’、SyncB2’、SyncB3’及びSyncB4’の全てがLowレベルにならなければ、B側発振用論理ゲート401bの出力端子はHighレベルになることができない。
【0021】
これにより同期部分は、同期信号SyncA0’及びSyncB0’の位相と周期を、同期信号SyncA1’、SyncA2’、SyncA3’、SyncA4’、SyncB1’、SyncB2’、SyncB3’及びSyncB4’の位相と周期に合わせることができる。
【0022】
初期化用論理ゲート402は、電源投入時などにA側発振用論理ゲート401a及びB側発振用論理ゲート401bを制御することにより、同期信号SyncA0’及びSyncB0’の位相を決定するものである。図1の場合、初期化用論理ゲート402として2入力NORゲートが用いられている。この初期化用論理ゲート402の2つの入力端子が、それぞれA側発振用論理ゲート401a及びB側発振用論理ゲート401bの出力端子に配線され、しかも初期化用論理ゲート402の出力信号Osc’がA側発振用論理ゲート401aの入力端子のうちの1つに入力されているので、A側発振用論理ゲート401a及びB側発振用論理ゲート401bの出力端子の電圧が共にLowレベルの時だけ、出力信号Osc’はHighレベルになる。このような状態は、A側発振用論理ゲート401a、A側発振用抵抗403a、A側発振用コンデンサ404a、A側同期用ラッチ回路405a、A側同期用論理ゲート406a、B側発振用論理ゲート401b、B側発振用抵抗403b、B側発振用コンデンサ404b、B側同期用ラッチ回路405b、B側同期用論理ゲート406b及び初期化用論理ゲート402の低品質及び故障が原因である場合、及びノイズにより同期式発振回路410が誤動作した場合を除いて、電源投入時に限られる。したがって初期化用論理ゲート402は、電源投入時にA側発振用論理ゲート401aの出力端子の電圧をLowレベルに固定することができる。これにより、B側発振用論理ゲート401bの出力端子の電圧がHighレベルになるので、同期信号SyncA0’及びSyncB0’の位相が電源投入時に決定される。
【0023】
なお、図1では同期式発振回路410が他の4つの同期式発振回路410から同期信号を入力する場合を示したが、接続される同期式発振回路410の数に応じてA側同期用論理ゲート406a及びB側同期用論理ゲート406bの入力数を変更するか、さもなくばA側同期用論理ゲート406a及びB側同期用論理ゲート406bの入力端子のうち不必要なものをプルダウンすれば良い。
【0024】
図1の同期式発振回路410は、TTL(Transistor−Transistor Logic)及びECL(エミッタ結合論理回路)など多くの半導体技術を用いて実装することができる。ただしCMOS(相補形金属酸化膜半導体)のようなFET(電界効果型トランジスタ)を用いた場合には、A側発振用コンデンサ404a及びB側発振用コンデンサ404bに蓄えられた電荷がA側発振用論理ゲート401a、A側同期用ラッチ回路405a、B側発振用論理ゲート401b及びB側同期用ラッチ回路405bの入力端子に一斉に流れた場合、A側発振用論理ゲート401a、A側同期用ラッチ回路405a、B側発振用論理ゲート401b及びB側同期用ラッチ回路405bのいずれかが破壊される恐れがある。図2に示すように、請求項3記載の発明に対応する実施形態では、この問題を回避するためにA側入力抵抗407a及びB側入力抵抗407bが用いられる。これにより、A側発振用コンデンサ404a及びB側発振用コンデンサ404bに蓄えられた電荷が、A側発振用論理ゲート401a、A側同期用ラッチ回路405a、B側発振用論理ゲート401b及びB側同期用ラッチ回路405bの入力端子に一斉に流れることはない。またA側入力抵抗407a及びB側入力抵抗407bにより、A側発振用論理ゲート401a及びB側発振用論理ゲート401bの入力端子に流れる電流が減少するので、A側入力抵抗407aとA側発振用コンデンサ404a、及びB側入力抵抗407bとB側発振用コンデンサ404bから求められる時定数の精度も上がる。なおA側入力抵抗407a及びB側入力抵抗407bの抵抗値を共にR0オームとする。抵抗値R0は電源電圧、A側発振用論理ゲート401a、A側同期用ラッチ回路405a、B側発振用論理ゲート401b及びB側同期用ラッチ回路405bの入力特性、及び容量Cなどを参考にして決定する。
【0025】
さて、LSI技術を用いて論理ゲートのみならず抵抗及びコンデンサを実現したとしても、図1及び2の個々の部品の性能にはばらつきが生じる。まして同期式発振回路410に望み通りのクロック周波数を発生させることは困難である。そこで図3に示すように、請求項4記載の発明に対応する実施形態では、A側発振用コンデンサ404aの代りに水晶振動子408を用いることにより、同期式発振回路410が水晶振動子408の振動数に合わせて自励発振することができる。ただしB側発振用コンデンサ404bの容量Cは、同期式発振回路410がおおよそ水晶振動子408の振動数で自励発振するような値に設定する必要がある。
【0026】
ここまでは同期式発振回路410単体の回路構成について説明してきた。以下では、複数(ここでは3個)の同期式発振回路410a〜410cが接続された場合に、同期式発振回路410a〜410cがお互いにどのように同期を取るのか、タイミングチャートを用いて説明する。なおCMOSの場合、入力インピーダンスが高い上、入力電圧のしきい値が電源電圧と接地電圧の中央に設定され得るので、以下のタイミングチャートはCMOSを念頭に作成されている。ただしTTL及びECLなどの場合でも、タイミングチャートは同様の波形となる。
【0027】
まず図4に示すように、3つの同期式発振回路410a〜410cが接続された場合を考える。なお、図4において、同期式発振回路410a〜410cをSOUと略記する。各々の同期式発振回路410a〜410cの同期信号SyncA0’及びSyncB0’は、それぞれ残りの同期式発振回路410a〜410cのA側同期用論理ゲート406a及びB側同期用論理ゲート406bに入力される。したがってA側同期用論理ゲート406a及びB側同期用論理ゲート406bは2入力論理ゲートであれば良い。これら3つの同期式発振回路410a〜410cが安定して自励発振しているとき、同期式発振回路410aのタイミングチャートを図5に示す。なお、全ての同期式発振回路410a〜410cは対称的なので、同期式発振回路410b及び410cのタイミングチャートも同様である。
【0028】
図5から明らかなように、同期式発振回路410a〜410cが自励発振している場合には、クロック信号ClockA及びClockBが同時にHighレベル(Hレベル)になることはない。そのため初期化用論理ゲート402の出力は常にLowレベル(Lレベル)となる。またA側発振用論理ゲート401a及びB側発振用論理ゲート401bの真理値表の非対称性に従い、A側発振用コンデンサ404a及びB側発振用コンデンサ404bの電圧が放電によりA側発振用論理ゲート401a及びB側発振用論理ゲート401bの入力電圧のしきい値に到達した時点を起点として同期式発振回路410a〜410cが自励発振する。
【0029】
図6に示すように、同期信号SyncA1’及びSyncB1’の波形が何らかの理由により短くなった場合、同期式発振回路410は同期信号SyncA1’及びSyncB1’に関係なく動作する。したがってクロック信号ClockA及びClockBに対して影響はない。なお、同期信号SyncA1’及びSyncB1’を生成する同期式発振回路410は、同期信号SyncA1’及びSyncB1’を同期信号SyncA0’、SyncA2’、SyncB0’及びSyncB2’の位相に合わせるように動作する。
【0030】
図7に示すように、同期信号SyncA2’及びSyncB2’の波形が何らかの理由により長くなった場合、同期式発振回路410aは、同期信号SyncB0’(又はSyncA0’)の位相を同期信号SyncB2’(又はSyncA2’)の位相に合わせるように動作する。したがってクロック信号ClockA及びClockBの周期は同期信号SyncB2’(又はSyncA2’)の周期に合わせて長くなる。
【0031】
図8に示すように、同期信号SyncA1’及びSyncB1’の波形が何らかの理由により短くなり、同期信号SyncA2’及びSyncB2’の波形が何らかの理由により長くなった場合、同期式発振回路410aは同期信号SyncB0’(又はSyncA0’)の位相を同期信号SyncB2’(又はSyncA2’)の位相に合わせるように動作する。したがってクロック信号ClockA及びClockBの周期は同期信号SyncB2’(又はSyncA2’)の周期に合わせて長くなる。
【0032】
上記より、3つの同期式発振回路410a〜410cは、これらのうち最も周期が長いものに同期することが判る。このことは、時定数が微妙に異なる同期式発振回路410が接続された場合にも成り立つ。
【0033】
図9に示すように、電源投入時に全ての信号の電圧は0ボルトとなるので、A側発振用論理ゲート401a及びB側発振用論理ゲート401bの出力、つまりクロック信号ClockA及びClockBはLレベルと見なされる。したがって初期化用論理ゲート402の出力、つまり信号Osc’は直ちにHレベルに変化する。同時にクロック信号ClockA及びClockBもHレベルに変化する。しかしながら信号Osc’がHレベルになると、クロック信号ClockAは強制的にLレベルに変更されるので、結果としてクロック信号ClockBのみがHレベルとなる。このとき信号Osc’はLレベルになり、その後Lレベルを持続する。これにより電源投入後、同期信号SyncA0’及びSyncB0’の位相が一意に決定される。
【0034】
ここまでは請求項1ないし3記載の発明に対応した実施形態の同期式発振回路410を3つ接続した場合のタイミングチャートについて説明したが、3つの同期式発振回路410のうち少なくとも1つに、請求項4記載の発明に対応した実施形態の同期式発振回路410を用いた場合も同様の動作をする。ただし水晶振動子408の周期は一定であると見なせるので、水晶振動子408を含まない同期式発振回路410の位相が、水晶振動子408を含む同期式発振回路410の位相に合うように、水晶振動子408を含まない同期式発振回路410の波形の長さが優先的に変化する。したがって、同期式発振回路410のネットワークにおいて、水晶振動子408を含む同期式発振回路410が少なくとも1つあれば、ネットワーク全体のクロック周波数を一定に保つことができる。
【0035】
さて、請求項1、2、又は3記載の発明に対応した実施形態は、必ずしも図4のように他の全ての同期式発振回路410と接続される必要はない。そこで以下では、同期式発振回路410が規則的に配列された場合について説明する。
【0036】
図10に示すように、請求項5記載の発明に対応した実施形態は、正方格子状に配列された同期式発振回路410を隣接同士接続したネットワークである。この場合、A側同期用論理ゲート406a及びB側同期用論理ゲート406bの入力数は4となる。なお、辺縁の同期式発振回路410において、接続先のないA側同期用論理ゲート406a及びB側同期用論理ゲート406bの入力はプルアップ又はプルダウンされるものとする。同期式発振回路410を正方格子状に配列する代りに、図11に示すように同期式発振回路410を六角格子状に配列して隣接同士を接続することもできる。このように同期式発振回路410が規則的に配置されることにより、全ての同期信号用信号線の長さがほぼ等しくなるので、同期式発振回路410は互いに同期し易くなる。したがって、パイプライン処理装置、DSP(Digital Signal Processor)、シストリックアレイ、データフロープロセッサ、及び並列画像処理装置のように大規模で規則的なデジタル回路に対して、これらの二次元ネットワークは、外部からのクロック信号を分配する場合に比べて、クロック信号を容易に供給することができる。
【0037】
図12に示すように、請求項6記載の発明に対応した実施形態は、上述の正方格子状(又は六角格子状)に配列された同期式発振回路410を、三次元LSI技術を用いて複数重ね合わせたネットワークである。同期式発振回路410が正方格子状に配列された場合には、A側同期用論理ゲート406a及びB側同期用論理ゲート406bの入力数は6となり、同期式発振回路410が六角格子状に配列された場合には、A側同期用論理ゲート406a及びB側同期用論理ゲート406bの入力数は8となる。図12の場合、正方格子状に配列された同期式発振回路410のネットワークが3個積層されており、各々の同期式発振回路410の同期信号が実線で表されている。なお、各々の同期式発振回路410のA側同期用論理ゲート406a及びB側同期用論理ゲート406bの入力端子のうち、隣接する同期式発振回路410と接続されていないものは、プルアップ又はプルダウンされているものとする。図12から明らかなように、各層の同期式発振回路410が重なり合うことにより、層間の同期信号の信号線の長さは等しく、しかも最短になる。したがって層間の配線材料を変更したり、又はディレイラインなどを用いることにより、層を跨ぐ同期信号の伝搬遅延時間は、層内の同期信号の伝搬遅延時間と等しくなるように容易に調整され得るので、異なる層の同期式発振回路410は互いに同期することができる。
【0038】
さらに、図13に示すように、請求項7記載の発明に対応した実施形態は、正方格子状(又は六角格子状)に配列された同期式発振回路410のネットワークと、プロセッサ及び演算回路などのデジタル回路431と、フォトダイオード及びA/D変換回路などのアナログ回路432と、を三次元LSIの異なる層に実装する。図13の場合、正方格子状に配列された同期式発振回路410が第2層及び第5層に実装され、デジタル回路431が第1層、第3層及び第4層に実装され、アナログ回路432が第6層に実装されている。図13において、実線は同期信号を表し、破線はクロック信号を表す。またクロック信号及び同期信号以外の信号線は省略されている。第2層及び第5層に実装された同期式発振回路410のうち、重なり合ったもの同士は互いの同期信号を入力するので、第2層及び第5層にある全ての同期式発振回路410は同じ位相と周期のクロック信号を生成することができる。さらに同期式発振回路410のネットワークがデジタル回路431及びアナログ回路432と異なる層に実装され得るで、デジタル回路431及びアナログ回路432の配置によって同期式発振回路410の配置がずれることもなく、しかも同期信号の信号線が迂回することもない。さらに三次元LSIの各層の間にノイズ対策を施すことにより、同期式発振回路410はデジタル回路431及びアナログ回路432のノイズに影響されないので、同期式発振回路410は安定に動作する。同様に、デジタル回路431及びアナログ回路432は、これらの配置場所に関係なく、最短距離の同期式発振回路410からクロック信号を入力することができる。このことは、LSI設計者がデジタル回路431及びアナログ回路432の実装層内でクロック信号の信号線を引き回す必要がないことを意味するので、このLSI設計者は、デジタル回路431及びアナログ回路432を任意の場所に配置しても、クロック信号の伝搬遅延時間を一定範囲内に収めることができる。したがって、デジタル回路431及びアナログ回路432の設計も容易になる。特に、図13に示すような同期式発振回路410のネットワークは、正方格子状又は六角格子状に配列されたプロセッサが一斉に処理したデータを垂直方向に向かってパイプライン処理するような、シストリックアレイ及び並列画像処理装置に対して効率よくクロック信号を供給することができる。
【0039】
以上、本実施形態を説明したが、本発明は上述の実施形態には限定されることはなく、当業者であれば種々なる態様を実施可能であり、本発明の技術的思想を逸脱しない範囲において本発明の構成を適宜改変できることは当然であり、このような改変も、本発明の技術的範囲に属するものである。
【0040】
【発明の効果】
請求項1、2及び3記載の発明によれば、TTL(Transistor−Transistor Logic)及びECL(エミッタ結合論理回路)のようなバイポーラ半導体、及びCMOS(相補形金属酸化膜半導体)などの半導体製造技術に関係なく、簡単な回路を追加するだけでLSI(Large Scale Integrated Circuit)全体のデジタル回路431を同期させることができる。本発明を用いることにより、半導体メーカは高速動作が必要なプロセッサ及び計測機器を容易に設計することができるようになる。
【0041】
請求項4記載の発明によれば、利用者は水晶振動子を用いて同期式発振回路のクロック周波数を正確に設定できるので、請求項1ないし3記載の同期式発振回路と接続することにより、全ての同期式発振回路のクロック周波数を水晶振動子の振動数に合わせることができる。
【0042】
請求項5記載の発明によれば、正方格子状又は六角格子状に配列された同期式発振回路の各々は、隣接する同期式発振回路間の距離に関わらず、クロック信号の位相及び周期を等しくすることができる。つまり、求められるクロック信号の周波数が同期式発振回路自体の動作周波数の範囲内であれば、LSI設計者は、隣接する同期式発振回路間の同期信号の伝搬遅延時間を計算して、隣接する同期式発振回路間の距離を変更することにより、求められるクロック信号をLSI全体に分配することができる。
【0043】
請求項6記載の発明によれば、同期式発振回路のネットワークが三次元LSIの複数の層に実装されても、全ての同期式発振回路は、位相及び周期が等しいクロック信号を生成することができる。したがって、例え三次元LSIの層数が増えたとしても、LSI設計者は、求められるクロック信号を三次元LSI全体に分配することができる。
【0044】
請求項7記載の発明によれば、同期式発振回路の配置が容易になるので、同期式発振回路のネットワークは、プロセッサ及び演算回路などのデジタル回路にクロック信号を安定的に供給することができる。しかもこれらのデジタル回路はどの同期式発振回路からでもクロック信号を入力することができるので、LSI設計者はデジタル回路を自由に配置することができる。したがって、高速プロセッサの開発で問題となるクロック信号の伝搬遅延時間及びクロックスキューが容易に解決される。また、パイプライン処理装置、DSP(Digital Signal Processor)、シストリックアレイ、データフロープロセッサ、及び並列画像処理装置など大規模になればなるほど性能が向上する並列システムの場合、デジタル回路431全体に同期したクロック信号を供給することができるので、LSI設計者はクロック信号の遅延時間の問題を回避しながら大規模な並列システムを設計することができる。
【図面の簡単な説明】
【図1】NORゲートを用いた基本的な同期式発振回路の回路図である。
【図2】入力抵抗を用いた同期式発振回路の回路図である。
【図3】水晶振動子を用いた場合の同期式発振回路の回路図である。
【図4】3つの同期式発振回路から構成されるネットワークのブロック図である。
【図5】3つの同期式発振回路が同期した場合のタイミングチャートである。
【図6】3つの同期式発振回路のうち1つの位相が進んだ場合のタイミングチャートである。
【図7】3つの同期式発振回路のうち1つの位相が遅れた場合のタイミングチャートである。
【図8】3つの同期式発振回路の位相が異なる場合のタイミングチャートである。
【図9】3つの同期式発振回路に電源が投入された場合のタイミングチャートである。
【図10】正方格子状に配列された同期式発振回路から構成されるネットワークのブロック図である。
【図11】六角格子状に配列された同期式発振回路から構成されるネットワークのブロック図である。
【図12】格子が重なるように同期式発振回路を積層した場合の説明図である。
【図13】同期式発振回路、デジタル回路及びアナログ回路を積層した場合の説明図である。
【符号の説明】
401a A側発振用論理ゲート
401b B側発振用論理ゲート
402 初期化用論理ゲート
403a A側発振用抵抗
403b B側発振用抵抗
404a A側発振用コンデンサ
404b B側発振用コンデンサ
405a A側同期用ラッチ回路
405b B側同期用ラッチ回路
406a A側同期用論理ゲート
406b B側同期用論理ゲート
407a A側入力抵抗
407b B側入力抵抗
408 水晶振動子
410 同期式発振回路
431 デジタル回路
432 アナログ回路
Claims (7)
- 複数のクロック信号を出力する発振部分、複数の同期信号を入出力する同期部分、及び、初期化部分を含む同期式発振回路であって、
前記発振部分は、環状に接続された第1の発振用論理ゲート、第2の発振用論理ゲート、第1の発振用コンデンサ、及び第2の発振用コンデンサを備え、更に、いずれか1つの前記発振用論理ゲートの少なくとも1つの入力と1つの出力とを接続する発振用抵抗を備え、
前記同期部分は、いずれか1つの前記発振用論理ゲートの出力を制御し、
前記初期化部分は、前記第1及び第2の発振用論理ゲートの前記出力を入力して、少なくとも1つの前記発振用論理ゲートの前記出力を制御する初期化用論理ゲートを備えることを特徴とする同期式発振回路。 - 2つの発振用論理ゲートと、
2つの発振用抵抗と、
2つの発振用コンデンサと、
2つの同期用ラッチ回路と、
2つの同期用論理ゲートと、
初期化用論理ゲートと、
を含む同期式発振回路であって、
前記2つの発振用論理ゲート及び前記2つの発振用コンデンサが環状に接続されること、
前記2つの発振用抵抗の各々が、いずれか1つの前記発振用論理ゲートの少なくとも1つの入力と1つの出力を接続すること、
1つの前記同期用ラッチ回路及び1つの前記同期用論理ゲートからなる2つの論理回路の各々が、いずれか1つの前記発振用論理ゲートの前記出力を制御すること、
前記初期化用論理ゲートが、前記2つの発振用論理ゲートの前記出力を入力して、少なくとも1つの前記発振用論理ゲートの前記出力を制御すること、
を特徴とする同期式発振回路。 - 請求項1又は2記載の同期式発振回路に対して、
前記2つの発振用論理ゲートの各々が少なくとも1つの入力抵抗を備えたことを特徴とする同期式発振回路。 - 請求項1ないし3いずれかに記載の同期式発振回路に対して、前記2つの発振用コンデンサのうち、少なくとも1つの代りに水晶振動子を用いることを特徴とする同期式発振回路。
- 請求項1ないし4いずれかに記載の複数の同期式発振回路を正方格子状又は六角格子状に配列した発振回路ネットワークであって、
各々の前記同期式発振回路のいずれか1つの前記発振用コンデンサから出力される同期信号が隣接する前記同期式発振回路のクロック信号の位相をずらすことにより、全ての前記同期式発振回路の前記クロック信号の位相が揃うことを特徴とする発振回路ネットワーク。 - 請求項4記載の発振回路ネットワークを、格子が重なるように積層したことを特徴とする発振回路ネットワーク。
- 複数のデジタル回路又は複数のアナログ回路からなる第一の電子回路と、
請求項5又は6記載の1個以上の発振回路ネットワークを含む第二の電子回路と、が複数の層に積層され、
前記第一の電子回路が、前記1個以上の発振回路ネットワークのうち、少なくとも1個の前記同期式発振回路からクロック信号を入力することを特徴とする発振回路ネットワーク。
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