JP2002033656A - 連動式カウンタ、カウンタネットワーク及び連動式信号分配回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロック信号に同期するように信号をＬＳＩ
全体に分配する。 【構成】 連動式カウンタ４１６では、同期式カウンタ
４１１、終り値判定用論理ゲート４１２ａ及びカウント
用論理ゲート４１５が環状に接続される。また連動用ラ
ッチ回路４１３と連動用論理ゲート４１４は他の連動式
カウンタ４１６と連動するようにカウント用論理ゲート
４１５を制御する。連動式信号分配回路では、信号分配
用デコーダ４２１が連動式カウンタ４１６の出力を復号
する。信号分配用ラッチ回路４２２が入力信号を記憶す
ると、信号分配用論理ゲート４２３によって出力信号の
出力開始時刻が決定され、出力信号が信号分配用フリッ
プフロップ回路４２４に記憶される。信号分配用フリッ
プフロップ回路４２４は出力信号の出力終了時刻に信号
分配用デコーダ４２１によってリセットされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、連動信号に連動
してカウントする連動式カウンタに関し、詳しくは、論
理素子から構成される連動式カウンタ、複数の連動式カ
ウンタを接続したネットワーク、及び入力信号の出力開
始時刻と出力終了時刻を制御する連動式信号分配回路に
関する。

【０００２】

【従来の技術】近年ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）技術の急速な
進歩により、高速で高集積度のＬＳＩが開発されるよう
になってきた。ＬＳＩの集積度に関しては、単に設計ル
ールの微細化技術だけでなく、三次元ＬＳＩ技術（例え
ば、特開昭６３−１７４３５６、特開平２−３５４２
５、特開平７−１３５２９３参照）、特にウェハーを張
り合わせる技術（Ｋｏｙａｎａｇｉ，Ｍ．， Ｋｕｒｉ
ｎｏ，Ｈ．， Ｌｅｅ，Ｋ−Ｗ．， Ｓａｋｕｍａ，
Ｋ．， Ｍｉｙａｋａｗａ，Ｎ．， Ｉｔａｎｉ，
Ｈ．，’Ｆｕｔｕｒｅ Ｓｙｓｔｅｍ−ｏｎ−Ｓｉｌｉ
ｃｏｎ ＬＳＩ Ｃｈｉｐｓ’， ＩＥＥＥ ＭＩＣＲ
Ｏ， １９９８， Ｖｏｌ．１８， Ｎｏ．４， ｐａ
ｇｅｓ１７−２２参照）の開発によりＬＳＩはますます
高集積度になるので、従来別々のＬＳＩに実装されてい
たデジタル回路は容易に１つのＬＳＩに実装されるよう
になる。一方でＬＳＩの動作速度に関しては、クロック
信号の周波数が高くなるに従い、クロックスキュー及び
信号の伝搬遅延時間の問題がますます深刻になってい
る。本発明者は既に高周波数のクロック信号を供給する
同期式発振回路（特願２０００−１１１６７５参照）を
開発しているので、同期式発振回路は前記三次元ＬＳＩ
技術によりクロック信号をＬＳＩ全体に容易に供給する
ことができるようになる。しかしながらクロック信号以
外の信号、特にＬＳＩの外部から入力されるリセット信
号、割込信号及び入力信号などもＬＳＩ全体に同時に供
給されないと、デジタル回路をＬＳＩの任意の場所に配
置することはできない。

【０００３】このようにリセット信号、割込信号及び入
力信号などをＬＳＩ全体に同時に供給するためには、こ
れらの信号の供給開始時刻及び供給終了時刻を容易に設
定することができる機構が必要となる。この際に供給開
始時刻及び供給終了時刻をクロック信号に合わせると、
この機構を実現するデジタル回路の設計は容易となる。

【０００４】これらのことを考慮すると、同期式発振回
路によって生成されたクロック信号に同期したカウンタ
と、全てのカウンタのカウント数を一致させる機構と、
入力信号を任意の時刻に出力する機構が存在すれば、こ
の入力信号をＬＳＩ全体に同時に供給することができる
ものと期待される。しかしながら、現実にそのような構
成は存在せず、デジタル回路の設計の困難性については
未解決である。

【０００５】

【発明が解決しようとする課題】そこで、請求項記載の
本発明は、他のカウンタが出力した連動信号に合わせて
カウント数を調節する連動式カウンタを実現することを
目的とする。また連動式カウンタのカウント数に応じて
入力信号を一定期間だけ出力する連動式信号分配回路を
実現することも目的とする。

【０００６】

【課題を解決するための手段】請求項１の発明は、同期
式カウンタ、終り値判定用論理ゲート、連動用ラッチ回
路、連動用論理ゲート及びカウント用論理ゲートを含む
連動式カウンタであって、前記終り値判定用論理ゲート
が、前記同期式カウンタが出力するリップルキャリーア
ウト信号から連動信号を生成すること、前記カウント用
論理ゲートが前記連動信号を入力すること、前記カウン
ト用論理ゲートの出力が前記同期式カウンタの動作を制
御すること、により、前記同期式カウンタが前記リップ
ルキャリーアウト信号を出力した際に、前記連動信号が
前記同期式カウンタの動作を停止させること、前記連動
用ラッチ回路が前記連動信号及び前記連動用論理ゲート
の出力を入力すること、前記連動用ラッチ回路の出力が
前記カウント用論理ゲートの前記出力を制御すること、
により、前記同期式カウンタの前記動作が停止した際
に、前記連動用ラッチ回路の前記出力が前記同期式カウ
ンタの前記動作を開始させること、を特徴とする連動式
カウンタである。前記同期式カウンタは１ビット以上の
アップカウンタ又はダウンカウンタであり、前記同期式
カウンタのイネーブル信号がアクティブである場合だ
け、前記同期式カウンタはクロック信号のパルスを数え
ることができる。また前記同期式カウンタのクロック端
子は立ち上がりエッジでも立ち下がりエッジでも良い。
前記同期式カウンタのカウント数が最大値又は最小値に
到達したとき、前記同期式カウンタは前記リップルキャ
リーアウト信号をアクティブにする。前記リップルキャ
リーアウト信号がインアクティブであるときだけ、前記
終り値判定用論理ゲートは前記連動信号をアクティブに
する。前記連動信号は外部に送信されるので、前記終り
値判定用論理ゲートには、駆動能力が高い論理ゲートが
用いられる。前記連動信号がインアクティブであると
き、前記カウント用論理ゲートが出力する前記イネーブ
ル信号はアクティブになる。したがって、前記カウント
数が前記最大値又は前記最小値に到達するまで、前記同
期式カウンタは前記クロック信号の前記パルスを数えた
後、前記連動信号がアクティブになる。このとき前記連
動用ラッチ回路の出力がインアクティブであれば、前記
カウント用論理ゲートが出力する前記イネーブル信号も
インアクティブになり、前記同期式カウンタは前記動作
を停止する。前記連動用論理ゲートは前記外部から１つ
以上の前記連動信号を入力する。もし前記外部から入力
された全ての前記連動信号がアクティブであり、しかも
前記リップルキャリーアウト信号から生成された前記連
動信号がアクティブであれば、前記連動用ラッチ回路の
前記出力はアクティブになるので、前記カウント用論理
ゲートが出力する前記イネーブル信号もアクティブにな
る。したがって、前記同期式カウンタの前記動作が停止
している場合、前記外部から入力された全ての前記連動
信号がアクティブになれば、前記同期式カウンタは前記
動作を開始する。本発明は、前記外部から入力される１
つ以上の前記連動信号によって前記同期式カウンタの前
記動作を制御することができる。したがって、前記同期
式カウンタの前記動作に関する諸問題が好適に解決され
る。

【０００７】請求項２の発明は、同期式カウンタ、終り
値判定用論理回路、連動用ラッチ回路、連動用論理ゲー
ト及びカウント用論理ゲートを含む連動式カウンタであ
って、前記同期式カウンタが同期クリア手段及び同期ロ
ード手段のうち少なくとも１つを備え、前記終り値判定
用論理回路が、前記同期式カウンタが出力するカウント
数から連動信号を生成すること、前記カウント用論理ゲ
ートが前記連動信号を入力すること、前記カウント用論
理ゲートの出力が前記同期式カウンタの動作を制御する
こと、により、前記同期式カウンタの前記カウント数が
終り値になった際に、前記連動信号が前記同期式カウン
タの動作を停止させること、前記連動用ラッチ回路が前
記連動信号及び前記連動用論理ゲートの出力を入力する
こと、前記連動用ラッチ回路の出力が前記カウント用論
理ゲートの前記出力を制御すること、により、前記同期
式カウンタの前記動作が停止した際に、前記連動用ラッ
チ回路の前記出力が前記同期式カウンタの前記動作を開
始させること、前記同期式カウンタが前記連動信号を入
力することにより、前記同期式カウンタの前記動作が開
始する際に、前記同期クリア手段及び前記同期ロード手
段が前記同期式カウンタの初期値を設定すること、を特
徴とする連動式カウンタである。前記同期式カウンタは
１ビット以上のアップカウンタ又はダウンカウンタであ
り、前記同期式カウンタのイネーブル信号がアクティブ
である場合だけ、前記同期式カウンタはクロック信号の
パルスを数えることができる。また前記同期式カウンタ
のクロック端子は立ち上がりエッジでも立ち下がりエッ
ジでも良い。前記同期式カウンタの前記カウント数が前
記終り値に到達したとき、前記終り値判定用論理回路は
前記連動信号をアクティブにする。前記連動信号は外部
に送信されるので、前記終り値判定用論理回路には、駆
動能力が高い論理ゲートが用いられる。前記連動信号が
インアクティブであるとき、前記カウント用論理ゲート
が出力する前記イネーブル信号はアクティブになる。し
たがって、前記カウント数が前記終り値に到達するま
で、前記同期式カウンタは前記クロック信号の前記パル
スを数えた後、前記連動信号がアクティブになる。この
とき前記連動用ラッチ回路の出力がインアクティブであ
れば、前記カウント用論理ゲートが出力する前記イネー
ブル信号もインアクティブになり、前記同期式カウンタ
は前記動作を停止する。前記連動用論理ゲートは前記外
部から１つ以上の前記連動信号を入力する。もし前記外
部から入力された全ての前記連動信号がアクティブであ
り、しかも前記カウント数から生成された前記連動信号
がアクティブであれば、前記連動用ラッチ回路の前記出
力はアクティブになるので、前記カウント用論理ゲート
が出力する前記イネーブル信号もアクティブになる。し
たがって、前記同期式カウンタの前記動作が停止してい
る場合、前記外部から入力された全ての前記連動信号が
アクティブになれば、前記同期式カウンタは前記動作を
開始する。さらにこのとき、前記同期式カウンタは、前
記同期クリア手段及び前記同期ロード手段を用いて、前
記カウント数を前記初期値に設定する。これにより、前
記同期式カウンタは前記カウント数を前記初期値と前記
終り値の間に限定することができる。本発明は、前記外
部から入力される１つ以上の前記連動信号によって前記
同期式カウンタの前記動作を制御することができる。し
たがって、前記同期式カウンタの前記動作に関する諸問
題が好適に解決される。

【０００８】請求項３の発明は、請求項１又は２記載の
複数の連動式カウンタを含むカウンタネットワークであ
って、複数の前記連動式カウンタを平面内に配列したこ
と、各々の前記連動式カウンタが、隣接する１個以上の
前記連動式カウンタと等距離に配置されること、各々の
前記連動式カウンタが、隣接する１個以上の前記連動式
カウンタと相互に前記連動信号を通信すること、各々の
前記連動式カウンタから出力される前記連動信号が、隣
接する１個以上の前記連動式カウンタが出力する前記カ
ウント数をずらすこと、により、全ての前記連動式カウ
ンタの前記カウント数が揃うことを特徴とするカウンタ
ネットワークである。本発明では、複数の前記連動式カ
ウンタが前記正方格子状又は前記六角格子状などに配列
されることにより、隣接する前記連動式カウンタ同士の
間の前記距離は全て等しくなる。そのため、隣接する前
記連動式カウンタ同士の間に前記連動信号の信号線が最
短距離で配線された場合、隣接する全ての前記連動式カ
ウンタに各々の前記連動式カウンタが出力する前記連動
信号の全ての伝搬遅延時間が等しくなるので、隣接する
全ての前記連動式カウンタが入力する前記連動信号の全
ての位相も等しくなる。隣接する全ての前記連動式カウ
ンタの前記連動信号がアクティブになったら前記連動信
号用ラッチ回路は出力をアクティブにするので、前記連
動式カウンタは前記同期式カウンタの前記動作を再開す
る。隣接する全ての前記連動式カウンタの前記連動信号
がアクティブになった後、隣接する前記連動式カウンタ
の前記連動信号のうち少なくとも１つがインアクティブ
になったとしても、前記連動信号用ラッチ回路の出力は
アクティブのままであるので、前記連動式カウンタは、
隣接する前記連動式カウンタの現在の前記連動信号に関
わらず、隣接する全ての前記連動式カウンタの前記連動
信号のうち、最も位相が遅れているものに合わせて前記
同期式カウンタの前記動作を再開する。したがって、全
ての前記連動式カウンタが同位相のクロック信号を入力
し、しかも前記クロック信号の周期が前記連動信号の前
記伝搬遅延時間に比べて十分に長ければ、全ての前記連
動信号の位相は一致する。本発明は、複数の前記連動式
カウンタを相互に接続することにより、全ての前記連動
式カウンタが出力する前記カウント数を一致させること
ができる。一般に、前記クロック信号をＬＳＩ（Ｌａｒ
ｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ）全体に分配する際に、前記クロック信号の周波数
が高くなればなるほど、前記クロック信号の伝搬遅延時
間が問題となる。しかしながら前記連動式カウンタを前
記ＬＳＩに分散配置することにより、前記クロック信号
の分周信号を前記ＬＳＩ全体のデジタル回路に分配する
ことができる。したがって、前記デジタル回路の同期に
関する諸問題が好適に解決される。

【０００９】請求項４の発明は、請求項３記載のカウン
タネットワークを、格子が重なるように積層したことを
特徴とするカウンタネットワークである。本発明では、
前記正方格子状又は前記六角格子状などに配列された複
数の前記連動式カウンタからなる前記カウンタネットワ
ークが、三次元ＬＳＩ技術を用いて積層される。その際
に、各層において前記正方格子状又は前記六角格子状な
どに配列された各々の前記連動式カウンタは、垂直方向
に重なり合うように配置され、さらに、重なり合った前
記連動式カウンタのうち隣接するものから前記連動信号
を入力するように、各々の前記連動式カウンタの前記連
動信号の信号線が配線される。これにより、各々の前記
連動信号の前記信号線の配線長は前記垂直方向に対して
最短となる。本発明では、前記垂直方向の前記連動信号
の遅延時間が水平方向の前記連動信号の前記遅延時間と
等しくなるように、前記三次元ＬＳＩ技術において、Ｌ
ＳＩ設計者が垂直配線の断面積及び材料を変更したり、
又はディレイラインを加えることにより、全ての前記連
動式カウンタは前記カウント数を一致させることができ
る。したがって、前記三次元ＬＳＩの同期に関する諸問
題が好適に解決される。

【００１０】請求項５の発明は、複数のデジタル回路又
は複数のアナログ回路を含む第一の電子回路と、請求項
３又は４記載の１個以上のカウンタネットワークと、を
含む第二の電子回路が複数の層に積層され、第一の前記
電子回路が、１個以上の前記カウンタネットワークのう
ち少なくとも１個の前記連動式カウンタから前記カウン
ト数を入力することを特徴とするカウンタネットワーク
である。本発明は、三次元ＬＳＩ技術を用いて、複数の
前記デジタル回路、複数の前記アナログ回路及び１個以
上の前記カウンタネットワークを積層する。１個の前記
カウンタネットワークに含まれる全ての前記連動式カウ
ンタの前記カウント数は一致している。これにより、複
数の前記デジタル回路及び複数の前記アナログ回路は、
１個の前記カウンタネットワークに含まれるいずれの前
記連動式カウンタから前記カウント数を入力しても、同
じ前記カウント数を一致させることができる。そこで複
数の前記デジタル回路及び複数の前記アナログ回路は、
１個の前記カウンタネットワークに含まれる全ての前記
連動式カウンタのうち、最も近いものから前記カウント
数を入力することにより、前記カウント数の信号線の配
線長及び伝搬遅延時間を最小にすることができる。本発
明は前記三次元ＬＳＩ技術を用いているので、複数の前
記デジタル回路及び複数の前記アナログ回路の配置が容
易になる。したがって、前記カウント数の分配に関する
諸問題が好適に解決される。

【００１１】請求項６の発明は、請求項３、４又は５記
載の１個以上のカウンタネットワークに対して、少なく
とも１個の前記連動式カウンタが、信号分配用デコーダ
と、１個以上の信号分配用ラッチ回路と、１個以上の信
号分配用論理ゲートと、１個以上の信号分配用フリップ
フロップ回路と、を備え、前記信号分配用デコーダが前
記連動式カウンタの前記カウント数から複数の復号結果
を出力すること、各々の前記信号分配用ラッチ回路が複
数の入力信号のうちの１つを記憶すること、各々の前記
信号分配用論理ゲートが、少なくとも１個の前記信号分
配用ラッチ回路の出力と、前記信号分配用デコーダの複
数の前記復号結果のうちの少なくとも１つと、を入力す
ること、各々の前記信号分配用フリップフロップ回路
が、少なくとも１個の前記信号分配用論理ゲートの出力
と、前記信号分配用デコーダの複数の前記復号結果のう
ちの少なくとも１つと、を入力すること、各々の前記信
号分配用ラッチ回路が、前記信号分配用デコーダの複数
の前記復号結果のうちの少なくとも１つと、少なくとも
１個の前記信号分配用フリップフロップ回路の出力と、
のうち少なくとも１つを用いて、記憶している前記入力
信号をリセットすること、により、前記連動式カウンタ
の前記カウント数に応じて、各々の前記信号分配用フリ
ップフロップ回路が、対応する１個の前記入力信号の出
力開始時刻及び出力時間を変更することを特徴とする連
動式信号分配回路である。前記信号分配用デコーダは、
前記連動式カウンタが出力する前記カウント数の最小値
から最大値までの数の前記復号結果を出力し、前記カウ
ント数に対応した前記復号結果だけをアクティブにす
る。前記信号分配用ラッチ回路が入力する１つの前記入
力信号が一旦アクティブになると、前記信号分配用ラッ
チ回路はこの前記入力信号を記憶する。この状態で、前
記信号分配用論理ゲートが入力する１つの前記復号信号
がアクティブになると、前記信号分配用論理ゲートの出
力もアクティブになる。さらに前記クロック信号が入力
されると、前記信号分配用フリップフロップ回路の出力
がアクティブになる。つまり、前記信号分配用論理ゲー
トが入力する１つの前記復号信号がアクティブになった
後の最初の前記クロック信号に同期して、前記信号分配
用フリップフロップ回路は、前記信号分配用ラッチ回路
が記憶した１つの前記入力信号を出力する。一方で、前
記信号分配用フリップフロップ回路が入力する１つの前
記復号信号がアクティブになると、前記信号分配用フリ
ップフロップ回路の出力は、前記クロック信号に同期し
てインアクティブになる。つまり、前記信号分配用フリ
ップフロップ回路が入力する１つの前記復号信号がアク
ティブになった後の最初の前記クロック信号に同期し
て、前記信号分配用フリップフロップ回路は、前記信号
分配用ラッチ回路が記憶した１つの前記入力信号の出力
を終了する。最後に、前記信号分配用フリップフロップ
回路の出力がアクティブになるか、又は前記信号分配用
デコーダが出力する複数の前記復号信号のうちの少なく
とも１つがアクティブになることにより、前記信号分配
用ラッチ回路が記憶する前記入力信号はリセットされ
る。これにより本発明は、前記入力信号の最長伝搬遅延
時間を考慮するだけで、前記クロック信号に同期しなが
ら、前記入力信号をＬＳＩの任意の場所に分配すること
ができる。したがって、前記ＬＳＩの設計に関する諸問
題が好適に解決される。

【００１２】

【発明の実施の形態】以下、本発明の連動式カウンタ４
１６の実施形態を挙げ、図面を参照して説明する。

【００１３】まず、図１に示すように、請求項１記載の
発明に対応する実施形態の連動式カウンタ４１６は、同
期式カウンタ４１１、終り値判定用論理ゲート４１２ａ
及びカウント用論理ゲート４１５から構成されるカウン
タ部分と、連動用ラッチ回路４１３及び連動用論理ゲー
ト４１４から構成される連動部分と、から構成される。
また図１では、連動式カウンタ４１６が他の４つの連動
式カウンタ４１６から連動信号ＢＬＫ１’、ＢＬＫ
２’、ＢＬＫ３’及びＢＬＫ４’を入力するものとす
る。なお、信号Ｘ’は信号Ｘの負論理を表すものとす
る。また図１において、カウント用論理ゲート４１５、
連動用ラッチ回路４１３及び連動用論理ゲート４１４に
は、全てＮＯＲゲートが用いられているが、勿論ＮＡＮ
Ｄゲートなど他の論理ゲートが用いられても良い。

【００１４】カウンタ部分では、同期式カウンタ４１
１、終り値判定用論理ゲート４１２ａ及びカウント用論
理ゲート４１５が環状に配線される。すなわち、同期式
カウンタ４１１はイネーブル信号Ｇ’を入力し、リップ
ルキャリーアウト信号ＲＣＯを出力する。終り値判定用
論理ゲート４１２ａはリップルキャリーアウト信号ＲＣ
Ｏを入力して、連動信号ＢＬＫ０’を出力する。カウン
ト用論理ゲート４１５は少なくとも１つの入力端子に連
動信号ＢＬＫ０’を入力して、イネーブル信号Ｇ’を出
力する。

【００１５】例えば、図１の場合、同期式カウンタ４１
１は３つのＪＫフリップフロップ回路を備え、これらの
ＪＫフリップフロップ回路の出力ＱＡ、ＱＢ及びＱＣを
用いて０から７までのカウント数を出力する。また、こ
れらのＪＫフリップフロップ回路はそれぞれ出力ＱＡ、
ＱＢ及びＱＣの負論理出力ＱＡ’、ＱＢ’及びＱＣ’も
出力することができる。分岐点Ｎ０及びＮ１において、
クロック信号ＣＬＫは３つのＪＫフリップフロップ回路
のクロック端子に分配される。これらのＪＫフリップフ
ロップ回路はクロック信号ＣＬＫの立ち下がりのエッジ
で動作する。分岐点Ｐ０において、イネーブル信号Ｇ’
はＮＯＴゲートの入力端子に分配される。このＮＯＴゲ
ートの出力端子は左のＪＫフリップフロップ回路のＪ端
子及びＫ端子に接続される。これにより、イネーブル信
号Ｇ’の電圧がＬｏｗレベルであるとき、このＪＫフリ
ップフロップ回路のＪ端子とＫ端子の両方の電圧がＨｉ
ｇｈレベルになる。したがって、クロック信号ＣＬＫが
立ち下がる度に、このＪＫフリップフロップ回路の出力
ＱＡ及びＱＡ’の電圧が反転する。同様に、分岐点Ｐ１
において、イネーブル信号Ｇ’は、２つのＮＯＲゲート
それぞれの入力端子のうちの少なくとも１つに分配され
る。また分岐点Ｓ１及びＳ２において、出力ＱＡ’は２
つのＮＯＲゲートそれぞれの入力端子のうちの少なくと
も１つに分配される。さらに分岐点Ｔ２において、出力
ＱＢ’は２つのＮＯＲゲートのうちのいずれかの入力端
子のうちの少なくとも１つに分配される。これらの２つ
のＮＯＲゲートの出力端子は、それぞれ中央と右のＪＫ
フリップフロップ回路のＪ端子及びＫ端子に接続され
る。これにより、イネーブル信号Ｇ’の電圧がＬｏｗレ
ベルであるとき、出力ＱＡ’の電圧がＬｏｗレベルであ
れば、中央のＪＫフリップフロップ回路のＪ端子とＫ端
子の両方の電圧がＨｉｇｈレベルになる。したがって、
クロック信号ＣＬＫが立ち下がる度に、このＪＫフリッ
プフロップ回路の出力ＱＢ及びＱＢ’の電圧が反転す
る。さらに、イネーブル信号Ｇ’の電圧がＬｏｗレベル
であるとき、出力ＱＡ’及びＱＢ’の電圧が共にＬｏｗ
レベルであれば、右のＪＫフリップフロップ回路のＪ端
子とＫ端子の両方の電圧がＨｉｇｈレベルになる。した
がって、クロック信号ＣＬＫが立ち下がる度に、このＪ
Ｋフリップフロップ回路の出力ＱＣ及びＱＣ’の電圧が
反転する。つまり、イネーブル信号Ｇ’の電圧がＬｏｗ
レベルである場合、クロック信号ＣＬＫが立ち下がる度
に、同期式カウンタ４１１が出力するカウント数は１つ
ずつ増える。最後に、ＮＯＲゲートがリップルキャリー
アウト信号ＲＣＯを出力するために、このＮＯＲゲート
の複数（ここでは３つ）の入力端子に分岐点Ｓ２におい
て分配された出力ＱＡ’、分岐点Ｔ２において分配され
た出力ＱＢ’及び出力ＱＣ’が入力される。これによ
り、同期式カウンタ４１１が出力するカウント数が７で
あれば、出力ＱＡ’、ＱＢ’及びＱＣ’の電圧が全てＬ
ｏｗレベルになるので、リップルキャリーアウト信号Ｒ
ＣＯの電圧はＨｉｇｈレベルになる。

【００１６】そこで、リップルキャリーアウト信号ＲＣ
Ｏの電圧がＨｉｇｈレベルであれば、終り値判定用論理
ゲート４１２ａは連動信号ＢＬＫ０’の電圧をＬｏｗレ
ベルにする。それ以外の場合、連動信号ＢＬＫ０’の電
圧はＨｉｇｈレベルである。分岐点Ｕにおいて、連動信
号ＢＬＫ０’はカウント用論理ゲート４１５の入力端子
のうちの少なくとも１つに入力される。これにより、も
し連動信号ＢＬＫ０’がＨｉｇｈレベルであれば、イネ
ーブル信号Ｇ’はＬｏｗレベルになる。したがって、カ
ウント数が７に到達するまで同期式カウンタ４１１はカ
ウント数を１つずつ増やし、カウント数が７に到達する
と、同期式カウンタ４１１は停止する。

【００１７】なお、図１には、クロック信号ＣＬＫに同
期した３つのＪＫフリップフロップ回路から構成される
２進３桁の同期式カウンタ４１１が示されているが、Ｊ
Ｋフリップフロップ回路の数をＮ個用いることにより、
２進Ｎ桁の同期式カウンタ４１１に変更することは容易
である。また分岐点Ｓ１及びＳ２において出力ＱＡを分
配することと、分岐点Ｔ２において出力ＱＢを分配する
こととにより、同期式カウンタ４１１はダウンカウンタ
に変更される。

【００１８】連動部分では、外部から入力される連動信
号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’
に従い、連動用論理ゲート４１４及び連動用ラッチ回路
４１３がカウント用論理ゲート４１５を制御する。すな
わち、連動用論理ゲート４１４の複数（ここでは４つ）
の入力端子に、それぞれ連動信号ＢＬＫ１’、ＢＬＫ
２’、ＢＬＫ３’及びＢＬＫ４’が入力され、連動用論
理ゲート４１４の出力端子が連動用ラッチ回路４１３の
１つの入力端子に配線される。また連動信号ＢＬＫＯ’
は分岐点Ｕにおいて分配され、連動用ラッチ回路４１３
のもう１つの入力端子に入力される。したがって、連動
信号ＢＬＫ０’、ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ３’
及びＢＬＫ４’の全てがＬｏｗレベルである場合、連動
用ラッチ回路４１３の出力信号ＱＧはＨｉｇｈレベルに
なる。さらにカウント用論理ゲート４１５の出力端子は
Ｌｏｗレベルになることができる。ただし、連動信号Ｂ
ＬＫ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’のう
ちいずれか１つでもＨｉｇｈレベルである場合、連動信
号ＢＬＫ０’がＨｉｇｈレベルになれば、連動用ラッチ
回路４１３の出力信号ＱＧはＬｏｗレベルになる。しか
も連動信号ＢＬＫ０’が再度Ｌｏｗレベルになっても、
連動用ラッチ回路４１３の出力信号ＱＧはＬｏｗレベル
のままである。したがって、連動信号ＢＬＫ０’、ＢＬ
Ｋ１’、ＢＬＫ２’、ＢＬＫ３’及びＢＬＫ４’の全て
がＬｏｗレベルにならなければ、連動用ラッチ回路４１
３の出力信号ＱＧはＨｉｇｈレベルになることができな
い。これにより、連動部分は、連動信号ＢＬＫ０’の位
相と周期を、連動信号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ
３’及びＢＬＫ４’のうちの少なくとも１つの位相と周
期に合わせることができる。

【００１９】ところで、連動式カウンタ４１６はクロッ
ク信号に同期して動作するが、クロック信号自体が全て
の連動式カウンタ４１６に同時に供給されるとは限らな
い。そのため連動式カウンタ４１６がクロック信号を受
け取る前に、連動信号ＢＬＫ１’、ＢＬＫ２’、ＢＬＫ
３’及びＢＬＫ４’のいずれかがＨｉｇｈレベルにな
り、結果としてイネーブル信号Ｇ’がＨｉｇｈレベルに
なってしまう可能性がある。そこで同期式カウンタ４１
１が動作を開始するまで、連動用ラッチ回路４１３はイ
ネーブル信号Ｇ’をＬｏｗレベルに保持することができ
る。なお、図１では、連動式カウンタ４１６が４つの連
動式カウンタ４１６から連動信号を入力する場合を示し
たが、接続される連動式カウンタ４１６の数に応じて連
動用論理ゲート４１４の入力端子数を変更するか、さも
なくば連動用論理ゲート４１４の入力端子のうち不必要
なものをプルダウンすれば良い。

【００２０】さて、図１に示した同期式カウンタ４１１
において、カウント数の初期値は０に、終り値は７に固
定されていた。しかしながらＬＳＩの仕様によってはカ
ウント数の初期値及び終り値が変更される場合もある。
そこで図２に示すように、請求項２記載の発明に対応す
る実施形態の連動式カウンタ４１６は、市販の同期式カ
ウンタ４１１のような同期式クリア手段及び同期式ロー
ド手段を有する同期式カウンタ４１１を用いることによ
り、任意の初期値及び終り値を設定することができる。
この場合、終り値の判定は、終り値判定用論理ゲート４
１２ａの代りに終り値判定用論理回路４１２ｂを用いる
ことによって実現される。勿論、終り値判定用論理回路
４１２ｂにはＮＡＮＤゲートなどが用いられても良い。

【００２１】例えば同期式カウンタ４１１が同期クリア
手段を有する場合、カウンタ部分では、同期式カウンタ
４１１、終り値判定用論理回路４１２ｂ及びカウント用
論理ゲート４１５が環状に配線される。すなわち、同期
式カウンタ４１１はイネーブル信号Ｇ’を入力し、カウ
ント数を出力する。加えて、同期式カウンタ４１１は同
期クリア信号ＣＬＲとして連動用ラッチ回路４１３の出
力信号ＱＧも入力する。終り値判定用論理回路４１２ｂ
はカウント数を入力して、連動信号ＢＬＫ０’を出力す
る。カウント用論理ゲート４１５は少なくとも１つの入
力端子に連動信号ＢＬＫ０’を入力して、イネーブル信
号Ｇ’を出力する。

【００２２】例えば、図２の場合、同期式カウンタ４１
１は３つのＪＫフリップフロップ回路を備え、これらの
ＪＫフリップフロップ回路の出力ＱＡ、ＱＢ及びＱＣを
用いて０から７までのカウント数を出力する。また、こ
れらのＪＫフリップフロップ回路はそれぞれ出力ＱＡ、
ＱＢ及びＱＣの負論理出力ＱＡ’、ＱＢ’及びＱＣ’も
出力することができる。分岐点Ｎ０及びＮ１において、
クロック信号ＣＬＫは３つのＪＫフリップフロップ回路
のクロック端子に分配される。これらのＪＫフリップフ
ロップ回路はクロック信号ＣＬＫの立ち下がりのエッジ
で動作する。分岐点Ｖ２において、連動用ラッチ回路４
１３の出力信号ＱＧは同期式カウンタ４１１に分配さ
れ、クリア信号ＣＬＲとなる。さらに分岐点Ｖ３におい
て、ＮＯＴゲートの入力端子に分配される。このＮＯＴ
ゲートはクリア信号ＣＬＲの論理を反転して、クリア信
号ＣＬＲ’を出力する。分岐点Ｐ０においてイネーブル
信号Ｇ’が分配されることと、分岐点Ｖ０においてクリ
ア信号ＣＬＲが分配されることと、分岐点Ｗ０において
クリア信号ＣＬＲ’が分配されることと、分岐点Ｓ０に
おいて出力ＱＡ’が分配されることと、により、左のＪ
Ｋフリップフロップ回路のＪ端子及びＫ端子の電圧は、
数式１に示す論理式によって決定される。

【００２３】

【数１】

【００２４】同様に、分岐点Ｐ１においてイネーブル信
号Ｇ’が分配されることと、分岐点Ｖ１においてクリア
信号ＣＬＲが分配されることと、分岐点Ｗ１においてク
リア信号ＣＬＲ’が分配されることと、分岐点Ｓ０及び
Ｓ１において出力ＱＡ’が分配されることと、分岐点Ｓ
２において出力ＱＢ’が分配されることと、により、中
央のＪＫフリップフロップ回路のＪ端子及びＫ端子の電
圧は、数式２に示す論理式によって決定される。

【００２５】

【数２】

【００２６】さらに、分岐点Ｐ１においてイネーブル信
号Ｇ’が分配されることと、分岐点Ｖ１においてクリア
信号ＣＬＲが分配されることと、分岐点Ｗ１においてク
リア信号ＣＬＲ’が分配されることと、分岐点Ｓ０及び
Ｓ１において出力ＱＡ’が分配されることと、分岐点Ｓ
２において出力ＱＢ’が分配されることと、出力ＱＣ’
が入力されることと、により、右のＪＫフリップフロッ
プ回路のＪ端子及びＫ端子の電圧は、数式３に示す論理
式によって決定される。

【００２７】

【数３】

【００２８】これにより、イネーブル信号Ｇ’の電圧が
Ｌｏｗレベルであり、かつクリア信号ＣＬＲがＬｏｗレ
ベルである場合、クロック信号ＣＬＫが立ち下がる度
に、同期式カウンタ４１１が出力するカウント数は１つ
ずつ増える。さらに、イネーブル信号Ｇ’の電圧がＬｏ
ｗレベルであり、かつクリア信号ＣＬＲがＨｉｇｈレベ
ルである場合、クロック信号ＣＬＫが立ち下がるなら
ば、同期式カウンタ４１１が出力するカウント数は０に
なる。それ以外の場合、同期式カウンタ４１１は動作し
ない。

【００２９】そこで、カウント数が６の場合、終り値判
定用論理回路４１２ｂは連動信号ＢＬＫ０’の電圧をＬ
ｏｗレベルにする。それ以外の場合、連動信号ＢＬＫ
０’の電圧はＨｉｇｈレベルである。分岐点Ｕにおい
て、連動信号ＢＬＫ０’はカウント用論理ゲート４１５
の入力端子のうちの少なくとも１つに入力される。これ
により、もし連動信号ＢＬＫ０’がＨｉｇｈレベルであ
れば、イネーブル信号Ｇ’はＬｏｗレベルになる。した
がって、カウント数が６に到達するまで同期式カウンタ
４１１はカウント数を１つずつ増やし、カウント数が６
に到達すると、同期式カウンタ４１１は停止する。

【００３０】なお、図２には、クロック信号ＣＬＫに同
期した３つのＪＫフリップフロップ回路から構成される
２進３桁の同期式カウンタ４１１が示されているが、Ｊ
Ｋフリップフロップ回路の数をＮ個用いることにより、
２進Ｎ桁の同期式カウンタ４１１に変更することは容易
である。また数式１、２及び３において、出力ＱＡ’、
ＱＢ’及びＱＣ’の代りに出力ＱＡ、ＱＢ及びＱＣを用
いることにより、同期式カウンタ４１１はダウンカウン
タに変更される。その場合クリア信号ＣＬＲがＨｉｇｈ
レベルになると、同期式カウンタ４１１のカウント数は
７に設定される。

【００３１】この他に、同期式カウンタ４１１として型
番７４ＬＳ１６３のような標準的なアップダウンカウン
タが用いられても良い。その際には、イネーブル信号
Ｇ’及びクリア信号ＣＬＲの論理がこのアップダウンカ
ウンタのイネーブル端子及びクリア端子の論理に合うよ
うに、ＮＯＴゲートなどを用いて、イネーブル信号Ｇ’
及びクリア信号ＣＬＲの論理が変更されるだけで良い。

【００３２】ここまでは連動式カウンタ４１６単体の回
路構成について説明してきた。以下では複数の連動式カ
ウンタ４１６が接続された場合に連動式カウンタ４１６
がお互いにどのように連動するのか、タイミングチャー
トを用いて説明する。

【００３３】まず図３に示すように、３つの連動式カウ
ンタ４１６ａ〜４１６ｃが接続された場合を考える。な
お図３において、連動式カウンタ４１６ａ〜４１６ｃを
ＩＣＵと略記する。各々の連動式カウンタ４１６ａ〜４
１６ｃの連動信号ＢＬＫ０’は残りの連動式カウンタ４
１６ａ〜４１６ｃの連動用論理ゲート４１４に入力され
る。したがって連動用論理ゲート４１４は２入力論理ゲ
ートであれば良い。これら３つの連動式カウンタ４１６
ａ〜４１６ｃが安定して動作しているとき、連動式カウ
ンタ４１６ａのタイミングチャートを図４に示す。な
お、全ての連動式カウンタ４１６ａ〜４１６ｃは対称的
なので、残りの連動式カウンタ４１６ｂ及び４１６ｃの
タイミングチャートも同様である。

【００３４】図４から明らかなように、連動式カウンタ
４１６ａ〜４１６ｃのカウント数が一致している場合に
は、カウント用論理ゲート４１５の出力が一瞬Ｈｉｇｈ
レベルになるが、直ぐにＬｏｗレベルに戻るため、同期
式カウンタ４１１は連続してカウントすることができ
る。したがって連動式カウンタ４１６ａ〜４１６ｃは同
じカウント数を出力し続けることができる。

【００３５】図５に示すように、連動信号ＢＬＫ１’の
位相が何らかの理由により進んだ場合、連動式カウンタ
４１６は連動信号ＢＬＫ１’に関係なく動作する。した
がって連動信号ＢＬＫ１’はカウント数に対して影響し
ない。なお連動信号ＢＬＫ１’を生成する連動式カウン
タ４１６は連動信号ＢＬＫ１’を連動信号ＢＬＫ０’及
びＢＬＫ２’の位相に合わせるように動作する。

【００３６】図６に示すように、連動信号ＢＬＫ２’の
位相が何らかの理由により遅れた場合、連動式カウンタ
４１６は連動信号ＢＬＫ０’の位相を連動信号ＢＬＫ
２’の位相に合わせるように動作する。したがって連動
信号ＢＬＫ２’がＬレベルになるまで、連動式カウンタ
４１６はカウント数として終り値を出力し続ける。

【００３７】図７に示すように、連動信号ＢＬＫ１’の
位相が何らかの理由により進み、連動信号ＢＬＫ２’の
位相が何らかの理由により遅れた場合、連動式カウンタ
４１６は連動信号ＢＬＫ０’の位相を連動信号ＢＬＫ
２’の位相に合わせるように動作する。したがって連動
信号ＢＬＫ２’がＬレベルになるまで、連動式カウンタ
４１６はカウント数として終り値を出力し続ける。

【００３８】上記より、３つの連動式カウンタ４１６ａ
〜４１６ｃは最もカウントが遅れているものにカウント
数を合わせることが判る。このことは、終り値が異なる
連動式カウンタ４１６が接続された場合にも成り立つ。
したがって電源投入時、３つの連動式カウンタ４１６ａ
〜４１６ｃのカウント数が異なっていても、クロック信
号の周期に終り値の最大数を掛け合わせた時間以内に３
つの連動式カウンタ４１６ａ〜４１６ｃのカウント数が
一致する。

【００３９】さて、請求項１及び２記載の発明に対応す
る実施形態の連動式カウンタ４１６は、必ずしも図３の
ように他の全ての連動式カウンタ４１６と接続される必
要はない。そこで以下では、連動式カウンタ４１６が規
則的に配列された場合について説明する。

【００４０】図８に示すように、請求項３記載の発明に
対応する実施形態のカウンタネットワークは、正方格子
状に配列された連動式カウンタ４１６を隣接同士接続し
たネットワークである。この場合、連動用論理ゲート４
１４の入力数は４となる。なお辺縁の連動式カウンタ４
１６において、接続先のない連動用論理ゲート４１４の
入力はプルダウンされる。連動式カウンタ４１６を正方
格子状に配列する代りに、図９に示すように六角格子状
に配列して隣接同士接続することもできる。このように
連動式カウンタ４１６が配置されることにより、全ての
連動信号用信号線の長さがほぼ等しくなるので、連動式
カウンタ４１６は互いに連動し易くなる。したがって、
パイプライン処理装置、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉ
ｇｎａｌＰｒｏｃｅｓｓｏｒ）、シストリックアレイ、
データフロープロセッサ、及び並列画像処理装置のよう
に大規模で規則的なデジタル回路４３１に対して、これ
らの二次元カウンタネットワークは、連動式カウンタ４
１６のカウント数、つまりクロック信号ＣＬＫの分周信
号を容易に供給することができる。

【００４１】図１１に示すように、請求項４記載の発明
に対応する実施形態のカウンタネットワークは、上述の
正方格子状又は六角格子状に配列された連動式カウンタ
４１６を、三次元ＬＳＩ技術を用いて複数重ね合わせた
ネットワークである。連動式カウンタ４１６が正方格子
状に配列した場合には、連動用論理ゲート４１４の入力
数は６となり、連動式カウンタ４１６が六角格子状に配
列した場合には、連動用論理ゲート４１４の入力数は８
となる。図１１の場合、正方格子状に配列された連動式
カウンタ４１６のネットワークが３個積層されており、
各々の連動式カウンタ４１６の連動信号が実線で表され
ている。なお、各々の連動式カウンタ４１６の連動用論
理ゲート４１４の入力端子のうち、隣接する連動式カウ
ンタ４１６と接続されていないものは、プルアップ又は
プルダウンされているものとする。図１１から明らかな
ように、各層の連動式カウンタ４１６が重なり合うこと
により、層間の連動信号の信号線の長さは等しく、しか
も最短になる。したがって層間の配線材料を変更した
り、又はディレイラインなどを用いることにより、層を
跨ぐ連動信号の伝搬遅延時間は、層内の連動信号の伝搬
遅延時間と等しくなるように容易に調整され得るので、
異なる層の連動式カウンタ４１６は互いに同期すること
ができる。

【００４２】さらに、図１２に示すように、請求項５記
載の発明に対応する実施形態のカウンタネットワーク
は、正方格子状又は六角格子状に配列された連動式カウ
ンタ４１６のネットワークと、プロセッサ及び演算回路
などのデジタル回路４３１と、フォトダイオード及びＡ
／Ｄ変換回路などのアナログ回路４３２と、を三次元Ｌ
ＳＩの異なる層に実装する。図１２の場合、正方格子状
に配列された連動式カウンタ４１６が第２層及び第５層
に実装され、デジタル回路４３１が第１層、第３層及び
第４層に実装され、アナログ回路４３２が第６層に実装
されている。なお、図１２において、実線は連動信号を
表し、破線はカウント数を表す。また連動信号及びカウ
ント数以外の信号線は省略されている。第２層及び第５
層に実装された連動式カウンタ４１６のうち、重なり合
ったもの同士は互いの連動信号を入力するので、第２層
及び第５層にある全ての連動式カウンタ４１６は同じカ
ウント数を生成することができる。さらに連動式カウン
タ４１６のネットワークがデジタル回路４３１及びアナ
ログ回路４３２と異なる層に実装され得るので、デジタ
ル回路４３１及びアナログ回路４３２の配置によって連
動式カウンタ４１６の配置がずれることもなく、しかも
連動信号の信号線が迂回することもない。さらに三次元
ＬＳＩの各層の間にノイズ対策を施すことにより、連動
式カウンタ４１６はデジタル回路４３１及びアナログ回
路４３２のノイズに影響されないので、連動式カウンタ
４１６は安定に動作する。同様に、デジタル回路４３１
及びアナログ回路４３２は、これらの配置場所に関係な
く、最短距離の連動式カウンタ４１６からカウント数を
入力することができる。このことは、ＬＳＩ設計者がデ
ジタル回路４３１及びアナログ回路４３２の実装層内で
カウント数の信号線を引き回す必要がないことを意味す
るので、このＬＳＩ設計者は、デジタル回路４３１及び
アナログ回路４３２を任意の場所に配置しても、カウン
ト数の伝搬遅延時間を一定範囲内に収めることができ
る。したがって、デジタル回路４３１及びアナログ回路
４３２の設計も容易になる。特に、図１２に示すような
連動式カウンタ４１６のネットワークは、正方格子状又
は六角格子状に配列されたプロセッサが一斉に処理した
データを垂直方向に向かってパイプライン処理するよう
な、シストリックアレイ及び並列画像処理装置に対して
効率よくカウント数、つまりクロック信号ＣＬＫの分周
信号を供給することができる。

【００４３】ところで、請求項３、請求項４及び請求項
５記載の発明に対応する実施形態のカウンタネットワー
クを用いると、全ての連動式カウンタ４１６はＬＳＩ全
体に渡って同じカウント数を供給することができる。つ
まりこのカウント数を用いることにより、適当な信号が
ＬＳＩ全体に同時に分配されるように連動式信号分配回
路が設計され得る。

【００４４】図１３に示すように、請求項６記載の発明
に対応する実施形態の連動式信号分配回路は、信号分配
用デコーダ４２１によって連動式カウンタ４１６のカウ
ント数を復号することにより、複数の復号結果を生成す
る。さらにこれらの復号結果のうちの２つがそれぞれ計
時開始時刻及び計時終了時刻を表すとすると、信号分配
用ラッチ回路４２２が適当な信号ＳＩＧＩＮを入力した
場合、信号分配用ラッチ回路４２２は入力時刻から計時
終了時刻まで信号ＳＩＧＩＮを記憶し、信号分配用論理
ゲート４２３が、計時開始時刻にだけ、信号分配用ラッ
チ回路４２２によって記憶された信号ＳＩＧＩＮを信号
分配用フリップフロップ回路４２４に出力し、信号分配
用フリップフロップ回路４２４がクロック信号ＣＬＫに
同期した信号ＳＩＧＯＵＴ及び信号ＳＩＧＯＵＴ’を出
力する。これにより、連動式信号分配回路は、任意の時
間遅延した信号ＳＩＧＩＮから、クロック信号ＣＬＫに
同期し、しかもクロック信号ＣＬＫの周期の整数倍の時
間だけアクティブである信号ＳＩＧＯＵＴを生成する。

【００４５】例えば、図１３の場合、信号分配用デコー
ダ４２１は、０から７までのカウント数を表す連動式カ
ウンタ４１６の３つの出力ＱＡ、ＱＢ及びＱＣと、それ
らの負論理出力ＱＡ’、ＱＢ’及びＱＣ’と、を入力
し、８つのＮＯＲゲートを用いて、０から７までのカウ
ント数からそれぞれ８つの復号結果を生成する。すなわ
ち、８つのＮＯＲゲートはそれぞれ複数（ここでは３
つ）の入力端子を備え、分岐マトリクスＸにおいて、連
動式カウンタ４１６の出力ＱＡ、ＱＢ及びＱＣは、復号
結果０を出力するＮＯＲゲートに分配され、連動式カウ
ンタ４１６の出力ＱＡ’、ＱＢ及びＱＣは、復号結果１
を出力するＮＯＲゲートに分配され、連動式カウンタ４
１６の出力ＱＡ、ＱＢ’及びＱＣは、復号結果２を出力
するＮＯＲゲートに分配され、連動式カウンタ４１６の
出力ＱＡ’、ＱＢ’及びＱＣは、復号結果３を出力する
ＮＯＲゲートに分配され、連動式カウンタ４１６の出力
ＱＡ、ＱＢ及びＱＣ’は、復号結果４を出力するＮＯＲ
ゲートに分配され、連動式カウンタ４１６の出力Ｑ
Ａ’、ＱＢ及びＱＣ’は、復号結果５を出力するＮＯＲ
ゲートに分配され、連動式カウンタ４１６の出力ＱＡ、
ＱＢ’及びＱＣ’は、復号結果６を出力するＮＯＲゲー
トに分配され、連動式カウンタ４１６の出力ＱＡ’、Ｑ
Ｂ’及びＱＣ’は、復号結果７を出力するＮＯＲゲート
に分配される。そこで、復号結果０から復号結果７まで
の中から任意の２つを選んで、それぞれ計時開始時刻及
び計時終了時刻とすることにより、計時開始時刻がＨｉ
ｇｈレベルになってから計時終了時刻がＨｉｇｈレベル
になるまでの時間は、クロック信号ＣＬＫの周期の０倍
から７倍となる。さらに８つのＮＯＴゲートが、それぞ
れ復号結果０から復号結果７までを入力し、それぞれ負
論理復号結果０’から負論理復号結果７’までを出力す
る。したがって、負論理復号結果０’から負論理復号結
果７’までを用いることにより、計時開始時刻及び計時
終了時刻は負論理で表すこともできる。

【００４６】さて、図１３の場合、計時開始時刻は負論
理復号結果３’であり、計時終了時刻は復号結果５であ
る。そこで連動式信号分配回路が、負論理復号結果３’
と復号結果５を用いて任意の時間遅延した信号ＳＩＧＩ
Ｎから信号ＳＩＧＯＵＴを生成するために、まず信号分
配用ラッチ回路４２２は、２つの入力端子のうちの１つ
に信号ＳＩＧＩＮを入力し、信号ＱＳ’を出力する。信
号分配用論理ゲート４２３は、２つの入力端子に出力信
号ＱＳ’及び負論理復号結果３’を入力し、信号Ｊ３を
出力する。信号分配用フリップフロップ回路４２４は、
Ｊ端子に信号Ｊ３を入力し、Ｋ端子に復号結果５を入力
する。また信号分配用フリップフロップ回路４２４のク
ロック端子にクロック信号ＣＬＫを入力しているので、
信号分配用フリップフロップ回路４２４は、クロック信
号ＣＬＫの立ち下がりに同期しながら、Ｑ端子から信号
ＳＩＧＯＵＴを出力し、Ｑ’端子から信号ＳＩＧＯＵ
Ｔ’を出力する。最後に、分岐点Ｙにおいて、信号ＳＩ
ＧＯＵＴが信号分配用ラッチ回路４２２の２つの入力端
子のうちのもう１つに分配される。以下では、図１４の
タイミングチャートを参照しながら、図１３に示された
連動式信号分配回路について説明する。

【００４７】まず、信号ＳＩＧＩＮがＨｉｇｈレベルに
なると、信号分配用ラッチ回路４２２は信号ＱＳ’をＬ
ｏｗレベルにする。その後、信号ＳＩＧＩＮがＬｏｗレ
ベルになったとしても、信号ＳＩＧＯＵＴがＨｉｇｈレ
ベルになるまで、信号ＱＳ’はＬｏｗレベルのままであ
る。信号ＱＳ’がＬｏｗレベルになった後、負論理復号
結果３’がＬｏｗレベルの場合にのみ、信号分配用論理
ゲート４２３は信号Ｊ３をＨｉｇｈレベルにする。つま
り信号ＳＩＧＯＵＴがＨｉｇｈレベルになった後、連動
式カウンタ４１６のカウント数が３になったならば、信
号Ｊ３はＨｉｇｈレベルになる。このとき信号分配用フ
リップフロップ回路４２４のＪ端子がＨｉｇｈレベルに
なるので、信号ＳＩＧＯＵＴはクロック信号ＣＬＫの立
ち下がり時にＨｉｇｈレベルになる。また、信号ＳＩＧ
ＯＵＴが信号分配用ラッチ回路４２２に入力されるの
で、信号分配用ラッチ回路４２２はリセットされ、信号
ＱＳ’はＨｉｇｈレベルになる。この状態で連動式カウ
ンタ４１６のカウント数が４になったとしても、信号分
配用フリップフロップ回路４２４のＪ端子及びＫ端子が
共にＬｏｗレベルになるので、信号ＳＩＧＯＵＴはＨｉ
ｇｈレベルのままである。しかしながら、連動式カウン
タ４１６のカウント数が５になると、復号結果５がＨｉ
ｇｈレベルになり、信号分配用フリップフロップ回路４
２４のＫ端子もＨｉｇｈレベルになる。つまり信号ＳＩ
ＧＯＵＴはクロック信号ＣＬＫの立ち下がり時にＬｏｗ
レベルになる。図１４から明らかなように、信号ＳＩＧ
ＩＮが入力されると、復号結果３’がＬｏｗレベルであ
る際にクロック信号ＣＬＫが立ち下がった時刻から復号
結果５がＨｉｇｈレベルである際にクロック信号ＣＬＫ
が立ち下がった時刻まで信号ＳＩＧＯＵＴが出力されて
いる。そこでデジタル回路４３１がＬＳＩの何処に配置
されようとも、復号結果５の立ち上がり時にデジタル回
路４３１は信号ＳＩＧＯＵＴを確実に入力することがで
きる。このような機能はリセット信号、割込信号及び入
出力信号など、既に設計されているデジタル回路４３１
を殆んど変更することなく１つのシステムＬＳＩを組み
込む場合には必要不可欠である。

【００４８】この他に、図１５に示すように、請求項６
記載の発明に対応する実施形態の連動式信号分配回路
は、分岐点Ｚにおいて、復号結果５が信号分配用ラッチ
回路４２２の２つの入力端子のうちのもう１つに分配さ
れても良い。図１３に示された連動式信号分配回路の場
合、信号分配用ラッチ回路４２２は信号ＳＩＧＯＵＴに
よってリセットされる。したがって、信号ＳＩＧＯＵＴ
がＨｉｇｈレベルである際に信号ＳＩＧＩＮがＨｉｇｈ
レベルになったとしても、信号分配用ラッチ回路４２２
は信号ＳＩＧＩＮを記憶することができない。これに対
して、図１５に示された連動式信号分配回路の場合、信
号分配用ラッチ回路４２２は復号結果５によってリセッ
トされる。したがって、信号ＳＩＧＯＵＴがＨｉｇｈレ
ベルである際に信号ＳＩＧＩＮがＨｉｇｈレベルになっ
たとしても、復号結果５がＨｉｇｈレベルでなければ、
信号分配用ラッチ回路４２２は信号ＳＩＧＩＮを記憶す
ることができる。つまり、復号結果５がＨｉｇｈレベル
からＬｏｗレベルに変った直後に信号ＳＩＧＩＮがＨｉ
ｇｈレベルになったならば、信号分配用ラッチ回路４２
２は信号ＳＩＧＩＮを記憶することができる。そこで復
号結果５の代りに、信号分配用ラッチ回路４２２の２つ
の入力端子のうちのもう１つに復号結果４を入力すれ
ば、信号ＳＩＧＯＵＴがＨｉｇｈレベルであったとして
も、信号分配用ラッチ回路４２２は信号ＳＩＧＩＮを記
憶することができるようになる。

【００４９】なお、図１３及び１５の信号分配用デコー
ダ４２１、信号分配用ラッチ回路４２２及び信号分配用
論理ゲート４２３にはＮＯＲゲートが用いられている
が、ＮＡＮＤゲートなどが用いられても良い。また、図
１３及び１５では、計時開始時刻及び計時終了時刻を表
すためにそれぞれ負論理復号結果３’及び復号結果５が
用いられているが、勿論他の復号結果及び負論理復号結
果が用いられても良い。外部から適当な信号ＳＩＧＩＮ
が入力されると、信号分配用ラッチ回路４２２がこの信
号を一旦記憶した後、信号分配用論理ゲート４２３によ
って計時開始時刻に信号分配用フリップフロップ回路４
２４に入力される。信号分配用フリップフロップ回路４
２４はクロック信号に同期して入力信号を記憶し、計時
終了時刻にリセットされる。これにより入力信号の伝搬
遅延時間に関わらず、連動式信号分配回路は計時開始時
刻前に到達した入力信号を計時開始時刻から計時終了時
刻まで出力することができる。なお入力信号の論理が反
転している場合には信号分配用ラッチ回路４２２の前に
論理ゲートを加えることにより、連動式信号分配回路は
正常に動作することができる。

【００５０】ここまでは連動式カウンタ４１６、カウン
タネットワーク及び連動式信号分配回路について説明し
てきた。連動式カウンタ４１６が連動用ラッチ回路４１
３を備えているので、各々の連動式カウンタ４１６に入
力されるクロック信号ＣＬＫの伝搬遅延時間が長くなっ
たとしても、隣接する連動式カウンタ４１６に各々の連
動信号が到達するまでの遅延時間がクロック信号ＣＬＫ
の周期に比べて十分に短ければ、全ての連動式カウンタ
４１６は同じカウント数を出力することができる。しか
しながら、クロック信号ＣＬＫの周波数が高くなると、
各々の連動信号が上記の条件を満すことは難しくなる。
そこで以下では、連動式カウンタ４１６をＬＳＩ全体で
同期させるために必要な同期式発振回路４１０について
説明した後、連動式カウンタ４１６及び同期式発振回路
４１０が三次元ＬＳＩに実装される場合について説明す
る。

【００５１】まず、図１６に示すように、同期式発振回
路４１０は、Ａ側発振用論理ゲート４０１ａ、Ａ側発振
用コンデンサ４０４ａ、Ｂ側発振用論理ゲート４０１ｂ
及びＢ側発振用コンデンサ４０４ｂから構成される発振
部分、Ａ側同期用ラッチ回路４０５ａ、Ａ側同期用論理
ゲート４０６ａ、Ｂ側同期用ラッチ回路４０５ｂ及びＢ
側同期用論理ゲート４０６ｂから構成される同期部分、
及び初期化用論理ゲート４０２から構成され、発振部分
と同期部分はそれぞれＡ側とＢ側の２つに分割される。
また図１６では、同期式発振回路４１０が他の４つの同
期式発振回路４１０から同期信号ＳｙｎｃＡ１’、Ｓｙ
ｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、Ｓｙｎ
ｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎ
ｃＢ４’を入力するものとする。なお図１６において、
Ａ側発振用論理ゲート４０１ａ、Ｂ側発振用論理ゲート
４０１ｂ、Ａ側同期用ラッチ回路４０５ａ、Ａ側同期用
論理ゲート４０６ａ、Ｂ側同期用ラッチ回路４０５ｂ、
Ｂ側同期用論理ゲート４０６ｂ及び初期化用論理ゲート
４０２には、全てＮＯＲゲートが用いられているが、勿
論ＮＡＮＤゲートなど他の論理ゲートが用いられても良
い。

【００５２】発振部分では、Ａ側発振用論理ゲート４０
１ａ、Ａ側発振用コンデンサ４０４ａ、Ｂ側発振用論理
ゲート４０１ｂ及びＢ側発振用コンデンサ４０４ｂが環
状に配線され、さらにＡ側発振用論理ゲート４０１ａ及
びＢ側発振用論理ゲート４０１ｂの出力と入力が、それ
ぞれＡ側発振用抵抗４０３ａ及びＢ側発振用抵抗４０３
ｂを用いて配線される。すなわち、Ａ側発振用論理ゲー
ト４０１ａは複数（ここでは３つ）の入力端子を備え、
各々の入力端子が、Ａ側発振用コンデンサ４０４ａの１
つの端子、初期化用論理ゲート４０２の出力端子及びＡ
側同期用ラッチ回路４０５ａの出力端子に配線される。
さらにＡ側発振用抵抗４０３ａが、Ａ側発振用コンデン
サ４０４ａに接続されたＡ側発振用論理ゲート４０１ａ
の入力端子と、Ａ側発振用論理ゲート４０１ａの出力端
子との間を接続する。同様に、Ｂ側発振用論理ゲート４
０１ｂは複数（ここでは２つ）の入力端子を備え、各々
の入力端子が、Ｂ側発振用コンデンサ４０４ｂの１つの
端子、初期化用論理ゲート４０２の出力端子及びＢ側同
期用ラッチ回路４０５ｂの出力端子に配線される。さら
にＢ側発振用抵抗４０３ｂが、Ｂ側発振用コンデンサ４
０４ｂに接続されたＢ側発振用論理ゲート４０１ｂの入
力端子と、Ｂ側発振用論理ゲート４０１ｂの出力端子と
の間を接続する。最後に、Ａ側発振用コンデンサ４０４
ａ及びＢ側発振用コンデンサ４０４ｂの開放端子が、そ
れぞれＢ側発振用論理ゲート４０１ｂ及びＡ側発振用論
理ゲート４０１ａの出力端子に接続される。

【００５３】さて、Ａ側発振用論理ゲート４０１ａの出
力端子の電圧がＨｉｇｈレベルである場合、分岐点Ｅの
電圧もＨｉｇｈレベルになる。したがってクロック信号
ＣｌｏｃｋＡもＨｉｇｈレベルになる。また分岐点Ｅ及
びＦにおいて、Ａ側発振用論理ゲート４０１ａの出力端
子から供給される電流は、クロック信号ＣｌｏｃｋＡ、
Ａ側発振用抵抗４０３ａ、Ｂ側発振用コンデンサ４０４
ｂ及び初期化用論理ゲート４０２に分配される。Ａ側発
振用抵抗４０３ａに分配された電流は、分岐点Ｇにおい
て、Ａ側発振用論理ゲート４０１ａ及びＡ側発振用コン
デンサ４０４ａに分配される。分岐点Ｇの電圧が分岐点
Ｅ及びＦの電圧と等しくなるまで、Ａ側発振用コンデン
サ４０４ａは、分配された電流を入力する。分岐点Ｇの
電圧がＨｉｇｈレベルになると、分岐点Ｈの電圧もＨｉ
ｇｈレベルになるので、同期信号ＳｙｎｃｈＡ０’もＨ
ｉｇｈレベルになる。さらにＡ側発振用論理ゲート４０
１ａの１つの入力端子の電圧がＨｉｇｈレベルになるの
で、Ａ側発振用論理ゲート４０１ａの出力端子の電圧が
Ｌｏｗレベルになる。一方で、Ａ側発振用論理ゲート４
０１ａの出力端子の電圧がＬｏｗレベルの場合、分岐点
Ｇの電圧が分岐点Ｅ及びＦの電圧と等しくなるまで、Ａ
側発振用コンデンサ４０４ａは電流を出力する。この電
流は、分岐点Ｇにおいて、Ａ側発振用論理ゲート４０１
ａ及びＡ側発振用抵抗４０３ａに分配される。Ａ側発振
用抵抗４０３ａに分配された電流は、分岐点Ｅにおい
て、Ｂ側発振用コンデンサ４０４ｂからの電流と合流
し、Ａ側発振用論理ゲート４０１ａの出力端子に流入す
る。分岐点Ｇの電圧がＬｏｗレベルになると、分岐点Ｈ
の電圧もＬｏｗレベルになるので、同期信号Ｓｙｎｃｈ
Ａ０’もＬｏｗレベルになる。さらにＡ側発振用論理ゲ
ート４０１ａの他の入力端子の電圧もＬｏｗレベルにな
ると、Ａ側発振用論理ゲート４０１ａの出力端子の電圧
がＨｉｇｈレベルになる。

【００５４】同様に、Ｂ側発振用論理ゲート４０１ｂの
出力端子の電圧がＨｉｇｈレベルである場合、分岐点Ｉ
の電圧もＨｉｇｈレベルになる。したがってクロック信
号ＣｌｏｃｋＢもＨｉｇｈレベルになる。また分岐点
Ｉ、Ｊ及びＫにおいて、Ｂ側発振用論理ゲート４０１ｂ
の出力端子から供給される電流は、クロック信号Ｃｌｏ
ｃｋＢ、Ｂ側発振用抵抗４０３ｂ、Ａ側発振用コンデン
サ４０４ａ及び初期化用論理ゲート４０２に分配され
る。Ｂ側発振用抵抗４０３ｂに分配された電流は、分岐
点Ｌにおいて、Ｂ側発振用論理ゲート４０１ｂ及びＢ側
発振用コンデンサ４０４ｂに分配される。分岐点Ｌの電
圧が分岐点Ｉ、Ｊ及びＫの電圧と等しくなるまで、Ｂ側
発振用コンデンサ４０４ｂは、分配された電流を入力す
る。分岐点Ｌの電圧がＨｉｇｈレベルになると、分岐点
Ｍの電圧もＨｉｇｈレベルになるので、同期信号Ｓｙｎ
ｃｈＢ０’もＨｉｇｈレベルになる。さらにＢ側発振用
論理ゲート４０１ｂの１つの入力端子の電圧がＨｉｇｈ
レベルになるので、Ｂ側発振用論理ゲート４０１ｂの出
力端子の電圧がＬｏｗレベルになる。一方で、Ｂ側発振
用論理ゲート４０１ｂの出力端子の電圧がＬｏｗレベル
の場合、分岐点Ｌの電圧が分岐点Ｉ、Ｊ及びＫの電圧と
等しくなるまで、Ｂ側発振用コンデンサ４０４ｂは電流
を出力する。この電流は、分岐点Ｌにおいて、Ｂ側発振
用論理ゲート４０１ｂ及びＢ側発振用抵抗４０３ｂに分
配される。Ｂ側発振用抵抗４０３ｂに分配された電流
は、分岐点Ｊにおいて、Ａ側発振用コンデンサ４０４ａ
からの電流と合流し、Ｂ側発振用論理ゲート４０１ｂの
出力端子に流入する。分岐点Ｌの電圧がＬｏｗレベルに
なると、分岐点Ｍの電圧もＬｏｗレベルになるので、同
期信号ＳｙｎｃｈＢ０’もＬｏｗレベルになる。さらに
Ｂ側発振用論理ゲート４０１ｂの他の入力端子の電圧も
Ｌｏｗレベルになると、Ｂ側発振用論理ゲート４０１ｂ
の出力端子の電圧がＨｉｇｈレベルになる。

【００５５】なお、Ａ側発振用コンデンサ４０４ａ及び
Ｂ側発振用コンデンサ４０４ｂに蓄えられる電荷量は、
Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論理ゲー
ト４０１ｂの出力端子の電圧の差に依存する。

【００５６】ここでＡ側発振用抵抗４０３ａ及びＢ側発
振用抵抗４０３ｂの抵抗値を共にＲオームとし、Ａ側発
振用コンデンサ４０４ａ及びＢ側発振用コンデンサ４０
４ｂの容量を共にＣファラッドとすると、発振部分は、
時定数ＲＣに応じて自励発振をすることにより、２つの
クロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢと、２つの
同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’を生成する
ことができる。

【００５７】同期部分では、同期信号ＳｙｎｃＡ１’、
ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、ＳｙｎｃＡ４’、Ｓ
ｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳ
ｙｎｃＢ４’に応じて、Ａ側同期用ラッチ回路４０５ａ
とＡ側同期用論理ゲート４０６ａ、及びＢ側同期用ラッ
チ回路４０５ｂとＢ側同期用論理ゲート４０６ｂが、そ
れぞれＡ側発振用論理ゲート４０１ａ及びＢ側発振用論
理ゲート４０１ｂを制御する。

【００５８】すなわち、Ａ側同期用論理ゲート４０６ａ
の複数の入力端子（ここでは４つ）に、それぞれ同期信
号ＳｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及
びＳｙｎｃＡ４’が入力され、Ａ側同期用論理ゲート４
０６ａの出力端子がＡ側同期用ラッチ回路４０５ａの１
つの入力端子に配線される。またＡ側同期用ラッチ回路
４０５ａのもう１つの入力端子に同期信号ＳｙｎｃＡ
Ｏ’が入力される。したがって、同期信号ＳｙｎｃＡ
１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙｎｃＡ
４’の全てがＬｏｗレベルである場合、Ａ側同期用ラッ
チ回路４０５ａの出力信号ＱＳＡ’はＬｏｗレベルにな
る。さらに同期信号ＳｙｎｃＡ０’がＬｏｗレベルであ
れば、Ａ側発振用論理ゲート４０１ａの出力端子はＨｉ
ｇｈレベルになることができる。ただし、同期信号Ｓｙ
ｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙ
ｎｃＡ４’のうちいずれか１つでもＨｉｇｈレベルであ
る場合、同期信号ＳｙｎｃＡ０’がＨｉｇｈレベルにな
れば、Ａ側同期用ラッチ回路４０５ａの出力信号ＱＳ
Ａ’はＨｉｇｈレベルになる。しかも同期信号Ｓｙｎｃ
Ａ０’が再度Ｌｏｗレベルになっても、Ａ側同期用ラッ
チ回路４０５ａの出力信号ＱＳＡ’はＨｉｇｈレベルの
ままである。したがって同期信号ＳｙｎｃＡ０’、Ｓｙ
ｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’及びＳｙ
ｎｃＡ４’の全てがＬｏｗレベルにならなければ、Ａ側
発振用論理ゲート４０１ａの出力端子はＨｉｇｈレベル
になることができない。

【００５９】同様に、Ｂ側同期用論理ゲート４０６ｂの
複数の入力端子（ここでは４つ）に、それぞれ同期信号
ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及び
ＳｙｎｃＢ４’が入力され、Ｂ側同期用論理ゲート４０
６ｂの出力端子がＢ側同期用ラッチ回路４０５ｂの１つ
の入力端子に配線される。またＢ側同期用ラッチ回路４
０５ｂのもう１つの入力端子に同期信号ＳｙｎｃＢＯ’
が入力される。したがって、同期信号ＳｙｎｃＢ１’、
ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ４’の
全てがＬｏｗレベルである場合、Ｂ側同期用ラッチ回路
４０５ｂの出力信号ＱＳＢ’はＬｏｗレベルになる。さ
らに同期信号ＳｙｎｃＢ０’がＬｏｗレベルであれば、
Ｂ側発振用論理ゲート４０１ｂの出力端子はＨｉｇｈレ
ベルになることができる。ただし、同期信号ＳｙｎｃＢ
１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎｃＢ
４’のうちいずれか１つでもＨｉｇｈレベルである場
合、同期信号ＳｙｎｃＢ０’がＨｉｇｈレベルになれ
ば、Ｂ側同期用ラッチ回路４０５ｂの出力信号ＱＳＢ’
はＨｉｇｈレベルになる。しかも同期信号ＳｙｎｃＢ
０’が再度Ｌｏｗレベルになっても、Ｂ側同期用ラッチ
回路４０５ｂの出力信号ＱＳＢ’はＨｉｇｈレベルのま
まである。したがって同期信号ＳｙｎｃＢ０’、Ｓｙｎ
ｃＢ１’、ＳｙｎｃＢ２’、ＳｙｎｃＢ３’及びＳｙｎ
ｃＢ４’の全てがＬｏｗレベルにならなければ、Ｂ側発
振用論理ゲート４０１ｂの出力端子はＨｉｇｈレベルに
なることができない。

【００６０】これにより同期部分は、同期信号Ｓｙｎｃ
Ａ０’及びＳｙｎｃＢ０’の位相と周期を、同期信号Ｓ
ｙｎｃＡ１’、ＳｙｎｃＡ２’、ＳｙｎｃＡ３’、Ｓｙ
ｎｃＡ４’、ＳｙｎｃＢ１’、ＳｙｎｃＢ２’、Ｓｙｎ
ｃＢ３’及びＳｙｎｃＢ４’の位相と周期に合わせるこ
とができる。

【００６１】初期化用論理ゲート４０２は、電源投入時
などにＡ側発振用論理ゲート４０１ａ及びＢ側発振用論
理ゲート４０１ｂを制御することにより、同期信号Ｓｙ
ｎｃＡ０’及びＳｙｎｃＢ０’の位相を決定するもので
ある。図１６の場合、初期化用論理ゲート４０２として
２入力ＮＯＲゲートが用いられている。この初期化用論
理ゲート４０２の２つの入力端子が、それぞれＡ側発振
用論理ゲート４０１ａ及びＢ側発振用論理ゲート４０１
ｂの出力端子に配線され、しかも初期化用論理ゲート４
０２の出力信号Ｏｓｃ’がＡ側発振用論理ゲート４０１
ａの入力端子のうちの１つに入力されているので、Ａ側
発振用論理ゲート４０１ａ及びＢ側発振用論理ゲート４
０１ｂの出力端子の電圧が共にＬｏｗレベルの時だけ、
出力信号Ｏｓｃ’はＨｉｇｈレベルになる。このような
状態は、Ａ側発振用論理ゲート４０１ａ、Ａ側発振用抵
抗４０３ａ、Ａ側発振用コンデンサ４０４ａ、Ａ側同期
用ラッチ回路４０５ａ、Ａ側同期用論理ゲート４０６
ａ、Ｂ側発振用論理ゲート４０１ｂ、Ｂ側発振用抵抗４
０３ｂ、Ｂ側発振用コンデンサ４０４ｂ、Ｂ側同期用ラ
ッチ回路４０５ｂ、Ｂ側同期用論理ゲート４０６ｂ及び
初期化用論理ゲート４０２の低品質及び故障が原因であ
る場合、及びノイズにより同期式発振回路４１０が誤動
作した場合を除いて、電源投入時に限られる。したがっ
て初期化用論理ゲート４０２は、電源投入時にＡ側発振
用論理ゲート４０１ａの出力端子の電圧をＬｏｗレベル
に固定することができる。これにより、Ｂ側発振用論理
ゲート４０１ｂの出力端子の電圧がＨｉｇｈレベルにな
るので、同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ０’の
位相が電源投入時に決定される。

【００６２】なお、図１６では同期式発振回路４１０が
他の４つの同期式発振回路４１０から同期信号を入力す
る場合を示したが、接続される同期式発振回路４１０の
数に応じてＡ側同期用論理ゲート４０６ａ及びＢ側同期
用論理ゲート４０６ｂの入力数を変更するか、さもなく
ばＡ側同期用論理ゲート４０６ａ及びＢ側同期用論理ゲ
ート４０６ｂの入力端子のうち不必要なものをプルダウ
ンすれば良い。

【００６３】図１６の同期式発振回路４１０は、ＴＴＬ
（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏ
ｇｉｃ）及びＥＣＬ（エミッタ結合論理回路）など多く
の半導体技術を用いて実装することができる。ただしＣ
ＭＯＳ（相補形金属酸化膜半導体）のようなＦＥＴ（電
界効果型トランジスタ）を用いた場合には、Ａ側発振用
コンデンサ４０４ａ及びＢ側発振用コンデンサ４０４ｂ
に蓄えられた電荷がＡ側発振用論理ゲート４０１ａ、Ａ
側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４
０１ｂ及びＢ側同期用ラッチ回路４０５ｂの入力端子に
一斉に流れた場合、Ａ側発振用論理ゲート４０１ａ、Ａ
側同期用ラッチ回路４０５ａ、Ｂ側発振用論理ゲート４
０１ｂ及びＢ側同期用ラッチ回路４０５ｂのいずれかが
破壊される恐れがある。図１７に示すように、同期式発
振回路４１０では、この問題を回避するためにＡ側入力
抵抗４０７ａ及びＢ側入力抵抗４０７ｂが用いられる。
これにより、Ａ側発振用コンデンサ４０４ａ及びＢ側発
振用コンデンサ４０４ｂに蓄えられた電荷が、Ａ側発振
用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４０５
ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用ラッ
チ回路４０５ｂの入力端子に一斉に流れることはない。
またＡ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂに
より、Ａ側発振用論理ゲート４０１ａ及びＢ側発振用論
理ゲート４０１ｂの入力端子に流れる電流が減少するの
で、Ａ側入力抵抗４０７ａとＡ側発振用コンデンサ４０
４ａ、及びＢ側入力抵抗４０７ｂとＢ側発振用コンデン
サ４０４ｂから求められる時定数の精度も上がる。なお
Ａ側入力抵抗４０７ａ及びＢ側入力抵抗４０７ｂの抵抗
値を共にＲ０オームとする。抵抗値Ｒ０は電源電圧、Ａ
側発振用論理ゲート４０１ａ、Ａ側同期用ラッチ回路４
０５ａ、Ｂ側発振用論理ゲート４０１ｂ及びＢ側同期用
ラッチ回路４０５ｂの入力特性、及び容量Ｃなどを参考
にして決定する。

【００６４】さて、ＬＳＩ技術を用いて論理ゲートのみ
ならず抵抗及びコンデンサを実現したとしても、図１６
及び１７の個々の部品の性能にはばらつきが生じる。ま
して同期式発振回路４１０に望み通りのクロック周波数
を発生させることは困難である。そこで図１８に示すよ
うに、Ａ側発振用コンデンサ４０４ａの代りに水晶振動
子４０８を用いることにより、同期式発振回路４１０が
水晶振動子４０８の振動数に合わせて自励発振すること
ができる。ただしＢ側発振用コンデンサ４０４ｂの容量
Ｃは、同期式発振回路４１０がおおよそ水晶振動子４０
８の振動数で自励発振するような値に設定する必要があ
る。

【００６５】ここまでは同期式発振回路４１０単体の回
路構成について説明してきた。以下では、複数（ここで
は３個）の同期式発振回路４１０ａ〜４１０ｃが接続さ
れた場合に、同期式発振回路４１０ａ〜４１０ｃがお互
いにどのように同期を取るのか、タイミングチャートを
用いて説明する。なおＣＭＯＳの場合、入力インピーダ
ンスが高い上、入力電圧のしきい値が電源電圧と接地電
圧の中央に設定され得るので、以下のタイミングチャー
トはＣＭＯＳを念頭に作成されている。ただしＴＴＬ及
びＥＣＬなどの場合でも、タイミングチャートは同様の
波形となる。

【００６６】まず図１９に示すように、３つの同期式発
振回路４１０ａ〜４１０ｃが接続された場合を考える。
なお、図１９において、同期式発振回路４１０ａ〜４１
０ｃをＳＯＵと略記する。各々の同期式発振回路４１０
ａ〜４１０ｃの同期信号ＳｙｎｃＡ０’及びＳｙｎｃＢ
０’は、それぞれ残りの同期式発振回路４１０ａ〜４１
０ｃのＡ側同期用論理ゲート４０６ａ及びＢ側同期用論
理ゲート４０６ｂに入力される。したがってＡ側同期用
論理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂ
は２入力論理ゲートであれば良い。これら３つの同期式
発振回路４１０ａ〜４１０ｃが安定して自励発振してい
るとき、同期式発振回路４１０ａのタイミングチャート
を図２０に示す。なお、全ての同期式発振回路４１０ａ
〜４１０ｃは対称的なので、同期式発振回路４１０ｂ及
び４１０ｃのタイミングチャートも同様である。

【００６７】図２０から明らかなように、同期式発振回
路４１０ａ〜４１０ｃが自励発振している場合には、ク
ロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢが同時にＨｉ
ｇｈレベル（Ｈレベル）になることはない。そのため初
期化用論理ゲート４０２の出力は常にＬｏｗレベル（Ｌ
レベル）となる。またＡ側発振用論理ゲート４０１ａ及
びＢ側発振用論理ゲート４０１ｂの真理値表の非対称性
に従い、Ａ側発振用コンデンサ４０４ａ及びＢ側発振用
コンデンサ４０４ｂの電圧が放電によりＡ側発振用論理
ゲート４０１ａ及びＢ側発振用論理ゲート４０１ｂの入
力電圧のしきい値に到達した時点を起点として同期式発
振回路４１０ａ〜４１０ｃが自励発振する。

【００６８】図２１に示すように、同期信号ＳｙｎｃＡ
１’及びＳｙｎｃＢ１’の波形が何らかの理由により短
くなった場合、同期式発振回路４１０は同期信号Ｓｙｎ
ｃＡ１’及びＳｙｎｃＢ１’に関係なく動作する。した
がってクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢに対
して影響はない。なお、同期信号ＳｙｎｃＡ１’及びＳ
ｙｎｃＢ１’を生成する同期式発振回路４１０は、同期
信号ＳｙｎｃＡ１’及びＳｙｎｃＢ１’を同期信号Ｓｙ
ｎｃＡ０’、ＳｙｎｃＡ２’、ＳｙｎｃＢ０’及びＳｙ
ｎｃＢ２’の位相に合わせるように動作する。

【００６９】図２２に示すように、同期信号ＳｙｎｃＡ
２’及びＳｙｎｃＢ２’の波形が何らかの理由により長
くなった場合、同期式発振回路４１０ａは、同期信号Ｓ
ｙｎｃＢ０’（又はＳｙｎｃＡ０’）の位相を同期信号
ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の位相に合わせ
るように動作する。したがってクロック信号Ｃｌｏｃｋ
Ａ及びＣｌｏｃｋＢの周期は同期信号ＳｙｎｃＢ２’
（又はＳｙｎｃＡ２’）の周期に合わせて長くなる。

【００７０】図２３に示すように、同期信号ＳｙｎｃＡ
１’及びＳｙｎｃＢ１’の波形が何らかの理由により短
くなり、同期信号ＳｙｎｃＡ２’及びＳｙｎｃＢ２’の
波形が何らかの理由により長くなった場合、同期式発振
回路４１０ａは同期信号ＳｙｎｃＢ０’（又はＳｙｎｃ
Ａ０’）の位相を同期信号ＳｙｎｃＢ２’（又はＳｙｎ
ｃＡ２’）の位相に合わせるように動作する。したがっ
てクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢの周期は
同期信号ＳｙｎｃＢ２’（又はＳｙｎｃＡ２’）の周期
に合わせて長くなる。

【００７１】上記より、３つの同期式発振回路４１０ａ
〜４１０ｃは、これらのうち最も周期が長いものに同期
することが判る。このことは、時定数が微妙に異なる同
期式発振回路４１０が接続された場合にも成り立つ。

【００７２】図２４に示すように、電源投入時に全ての
信号の電圧は０ボルトとなるので、Ａ側発振用論理ゲー
ト４０１ａ及びＢ側発振用論理ゲート４０１ｂの出力、
つまりクロック信号ＣｌｏｃｋＡ及びＣｌｏｃｋＢはＬ
レベルと見なされる。したがって初期化用論理ゲート４
０２の出力、つまり信号Ｏｓｃ’は直ちにＨレベルに変
化する。同時にクロック信号ＣｌｏｃｋＡ及びＣｌｏｃ
ｋＢもＨレベルに変化する。しかしながら信号Ｏｓｃ’
がＨレベルになると、クロック信号ＣｌｏｃｋＡは強制
的にＬレベルに変更されるので、結果としてクロック信
号ＣｌｏｃｋＢのみがＨレベルとなる。このとき信号Ｏ
ｓｃ’はＬレベルになり、その後Ｌレベルを持続する。
これにより電源投入後、同期信号ＳｙｎｃＡ０’及びＳ
ｙｎｃＢ０’の位相が一意に決定される。

【００７３】ここまでは同期式発振回路４１０を３つ接
続した場合のタイミングチャートについて説明したが、
３つの同期式発振回路４１０のうち少なくとも１つに、
同期式発振回路４１０を用いた場合も同様の動作をす
る。ただし水晶振動子４０８の周期は一定であると見な
せるので、水晶振動子４０８を含まない同期式発振回路
４１０の位相が、水晶振動子４０８を含む同期式発振回
路４１０の位相に合うように、水晶振動子４０８を含ま
ない同期式発振回路４１０の波形の長さが優先的に変化
する。したがって、同期式発振回路４１０のネットワー
クにおいて、水晶振動子４０８を含む同期式発振回路４
１０が少なくとも１つあれば、ネットワーク全体のクロ
ック周波数を一定に保つことができる。

【００７４】さて、同期式発振回路４１０は、必ずしも
図１９のように他の全ての同期式発振回路４１０と接続
される必要はない。そこで以下では、同期式発振回路４
１０が規則的に配列された場合について説明する。

【００７５】図２５に示すように、二次元発振回路ネッ
トワークは、正方格子状に配列された同期式発振回路４
１０を隣接同士接続したネットワークである。この場
合、Ａ側同期用論理ゲート４０６ａ及びＢ側同期用論理
ゲート４０６ｂの入力数は４となる。なお、辺縁の同期
式発振回路４１０において、接続先のないＡ側同期用論
理ゲート４０６ａ及びＢ側同期用論理ゲート４０６ｂの
入力はプルアップ又はプルダウンされるものとする。同
期式発振回路４１０を正方格子状に配列する代りに、図
２６に示すように六角格子状に配列して隣接同士を接続
することもできる。このように同期式発振回路４１０が
規則的に配置されることにより、全ての同期信号用信号
線の長さがほぼ等しくなるので、同期式発振回路４１０
は互いに同期し易くなる。したがって、パイプライン処
理装置、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌ Ｐｒｏ
ｃｅｓｓｏｒ）、シストリックアレイ、データフロープ
ロセッサ、及び並列画像処理装置のように大規模で規則
的なデジタル回路４３１に対して、これらの二次元ネッ
トワークは、外部からのクロック信号を分配する場合に
比べて、クロック信号を容易に供給することができる。

【００７６】そこで、正方格子状に配列された同期式発
振回路４１０が、図１２に示すように三次元ＬＳＩに実
装された連動式カウンタ４１６、デジタル回路４３１及
びアナログ回路４３２にクロック信号を供給する場合を
考えてみる。

【００７７】例えば、図２７の場合、正方格子状に配列
された同期式発振回路４１０が第４層に実装され、正方
格子状に配列された連動式カウンタ４１６が第２層及び
第６層に実装され、デジタル回路４３１が第１層、第３
層及び第５層に実装され、アナログ回路４３２が第７層
に実装されている。つまり、図１２の第４層に、正方格
子状に配列された同期式発振回路４１０が挿入されてい
る。なお、図２７において、太線は連動信号を表し、細
線は同期信号を表し、破線はクロック信号を表す。また
連動信号、同期信号及びクロック信号を除く信号線は省
略されているが、連動式カウンタ４１６カウント数の信
号線は、図１２と同様に配線されているものとする。こ
のとき第４層にある全ての同期式発振回路４１０は同じ
位相と周期のクロック信号を生成するので、第２層及び
第６層に実装された全ての連動式カウンタ４１６は、同
じ位相と周期のクロック信号を入力することができる。
したがって、第２層及び第６層に実装された各々の連動
式カウンタ４１６を用いることにより、第１層、第３層
及び第５層に実装された全てのデジタル回路４３１と、
第７層に実装された全てのアナログ回路４３２は、リセ
ット信号及び割り込み信号のような、三次元ＬＳＩの外
部から入力される大域信号を一斉に入力することができ
るばかりでなく、互いに適当なタイミングで通信をする
ことができる。

【００７８】なお、図２７の場合、正方格子状に配列さ
れた同期式発振回路４１０が第４層に実装されている
が、三次元ＬＳＩにおいて垂直方向の配線距離は水平方
向の配線距離に比べて極めて短くなるので、各々の同期
式発振回路４１０のクロック信号の伝搬遅延時間は無視
できるほど小さいと見なされる。したがって、正方格子
状に配列された同期式発振回路４１０は、第１層など他
の層に実装されても良い。また、図１１に示された連動
式カウンタ４１６と同様に、正方格子状に配列された同
期式発振回路４１０が複数の層に実装されても良い。

【００７９】以上、本実施形態を説明したが、本発明は
上述の実施形態には限定されることはなく、当業者であ
れば種々なる態様を実施可能であり、本発明の技術的思
想を逸脱しない範囲において本発明の構成を適宜改変で
きることは当然であり、このような改変も、本発明の技
術的範囲に属するものである。

【００８０】

【発明の効果】請求項１〜２記載の発明によれば、連動
式カウンタは、位相が異なる複数の連動信号を入力した
としても、連動式カウンタは、これらの連動信号の中か
ら最も位相が遅れたものを選んで連動信号を生成すると
共に、連動信号の位相に合わせたカウント数を出力する
ことができる。したがって、複数の連動式カウンタがＬ
ＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔ）全体に分散されたとしても、全ての
連動式カウンタが互いに連動信号を通信するならば、全
ての連動式カウンタの連動信号の位相は最も遅れたもの
に一致し、これらの連動式カウンタのカウント数も一致
する。これらのカウント数はクロック信号の整数倍の時
間を表しているので、これらの連動式カウンタは、ＬＳ
Ｉ全体に同一のタイマ信号を供給することができる。ま
た、これらのカウント数はクロック信号の分周信号とな
るので、これらの連動式カウンタはＬＳＩ全体に同一の
分周信号も供給することができる。一方で、近年のＬＳ
Ｉの大規模化及びクロック信号の高速化により、ＬＳＩ
には消費電力の低減が求められているので、ＬＳＩ設計
者はＬＳＩの部分毎に細かくクロック制御をしなければ
ならない。しかしながら、長距離配線による伝搬遅延時
間の顕在化及びクロックスキューの問題により、ＬＳＩ
設計者は、クロック信号を単純に分周しただけではタイ
ミング設計を行うことが困難になってきている。そこで
本発明を用いることにより、ＬＳＩ設計者は、高周波数
のクロック信号に対応したＬＳＩを容易に設計すること
ができるようになる。

【００８１】請求項３及び４記載の発明によれば、カウ
ンタネットワークは、連動信号の配線量を抑えながら、
パイプライン処理装置、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉ
ｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、シストリックアレ
イ、データフロープロセッサ、及び並列画像処理装置な
ど大規模になればなるほど性能が向上する並列システム
の全体に、クロック信号に同期した分周信号及びタイマ
信号を供給することができるので、ＬＳＩ設計者は伝搬
遅延時間の問題を回避しながら大規模な並列システムを
設計することができる。特に、同期式発振回路から構成
されるネットワークを用いた場合、このネットワークは
クロック信号を生成するので、ＬＳＩ設計者は、ＬＳＩ
の外部からクロック信号を供給する必要がなくなる。そ
こで連動式カウンタがクロック信号をＮ分周して、Ｎ分
周信号を生成した場合、隣接する連動式カウンタが生成
するＮ分周信号の位相差は、２π／Ｎラジアン以下、つ
まりクロック信号の１周期以内である。つまり、同期式
発振回路が高周波数のクロック信号を生成し、しかもＮ
が大きくなればなるほど、Ｎ分周信号の位相差は０ラジ
アンに近づく。したがって、ＬＳＩ設計者は、高周波の
クロック信号を用いたＬＳＩを容易に設計できるように
なる。

【００８２】請求項５記載の発明によれば、連動式カウ
ンタの配置が容易になるので、連動式カウンタのネット
ワークは、プロセッサ及び演算回路などのデジタル回路
に分周信号及びタイマ信号を安定的に供給することがで
きる。しかもこれらのデジタル回路はどの連動式カウン
タからでも分周信号及びタイマ信号を入力することがで
きるので、ＬＳＩ設計者はデジタル回路を自由に配置す
ることができる。

【００８３】請求項６記載の発明によれば、ＬＳＩ全体
に配置されたデジタル回路及びアナログ回路はＬＳＩの
任意の場所から発信された信号を同時に受信することが
できる。特にシステムＬＳＩのように１つのＬＳＩに複
数の機能ブロックが実装される場合、クロック信号の周
波数が高くなればなるほど、リセット信号、割込信号及
び入出力信号のタイミングが合うように個々の機能ブロ
ックの設計を変更することは難しくなる。しかしながら
本発明を用いることにより個々の機能ブロックの配置に
関係なく、最大伝搬遅延時間のみを考慮するだけでリセ
ット信号、割込信号及び入出力信号のタイミングを制御
することができるので、ＬＳＩ設計者はこれらの機能ブ
ロックの設計を殆んど変更することなくこれらの機能ブ
ロックを１つのＬＳＩの中に実装することができるよう
になる。また、ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕ
ｃｔｉｏｎ Ｓｔｒｅａｍ Ｍｕｌｔｉ Ｄａｔａ Ｓ
ｔｒｅａｍ）型マルチプロセッサのように、多数のプロ
セッサが同じ命令を入力する場合、命令を記憶している
メモリから各プロセッサへの信号の伝搬遅延時間が異な
るにも関わらず、全てのプロセッサが同じタイミングで
動作しなければならない。しかしながら本発明を用いる
ことにより、クロック周波数に依らず、命令を全てのプ
ロセッサに同時に供給することができるので、ＬＳＩ設
計者は容易にプロセッサを設計することができるように
なる。さらに、同期式発振回路から構成されるネットワ
ークを用いた場合、同期式発振回路がクロック信号を生
成することにより、クロック信号の周波数が高くても全
ての連動式カウンタは一斉に動作することができる。三
次元ＬＳＩ技術を用いることにより、連動式カウンタ及
び同期式発振回路はそれ以外のデジタル回路及びアナロ
グ回路から容易に分離されるので、ＬＳＩ設計者は、連
動式カウンタ及び同期式発振回路と、連動式カウンタ及
び同期式発振回路を除いたデジタル回路及びアナログ回
路と、を独立に高速化することができる。

【図面の簡単な説明】

【図１】基本的な連動式カウンタの回路図である。

【図２】同期式カウンタが６まで数える連動式カウンタ
の回路図である。

【図３】３つの連動式カウンタから構成されるネットワ
ークのブロック図である。

【図４】３つの連動式カウンタが同期した場合のタイミ
ングチャートである。

【図５】３つの連動式カウンタのうち１つの位相が進ん
だ場合のタイミングチャートである。

【図６】３つの連動式カウンタのうち１つの位相が遅れ
た場合のタイミングチャートである。

【図７】３つの連動式カウンタの位相が異なる場合のタ
イミングチャートである。

【図８】正方格子状に配列された連動式カウンタから構
成されるネットワークのブロック図である。

【図９】六角格子状に配列された連動式カウンタから構
成されるネットワークのブロック図である。

【図１０】互いの距離が等しくなるように配列された連
動式カウンタから構成されるネットワークのブロック図
である。

【図１１】格子が重なるように連動式カウンタを積層し
た場合の説明図である。

【図１２】連動式カウンタ、デジタル回路及びアナログ
回路を積層した場合の説明図である。

【図１３】信号分配用フリップフロップ回路の出力によ
って信号分配用ラッチ回路がリセットされる場合におい
て、信号分配用デコーダの出力のうち３番及び５番を用
いて出力信号を生成する連動式信号分配回路の回路図で
ある。

【図１４】信号分配用デコーダの出力のうち３番及び５
番を用いて出力信号を生成する連動式信号分配回路のタ
イミングチャートである。

【図１５】信号分配用デコーダの出力によって信号分配
用ラッチ回路がリセットされる場合において、信号分配
用デコーダの出力のうち３番及び５番を用いて出力信号
を生成する連動式信号分配回路の回路図である。

【図１６】基本的な同期式発振回路の回路図である。

【図１７】入力抵抗を用いた同期式発振回路の回路図で
ある。

【図１８】水晶振動子を用いた場合の同期式発振回路の
回路図である。

【図１９】３つの同期式発振回路から構成されるネット
ワークのブロック図である。

【図２０】３つの同期式発振回路が同期した場合のタイ
ミングチャートである。

【図２１】３つの同期式発振回路のうち１つの位相が進
んだ場合のタイミングチャートである。

【図２２】３つの同期式発振回路のうち１つの位相が遅
れた場合のタイミングチャートである。

【図２３】３つの同期式発振回路の位相が異なる場合の
タイミングチャートである。

【図２４】３つの同期式発振回路に電源が投入された場
合のタイミングチャートである。

【図２５】正方格子状に配列された同期式発振回路から
構成されるネットワークのブロック図である。

【図２６】六角格子状に配列された同期式発振回路から
構成されるネットワークのブロック図である。

【図２７】連動式カウンタ、同期式発振回路、デジタル
回路及びアナログ回路を積層した場合の説明図である。

【符号の説明】

４０１ａ Ａ側発振用論理ゲート ４０１ｂ Ｂ側発振用論理ゲート ４０２ 初期化用論理ゲート ４０３ａ Ａ側発振用抵抗 ４０３ｂ Ｂ側発振用抵抗 ４０４ａ Ａ側発振用コンデンサ ４０４ｂ Ｂ側発振用コンデンサ ４０５ａ Ａ側同期用ラッチ回路 ４０５ｂ Ｂ側同期用ラッチ回路 ４０６ａ Ａ側同期用論理ゲート ４０６ｂ Ｂ側同期用論理ゲート ４０７ａ Ａ側入力抵抗 ４０７ｂ Ｂ側入力抵抗 ４０８ 水晶振動子 ４１０ 同期式発振回路 ４１１ 同期式カウンタ ４１２ａ 終り値判定用論理ゲート ４１２ｂ 終り値判定用論理回路 ４１３ 連動用ラッチ回路 ４１４ 連動用論理ゲート ４１５ カウント用論理ゲート ４１６ 連動式カウンタ ４２１ 信号分配用デコーダ ４２２ 信号分配用ラッチ回路 ４２３ 信号分配用論理ゲート ４２４ 信号分配用フリップフロップ回路 ４３１ デジタル回路 ４３２ アナログ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 同期式カウンタ、終り値判定用論理ゲー
   ト、連動用ラッチ回路、連動用論理ゲート及びカウント
   用論理ゲートを含む連動式カウンタであって、 前記終り値判定用論理ゲートが、前記同期式カウンタが
   出力するリップルキャリーアウト信号から連動信号を生
   成すること、 前記カウント用論理ゲートが前記連動信号を入力するこ
   と、 前記カウント用論理ゲートの出力が前記同期式カウンタ
   の動作を制御すること、により、 前記同期式カウンタが前記リップルキャリーアウト信号
   を出力した際に、前記連動信号が前記同期式カウンタの
   動作を停止させること、 前記連動用ラッチ回路が前記連動信号及び前記連動用論
   理ゲートの出力を入力すること、 前記連動用ラッチ回路の出力が前記カウント用論理ゲー
   トの前記出力を制御すること、により、 前記同期式カウンタの前記動作が停止した際に、前記連
   動用ラッチ回路の前記出力が前記同期式カウンタの前記
   動作を開始させること、 を特徴とする連動式カウンタ。
2. 【請求項２】 同期式カウンタ、終り値判定用論理回
   路、連動用ラッチ回路、連動用論理ゲート及びカウント
   用論理ゲートを含む連動式カウンタであって、 前記同期式カウンタが同期クリア手段及び同期ロード手
   段のうち少なくとも１つを備え、 前記終り値判定用論理回路が、前記同期式カウンタが出
   力するカウント数から連動信号を生成すること、 前記カウント用論理ゲートが前記連動信号を入力するこ
   と、 前記カウント用論理ゲートの出力が前記同期式カウンタ
   の動作を制御すること、により、 前記同期式カウンタの前記カウント数が終り値になった
   際に、前記連動信号が前記同期式カウンタの動作を停止
   させること、 前記連動用ラッチ回路が前記連動信号及び前記連動用論
   理ゲートの出力を入力すること、 前記連動用ラッチ回路の出力が前記カウント用論理ゲー
   トの前記出力を制御すること、により、 前記同期式カウンタの前記動作が停止した際に、前記連
   動用ラッチ回路の前記出力が前記同期式カウンタの前記
   動作を開始させること、 前記同期式カウンタが前記連動信号を入力することによ
   り、 前記同期式カウンタの前記動作が開始する際に、前記同
   期クリア手段及び前記同期ロード手段が前記同期式カウ
   ンタの初期値を設定すること、 を特徴とする連動式カウンタ。
3. 【請求項３】 請求項１又は２記載の複数の連動式カウ
   ンタを含むカウンタネットワークであって、 複数の前記連動式カウンタを平面内に配列したこと、 各々の前記連動式カウンタが、隣接する１個以上の前記
   連動式カウンタと等距離に配置されること、 各々の前記連動式カウンタが、隣接する１個以上の前記
   連動式カウンタと相互に前記連動信号を通信すること、 各々の前記連動式カウンタから出力される前記連動信号
   が、隣接する１個以上の前記連動式カウンタが出力する
   前記カウント数をずらすこと、により、 全ての前記連動式カウンタの前記カウント数が揃うこと
   を特徴とするカウンタネットワーク。
4. 【請求項４】 請求項３記載のカウンタネットワーク
   を、格子が重なるように積層したことを特徴とするカウ
   ンタネットワーク。
5. 【請求項５】 複数のデジタル回路又は複数のアナログ
   回路を含む第一の電子回路と、 請求項３又は４記載の１個以上のカウンタネットワーク
   と、 を含む第二の電子回路が複数の層に積層され、 第一の前記電子回路が、１個以上の前記カウンタネット
   ワークのうち少なくとも１個の前記連動式カウンタから
   前記カウント数を入力することを特徴とするカウンタネ
   ットワーク。
6. 【請求項６】 請求項３、４又は５記載の１個以上のカ
   ウンタネットワークに対して、 少なくとも１個の前記連動式カウンタが、 信号分配用デコーダと、 １個以上の信号分配用ラッチ回路と、 １個以上の信号分配用論理ゲートと、 １個以上の信号分配用フリップフロップ回路と、 を備え、 前記信号分配用デコーダが前記連動式カウンタの前記カ
   ウント数から複数の復号結果を出力すること、 各々の前記信号分配用ラッチ回路が複数の入力信号のう
   ちの１つを記憶すること、 各々の前記信号分配用論理ゲートが、 少なくとも１個の前記信号分配用ラッチ回路の出力と、 前記信号分配用デコーダの複数の前記復号結果のうちの
   少なくとも１つと、 を入力すること、 各々の前記信号分配用フリップフロップ回路が、 少なくとも１個の前記信号分配用論理ゲートの出力と、 前記信号分配用デコーダの複数の前記復号結果のうちの
   少なくとも１つと、 を入力すること、 各々の前記信号分配用ラッチ回路が、 前記信号分配用デコーダの複数の前記復号結果のうちの
   少なくとも１つと、 少なくとも１個の前記信号分配用フリップフロップ回路
   の出力と、 のうち少なくとも１つを用いて、記憶している前記入力
   信号をリセットすること、により、 前記連動式カウンタの前記カウント数に応じて、各々の
   前記信号分配用フリップフロップ回路が、対応する１個
   の前記入力信号の出力開始時刻及び出力時間を変更する
   ことを特徴とする連動式信号分配回路。