JP2880013B2 - クロック発振回路及びクロック抽出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば電源の供給と
同時に自走発振し、この自走発振の位相制御や自走発振
の周波数制御を可能にさせるクロック発振回路と、入力
データ信号に同期したクロック信号を抽出出力するクロ
ック抽出回路に関するものである。

【０００２】

【従来の技術】近年、データ通信などの高速化に伴い、
受信データから瞬時に受信データ位相と同期したクロッ
ク出力などを得るための様々なクロック抽出回路や、ク
ロック発生回路などの高速動作、高安定化及び小型回路
化などのための技術開発が行われている。これらの技術
は高速通信装置などを実現するために重要な技術とされ
ている。

【０００３】従来のクロック発生回路については、例え
ば、文献１：『超ＬＳＩのためのアナログ集積回路設計
技術 下」、著者Ｐ．Ｒ．グレイ、Ｒ．Ｇ．メイヤ、発
行所（株）培風蝕、１９９０年１２月発行などに一例が
示されている。また、クロック抽出回路についても、例
えば、『ＰＨＡＳＥ−ＬＯＣＫＥＤ ＬＯＯＰＳ Ｔｈ
ｅｏｒｙ，Ｄｅｓｉｇｎ，ａｎｄ Ａｐｐｌｉｃａｔｉ
ｏｎｓ』、著者Ｒｏｌａｎｄ Ｅ．Ｂｅｓｔ、発行所Ｍ
ｃＧＲＡＷ−ＨＩＬＬ ＢＯＯＫ ＣＯＭＰＡＮＹ、１
９８４年発行、ｐｐ．２１２〜２１５などに一例が示さ
れている。

【０００４】例えば、図２は、電圧制御によるエミッタ
結合形マルチバイブレータ回路図である。

【０００５】この図２において、Ｖｉｎ入力電圧信号の
制御によるエミッタ結合形マルチバイブレータ回路は、
発振周波数ｆ＝Ｉ１／（４・Ｃ・ＶＢＥ）で定まる周波
数で発振される。ここで、Ｉ１はタイミングコンデンサ
Ｃに流れる電流であり、ＣはタイミングコンデンサＣの
容量であり、ＶＢＥはトランジスタＱ１及びＱ２の活性
領域でのベース・エミッタ間の電圧である。そして、こ
の回路は入力電圧Ｖｉｎのバイアス値を制御することで
発振周波数を制御することができる。

【０００６】また、図３は、従来のクロック抽出回路の
機能フロック図である。

【０００７】この図３において、このクロック抽出回路
は、変化点検出器３１と、位相同期ループ回路３２とで
構成されている。入力ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ
ｔｏＺｅｒｏ）データは変化点検出器３１に供給される
と、パルスの立ち上がりや、立ち下がり変化点などが検
出されて、変化点検出信号は位相同期ループ回路３２の
位相比較器３２Ａに供給される。ここで電圧制御発振器
（ＶＣＯ）３２Ｃから供給されるクロック信号と上記変
化点検出信号との位相比較を行い、位相比較信号をルー
プフィルタ３２Ｂに供給する。ここでこの位相比較信号
のフィルタリシグ（例えば低減通過など）を行ってフィ
ルタリング信号を上記電圧制御発振器３２Ｃの発振周波
数制御用入力電圧信号として供給する。上記電圧制御発
振器３２Ｃは入力電圧信号に応じてクロックの発生を行
ってクロック信号として出力する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記図
２の電圧制御エミッタ結合形マルチバイブレータ回路で
は、周波数は制御できるが、発振出力クロックの位相の
みを制御することができないという問題があった。この
ために、例えば受信データに同期したクロック信号を発
生させることができないという問題があった。

【０００９】また、上記図３のクロック抽出回路におい
ては、位相同期ルーフ回路３２で動作周波数範囲や、キ
ャプチャ（捕獲）チャレンジ・耐ジッタ特性などを実用
的な範囲までに設定するためには、上記ループフィルタ
３２Ｂの時定数を非常に大きい値に設定しなければなら
ず、このため大きい時定数を設定するための部品形状
（例えば、抵抗、コンデンサ、コイルなど）が大きくな
り回路を小形化できず、しかも受信データが変化点検出
器３１に供給（印加）されてから、抽出クロックが出力
されるまでの時間が長くなるという問題があった。しか
も以上の問題によって集積回路化が困難であるという問
題もある。

【００１０】この発明は、以上の課題に鑑み為されたも
のであり、その目的とするところは、発振クロックの発
振位相と発振周波数とを発振動作を停止させることなく
独立に制御できるクロック発振回路と、入力データ信号
から高速にクロック信号を抽出することができる小型の
クロック抽出回路とを提供することである。

【００１１】

【課題を解決するための手段】この発明は以上の目的を
達成するために、第１の発明は自走発振手段を備えて、
この自走発振で得られるクロック信号を出力するクロッ
ク発振回路において、以下の特徴的な構成で改良した。

【００１２】つまり、上記自走発振手段の自走発振周波
数の１周期より短いパルスでなる発信位相制御用入力信
号を取り込む発振位相制御用入力信号取込手段と、取り
込まれた上記発振位相制御用入力信号によって上記自走
発振手段内の発振帰還ループ上の１ないし複数の節点の
電位を強制的に変化させることにより、自走発振を継続
させつつ、発振の位相制御を行う発振位相制御手段とを
備えて、上記発振位相制御用入力信号に応じて上記自走
発振が位相制御されて得られたクロック信号を出力する
ことを特徴とする。

【００１３】また、更に発振周波数制御用入力信号を取
り込む発振周波数制御用入力信号取込手段と、上記発振
周波数制御用入力信号に基づき上記自走発振の発振周波
数を制御する発振周波数制御手段とを備えてもよい。

【００１４】また、上記自走発振手段を、エミッタ結合
形マルチバイブレータ回路で構成してもよい。

【００１５】第２の発明は、自走発振手段を備えて、入
力データ信号からこの信号に同期したクロック信号を抽
出出力するクロック抽出回路において、以下の特徴的な
構成で改良した。

【００１６】つまり、入力データ信号の変化点を検出し
て、上記自走発振手段の自走発振周波数の１周期より短
いパルスでなる変化点検出信号を出力する変化点検出手
段と、上記変化点検出信号によって上記自走発振手段内
の発振帰還ループ上の１ないし複数の節点の電位を強制
的に変化させることにより、自走発振を継続させつつ、
上記自走発振の位相制御を行う発振位相制御手段とを備
えて、上記入力データ信号の位相に同期したクロック信
号を抽出出力することを特徴とする。

【００１７】また、更に発振周波数制御用入力信号を取
り込む発振周波数制御用入力信号取込手段と、上記発振
周波数制御用入力信号に基づき上記自走発振の発振周波
数を制御する発振周波数制御手段とを備えることもよ
い。

【００１８】また、位相同期ループ手段を備え、上記入
力データ信号の速度と整数比関係の基準周波数信号を上
記位相同期ループ手段に取り込み、所望の発振周波数で
発振させると共に、上記位相同期ループ手段内のループ
フィルタ出力信号を上記発振周波数制御用入力信号とし
て発振周波数制御用入力信号取込手段に供給することも
よい。

【００１９】

【作用】この第１の発明によれば、電源の供給と同時に
自走発振してクロック信号を出力でき、しかも発振位相
制御手段によって、上記自走発振手段の自走発振周波数
の１周期より短いパルスでなる上記発振位相制御用入力
信号に応じて（例えばパルス立ち上がりタイミングや、
立ち下がりタイミングに応じて）、発振を継続させつつ
上記自走発振位相を制御でき、従って入力の発振位相制
御用入力信号に位相同期したクロック信号を出力するこ
とができる。また発振周波数制御手段などを備えること
によって上記発振位相制御と独立して発振周波数を行う
こともできる。また上記自走発振手段をエミッタ結合形
マルチバイブレータ回路で構成することによって集積回
路化も容易にさせることもできる。

【００２０】第２の発明によれば、変化点検出手段で検
出された上記自走発振手段の自走発振周波数の１周期よ
り短いパルスでなる変化点検出信号に基づき上記発振位
相制御手段で、発振を継続させつつ上記自走発振手段が
発振位相制御され、この位相制御された状態で入力デー
タ信号と位相が同期したクロック信号が抽出出力させる
ことができる。また、電源の供給と同時に自走発振して
クロック信号を出力できる。

【００２１】従って、入力データ信号がこのクロック抽
出回路に供給されてからそれに同期した抽出クロックが
出力されるまでの時間を短くでき、また回路構成も簡単
であるので集積回路化も容易になる。また上記発振周波
数制御手段も備えることによって、上記位相制御と独立
して発振周波数制御も行うことができる。また位相同期
ループ手段内のループフィルタ出力信号を上記発振周波
数制御用入力信号として発振周波数制御用入力信号取込
手段に供給することによって、位相同期ループ手段と上
記自走発振手段の単体の発振精度が低い場合であって
も、抽出クロックの周波数精度を向上させることができ
る。

【００２２】

【実施例】次にこの発明に係るクロック発振回路及びク
ロック抽出回路の好適な実施例を図面を用いて説明す
る。

【００２３】（Ａ） クロック発振回路の第１実施例 この第１実施例の目的は、エミッタ結合形マルチバイブ
レータ回路を使用して、発振クロックの位相制御を行う
ことができるクロック発振回路を実現することである。

【００２４】この目的を実現するために、エミッタ結合
形マルチバイブレータ回路の内部のタイミングコンデン
サの一端に発振位相制御用のパルス信号を取り込み、し
かもこの信号のレベルが閾値以上の場合には位相制御さ
せ、閾値以下の場合は上記エミッタ結合形マルチバイブ
レータ回路の発振位相を変更制御しないように構成し
た。

【００２５】図１は、このクロック発振回路の第１実施
例に係る回路図である。

【００２６】この図１において、このクロック発振回路
は、ドライバ回路１０と、エミッタ結合形マルチバイブ
レータ回路１１と、ドライバ回路１０の出力とエミッタ
結合形マルチバイブレータ回路１１のタイミングコンデ
ンサＣ１の入力側との接続を行うためのダイオードＤ３
とから構成されている。そして、ドライバ回路１０とエ
ミッタ結合形マルチバイブレータ回路１１の内部トラン
ジスタのコレクタ系用に正電源ＶＣＣが供給される。ま
た、ドライバ回路１０とエミッタ結合形マルチバイブレ
ータ回路１１の内部トランジスタのエミッタ系用などに
負電源ＶＥＥが供給される。

【００２７】ドライバ回路１０は、差動増幅形の回路構
成であり、差動増幅用トランジスタＱ５、Ｑ６と、定電
流源８ａと、抵抗Ｒ１とで構成されている。そして、ト
ランジスタＱ５のベースには位相制御入力信号が供給さ
れ、一方トランジスタＱ６のベースには、位相制御入力
信号（例えば、図４（Ｃ）のパルス波形信号）の検出を
所定の閾値で検出するための閾値電圧Ｖｒｅｆが供給さ
れる。そして、これらのトランジスタＱ５及びＱ６の順
方向活性領域でのベース・エミッタ間電圧は同じ値のＶ
Ｂとする。このトランジスタＱ６のコレクタ側は位相制
御入力信号の閾値電圧（Ｖｒｅｆ）以上の信号を増幅し
てドライバ回路１０の出力信号（例えば、図４（Ｄ）の
波形信号）としてダイオードＤ３のアノードに供給す
る。このダイオードＤ３の順方向電圧は上記電圧と同じ
ＶＢとする。

【００２８】そして、このドライバ回路１０は、位相制
御信号入力端子１に印加される信号電圧が閾値電圧Ｖｒ
ｅｆよりも低い電圧で印加されるとドライバ出力端子５
にはＶＣＣ−２・ＶＢの電圧が出力される。そして、位
相制御信号入力端子１に印加される信号電圧が閾値電圧
Ｖｒｅｆよりも高い電圧で印加されるとドライバ出力端
子５にはＶＣＣの電圧が出力される。この関係を図４
（Ｃ）、（Ｄ）に示す。

【００２９】ドライバ回路１０は、閾値電圧Ｖｒｅｆと
の比較、増幅処理を通じて、入力された位相制御信号を
波形整形してノイズパルスを除去すると共に、エミッタ
結合形マルチバイブレータ回路１１によるクロック位相
を制御できるレベルまで位相制御信号を増幅するものと
なっている。

【００３０】そして、ドライバ出力端子５からＶＣＣ−
２・ＶＢの電圧が出力される場合は、エミッタ結合形マ
ルチバイブレータ回路１１の自走発振には影響を与えな
い。

【００３１】エミッタ結合形マルチバイブレータ回路１
１は、スイッチングトランジスタＱ３、Ｑ４と、タイミ
ングコンデンサＣ１と、制御用トランジスタＱ１、Ｑ２
と、ダイオードＤ１、Ｄ２と、定電流源８ｂ〜８ｅなど
から構成されている。そして、ダイオードＤ１、Ｄ２、
トランジスタＱ１〜Ｑ４の順方向活性領域の電圧を上記
と同じ電圧ＶＢとする。そして、このエミッタ結合形マ
ルチバイブレータ回路１１に電源が供給されると同時に
所定の周波数で自走発振を行い、クロック信号はトラン
ジスタＱ４のコレクタ側端子７から出力される。このと
きの発振周波数ｆ（１／周期Ｔ）はｆ＝Ｉ１／（４・Ｃ
１・ＶＢ）・・・（１式）で表される。そして、このと
きの発振波形は例えば後述の図６（Ｅ）に表されてい
る。また、このときのタイミングコンデンサＣ１の入力
側の発振波形は図４（Ａ）の様になり、タイミングコン
デンサＣ１の出力側の発振波形は図４（Ｂ）の様にな
る。

【００３２】そして、このエミッタ結合形マルチバイブ
レータ回路１１の発振立相は、上記ダイオードＤ３から
供給されるドライバ信号がタイミングコンデンサＣ１の
入力側（トランジスタＱ３のエミッタ側に接続されてい
る側）に供給されることによって制御される。つまりタ
イミングコンデンサＣ１の充電又は放電を制御してクロ
ック波形の位相を補正する。即ち、ドライバ信号に同期
した発振クロック波形を発生させることができる。

【００３３】そして、上記ダイオードＤ３はドライバ回
路１０の出力信号をエミッタ結合形マルチバイブレータ
回路１１に供給するが、逆にエミッタ結合形マルチバイ
ブレ−タ回路１１内の発振波形信号（タイミングコンデ
ンサＣ１の入力側波形信号）はドライバ回路１０に逆流
させない様に上記両回路間のバッファ作用も持たせてい
る。

【００３４】図４は、このクロック発振回路の第１実施
例に係る各部の信号の波形図を示している。

【００３５】この図４において、（Ａ）はエミッタ結合
形マルチバイブレータ回路１１の発振時のタイミングコ
ンデンサＣ１の入力側の波形を表す。（Ｂ）はエミッタ
結合形マルチバイブレータ回路１１の発振時のタイミン
グコンデンサＣ１の出力側の波形を表す。（Ｃ）はドラ
イバ回路１０の位相制御信号入力端子１に印加される例
えばパルス信号波形を表す。（Ｄ）は上記（Ｃ）の波形
信号が供給された場合のドライバ回路１０の出力端子５
の出力波形を表す。

【００３６】図５は、このクロック発振回路の第１実施
例に係る各部の信号の波形図を示している。

【００３７】この図５において、（Ａ）はエミッタ結合
形マルチバイブレータ回路１１の発振時のタイミングコ
ンデンサＣ１の位相制御信号の入力側の１周期分の波形
を表す。（Ｂ）はエミック結合形マルチバイブレータ回
路１１の発振時のタイミングコンデンサＣ１の位相制御
信号の出力側の１周期分の波形を表す。上記１周期分の
波形において、期間をａ〜ｄの期間に分けて説明する。
例えば、期間ａにドライバ回路１０から図４（Ｄ）に示
すパルス信号を供給すると、タイミングコンデンサＣ１
の電荷移動を促進し、発振位相を進ませる。また、上記
ｂの期間に上記パルス信号が供給されると、トランジス
タＱ３をＯＮ状態からＯＦＦ状態へ制御し、トランジス
タＱ４をＯＦＦ状態からＯＮ状態へ反転制御させ、しか
も発振位相を次の期間ｃに遷移させる。次の期間ｃに上
記パルス信号が供給されると、タイミングコンデンサＣ
１の電荷移動を抑制し、発振位相を遅らせる。次に上記
ｄ期間に上記パルス信号が供給されると、トランジスタ
Ｑ３をＯＦＦ状態からＯＮ状態へ制御し、トランジスタ
Ｑ４をＯＮ状態からＯＦＦ状態へ反転制御させ、しかも
発振位相を期間ａに遷移させる。

【００３８】図６は、このクロック発振回路の第１実施
例に係る入力パルス信号によって位相制御された場合
の、各部の信号の波形図を示している。

【００３９】この図６において、（Ａ）は後述の（Ｄ）
のパルス信号がドライバ回路１０からエミッタ結合形マ
ルチバイブレータ回路１１に供給された場合の発振時の
タイミングコンデンサＣ１の入力側の波形を示す。
（Ｂ）は後述の（Ｄ）のパルス信号がドライバ回路１０
からエミッタ結合形マルチバイブレータ回路１１に供給
された場合の発振時のタイミングコンデンサＣ１の出力
側の波形を示す。（Ｃ）はドライバ回路１０の入力端子
１に印加されるパルス信号波形を表す。（Ｄ）はドライ
バ回路１０の出力端子５から出力されるパルス信号波形
を表す。（Ｅ）は上記（Ｄ）のパルス信号がエミッタ結
合形マルチバイブレータ回路１１に供給された場合に発
振位相が同期補正されて出力端子７から出力されるクロ
ック信号波形を表す。

【００４０】以上のクロック発振回路の第１実施例によ
れば、自走発振している上記エミッタ結合形マルチバイ
ブレータ回路１１の発振位相を、発振継続中においても
入力パルス信号によってその入力パルス信号に同期させ
る様に補正させることができる。また、入力パルス信号
のパルスが途中で抜けても発振位相を変化させる補正さ
れた位相状態のクロック信号を出力させることができ
る。

【００４１】 （ｂ）クロック発振回路の第２実施例 この第２実施例は、上記第１実施例の位相制御機能に加
え、更に自走発振周波数も独立に制御できるクロック発
振回路を実現しようとしたものである。

【００４２】第２実施例では、上記第１実施例のエミッ
タ結合形マルチバイブレータ回路１１を周波数制御入力
付の電圧制御エミッタ結合形マルチバイブレータ回路に
置き換えて、この周波数制御入力に所望の周波数制御電
圧信号を供給することによって発振周波数を変更したク
ロック信号を出力できる様にした。

【００４３】図７は、このクロック発信回路の第２実施
例に係る回路図である。

【００４４】この図７において、上記第１実施例の図１
のクロック発振回路と異なる所は、電圧制御エミッタ結
合形マルチバイブレータ回路１２である。他の部分の回
路は同じであり、同じ部分には同じ符号などを共通的に
付与している。そして、異なる部分である電圧制御エミ
ッタ結合形マルチバイブレータ回路１２は、上記第１実
施例の図１のエミッタ結合形マルチバイブレータ回路１
１のスイッチング用トランジスタＱ３、Ｑ４のエミッタ
電流を周波数制御信号によって制御できる様に、可変定
電流源を構成しているトランジスタＱ５、Ｑ６のベース
に上記周波数制御信号を供給できる様に構成した。そし
て電源供給と同時に所定周波数で自走発振する。

【００４５】従って所望の電圧の周波数制御信号が入力
端子４に印加されると、この周波数制御信号は、トラン
ジスタＱ５、Ｑ６のベースに供給されて、この周波数制
御信号の電圧に応じてコレクタ電流を制御する。即ち上
記スイッチング用トランジスタＱ３、Ｑ４のエミッタ電
流Ｉ１を制御して上記（１式）の関係における電流の項
を変化させて発振周波数を変更させ、出力端子９から出
力させるクロック信号の周波数を変える。しかも、上記
位相制御信号をドライバ回路１０に供給させることによ
って、上記第１実施例と同様に発振位相制御も行うこと
ができる。尚上記Ｉ１はＩ１＝Ｉｓ・ｅｘｐ（ＶＢＥ／
ＶＴ）で表される。Ｉｓはトランジスタの構成で決まる
飽和電流であり、ＶＴはｋ（：Ｂｏ１ｔｚｕｍａｎ定
数）・Ｔ（：絶対温度）／Ｑ（：電子の電荷量）であ
り、このＶＴは３００°Ｋで約２６ｍＶである。そし
て、ＶＢＥはベース・エミッタ間電圧である。

【００４６】以上のクロック発信回路の第２実施例によ
れば、上記第１実施例と同様に入力位相制御信号に同期
してクロック信号の発振位相を同期制御させるだけでな
く、更に発振周波数を周波数制御信号によって可変制御
させることができる。このような位相制御及び周波数制
御を発振動作を停止させることなくできる。

【００４７】（Ｃ）クロック発振回路の他の実施例 以上のクロック発振回路の第１実施例の図１において
は、ダイオードＤ３を使用したが、これに限るものでは
ない。例えばＮＰＮトランジスタ（例えばＱ７とし、図
示しない。）を使用して実現することもできる。この場
合、ドライバ回路１０の出力信号をトランジスタＱ７の
ベースに供給し、コレクタには正電源ＶＣＣを供給し
て、エミッタ出力はエミッタ結合形マルチバイブレータ
回路１１の入力端子２を介してタイミングコンデンサＣ
１の入力側に供給されることもある。そして位相制御信
号入力端子１に閾値電圧Ｖｒｅｆよりも低い電圧の信号
が印加されるとドライバ出力端子５には十分に低い電圧
が出力され、トランジスタＱ７はＯＦＦ状態にされ上記
エミッタ結合形マルチバイブレータ回路１１の発振位相
には影響を与えない。しかしながら上記位相制御信号入
力端子１に倒置電圧Ｖｒｅｆよりも高い電圧の信号（例
えば、パルス信号）が印加されるとドライバ出力端子５
には十分に高い電圧（図４（Ｄ）に示す電圧ＶＣＣ）が
出力され、トランジスタＱ７はＯＮ状態にされ上記エミ
ッタ結合形マルチバイブレータ回路１１の発振位相を同
期制御させる。

【００４８】また、以上のクロック発振回路の第２実施
例の図７において、ダイオードＤ３を使用したが、これ
に限るものではない。例えば、上述の様にＮＰＮトラン
ジスタ（例えばＱ７とし、図示しない。）を使用して実
現することもできる。

【００４９】以上の実施例においては、ＮＰＮトランジ
スタを使用して実現したが、ＰＮＰトランジスタや、Ｆ
ＥＴや、論理ゲートなどを使用しても実現することがで
きる。

【００５０】（Ｄ） クロック抽出回路の第１実施例 このクロック抽出回路の第１実施例は、受信データ（例
えばＮＲＺ信号など）から高速にクロック信号を抽出す
ることができる小型のクロック抽出回路を実現しようと
したものである。

【００５１】このクロック抽出回路は、入力ＮＲＺ信号
のパルス立ち上がり及び立ち下がりタイミングを検出す
る変化点検出器と、検出した変換点検出信号を上記クロ
ック発信回路の第１実施例などで実現したクロック発振
回路などの位相制御信号として利用して所望の周波数で
発振される位相制御入力付発振器とを有する。

【００５２】図８は、このクロック抽出回路の第１実施
例の機能ブロック図である。

【００５３】この図８において、このクロック抽出回路
は、変化点検出器５１と、位相制御入力付発振器５２と
で構成されている。

【００５４】変化点検出器５１は入力データ（図９
（Ａ））が供給されると、パルス立ち上がり及び立ち下
がりなどを検出してこの検出信号（図９（Ｂ））を位相
制御入力信号として位相制御入力付発振器５２に供給す
る。

【００５５】位相制御入力付発振器５２は、例えば上記
第１実施例の図１の回路で実現することができる。そし
てこの位相制御入力付発振器５２はこの回路に電源が供
給されると同時に自走発振を開始する。この状態を図９
の（Ｃ）の時間Ｔ０以前の状態で表している。そして次
に時間Ｔ０に位相制御信号が変化点検出器５１から供給
されると、この位相制御信号に基づき上記第１実施例の
クロック発生回路の動作と同様に発振位相を同期制御し
て、位相制御信号と位相が一致したクロック信号、従っ
て入力データと位相が一致したクロック信号を出力す
る。

【００５６】図９は、このクロック抽出回路の第１実施
例の動作タイミングチャートである。

【００５７】この図９において、（Ａ）は入力データ信
号の例を示す図である。（Ｂ）は変化点検出器５１の出
力信号を示す図である。（Ｃ）は位相制御入力付発振器
５２の出力信号を示す図であり、上記（Ｂ）の変化点検
出信号によってクロック信号波形の位相が補正されてい
ることを示している。

【００５８】図１０は、このクロック抽出回路の第１実
施例の変化点検出器５１の構成例を示している。

【００５９】この図１０において、（Ａ）は変化点検出
器５１の一構成例を示す図であり、Ｅｘ−ＯＲ（排他的
論理知）１２１と、バッファ１２２〜１２４とで構成さ
れ、入力データのパルス立ち上がりと立ち下がりを検出
して出力する。（Ｂ）は変化点検出器５１の他の構成例
を示す図であり、ＡＮＤ１２５と、インバータ１２６
と、バッファ１２７〜１２９とで構成され、入力データ
のパルス立ち下がりを検出して出力する。（Ｃ）は変化
点検出器５１のさらに他の構成例を示す図であり、ＡＮ
Ｄ１３０と、バッファ１３１〜１３２と、インバータ１
３３とで構成され、パルス立ち上がりを検出して出力す
る。

【００６０】以上の様な構成で変化点検出器５１を実現
することができ、上記いずれの回路構成であっても適用
することができる。

【００６１】図１１は、このクロック抽出回路の第１実
施例の位相制御入力付発振器の別の一例の論理回路図で
ある。

【００６２】この図１１において、位相制御入力付発振
器はＮＡＮＤ１４１と、インバータ１４２〜１４５とを
有するリングオシレータ構成でなり、位相制御入力がＮ
ＡＮＤ１４１に供給されることによって、インバータ１
４５出力を制御させることができる。例えば、ＮＡＮＤ
１４１のフィードバック入力が０で、位相制御入力が１
のときには、インバータ１４５の出力は１にさせること
ができ、またＮＡＮＤ１４１のフィードバック入力が１
で、位相制御入力が１のときには、インバータ１４５の
出力は０にさせることができる。

【００６３】以上のクロック抽出回路の第１実施例によ
れば、従来の位相同期ループを使用した回路に比べ、入
力データの位相が変化した場合に同期した抽出クロック
が出力され始めるまでの時間を短くでき、追随性に優れ
ている。

【００６４】また、以上のクロック抽出回路の第１実施
例によれば、位相同期ルーブに必要なルーブフィルタに
用いる大型の部品などを使用する必要がないので小型回
路を実現することができる。従って集積回路化を容易に
させることができる。

【００６５】（Ｅ） クロック抽出回路の第２実施例 図１２は、このクロック抽出回路の第２実施例に係る機
能ブロック図である。このクロック抽出回路は、変化点
検出器５１と、位相制御入力付電圧制御発振器５３と、
位相同期ループ回路５４とで構成されている。位相同期
ループ回路５４は従来と同様な構成であり、位相比較器
５４Ａと、ループフィルタ５４Ｂと、電圧制御発振器５
４Ｃとで構成されている。上記位相制御入力付電圧制御
発振器５３は上記クロック発振回路の第２実施例の図７
に示す回路で実現することができる。また変化点検出器
５１も上記第５実施例と同じ回路で実現することができ
る。そして、ループフィルタ５４Ｂの出力信号は上記位
相制御入力付電圧制御発振器５３の周波数制御電圧入力
として供給される。そして、外部から基準周波数信号
（入力データ信号の速度と整数比関係の周波数信号）が
位相比較器５４Ａに供給される。

【００６６】従ってこのクロック抽出回路の第２実施例
によれば、この基準周波数信号に対応する様に電圧制御
発振器５４Ｃが発振を行うと共に、周波数制御電圧入力
が位相制御入力付電圧制御発振器５３に供給されるので
両方の発振周波数を等しくさせることができる。しかも
入力データ信号に同期して発振位相を制御されるので、
入力データ信号に位相が同期したクロック信号を抽出し
て出力させることができ、追随性にも優れている。

【００６７】また、このクロック抽出回路を集積回路チ
ップに構成した場合は、上記２つの電圧制御発振器５４
Ｃと位相制御入力付電圧制御発振器５３の周波数制御電
圧と発振周波数の比の相対精度を高くできるので、それ
ぞれの発振中心周波数の絶対精度が比較的に低い場合で
あっても、最終的なクロック信号の発振周波数精度を向
上させることができる。

【００６８】（Ｆ）クロック抽出回路の他の実施例 また、以上のクロック抽出回路の第１及び第２実施例に
おいて、入力信号としてＮＲＺ信号を例に説明したがこ
の信号に限るものではない。例えばＲＺ信号やＣＭＩ
（Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）などのデ
ータ信号にも適用することができる。

【００６９】また、以上のクロック抽出回路の第２実施
例の図１２において、位相比較器５４Ａ入力と電圧制御
発振器５４Ｃ出力の間に分周器などを挿入させることに
よって、基準周波数信号の整数倍の周波数で、入力デー
タ信号の位相に同期したクロック信号を出力させること
もできる。

【００７０】また、以上のクロック抽出回路の第１及び
第２実施例において、エミッタ結合形マルチバイブレー
タ回路や電圧制御エミッタ結合形マルチバイブレータ回
路などの自走発振周波数を入力データ信号速度の整数倍
に設定するならば、逓倍回路や高速クロック発生源とし
て使用することもできる。

【００７１】

【発明の効果】以上述べたようにこの第１発明のクロッ
ク発振回路によれば、電源の供給と同時に自走発振して
クロック信号を出力でき、しかも発振位相制御手段によ
って、上記発振位相制御用入力信号に応じて、発振動作
を継続させたまま上記自走発振位相を制御でき、従って
入力の発振位相制御用入力信号に位相同期したクロック
信号を出力することができる。また発振周波数制御手段
などを備えることによって上記発振位相制御と独立して
発振周波数の制御を行うこともできる。また上記自走発
振手段をエミッタ結合形マルチバイブレータ回路で構成
することによって集積回路化も容易にすることもでき
る。

【００７２】また第２の発明のクロック抽出回路によれ
ば、電源の供給と同時に自走発振してクロック信号を出
力でき、しかも変化点検出手段で検出された変化点検出
信号に基づき発振動作を継続させたまま上記発振位相制
御手段で上記自走発振手段が発振位相制御され、この位
相制御された状態で入力データ信号と位相が同期したク
ロック信号が抽出出力させることができる。従って、入
力データ信号がこのクロック抽出回路に供給されてから
抽出クロックが出力されるまでの時間が短くできる。ま
た上記発振周波数制御手段も備えることによって、上記
位相制御と独立して発振周波数制御も行うことができ
る。また回路構成も簡単であるので集積回路化も容易に
することができる。

【図面の簡単な説明】

【図１】本発明のクロック発振回路の第１実施例に係る
回路図である。

【図２】従来例に係る電圧制御によるエミッタ結合形マ
ルチバイブレータ回路図である。

【図３】従来例に係るクロック抽出回路の機能ブロック
図である。

【図４】本発明のクロック発振回路の第１実施例に係る
各部の信号の波形図を示している。

【図５】本発明のクロック発振回路の第１実施例に係る
各部の信号の波形図を示している。

【図６】本発明のクロック発振回路の第１実施例に係る
入力パルス信号によって位相制御された場合の、各部の
信号の波形図である。

【図７】本発明のクロック発振回路の第２実施例に係る
回路図である。

【図８】本発明のクロック抽出回路の第１実施例に係る
機能ブロック図である。

【図９】本発明のクロック抽出回路の第１実施例に係る
動作タイミングチャートである。

【図１０】本発明のクロック抽出回路の第１実施例に係
る変化点検出器の構成例を示している。

【図１１】本発明のクロック抽出回路の第１実施例に係
る位相制御入力付発振器の一例の論理回路図である。

【図１２】本発明のクロック抽出回路の第２実施例に係
る機能ブロック図である。

【符号の説明】

１０…ドライバ回路、１１…エミッタ結合形マルチバイ
ブレータ回路、１２…電圧制御エミッタ結合形マルチバ
イブレータ回路、５１…変化点検出器、５２…位相制御
入力付発振器、５３…位相制御入力付電圧制御発振器、
５４…位相同期ループ回路。

フロントページの続き (72)発明者 小田切 英昭 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭63−2418（ＪＰ，Ａ) 特開 平３−131121（ＪＰ，Ａ) 特開 平２−214213（ＪＰ，Ａ) 特開 平４−294629（ＪＰ，Ａ) 特開 昭49−69059（ＪＰ，Ａ) 特開 平５−68028（ＪＰ，Ａ) 特開 昭50−48863（ＪＰ，Ａ) 特開 昭49−84773（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/033 H03K 3/282

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 自走発振手段を備えて、この自走発振で
   得られるクロック信号を出力するクロック発振回路にお
   いて、上記自走発振手段の自走発振周波数の１周期より短いパ
   ルスでなる 発振位相制御用入力信号を取り込む発振位相
   制御用入力信号取込手段と、 取り込まれた上記発振位相制御用入力信号によって上記
   自走発振手段内の発振帰還ループ上の１ないし複数の節
   点の電位を強制的に変化させることにより、自走発振を
   継続させつつ、発振位相制御を行う発振位相制御手段と
   を備えて、 上記発振位相制御用入力信号に応じて上記自走発振が位
   相制御されて得られたクロック信号を出力することを特
   徴とするクロック発振回路。
2. 【請求項２】 発振周波数制御用入力信号を取り込む発
   振周波数制御用入力信号取込手段と、 上記発振周波数制御用入力信号に基づき上記自走発振の
   発振周波数を制御する発振周波数制御手段とをさらに備
   えることを特徴とする請求項１に記載のクロック発振回
   路。
3. 【請求項３】 上記自走発振手段が、エミッタ結合形マ
   ルチバイブレータ回路で構成されていることを特徴とす
   る請求項１又は２に記載のクロック発振回路。
4. 【請求項４】 自走発振手段を備えて、入力データ信号
   からこの信号に同期したクロック信号を抽出出力するク
   ロック抽出回路において、 入力データ信号の変化点を検出して、上記自走発振手段
   の自走発振周波数の１周期より短いパルスでなる変化点
   検出信号を出力する変化点検出手段と、 上記変化点検出信号によって上記自走発振手段内の発振
   帰還ループ上の１ないし複数の節点の電位を強制的に変
   化させることにより、自走発振を継続させつつ、発振位
   相制御を行う発振位相制御手段とを備えて、 上記入力データ信号の位相に同期したクロック信号を抽
   出出力することを特徴とするクロック抽出回路。
5. 【請求項５】 発振周波数制御用入力信号を取り込む発
   振周波数制御用入力信号取込手段と、 上記発振周波数制御用入力信号に基づき上記自走発振の
   発振周波数を制御する発振周波数制御手段とをさらに備
   えることを特徴とする請求項４に記載のクロック抽出回
   路。
6. 【請求項６】 位相同期ループ手段をさらに備え、上記
   入力データ信号の速度と整数比関係の基準周波数信号を
   上記位相同期ループ手段に取り込み、所望の発振周波数
   で発振させると共に、上記位相同期ループ手段内のルー
   プフィルタ出力信号を上記発振周波数制御用入力信号と
   して発振周波数制御用入力信号取込手段に供給すること
   を特徴とする請求項５に記載のクロック抽出回路。