JPH02312312A - 高速電圧制御形発振回路 - Google Patents
高速電圧制御形発振回路Info
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- JPH02312312A JPH02312312A JP1133904A JP13390489A JPH02312312A JP H02312312 A JPH02312312 A JP H02312312A JP 1133904 A JP1133904 A JP 1133904A JP 13390489 A JP13390489 A JP 13390489A JP H02312312 A JPH02312312 A JP H02312312A
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- transistors
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- coupled
- emitter
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- 239000003990 capacitor Substances 0.000 claims description 18
- 238000007599 discharging Methods 0.000 claims description 8
- 230000010355 oscillation Effects 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 description 11
- 230000003287 optical effect Effects 0.000 description 7
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要〕
電圧制御形光振器の高速発振回路に関し、高速で低消費
電力なＰＬＬ回路（フェイズ・ロック・ループ回路）の
ＶＣＯ（電圧制御形光振器）に適用することをを目的と
し、 交叉結合されたトランジスタＴ、とＴ２と、該トランジ
スタＴ１とＴｚのエミッタ側に結合されたコンデンサＣ
０と、該コンデンサＣ０の両端に充放電電流を供給する
電流供給回路からなるエミッタ結合形マルチバイブレー
タ回路において、 上記エミッタ結合形マルチバイブレータ回路にトランジ
スタＴ５とＴ、とＴ１とＴｌｌと電流供給回路よりなる
差動増幅回路を結合し、 上記トランジスタＴＩとＴ２のコレクタ側をそれぞれト
ランジスタＴ、とＴ、のエミッタ側に接続し、上記トラ
ンジスタＴ、とＴ２のベース側をそれぞれトランジスタ
Ｔ５とＴ、のベース側に接続するように構成する。
電力なＰＬＬ回路（フェイズ・ロック・ループ回路）の
ＶＣＯ（電圧制御形光振器）に適用することをを目的と
し、 交叉結合されたトランジスタＴ、とＴ２と、該トランジ
スタＴ１とＴｚのエミッタ側に結合されたコンデンサＣ
０と、該コンデンサＣ０の両端に充放電電流を供給する
電流供給回路からなるエミッタ結合形マルチバイブレー
タ回路において、 上記エミッタ結合形マルチバイブレータ回路にトランジ
スタＴ５とＴ、とＴ１とＴｌｌと電流供給回路よりなる
差動増幅回路を結合し、 上記トランジスタＴＩとＴ２のコレクタ側をそれぞれト
ランジスタＴ、とＴ、のエミッタ側に接続し、上記トラ
ンジスタＴ、とＴ２のベース側をそれぞれトランジスタ
Ｔ５とＴ、のベース側に接続するように構成する。
本発明は、電圧制御形光振器の高速発振回路に関する。
電圧または電流制御形光振器はデータ送受信回路にクロ
ック信号を供給するＰＬＬ回路（フェイズ・ロック・ル
ープ回路）に使用されるようになってきた。この発振器
には従来水晶発振器が主に用いられていたが、最近はＩ
／Ｃ化が可能なトランジスタ回路に置き換えられるよう
になった。
ック信号を供給するＰＬＬ回路（フェイズ・ロック・ル
ープ回路）に使用されるようになってきた。この発振器
には従来水晶発振器が主に用いられていたが、最近はＩ
／Ｃ化が可能なトランジスタ回路に置き換えられるよう
になった。
ＰＬＬ （フェイズ・ロック・ループ）回路のブロック
構成図を第４図に示す。図において、２１はＰＬＬ回路
、２２は位相比較器、２３はＬＰＦ （低域濾波器）、
２４はＡＭＰ （増幅器）、２５はＶＣＯ（電圧制御形
光振器）、２６はＦＦ（フリップフロップ回路）を示す
。
構成図を第４図に示す。図において、２１はＰＬＬ回路
、２２は位相比較器、２３はＬＰＦ （低域濾波器）、
２４はＡＭＰ （増幅器）、２５はＶＣＯ（電圧制御形
光振器）、２６はＦＦ（フリップフロップ回路）を示す
。
フリップフロップ回路２６はデータの送受信を行う回路
であるが、このデータを取り出すためデータ信号に同期
したクロック信号が必要である。このクロック信号を供
給する回路が電圧制御形光振器２５で、クロック信号は
また位相比較器２２にフィードバックされて常時入力デ
ータとの同期を図っている。
であるが、このデータを取り出すためデータ信号に同期
したクロック信号が必要である。このクロック信号を供
給する回路が電圧制御形光振器２５で、クロック信号は
また位相比較器２２にフィードバックされて常時入力デ
ータとの同期を図っている。
この電圧制御形光振器２５はデータの高速化に伴い高速
発振パルスの発生が必要となり、従来の水晶発振器から
トランジスタ回路に置き換えることにより、高速発振器
を使用したＰＬＬ回路２１のＩＣ化を容易にすることが
できる。
発振パルスの発生が必要となり、従来の水晶発振器から
トランジスタ回路に置き換えることにより、高速発振器
を使用したＰＬＬ回路２１のＩＣ化を容易にすることが
できる。
従来のＰＬＬ回路の高速電圧制御形発振器の回路構成図
を第５図に示す。図において、２７はマルチバイブレー
タ回路、２８は電流供給回路、２９は発振電圧出力回路
を示す。
を第５図に示す。図において、２７はマルチバイブレー
タ回路、２８は電流供給回路、２９は発振電圧出力回路
を示す。
マルチバイブレータ回路２７はトランジスタＴ、とＴ！
、コンデンサＣ０からなり、トランジスタＴＩ。
、コンデンサＣ０からなり、トランジスタＴＩ。
Ｔ２は交叉結合されて正帰還回路を形成し、ベース側と
コレクタ側が互いに交叉結合され、エミッタ側はコンデ
ンサＣ０の両端に接続され、発振出力を送出する。
コレクタ側が互いに交叉結合され、エミッタ側はコンデ
ンサＣ０の両端に接続され、発振出力を送出する。
電流供給回路２８はトランジスタＴ３とＴ４、抵抗Ｒ１
とＲ４とからなり、トランジスタＴ ｓ、 Ｔ ４のコ
レクタ側はマルチバイブレータ回路２７のコンデンサＣ
０の両端に接続され、エミッタ側は抵抗Ｒ，，Ｒ。
とＲ４とからなり、トランジスタＴ ｓ、 Ｔ ４のコ
レクタ側はマルチバイブレータ回路２７のコンデンサＣ
０の両端に接続され、エミッタ側は抵抗Ｒ，，Ｒ。
にそれぞれ接続され、ベース側は互いに制御電圧Ｖに接
続され、マルチバイブレータ回路２７に定電流Ｉ０を供
給する。
続され、マルチバイブレータ回路２７に定電流Ｉ０を供
給する。
発振電圧出力回路２９は抵抗Ｒ＋ とＲｚ、ダイオード
Ｄ、とＤ２とからなり、一端をＶＣＣ電源に他端をマチ
バイブレーク回路２７に接続して出力端子から発振電圧
を送出する。
Ｄ、とＤ２とからなり、一端をＶＣＣ電源に他端をマチ
バイブレーク回路２７に接続して出力端子から発振電圧
を送出する。
上記回路において、エミッタ結合のマルチバイブレータ
回路２７の交叉結合されたトランジスタＴ、とＴ２は、
どちらか一方が常にオンしており、タイミング容量Ｃ０
は電流供給回路２８のトランジスタＴ３゜Ｔ４から供給
される電流Ｉ０により交互に充放電を行う。この発振周
波数ｆ０は ｆ ｏ ＝１゜／ ４ Ｃｏ Ｖ。
回路２７の交叉結合されたトランジスタＴ、とＴ２は、
どちらか一方が常にオンしており、タイミング容量Ｃ０
は電流供給回路２８のトランジスタＴ３゜Ｔ４から供給
される電流Ｉ０により交互に充放電を行う。この発振周
波数ｆ０は ｆ ｏ ＝１゜／ ４ Ｃｏ Ｖ。
となる。ここで■。はダイオードＤＩ、Ｄ！の順方向電
圧を示す。この回路で高周波の発振周波数を得るには次
の条件が必要になる。即ち供給電流Ｉ０を大きくするか
、タイミング容量Ｃ０を小さくするか、ダイオード電圧
■、を小さくするかである。
圧を示す。この回路で高周波の発振周波数を得るには次
の条件が必要になる。即ち供給電流Ｉ０を大きくするか
、タイミング容量Ｃ０を小さくするか、ダイオード電圧
■、を小さくするかである。
しかしこの条件を履行するためには次のような問題があ
る。即ち ・Ｉｏを大きくする叫消費電流が増え不利になる。
る。即ち ・Ｉｏを大きくする叫消費電流が増え不利になる。
・Ｃ０を小さくする→Ｃ０を余り小さくすると周りの寄
生容量が無視できなくなる。
生容量が無視できなくなる。
・■、を小さくする呻■。は約０．８νで固定電圧であ
る。
る。
以上の理由で、この従来の回路構成では高速動作に限度
があり不利である。
があり不利である。
従来の回路構成ではダイオードの順方向電圧が約０．８
ｖから導通ずるので、固定電圧が約０．８Ｖに押さえら
れてしまう。この固定電圧を下げることにより発振周波
数を上げることが必要である。
ｖから導通ずるので、固定電圧が約０．８Ｖに押さえら
れてしまう。この固定電圧を下げることにより発振周波
数を上げることが必要である。
本発明は発振電圧出力回路にダイオードを使用せずに、
差動増幅回路を使用することにより固定電圧を下げ、発
振周波数を高速化することを目的とする。
差動増幅回路を使用することにより固定電圧を下げ、発
振周波数を高速化することを目的とする。
本発明の原理構成図を第１図に示す。図において、ｌと
２は交叉結合されたトランジスタＴＩとＴ２．７は該ト
ランジスタＴ、とＴ２のエミッタ側に結合されるコンデ
ンサＣ０，３と４は該コンデンサＣ０の両端に充放電電
流を供給する電流供給回路、１０はエミッタ結合形マル
チバイブレータ回路、９は上記エミッタ結合形マルチバ
イブレータ回路に接続される差動増幅回路、５と６と１
３と１４は差動増幅回路を構成するトランジスタＴ、と
Ｔ６とＴ７とＴ、 、８゜１１、１２は電流供給回路を
示す。
２は交叉結合されたトランジスタＴＩとＴ２．７は該ト
ランジスタＴ、とＴ２のエミッタ側に結合されるコンデ
ンサＣ０，３と４は該コンデンサＣ０の両端に充放電電
流を供給する電流供給回路、１０はエミッタ結合形マル
チバイブレータ回路、９は上記エミッタ結合形マルチバ
イブレータ回路に接続される差動増幅回路、５と６と１
３と１４は差動増幅回路を構成するトランジスタＴ、と
Ｔ６とＴ７とＴ、 、８゜１１、１２は電流供給回路を
示す。
上記トランジスタＴ１ とＴ２のコレクタ側をそれぞれ
トランジスタＴ、とＴ、のエミッタ側に接続し、上記ト
ランジスタＴ、とＴ２のベース側をそれぞれトランジス
タＴ、とＴ、のベース側に接続するように構成する。エ
ミッタ結合形マルチバイブレータ回路１０の発振電圧出
力端子には、抵抗Ｒ，とＲ２とが電６ｖ。、との間に接
続され、差動増幅回路９の抵抗Ｒ２とＲ６とが電源■。
トランジスタＴ、とＴ、のエミッタ側に接続し、上記ト
ランジスタＴ、とＴ２のベース側をそれぞれトランジス
タＴ、とＴ、のベース側に接続するように構成する。エ
ミッタ結合形マルチバイブレータ回路１０の発振電圧出
力端子には、抵抗Ｒ，とＲ２とが電６ｖ。、との間に接
続され、差動増幅回路９の抵抗Ｒ２とＲ６とが電源■。
、との間にそれぞれ接続されている。
〔作用］
従来のエミッタ結合のマルチバイブレータ回路と同様に
、交叉結合されたトランジスタＴ、とＴｔとが正帰還を
形成し、Ｔ１とＴ２のどちらかを交互にオンオフしてお
り、コンデンサ７のタイミング容量ｃｏは電圧制御電流
源３と４から供給される定電流■。により交互に充放電
を行う。
、交叉結合されたトランジスタＴ、とＴｔとが正帰還を
形成し、Ｔ１とＴ２のどちらかを交互にオンオフしてお
り、コンデンサ７のタイミング容量ｃｏは電圧制御電流
源３と４から供給される定電流■。により交互に充放電
を行う。
本発明の回路における発振周波数ｆ０はｆ ｏ ＝ｒｏ
／ ４ Ｃｏ ＶＬ となる。ここで■、は差動増幅回路９の制限振幅であり
、抵抗Ｒ６とＲ４の降下電圧である。差動増幅回路９で
はトランジスタＴ５とＴ６とが交互にオンオフを切り換
え、抵抗Ｒ１とＲ６の降下電圧■、と■６をマルチバイ
ブレータ回路１０の発振電圧出力端子に供給する。この
降下電圧Ｖ、とＶ６は抵抗Ｒ５とＲ４の抵抗値と電流供
給回路８の供給電流■、の積になるので、抵抗値と供給
電流値とを下げることにより制限振幅も調整することが
できる。したがって従来のダイオード順方向電圧Ｖｎに
対して■５とｖｌ、を小さくとることにより ■しく〈■。
／ ４ Ｃｏ ＶＬ となる。ここで■、は差動増幅回路９の制限振幅であり
、抵抗Ｒ６とＲ４の降下電圧である。差動増幅回路９で
はトランジスタＴ５とＴ６とが交互にオンオフを切り換
え、抵抗Ｒ１とＲ６の降下電圧■、と■６をマルチバイ
ブレータ回路１０の発振電圧出力端子に供給する。この
降下電圧Ｖ、とＶ６は抵抗Ｒ５とＲ４の抵抗値と電流供
給回路８の供給電流■、の積になるので、抵抗値と供給
電流値とを下げることにより制限振幅も調整することが
できる。したがって従来のダイオード順方向電圧Ｖｎに
対して■５とｖｌ、を小さくとることにより ■しく〈■。
したがって発振周波数ｆ。も従来より大幅に大きくする
ことができ、発振器の高速化が図れる。
ことができ、発振器の高速化が図れる。
本発明の実施例の回路構成図を第２図に示す。図におい
て、３１はエミッタ結合形マルチバイブレータ回路、ｊ
２は差動増幅回路、３３は電流供給回路、３４はバッフ
ァ回路、３５はレベルシフト回路、３６は電圧供給回路
を示す。
て、３１はエミッタ結合形マルチバイブレータ回路、ｊ
２は差動増幅回路、３３は電流供給回路、３４はバッフ
ァ回路、３５はレベルシフト回路、３６は電圧供給回路
を示す。
エミッタ結合形マルチバイブレータ回路３１は交叉結合
トランジスタＴ、、Ｔ、のオンオフにより、電流供給回
路３３からコンデンサＣ０の両端に与えられる電流をオ
ンオフして、コンデンサＣ６の充電放電を繰り返し、出
力端子から発振周波電圧を送出する。
トランジスタＴ、、Ｔ、のオンオフにより、電流供給回
路３３からコンデンサＣ０の両端に与えられる電流をオ
ンオフして、コンデンサＣ６の充電放電を繰り返し、出
力端子から発振周波電圧を送出する。
第３図に発振電圧波形図を示す。図において、コンデン
サＣ０の両端の電圧波形をＡｔ、Ａｚとし、出力端子゛
の電圧波形をＢ１．Ｂ！とすれば、Ａ、、 Ａ、、 Ｂ
Ｉ＋８２の電圧波形は図示の通りである。
サＣ０の両端の電圧波形をＡｔ、Ａｚとし、出力端子゛
の電圧波形をＢ１．Ｂ！とすれば、Ａ、、 Ａ、、 Ｂ
Ｉ＋８２の電圧波形は図示の通りである。
トランジスタＴ１とＴ２のオンオフによりコンデンサＣ
０はトランジスタＴ１とＴｔのコレクタと電源間の電圧
■、の充放電を繰り返すので、トランジスタＴ、がオン
でＴ２がオフのときは波形Ａ２が放電を開始し、トラン
ジスタＴ１がオフでＴ２がオンのときは波形ＡＩが放電
を開始する。出力電圧波形Ｂ、と８２とは電源ＶｃＣと
１（Ｖｃｃ ＶＬ ）間の電圧のオンオフ周波数の電
圧を送出する。トランジスタＴ、がオンでＴ２がオフの
ときは波形Ｂ１はオフ状態で波形Ｂ２はオン状態、トラ
ンジスタＴ１がオフでＴｔがオンのときは逆に波形Ｂ、
はオン状態で波形Ｂ２はオフ状態になる。したがってト
ランジスタＴ１とＴｚのオンオフ周波数は、コンデンサ
Ｃ８の容量を不変とすれば、電源ＶＣＣ七制限振幅■、
との差（Ｖｃ（Ｖｔ ）の電位がＶＣＣに近い程、即ち
■。
０はトランジスタＴ１とＴｔのコレクタと電源間の電圧
■、の充放電を繰り返すので、トランジスタＴ、がオン
でＴ２がオフのときは波形Ａ２が放電を開始し、トラン
ジスタＴ１がオフでＴ２がオンのときは波形ＡＩが放電
を開始する。出力電圧波形Ｂ、と８２とは電源ＶｃＣと
１（Ｖｃｃ ＶＬ ）間の電圧のオンオフ周波数の電
圧を送出する。トランジスタＴ、がオンでＴ２がオフの
ときは波形Ｂ１はオフ状態で波形Ｂ２はオン状態、トラ
ンジスタＴ１がオフでＴｔがオンのときは逆に波形Ｂ、
はオン状態で波形Ｂ２はオフ状態になる。したがってト
ランジスタＴ１とＴｚのオンオフ周波数は、コンデンサ
Ｃ８の容量を不変とすれば、電源ＶＣＣ七制限振幅■、
との差（Ｖｃ（Ｖｔ ）の電位がＶＣＣに近い程、即ち
■。
が小さい程周波数１０は高くなる。
従来のダイオードの順方向電圧■。は約Ｏ，ＳＶであっ
たので、本発明の差動増幅器の制限振幅■、を約Ｏ，ｔ
Ｖに設定して、コンデンサＣ０と定電流Ｉ０とを従来と
同じに設定すれば、発振周波数ｆ０は従来の約８倍の周
波数になる。例えば従来約３３ＭＨ２の周波散出力のも
のが約２００ＭＨｚの高周波数の出力を得ることができ
る。なお上記実施例におけるレベルシフト回路３４と３
５は、出力電圧をトランジスタのエミッタベース間の電
圧■、たけシフトするのに用いられ、電圧供給回路３６
は、電流供給回路３３のベース電位を設定する回路であ
る。
たので、本発明の差動増幅器の制限振幅■、を約Ｏ，ｔ
Ｖに設定して、コンデンサＣ０と定電流Ｉ０とを従来と
同じに設定すれば、発振周波数ｆ０は従来の約８倍の周
波数になる。例えば従来約３３ＭＨ２の周波散出力のも
のが約２００ＭＨｚの高周波数の出力を得ることができ
る。なお上記実施例におけるレベルシフト回路３４と３
５は、出力電圧をトランジスタのエミッタベース間の電
圧■、たけシフトするのに用いられ、電圧供給回路３６
は、電流供給回路３３のベース電位を設定する回路であ
る。
〔発明の効果］
本発明の電圧制？２１１形発振回路により、従来のダイ
オードを使用した回路より高速化が可能になり、電流値
を上げないで済むので低消費電力のＰＬＬ回路の■ＣＯ
として適用が可能である。
オードを使用した回路より高速化が可能になり、電流値
を上げないで済むので低消費電力のＰＬＬ回路の■ＣＯ
として適用が可能である。
【図面の簡単な説明】
第１図は本発明の原理構成図、第２図は実施例の回路構
成図、第３図は実施例の発振電圧波形図、第４図はＰＬ
Ｌ回路のブロック構成図、第５図は従来例の回路構成図
を示す。 図において、１． ２． ５． ６．１３．１４はトラ
ンジスタ、３． ４． ８．１１．１２．２８．３３は
電流供給回路、７はコンデンサ、 ９．３２は差動増
幅回路、１０．２７゜３１はマルチバイブレータ回路、
２１はＰＬＬ回路、２２は位相比較器、２３はＬＰＦ、
２４はＡＭＰ、２５はＶＣＯ１２６＆ＥＦＦ、２９は発
振電圧出力回路、３４はバッファ回路、３５はレベルシ
フト回路、３６は電圧供給回路を示す。 本発明の原理構成図 第１図 ＰＬＬ回路のブロック構成図 第４図 第５図
成図、第３図は実施例の発振電圧波形図、第４図はＰＬ
Ｌ回路のブロック構成図、第５図は従来例の回路構成図
を示す。 図において、１． ２． ５． ６．１３．１４はトラ
ンジスタ、３． ４． ８．１１．１２．２８．３３は
電流供給回路、７はコンデンサ、 ９．３２は差動増
幅回路、１０．２７゜３１はマルチバイブレータ回路、
２１はＰＬＬ回路、２２は位相比較器、２３はＬＰＦ、
２４はＡＭＰ、２５はＶＣＯ１２６＆ＥＦＦ、２９は発
振電圧出力回路、３４はバッファ回路、３５はレベルシ
フト回路、３６は電圧供給回路を示す。 本発明の原理構成図 第１図 ＰＬＬ回路のブロック構成図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 交叉結合されたトランジスタＴ＿１（１）とＴ＿２（２
）と、該トランジスタＴ＿１（１）とＴ＿２（２）のエ
ミッタ側に結合されたコンデンサＣ＿０（７）と、該コ
ンデンサＣ＿０（７）の両端に充放電電流を供給する電
流供給回路（３）と（４）からなるエミッタ結合形マル
チバイブレータ回路（１０）において、 上記エミッタ結合形マルチバイブレータ回路（１０）に
トランジスタＴ＿５（５）とＴ＿６（６）とＴ＿７（１
３）とＴ＿８（１４）と電流供給回路（８）、（１１）
、（１２）よりなる差動増幅回路（９）を結合し、 上記トランジスタＴ＿１（１）とＴ＿２（２）のコレク
タ側をそれぞれトランジスタＴ＿７（１３）とＴ＿８（
１４）のエミッタ側に接続し、上記トランジスタＴ＿１
（１）とＴ＿２（２）のベース側をそれぞれトランジス
タＴ＿５（５）とＴ＿６（６）のベース側に接続し出力
振幅を制限することを特徴とする高速電圧制御形発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133904A JPH02312312A (ja) | 1989-05-26 | 1989-05-26 | 高速電圧制御形発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133904A JPH02312312A (ja) | 1989-05-26 | 1989-05-26 | 高速電圧制御形発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02312312A true JPH02312312A (ja) | 1990-12-27 |
Family
ID=15115820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133904A Pending JPH02312312A (ja) | 1989-05-26 | 1989-05-26 | 高速電圧制御形発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02312312A (ja) |
-
1989
- 1989-05-26 JP JP1133904A patent/JPH02312312A/ja active Pending
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