KR960010853B1 - 위상 동기 회로 - Google Patents

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세이꼬 엡슨 가부시끼가이샤
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Abstract

내용 없음.

Description

[발명의 명칭]
위상 동기 회로
[도면의 간단한 설명]
제1도는 본 발명에 관한 실시예(1) 및 실시예의 개략 구성을 나타내는 블럭도.
제2도는 실시예 (1)에 있어서 위상 비교기, 충전 펌프 및 전압 제어 발진기의 구성을 나타내는 회로도.
제3도는 실시예 (1)에 있어서 원숏 회로의 구성을 나타내는 회로도.
제4도는 실시예 (1)에 있어서 동기 필드시의 각종 신호 파형을 나타내는 타이밍 차트도.
제5도는 실시예 (1)에 있어서 위상 스텝 응답과 종래예에 있어서 위상 스텝 응답을 나타내는 그래프도.
제6도는 실시예(2)에 있어서 전압 제어 발진기의 구성을 나타내는 회로도.
제7도는 실신예(2)에 있어서 원숏 회로의 구성을 나타내는 회로도.
제8도는 실시예(2)에서 동기 필드시의 각종 신호 파형을 나타내는 타이밍 차트도.
[발명의 상세한 설명]
[기술분야]
본 발명은 입력 신호의 위상에 동기 추종한 클럭을 생성하는 위상 동기 회로(Plse Locked Loop : PLL회로)에 관하고, 특히, 프로피디스크 등의 자기디스크 장치에 있어서 데이타 분리 회로에 적합한 위상 동기 회로에 관한 것이다.
[배경 기술]
프로피디스크 등의 자기디스크 장치에 있어서 위상 동기 회로의 입력 데이타(리드 데이타)의 형식의 인접 하는 결합 필드(GAP) 사이에는 서두 부분의 등간격 펄스 열의 동기 비트만을 가지는 동기 필드(SYSC)와, 이것에 계속하여 동기 비트와 데이타 비트를 가지는 정보 필드(인덱스 필드(ID)와 데이타 필드(DATA)로서 구성되어 있다 따라서, 정보 필드에 선행하는 동기 필드로서 PLL 회로를 동기 로크에 인입하도록 동작 시키고, PLL 회로가 일단 로크되면, PLL회로는 정보 필드에서도 동일의 반복 주파수로서 동기 유지를 계속하도록 작동한다. 종래, 예를 들면 프로피디스크 장치에 있어서 PLL회로로서는 일본 특허공개공보 소화 58년 제 50827호에 개시된 것이 알려져 있다. 이 위상 동기회로에서는 프로피디스크 장치에서 재생되는 리드 데이터(RD)가 그 섹터내의 동기 필드에 있을 때에는 PLL회로 자체를 동기 로크에 인입하기 위하여 동기 비트에 고속으로 추종하도록 하는 주파수 및 위상 비교기와 고이득의 저역 필터(LPF)가 선택되고, 리드데이타(RD)가 데이터 필드에 있을 때, PLL회로는 이미 동기가 취하여 있으므로, 위상만을 비교하는 위상비교기와 데이타 비트의 피크 시프트에는 추종하지 않도록 하는 저이득의 저역 필터가 선택된다. 이러한 주파수 및 위상 비교기와 고이득의 저역 필터의 세트와, 위상비교기와 저이득의 저역 필터의 세트를 동기 필드와 데이터 필드로서 절환하여 제어하는 방식에서는 잘못된 로크의 방지나 로크인의 고속화 또는 리드 동작의 안정화가 도모되고 있다.
그러나, 상술의 구성에 관한 PLL회로에서는 다음과 같은 문제점이 존재한다.
1. 주파수 및 위상 비교기와 위상 비교기를 필요로 하므로, 각각의 후단에 저역 필터를 구비시키지 않으면 안된다.
저역 필터는 일반적으로 전단의 충전 펌프와의 회로 상관상 등가적인 라그니트 필터이고, 저항 소자와 용량 소자로 구성되는 직렬회로이지만, 복수의 저역 필터를 사용하면 이산 부품의 점수가 증가하고, 기판 장착 공간을 대폭으로 소비하여 버린다. 또한 위상 동기 회로의 1칩 반도체 집적 회로를 구성하는 경우에는 복수의 저역 필터를 구성한 여유가 없어 칩 크기를 증대시킨다.
2. 동기 비트의 주파수와 저역 필터의 출력 전위에서 주파수 제어되는 전압 제어 발진기의 발진 주파수가 다른 2-7RLL 기록 방식을 채용하는 경우, 단순하게 주파수 및 위상 비교기를 그대로 사용할 수 없다.
그래서, 본 발명은 주파수 및 위상 비교기를 사용하지 않고, 위상 비교기만을 사용하여 고속으로 록인시킴으로서 첫째 주파수 및 위상 비교기와 고이득의 저역 필터의 구성 요소를 배제하고, 기판 장착 공간이나 반도체 칩 크기의 축소화를 달성하는데 있으며, 둘째 동기 비트의 주파수와 제어 발진기의 발진 주파수가 다른 경우에서도 사용할 수 있는 위상 동기 회로를 제공한다.
[발명의 개시]
상기 과제를 해결하기 위하여 본 발명은 기준 클럭에서 리드 데이터로의 절환시에서 동기 필드로 전압 제어 발진 수단의 발진을 일단 정지시킨 후, 그 발진을 재개시키는 소위 제로 페이즈 스타트의 수법을 채용하는 것이지만, 리드 데이터와 발진 출력 위상의 맞춤을 고속으로 달성하기 위하여 전압 제어 발진 수단과 원숏 회로(one shot circuit)의 구성을 개량한 점에 특징을 가진다. 즉, 본 발명에서는 도래 신호를 소정의 펄스 폭으로 변환하는 원숏 회로와, 그 출력을 제1의 입력 신호로 하여 이것을 제2의 입력 신호와 위상 비교하는 위상 비교수단과, 위상 비교 수단의 출력을 전압 변환하는 루프 필터 수단과, 루프 필터 수단의 출력 전압에 의하여 발진 주파수가 제어되고, 발진 출력을 제2의 입력 신호와 신호원으로서 송출하는 전압 제어 발진 수단을 가지는 위상 동기회로에 있어서, 외부 제어 신호와 제1입력 신호를 기초로 제1의 입력 신호에 동기한 발진 제어 신호를 생성하는 발진 제어 타이밍 수단을 갖추고, 전압제어 발진 수단은 홀수단(N)의 인버터 회로를 링상으로 접속한 발진기와, 발진제어 신호에 의하여 링 발진기의 출력 레벨을 고정시키는 발진 정지 해제 수단을 가지고, 상기 원숏 회로는 상기 루프 필터 수단의 출력 전압에 의하여 펄스 폭을 가변하는 펄스 폭 조정 수단을 가지고, 이 펄스 폭 조정 수단은 상기 링 발진기를 구성하는 인버터 회로와 동일 특성의 인버터 회로를 동일의 홀수단(N)만큼 캐스캐이드 접속한 지연 수단인 것을 특징으로 하는 것이다. 이러한 구성에서는 PLL회로가 동기 필드에 들어가면, 외부 제어 신호 발생에 의하여 이것에 동기한 발진 제어 신호가 발진 제어 타이밍 수단에서 생성된다. 이 발진 제어 신호의 발생에 의하여 발진 정지 해제 수단이 전압 제어 발진 수단의 발진을 정지시킨다. 이 발진 정지의 기간은 단시간(수 바이트)이므로, 루프 필터 수단의 출력 전압은 발진 정지 직전의 값과 같은 값으로 유지된다. 발진 정지에서 소정의 시간이 경과하면, 발진 제어 신호의 논리가 절환되고, 전압 제어 발진 수단의 발진이 재개하지만 전압 제어 발진 수단은 홀수단(N)이 인버터 회로를 링상으로 접속한 링 발진기이므로, 그 링 발진기 회로의 지연량으로 인해 발진 주기(T)의 반주기 T/2분 만큼 발진 출력(VOUT)의 논리가 변화하는 시점이 느려진다. 원숏 회로의 출력도 변화하지만, 원숏 회로는 상시 루프 필터 수단의 출력 전압에 의하여 펄스 폭을 가변하는 펄스폭 조정 수단을 가지고, 이 펄스 폭 조정 수단은 상기 링 발진기를 구성하는 인버터 회로와 동일 특성의 인버터 회로를 동일의 홀수단(N) 만큼 캐스캐이드 접속한 지연 수단이므로, 원숏 회로의 출력 펄스 폭은 발진 주기(T)의 반주기 T/2분과 서로 같은 펄스 폭으로 조정된다. 이때문에 위상 비교 수단의 2입력의 위상은 실질적으로 일치 또는 근사한 것으로 된다. 이때문에 루프 필터(30)를 고이득시키지 않고, 위상 동기 회로를 고속으로 동기 로크 인입할 수 있다. 또한 제1입력 신호의 주파수와 제2입력 신호의 주파수가 다를 때에도 위상 동기를 취하는 것이 가능하다. 원숏 회로의 펄스 폭 및 전압 제어 발진 수단의 발진 주파수가 함께 루프 필터 수단의 출력 전압값으로 연동하여 변하므로, 디스크 장치의 회전 변동에 대한 시크 시프트 마진의 저하를 반감시킬 수 있다.
상술의 발진 정지 해제 수단의 구체적인 구성으로서는 K를 1‥‥N-1의 자연수로 하면, 제K단째와 제K+1단째의 인버터 회로 사이에 개재하고 있으며, 제K단째에서 제K+1단째로 신호를 전달하는 트랜스미션 회로와 전압 고정용 스위칭 회로를 채용할 수 있다. 이러한 경우의 상술한 지연 수단으로서는 발진 정지 해제수단의 트랜스미션 회로와 전압 고정용 스위칭 회로에 대응하는 동일의 회로 요소를 가지고, 그들을 전원에 고정적으로 연결하는 균등한 회로 구성을 채용하는 것이 좋고, 양자의 지연 시간을 정도가 양호하게 맞추기 위함이다.
발진 정지 해제 수단의 다른 구성으로서는 제 1단째의 인버터 회로의 전단에 개재하고 있으며, 최종단에서 제 1단째에 신호를 전달하는 트랜스미션 회로와 전압 고정용 스위칭 회로를 채용할 수 있다.
발명을 실시하기 위한 최량의 형태
다음에, 본 발명의 실시예를 첨부 도면에 의하여 설명한다.
[실시예 1]
제1도는 실시예(1) 및 실시예(2)에 관한 위상 동기 회로의 개략 구성을 나타내는 블럭도이다. PLL 회로는 동기 필드 검출 회로(1), 선택 회로(2), 원숏 회로(3), 위상 비교기(10), 충전 펌프(20), 저이득의 루프필터(30), 전압 제어 발진기(VCO) 40 및 발진 제어 타이밍 회로(50)를 가지고 있다.
동기 필드 검출 회로(1)는 리드 데이타(RD)가 동기 필드의 동기 비트만으로 되는 것을 검출한다. 통상, 이 회로는 등간격의 동기 비트의 수 바이트(1,2바이트)를 카운트하는 카운터로서 구성되어 있다. 이 동기 필드 검출 회로(1)가 동기 필드를 검출하면, 검출 신호(C)와 입력 절환 제어 신호(SC)를 출력한다. 선택 회로(2)는 입력 절환 제어 신호(SC)에 의하여 리드 데이타(RD)와 기준 클럭(CL)을 배타적으로 선택하는 선택회로이다. 그 선택된 신호는 원숏 회로(3)로 공급된다. 원숏 회로(3)는 도래하는 신호마다 소정 펄스 폭의 방향 펄스로 변환하고, 그 펄스 폭의 가변 조정은 후술하듯이 펄스 폭 조정 회로(60)에서 행하여진다.
PLL 회로는 입력 신호(SIN)의 위상과 전압 제어 발진기(40)의 발진 출력(VOUT)의 위상을 비교하고 지연 위상차 신호(Q1) 및 전진 위상차 신호(Q2)를 출력하는 위상 비교기(10)와, 지연 위상차 신호(Q1) 및 전진 위상차 신호(Q2)를 기초로 루프 필터(30)의 커패시터(CF)에 대하여 충방전 전류(i)를 공급하는 충전 펌프(20)와, 충전 펌프(20)와의 회로 상관상 등가적인 라그리트 필터를 구성하는 저이득의 저역 필터 (LPF)인 루프 필터(30)와, 그 필터 출력 전압(VF)을 제어 입력으로서 그 값에 따른 발진 주파수(fosc)의 발진 출력(VOUT)으로 변환하는 전압 제어 발진기(40)를 가지고 있다. 전압 제어 발진기(40)는 전압 -전류 변환 회로(이하 V/I 회로라고 한다)(42)와 전류-주파수 변환 회로(이하I/F회로라고 한다)(44)와 발진 정지 해제 회로(46)를 가지고 있다. 발진 제어 타이밍 회로(50)는 동기 필드 검출 회로(1)로부터 온 검출 신호(C)를 원숏 회로(3)의 출력(SIN)과 동기를 취하여 발진 제어 신호(RS)를 생성하는 것이고, 이것은 D 플립 플롭 회로로 구성되어 있다.
위상 비교기(10)는 디지탈 위상 비교기이고, 제2도에 나타나듯이 입력 신호(SIN)를 클럭 입력으로 하는 D 플립플롭(11)과, 발진 출력(VOUT)을 클럭 입력으로 하는 D 플립플롭(12)과, D 플립플롭(11,12)의 Q 출력으로부터 양자의 리셋트 신호(R)를 생성하는 넌드 게이트(13)와, D 플립플롭(11)의 Q를 출력과 D 플립플롭(12)의 Q 출력과 D 플립플롭(12)의 Q출력으로부터 지연 위상차 신호(Q1)를 생성하는 넌드 게이트(14)와, D 플립플롭(11)의 Q 출력과 D 플립플롭(12)의출력으로부터 전진 위상차 신호(Q2)를 생성하는 넌드 게이트(15)와, 입력 신호(SIN)를 클럭 입력으로 하여 넌드 게이트 (13)의 출력을 리셋트 신호(Reset)로서 Qc 출력을 D 플립플롭 (11,12)의 리셋트 단자에 공급하는 D 플립플롭(17)에서 구성되어 있다. 입력 신호(SIN)가 입력되었을 때, D 플립플롭(17)의 Qc 출력이 고레벨로 되지만, 이것에 의하여 D 플립플롭(11,12)은 액티브 상태로 된다.
발진 출력(VOUT)의 하강에도 입력 신호(SIN)가 입력되어, Qc 출력이 고레벨일 때 이외는 무시된다. 따라서 위상 비교 회로(10)는 발진 출력(VOUT) 마다 위상 비교를 행하지는 않는다.
충전 펌프(20)는 지연 위상차 신호(Q1)의 저레벨에서 온 상태로 되는 충전용 스위칭 MOSFET(22)과 전진 위상차 신호(Q2)의 고레벨에서 온 상태로 되는 방전용 스위칭 MOSFET(24)의 직렬 회로이다.
저역 필터인 루프 필터(30)는 충전 펌프(20)와의 회로 구성상 등가적인 라크리트 필터를 구성하고 있으며, 저항(Rr)과 커패시터(CF)의 등가 직렬 회로이다. 이 루프 필터(30)는 데이타 비트의 피크 시프트와 같은 위상 변동에 추종하지 않도록 하는 저이득의 필터로서 구성되어 있다.
전압 제어 발진기(40)의 V/I 회로(42)는 전류 미러 회로이고, 필터 출력 전압(VF)의 값에 따라 전류를 흐르게 하는 전류원으로서의 P형 MOSFET(42a)와, 이것에 직렬로 된 입력측의 N형 MOSFET(42b)과, 입력측의 (i1)와 실질적으로 같은 값의 출력측 전류를 흐르게 하는 출력측의 N형 MOSFET(42c)과, 이것에 캐스캐이드 접속한 P형 MOSFET(42d)에서 구성되어 있다. 전압 제어 발진기(40)의 I/F 회로(44)는 관통 전류가 전류 미러 회로의 출력 전류에서 규정되는 3단 접속의 인버터 회로(44A,44b, 44c)를 링상으로 접속하여 구성한 링 발진기 회로이다. 즉 인버터 회로(44a)에는 P형 MOSFET(42d)에 병렬의 P형 MOSFET(44aa)와 N형 MOSFET(42c)에 병렬의 N형 MOSFET(44ab)이 각각 직렬로 접속되어 있다. 인버터 회로(44b)에는 P형 MOSFET(42d)에 병렬의 P형 MOSFET(44ba)와 N형 MOSFET(42c)에 병렬의 N형 MOSFET(44bb)이 각각 직렬로 접속되어 있다. 인버터 회로(44c)에는 P형 MOSFET(42d)에 병렬의 P형 MOSFET(44ca)과 N형 MOSFET(42c)에 병렬의 N형 MOSFET(44cb)이 각각 직렬로 접속되어 있다. 제 1 단째의 인버터 회로(44a)와 제2단째의 인버터 회로(44b) 사이에는 발진 제어 신호(RS)에 의하여 제 1 단째에서 제 2 단째로의 신호를 전달 차단하기 위한 트랜스미션 회로(45A)와, 제2단째의 인버터 회로(44b)의 입력 전압을 고정하는 전압 고정용 MOSFET(46a)를 가지고 있다. 또한, 제2단째의 인버터 회로(44b)와 제3단째의 인버터 회로(44c) 사이에는 발진 제어 신호(RS)에 의하여 제2단째에서 제3단째로의 신호를 전달 차단하기 위하여 트랜스미션 회로(45b)와, 제3단째의 인버터 회로(44c)의 입력 전압을 고정하는 전압 고정용 MOSFET(46b)을 가지고 있다. 이들의 트랜스미션 회로(45a,46b) 및 고정하는 전압 고정용 MOSFET(46a,46b)은 발진 정지 해제 회로(46)를 구성하고 있다.
원숏 회로(3)는 제3도에서 나타나듯이, 선택 회로(2)에서의 리드 데이타(RD) 또는 기준 클럭(CL)을 클럭입력으로 하는 D 플립플롭 회로(3a)와 그 출력(Q)의 펄스 폭을 루프 필터(30)의 필터 출력(VF)의 값에 따라 가변하는 펄스 폭 조정의 회로(60)에서 구성되어 있다. 이 펄스 폭 조정회로(60)의 회로 요소는 전압 제어 발진기(40)의 회로 요소와 같고, 트랜스 미션 회로(45a)를 전원(VSS)에, 트랜스미션 회로(46b)를 전원 필터(30)의 (VDD)에 접속한 것과 동일하다. 즉, 펄스 폭 조정 회로(60)는 전류 미러 회로로 되는 전압 전류 변환 회로(62)와 그 변환 전류의 값에 따른 펄스 지연량을 부여하는 지연 회로(64)로 구성되어 있다. 이 지연 회로(64)는 전압 제어 발진기(40)의 인버터 회로와 동일 특성의 인버터 회로(IVN1, INV3)의 캐스캐이드 접속이다.
제 1 단째의 인버터 회로(IV1)와 제 2 단째의 인버터 회로(IV2) 사이에 기재하는 트랜스미선 회로 (T1)는 전원(Vss)에 접속되어 있으며, 항시 신호 전달 가능 상태에 있다. 또한 제 2 단째의 인버터 회로(IV2)와 제 3 단째의 인버터 회로(INV3) 사이에 개재하는 트랜스미션 회로(T2)는 전원(VDD)에 접속되어 있으며, 이것도 항시 신호 전달 가능 상태에 있다.
프로피디스크의 재생시에서 결합 필드 (GAP)에 있는 경우에는 동기 필드 검출 회로(1)가 동기 필드를 검출하고 있지 않으므로, 선택 회로(2)는 기준 클럭(CL)을 선택하고 있다. 이 기간에서는 PLL 회로는 이 기준 클럭에 동기하고 있다. 즉, 발진 제어 신호(RS)는 저레벨에 있으므로, 크랜스미션 호로(45a,45b)는 전원 전달 모드로 설정되고, 전위 고정용 MOSFET(46a,46b)는 오프 상태에 있으므로, 3단 접속의 인버터 회로 (44a,44b,44c)는 정규의 링 발진기를 형성하고 있으며, 전압 제어 발진기(40)의 기준 클럭에 동기하여 듀티비 50%의 발진 출력을 송출한다.
다음에, 동기 필드(SYSC)에 들어가면, 동기 필드 검출 회로(1)가 동기 비트를 검출한다. 동기 필드 검출 회로(1)는 동기 비트의 수 바이트(1∼2바이트) 후에 고레벨의 검출 신호(C)를 출력한다. 입력 절환 신호(SC)도 생성되고, 선택 회로(2)는 리드 데이타(RD)를 선택한다. 이 검출 신호(C)는 발진 제어 타이밍 회로(50)에 공급되지만, 제 3 도에 나타나듯이, 리드 데이타(RD) 즉, 원숏 회로(3)의 펄스(SIN)의 상승을 대기하여 발진 제어 신호(RS)가 상승한다. 이 발진 제어 신호(RS)가 상승하면, 트랜스미션 회로(45a,45b)는 차되되고, 전위 고정용 MOSFET(46a,46b)은 온 상태로 된다. 이때, 2단째의 인버터 회로(44b)의 입력 전압은 고레벨(VDD)로 되고, 3단째의 인버터 회로(44c)의 입력 전압은 저레벨(VSS)에 고정된다.
이 때문에 전압 제어 발진기(40)의 발진은 정지하고, 출력(VOUT)은 고레벨로 유지된다. 이 발진 정지에 들어가기 직전에서는 루프 필트 출력(Vr)은 일정치로 고정되어 있다. 동기 필드(SYSC)의 수 바이트까지는 PLL 회로가 기준 클럭(CK)에 동기하고 있기 때문이다. 이 발진 정지의 기간(동기 비트의 수 바이트)에서는 루프 필터 출력(VF)의 값은 불변하는 것으로 볼 수 있다.
루프 필터(30)의 누설 전류를 무시할 수 있는 만큼의 단시간이기 때문이다.
다음에, 발진 정지에서 동기 비트의 수 바이트가 동기 필드 검출 회로(1)에서 검출되면, 검출 신호(C)가 하강한다. 발진 제어 타이밍 회로(50)는 리드 데이타(RD)의 상승에 따라 발진 제어 신호(RS)를 하강한다. 전압 제어 발진기(40)의 발진이 재개하지만, 3단의 인버터 회로(44a,44b,44c)로 구성된 링 발진기 회로의 지연량이므로, 발진 주기(T)의 반주기(T/2)분 만큼 발진 출력(VOUT)의 고레벨에서 저레벨로 하강하는 시점이 지연된다. 리드 데이타(RD)의 상승에 동기하여 원숏 회로(3)의 출력(SIN)도 상승하지만, 원숏 회로(3)의 펄스 폭 조정 회로(3b)의 존재에 의하여, 발진 주기(T)의 반주기(T/2)분과 서로 같은 펄스 폭으로 조정된다. 이 때문에, 리드 데이타(RD)의 하강 시점과 발진 재개 시점에 실질적으로 일치하게 된다. 이것은 펄스 폭 조정 회로(3b)가 전압 제어 발진기(40)의 마찬가지로 루프 필터(30)의 펄터 출력(VF)에 의하여 3단의 인버터 회로(IVN1INV3)에서 지연량이 결정되어 있기 때문이다.
이와같이, 전압 제어 발진기(4)의 발진을 개시했을 때, 3단의 인버터 회로(44a,44b,44c)로 구성된 링 발진기의 반주기분의 지연량과 원숏 회로(3)의 3단의 인버터 회로(INV1,INV2,INV3) 지연량의 차이가 근소하므로, 루프 필터(30)를 고이득으로 되지 않고, 위상 동기 회로를 고속으로 동기 로크에 인입할 수 있다.
제5도는 위상 스텝 응답을 나타내는 그래프도이다. 이 그래프에서 횡축은 시간(t)을 종축은 위상차(θe)를 나타낸다. A는 본 실시예에 의한 위한 스텝 응답이고, B는 종래의 위상 동기 회로에 의한 위상 스텝 응답이다. 각각의 위상 스텝 응답은 저이득의 루프 필터를 사용한 경우를 나타내고 있다.
여기서, 일반적으로 위상 스텝 응답의 식은 다음 식으로 부여된다.
단, △θ는 초기 위상차, Wn은 지연 각 주파수, ζ는 감쇄 계수이다. 제5도에서는 Wn=80×103rad/sec, ζ=0.4이다. 본 실시예에서는 발진 재개 시점을 입력 신호 (SIN)의 하강에 맞추고 있으므로, 초기 위상차(△θ)는 이론적으로는 0°이지만, 워스트 값으로서는 높은 30°정도로 추측된다. 이것에 대하여 종래의 위상 동기 회로에서는 발진 출력(VOUT)과 입력 신호(SIN)의 위상차가 일정하지 않으므로, 초기 위상차(△θ)도 일정하지 않지만, 워스트 값은 90°이다. 이 때문에, 응답(A)이 추총 동작을 종료한 것으로 간주되는 시간(t1)으로 하고, 응답(B)이 추종 동작을 종료한 것으로 간주되는 시간(t2)으로 하면, 본 실시예의 방법이 보다 빠른 동기 로크에 인입할 수 있다. 이와같이, 본 예에 관한 위상 동기 회로에서는 저이득의 루프 필터를 사용하는 것만으로 고속 로크인이 가능하다. 따라서, 종래에 비하여 고이득의 루프 필터를 사용하지 않아도 완수하므로, 루프 필터를 구성하는 수동 소자를 삭감할 수 있고, 기판실장 면적의 절약이나 칩 크기의 축소화를 도모할 수 있다.
전압 제어 발진기(40)에 있어서 발진 정지 해제 회로(46)은 제 1 단째와 제 2 단째의 인버터 회로(44a,44b)사이와, 제 2 단째와 제 3 단째의 인버터 회로(44b,44c) 사이에 구성되어 있다. 이것은 제 3 단째의 인버터 회로(44)의 출력에는 필연적으로 부하 용량이 기생하므로, 그 기생 용량과 동등한 용량을 제 1 단째와 제 2 단째 사이, 제 2 단째와, 제 3 단째 사이에 지지시켜 지연파형을 정형 안정화시키기 위함이다.
또한, 본 실시예에 있어서 전압 제어 발진기는 오피앰프에 의하여 구성하여도 좋다. 입력 신호(SIN)의 상승에서 발진을 개시하도록 구성하는 것도 가능하다.
[실시예 2]
실시예(2)에 관한 위상 동기 회로의 개략 구성은 제 1도에 나타내는 것과 같으며, 실시예(1)와 비교하면, 전압 제어 발진 회로 및 원숏 회로의 구성이 다르다.
제6도는 실시예(2)에 관한 전압 제어 발진기의 구성을 나타내는 회로도이다. 또한, 이 도면에서 실시예(1)에 관한 전압 제어 발진기의 구성 부분과 동일 부분에는 동일 참조 부호를 붙이고 있다. 전압 제에 발진기(70)도 V/I 회로(42)는 전류 미러 회로이다. I/F 회로(74)는 실시예(1)의 I/F회로(40)와 마찬가지로 인버터 회로(44a,44b,44c)를 링상으로 접속한 링 발진기 회로로서 구성되어 있다. 제 1 단째의 인버터 회로(44a)의 전단에는 트랜스미션 회로(74a)와 전압 고정용 MOSFET(74b)이 설치되어 있다. 트랜스미션 회로(74a)와 전압 고정용 MOSFET(74b)은 발진 정지 해체 회로(46)를 구성하고 있다.
발진 제어 신호(RS)가 저레베일 때는 트랜스미션 회로(74a)가 신호 전달 모드에 설정되고, 전압 고정용 MOSFET(74b)은 오프 상태에 있다. 한편, 발진 제어 신호(RS)가 고레벨일 때는 트랜스미션 회로(74a)가 차단되고, 전압 고정용 MOSFET(74b)은 온 상태로 된다.
제 7 도는 실시예(2)에 관한 원숏 회로의 구성을 나타내는 회로도이다. 또한 이 도면에서 실시예(1)과 관한 전압 제어 발진기의 구성 부분과 동일 부분에는 동일 참조 부호를 붙이고 있다. 이 원숏 회로(80)도 셀렉터 회로(2)에서의 리드 데이타(RD) 또는 기준 클럭(CL)을 클럭 입력으로 하는 D 플립플롭(3a)와 그 출력(Q)의 펄스, 폭을 루프 필터(30)의 필터 출력(VF)값에 따라 가변하는 펄스 폭 조정 회로(82)에서 구성되어 있다. 이 펄스 폭 조정 회로(82)의 회로 요소는 전압 제어 발진기(70)의 회로 요소와 같으며, 전류 미러 회로로 되는 전압 전류 변환 회로(84)와 그 변환 전류값에 다른 펄스 지연량을 부여하는 지연 회로(86)에서 구성되어 있다. 지연 회로(86)는 전압 제어 발진기(70)의 링 발진기를 구성하는 인버터 회로와 동일 특성의 인버터 회로(IV1,INV2,INV3)를 3단 캐스캐이드 접속한 것이다.
실시예(1)와 마찬가지로, 프로피디스크의 재생시에서 이음매 필드(GAP)에 있는 경우에는 동기 필드 검출회로(1)가 동기 비트를 검출하고 있지 않으므로, 선택 회로(2)는 기준 클럭 LC를 선택하고 있다. 이 기간에 있어서는 PLL 회로는 그 기준 클럭에 동기하고 있다. 즉, 발진 제어 신호(RS)는 저레벨에 있으므로, 트랜스미션 회로(74a)는 전위 전달 모드에 설정되고, 전위 고정용 MOSFET(74b)는 오프 상태에 있으므로, 3단 접속의 인버터 회로(44a,44b,44c)는 정규의 링 오실레이터를 형성하고 있으며, 전압 제어 발진기(70)의 기준클럭에 동기하여 듀티비 50%의 발진 출력을 송출한다.
다음에, 동기 필드(SYSC)에 들어가면, 동기 필드 검출 회로(1)가 동기 비트를 검출한다. 동기 필드 검출회로(1)는 동기 비트의 수 바이트(1∼2바이트) 후에 고레벨의 검출 신호(c)를 출력한다. 또한 입력 절환 신호(SC)도 생성되고, 선택 회로(2)는 리드 데이타(RD)를 선택한다. 이 검출 신호(c)는 발진 제어 타이밍 회로(50)에 공급되면, 발진 제어 신호(RS)가 상승한다. 이 발진 제어 신호(RS)가 상승하면, 트랜스 미션 회로(74a)가 차단되고, 전위 고정용 MOSFET(74b)이 온 상태로 된다. 이때, 1단째의 인버터 회로(44a)의 입력 전압은 저레벨(VSS)로 되므로, 3단째의 인버터 회로(44c)의 출력인 발진 출력(VOUT)은 고레벨로 유지되고, 발진이 정지한다. 이 발진 정지에 들어가기 직전에서는 루프 필터 출력(VF)은 일청치로 고정되어 있다. 동기 필드(SYSC)의 수 바이트까지는 PLL 회로가 기준 클럭(CL)에 동기하고 있기 때문이다. 이 발진 장치의 기간(동기 비트의 수 바이트)에서는 루프 필터 출력(VF)의 값은 불변하는 것으로 볼 수 있다. 루프 필터(30)의 누설 전류를 무시할 수 있는 정도의 단시간이기 때문이다.
다음에 발진 정지에서 동기 비트의 수 바이트가 동기 필드 검출 회로(1)에서 검출되면, 검출 신호(c)가 하강한다. 발진 제어 타이밍 회로(50)는 리드 데이타(RD)의 상승을 대기하여 발진 제어 신호(RS)를 하강한다. 전압 제어 발진기(700)의 발진이 재개하지만, 3단의 인버터 회로(44a,44b,44c)로 이루어진 링 발진기 회로의 지연량이므로, 발진 주기(T)와 반부기 T/2분 만큼 발진 출력(VOUT)이 고레벨에서 저레벨로 하강하는 시점이 느리다. 리드 데이타(RD)의 상승에 동기하여 원숏 회로(3)의 출력(SIN)도 상승하지만, 원숏 회로(3)의 펄스 폭 조정 회로(82)의 존재에 의하여, 발진 주기(T)의 반주기 T/2분과 서로 같은 펄스 폭으로 조정된다. 이때문에, 리드 데이타(RD)의 하강 시점과 발진 재개 시점이 실질적으로 일치하게 된다. 이것은 펄스 폭 조정 회로(82)가 전압 제어 발진기(70)와 마찬가지로 루프 필터(30)의 필터 출력(VF)에 의하여 3단의 인버터 회로(INV1,INV3)에서 지연량이 결정되어 있기 때문이다.
이와같이, 전압 제어 발진기(70)의 발진을 개시했을 때, 3단의 인버터 회로(44a,44b,44c)로 구성되는 링발진기의 반주기분 지연량과 원숏 회로(3)의 3단 인버터 회로(INV1,INV2,INV3)의 지연량 차이가 근소하므로, 루프 필터(30)를 고이득으로 하지 않고, 위상 동기 회로를 고속으로 동기 로크에 인입할 수 있다. 또한, 종래는 주파수 및 위상 비교기를 사용하고 있으므로, 입력 신호(SIN)의 주파수와 발진 출력(VOUT)의 주파수가 다른 경우에는 위상 동기를 취할 수 있었지만, 본 예와 같이 위상 비교기와 저이득의 루프 필터만으로 구성되어 있으므로, 그러한 경우에도 위상 동기를 취할 수 있다. 실시예(1)와 마찬가지로 원숏 회로의 펄스폭 및 전압 제어 발진기의 발진 주파수가 함께 루프 필트 수단의 출력 전압값에 연동하며 변하므로, 디스크 장치의 회전 변동에 대한 피크 시프트 마진의 저하를 반감시킬 수 있다.

Claims (4)

  1. 인입 신호를 소정의 펄스 폭으로 변환하는 원숏 회로와, 그 출력을 제 1 입력 신호로 하여 그 출력과 제 2 입력 신호의 위상을 비교하는 위상 비교 수단과, 위상 비교 수단의 출력을 전압으로 변환하는 루프 필터 수단과, 홀수단(N)의 인버터 회로를 링상으로 접속한 링 발진기와 상기 발진 제어 신호에 의하여 링 발진기의 출력 레벨을 고정시키는 발진 장치 해제 수단을 구비하고 루프 필터 수단의 출력 전압에 의하여 발진 주파수가 제어되고 발진 출력을 제 2 입력 신호의 신호원으로서 송출하는 전압 제어 발진 수단과, 외부 제어 신호와 제 1 입력 신호를 기초로 제 1 입력 신호에 동기한 발진 제어 신호를 생성하는 발진 제어 타이밍 수단을 구비하는 위상 동기 회로에 있어서, 상기 원숏 회로는 상기 루프 필터 수단의 출력 전압에 의하여 펄스폭을 가변시키는 펄스 폭 조정 수단을 구비하고, 이 펄스 폭 조정 수단은 상기 링 발진기를 구성하는 인버터 회로와 동일 특성의 인버터 회로를 동일한 홀수단(N) 만큼 캐스캐이드 접속한 지연 수단인 것을 특징으로 하는 위상 동기 회로.
  2. 제1항에 있어서, 상기 발진 정지 해제 수단은 K를 1, …N-1의 자연수로 하여 제K단째와 제L+1단째의 인버터 회로 사이에 개재하고 있으며, 제K단째에서 제K+1단째로 신호를 전달하는 트랜스미션 회로와 전압 고정용 스위칭 회로로 구성되어 있는 것을 특징으로 하는 위상 동기 회로.
  3. 제2항에 있어서, 상기 지연 수단은 트랜스미션 회로와 전압 고정용 스위칭 회로에 대응하는 동일한 회로 요소를 가지고, 그들은 전원에 고정적으로 연결되어 있는 것을 특징으로 하는 위상 동기 회로.
  4. 제1항에 있어서, 상기 발진 정지 해제 수단은 제 1 단째의 인버터 회로의 전단에 개재하고 있으며, 최종단으로부터 제 1 단째로 신호를 전달하는 트랜스미션 회로와 전압 고정용 스위칭 회로로 구성되어 있는 것을 특징으로 하는 위상 동기 회로.
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