WO1992002986A1 - Phase synchronizing circuit - Google Patents

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WO1992002986A1
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Takao Ogawa
Takeshi Kawasaki
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Seiko Epson Corporation
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    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

Definitions

  • the present invention relates to a phase synchronization circuit (PLL circuit) for generating a clock synchronously following the phase of an input signal, and particularly to a phase synchronization circuit suitable for a data separation circuit in a magnetic disk device such as a floppy disk.
  • PLL circuit phase synchronization circuit
  • the format of the input data (read data) of the phase synchronization circuit in the magnetic disk device fi such as a floppy disk is that the synchronization has only the synchronization bit of the equally-spaced pulse train at the cue portion between the descending joint fields (GAP). It consists of a field (SYSC) and an information field (index field (ID) and data field (DATA)) having a firing synchronization bit and a data bit. Therefore, the PLL circuit is operated in such a way that the PLL circuit is pulled into the synchronous lock in the synchronous field preceding the information field, and once the PLL circuit is turned on, the PLL circuit is synchronized with the same return frequency in the information field.
  • phase synchronization circuit in a floppy disk drive that operates so as to maintain the holding is disclosed in Japanese Patent Publication No. 508/1982 (1982).
  • the phase synchronization circuit follows the synchronization bit at the same speed as the synchronization bit in order to pull the PL LHI path itself into the synchronization lock.
  • LPF high gain low-pass filter
  • the low-pass filter is generally a rugged filter equivalent to the previous charge pump in terms of the surface area, and is a series surface path composed of a resistance element and a capacitance element. The number of parts increases, which consumes a lot of space for board mounting.
  • the present invention provides a phase comparator without using a frequency and phase comparator.
  • n-quinning is performed at high speed using only the components, eliminating the components of the frequency and phase comparator and high-gain low-pass filter, and reducing the mounting space of the substrate and the size of the semiconductor chip.
  • n-quinning is performed at high speed using only the components, eliminating the components of the frequency and phase comparator and high-gain low-pass filter, and reducing the mounting space of the substrate and the size of the semiconductor chip.
  • it is to provide a phase-locked surface that can be used even when the frequency of the synchronization bit and the oscillation frequency of the compression comb oscillator are different from each other by five. Restatement of invention
  • the present invention reads from a reference clock.
  • ⁇ has a feature in that to improve the structure of the voltage controlled oscillation means and Wansho Tsu DOO circuit, the onset
  • a shot-shot circuit for converting an incoming signal into a predetermined pulse width, a phase comparison means for taking the output as a first input signal and comparing the phase with a second input signal, and a phase comparison means
  • the oscillation frequency is controlled by the output voltage of the loop filter means and the output voltage of the lube filter means, and the oscillation output is transmitted as the signal source of the second input signal.
  • a phase-locked loop having voltage-controlled oscillating means for performing zero control, wherein oscillation control timing means for generating an oscillation control signal synchronized with the first input signal based on the external control signal and the first input signal is provided;
  • the voltage-controlled oscillation means fixes the output level of the ring oscillator using a ring oscillator in which an odd number of inverter circuits are connected in a ring and an oscillation control signal.
  • the delay means is cascaded by N.
  • the oscillation control signal generated by the generation of the master control signal is generated from the oscillation control timing means.
  • Oscillation stop release means stops the oscillation of the voltage controlled oscillation means by the generation of the oscillation control signal. Since this oscillation stop period is short (several bits), the output voltage of the loop filter means is maintained at a value equal to the value immediately before the stop of the oscillation.
  • the logic of the oscillation control signal is switched and the oscillation of the voltage-controlled oscillation means is restarted, but the voltage-controlled oscillation means is a ring-shaped connection of the inverter circuits of the odd-numbered stages N. Since this is a ring oscillator, the time when the logic of the oscillation output ⁇ 0 ⁇ changes by a half period T / 2 of the s oscillation period T is delayed due to the delay amount of the ring oscillator circuit.
  • the one-shot circuit has pulse width adjusting means for varying the pulse width by the output voltage of the loop filter means, and the pulse width adjusting means is provided with the ring oscillator.
  • This is delay means in which an inverter 0 circuit having the same characteristics as the inverter circuit constituting the inverter circuit is cascaded by an odd number of stages ⁇ , so that the output pulse width of the one-shot ground surface is half the oscillation period ⁇ .
  • the pulse width is adjusted to be equal to the period ⁇ ⁇ 2 minutes. For this reason, the phases of the two inputs of the phase comparison means are substantially the same or approximate. For this reason, the phase-locked loop can be pulled into the lock at high speed without increasing the loop filter 30 gain.
  • the frequency of the first input signal and the second It is possible to achieve phase synchronization even when the frequencies of the input signals are different. Furthermore, since the pulse width of the one-chip circuit and the oscillation frequency of the voltage-controlled oscillator both change rapidly with the output voltage of the loop filter, the reduction of the beak shift margin due to the rotation fluctuation of the disk device S is halved. Can be done.
  • a transmission circuit that transmits a signal from the last stage to the first stage is interposed in the preceding stage of the first stage inverter circuit, and is fixed to a low pressure.
  • FIG. 1 is a block diagram showing a first embodiment according to the present invention and a schematic configuration of the embodiment.
  • Figure 2 is a circuit diagram showing the configuration of the phase comparator, charge pump, and voltage-controlled oscillator in Example 1.
  • FIG. 3 is a circuit diagram showing the configuration of the one-shot west road in the first embodiment.
  • FIG. 4 is a timing chart showing various signal waveforms during the synchronization field in the first embodiment.
  • FIG. 5 is a graph showing a phase step response in the first embodiment and a phase step response in the conventional example.
  • FIG. 6 is a circuit diagram illustrating a configuration of a voltage controlled oscillator according to a second embodiment.
  • ⁇ FIG. 7 is a circuit diagram illustrating a configuration of a short circuit according to the second embodiment.
  • FIG. 8 is a timing chart showing various signal waveforms at the time of a synchronous field in the second embodiment.
  • FIG. 1 is a block diagram illustrating a schematic configuration of a phase-locked surface according to the first and second embodiments.
  • This PLL circuit includes a synchronous field detection circuit 1, a selector circuit 2, a one-shot circuit 3, a phase comparator 10, a charge pump 20, a low gain loop filter 30, a voltage controlled oscillator (VCO) 40, An oscillation control timing circuit 50 is provided.
  • Synchronous field detection circuit 1 detects that read data RD consists only of the synchronous bit of the periodic field. Normally, this west road consists of a counter that counts several pits (1-2 bytes) of equally spaced synchronization bits.
  • the synchronous field detection circuit 1 detects a synchronous field, it outputs a detection signal C and an input switching control signal SC.
  • Selector circuit 2 is read by input switching control signal SC A selector circuit that exclusively selects the data RD and the reference clock CL.
  • the selected signal is supplied to the one-shot circuit 3.
  • the one-shot circuit 3 has a predetermined pulse width for each incoming signal.
  • the pulse width is variably adjusted by a pulse width i-adjustment circuit 60 as described later.
  • the PLL circuit the input signal S, to compare the K phase and the voltage controlled oscillator 4 0 of the oscillation output V 0DT phase, the delayed phase difference signals and proceeds the phase comparator 1 0 for outputting a phase difference signal Q 2, a delayed phase difference signal and proceeds charge pump 2 0 supplies a charging and discharging current i for the Kiyabashita C F of the loop filter 3 0 based on the phase difference signal, circuitry correlation choice ⁇ the Chajibo pump 2 0 Raguri one DOO filter and loop filter 3 0 serving low gain low 3 ⁇ 4 filter (LPF) that constitute the, Id Ji oscillation frequency i to the value of the filter output voltage V F as a control input.
  • LPF low gain low 3 ⁇ 4 filter
  • the voltage-controlled oscillator 40 has a voltage-compressor conversion circuit (hereinafter referred to as a V-no-I circuit) 42, a compress-frequency converter circuit (hereinafter referred to as an I / F circuit) 44, and an oscillation stop release circuit 46.
  • V-no-I circuit voltage-compressor conversion circuit
  • I / F circuit compress-frequency converter circuit
  • oscillation stop release circuit 46 an oscillation stop release circuit 46.
  • Have. Oscillation control tie Mi ring circuit 5 0 is intended to generate an oscillation control signal RS takes the output S the IH and synchronization Wansho Tsu bets circuit 3 a detection signal C from the synchronization field detection circuit 1, which is D flip-flop circuit Is composed of
  • phase comparator 1 0 digital phase comparator As shown in FIG. 2, the D flip-flop 1 1 for an input signal S IN and the clock input, D flip Ppufuro that the oscillation output V 0IIT the clock input Nand gate 13 that creates reset signal R for both from flip-flops 12 and Q output of D flip-flops 11 and 12, and Q.
  • a NAND gate 14 that creates a delayed phase difference signal from the output and the Q input of the D flip-flop 12 and the Q output of the D flip-flop 11 and the Q (bar) output of the D flip-flop 12 and Nandoge sheet 1 5 to create a phase difference signal Q 3 ⁇ 4, the input signal S IK clock input and the output of Nan Doge sheet 1 3 reset signal (R ESET) as a Qc output of the D flip-flop 1 1, 1 2 when the input signal S iN that is composed of D flip-flop 1 7 for you Kyo ⁇ the reset terminal is input, although Q c output of the D flip Tsubufuroppu 1 7 goes high, this Yotsute D
  • the flip-flops 1 1 and 1 2 are active. You can come falling of the oscillation output V 0ut is, the input signal S the IH been input C output except when a high level is ignored. Therefore, the phase comparison circuit 10 does not perform the phase comparison for each oscillation output V 0UT .
  • the charge pump 20 the delay phase difference signal Q t of the on saphenous on purpose made charging sweep rate Tsuchingu MO SF ET 2 2 at low levels, the process proceeds phase difference signal Q 2 of the discharge sweep rate Tsuchingu MO which is turned at a high level This is a serial path of SF ET 2.
  • Loop filter 3 0 serving low-pass filter constitute a circuit configuration on the equivalent lag REITs filter the charge bomb 2 0, an equivalent series circuit of a resistor R F and Kiyabashita C F.
  • the loop filter 30 is formed of a low-gain filter that does not follow a phase change such as a data bit beak shift.
  • a P-type MO SF ET 42 a as a current source for supplying a current in accordance with the value of the filter output voltage V r, the input side in series thereto Of the N-type M 0 SFET 4 2 b and the output reverse current of a value substantially equal to the compress value i, on the input side. It consists of an N-type M0 SFET 42 with an inverted output and a P-type MO SFET 42d cascaded with it.
  • the I-circuit 44 of the voltage-controlled oscillator 40 is a ring-shaped three-stage inverter circuit 44a, 44b, 44c whose contribution current is specified by the output current of the current mirror circuit.
  • the inverter circuit 44 a includes a P-type MOSFET 44 aa in parallel with the P-type MOSFET 42 d and a P-type MOSFET in parallel with the N-type MOSFET 42 c.
  • N-type MOSFETs 44 ab are connected to each other in series.
  • the inverter circuit 44b includes a P-type M0SFET 44ba in parallel with the P-type MOSFET 41d and an N-type M0SFET44bb in parallel with the N-type MOFET 42c, respectively.
  • the inverter circuit 44c includes a P-type M0 SFET 44 ca parallel to the P-type MOSFET 42 d and an N-type MOSFET 44 cb parallel to the N-type MOSFET 42 C. Each is connected in series.
  • the signal from the first stage to the second stage is interrupted by the oscillation control signal RS between the inverter stage 44a of the first stage and the inverter circuit 44b of the second stage.
  • a signal from the second stage to the third stage is transmitted between the second-stage inverter circuit 44b and the third-stage inverter circuit 44c by the twisting control signal RS. It has a transmission surface 45 b to be disconnected and a voltage fixing MO SF ET 46 b for fixing the input voltage of the third stage inverter circuit 44 c. Yes * These transmission circuits 45a and 45b and the fixed voltage fixing MOSFETs 46a and 46b constitute an oscillation stop release circuit 46. As shown in Fig. 3, the one-shot surface 3 loops the D flip-flop circuit 3a that receives the read data RD from the selector circuit 2 or the reference clock CL as the clock input and the pulse radiation of the output Q of the D flip-flop circuit. fill
  • the pulse circuitry width adjusting surface channel 6 0 the same as that of the voltage controlled oscillator 4 0, the transmitters Ssho down circuit 4 5 a to a power source V ss, and connect the transmitters Ssho down circuit 4 5 b to the power supply V DD It is the same as the one. That is, the pulse width / regulating surface 60 is equal to the voltage / current conversion circuit 62 composed of a current mirror circuit and the value of the conversion current.
  • the delay surface 64 is an inverter circuit I NV, having the same characteristic as the inverter surface of the voltage controlled oscillator 40.
  • I NV is a 3 cascaded "first-stage inverter surfaces path I and the second-stage inverter circuit I
  • Transmitter Ssho emission surface path 7 interposed easy of NV 2 ⁇ is tangent to the supply V ss
  • the transmitters Ssho down circuit T 2 which via standing between the first second-stage fin inverter surfaces path I NV- third stage inverter circuit I NV 3 is connected to the power supply V DD, which is also Signal transmission is always possible.
  • the selector circuit 2 When playing the floppy dai, it enters the joint field (GAP).
  • the selector circuit 2 has selected the reference clock CL.
  • the PLL circuit is synchronized with this reference clock. That is, since the oscillation control signal RS is at a low level, the transmission circuits 45a and 45b are set to the potential transfer mode, and the fifth-potential fixing M 0 SFETs 46a and 46b are turned off. Because it is in the state, 3 stages
  • the connected inverter circuits 44a, 44, and 44c form a regular ring oscillator, and transmit an oscillation output with a duty ratio of 50% in synchronization with the reference clock of the voltage-controlled oscillator 40.
  • the synchronization field detection circuit 1 detects the synchronization bit.
  • the synchronization field detection circuit 1 goes high after several bytes (1 to 2 bytes) of the synchronization bit.
  • An input switching signal SC is also generated, and the selector circuit 2 selects the read data RD. *
  • the detection signal C is supplied to the oscillation control timing circuit 50, but as shown in FIG.
  • the oscillation control signal RS rises after waiting for the rise of the pulses S and M of the one-shot circuit 3, and the oscillation control signal RS rises.
  • the oscillation control signal RS rises, the transmission path 45 a, 45 b Are cut off, and the potential fixing MOSFETs 46a and 46b are turned on.
  • the input voltage of the second-stage inverter path 44 b is at a high level (V DB ), and the input voltage of the third-stage inverter H path 44 c is fixed at a low level (V ss ).
  • the oscillation of the voltage-controlled oscillator 40 stops, and the output VOUT is maintained at a high level.
  • loop filter output V F is Menjo a constant value, the reference PLL circuit has to several bytes of ⁇ Fi one field (SYSC) clock C z.
  • the value of the loop filter output V F can be regarded as invariant, leakage of the loop filter 3 0 This is because the current is so short that the current can be ignored.
  • This pulse width adjustment circuit 3 b is a voltage-controlled oscillator 4 0 similarly to the loop filter 3 0 of filter output V F 3 stage I converter circuit INV based on, for delay in ⁇ INV 3 is determined It is.
  • FIG. 4 is a graph showing a phase step response.
  • the horizontal axis represents time t
  • the vertical axis represents phase difference e .
  • A is the phase step response according to the present embodiment
  • B is the phase step response by the conventional phase locked loop.
  • Each phase step response shows the case using a low-gain loop filter.
  • the equation of the phase step response is generally given by the following equation. r
  • the present embodiment can be more quickly pulled into the synchronous hook.
  • a low-gain loop filter is used in the phase locked loop circuit according to the present embodiment. Therefore, it is not necessary to use a high-gain loop filter as compared with the conventional one, so that the passive elements constituting the loop filter can be reduced and the board mounting area can be reduced. Savings: Chip size can be reduced.
  • the oscillation stop release circuit 60 in the voltage controlled oscillator 40 is provided between the first and second inverter circuits 44a and 44b, and between the second and third inverter circuits.
  • the circuit is composed of circuits 4 4 b and 4 4 c. This is because the load capacitance is inevitably parasitic at the output of the inverter circuit 44 at the third stage. Between the first and second stages and between the second and third stages to shape and stabilize the prolonged waveform.
  • the voltage controlled oscillator in this embodiment is configured by an operational amplifier. You may. It is also possible to configure so that the oscillation starts at the rise of the input signal slN .
  • the schematic configuration of the phase-locked surface according to the second embodiment is the same as that shown in FIG. 1, and is different from the first embodiment in the configurations of the voltage-controlled oscillation west road and the one-shot circuit.
  • FIG. 6 is a circuit diagram showing the configuration of the voltage controlled oscillator according to the second embodiment.
  • the voltage controlled oscillator 70 also has a VZ I circuit 42 and an I / F surface 74.
  • I-circuit 42 is the current mirror surface.
  • the I / F circuit 74 is configured by a ring oscillator path in which inverter circuits 44a, 4b, and 44c are connected in a ring, similarly to the I / F circuit 40 of the first embodiment.
  • the transmission circuit 74a The voltage-fixing MOS FET 74 b constitutes the oscillation stop release circuit 46.
  • the transmission circuit 74a When the oscillation control signal RS is at a low level, the transmission circuit 74a is set to the signal transmission mode, and the voltage fixing MOS FET 74b is in an off state. On the other hand, when the oscillation control signal RS is at a high level, the transmission circuit 74a is cut off, and the voltage fixing MOSFET 74b is turned on.
  • FIG. 7 is a circuit diagram showing a configuration of a one-shot road surface according to the second embodiment.
  • the same components as those of the voltage controlled oscillator according to the first embodiment are denoted by the same reference numerals.
  • This one-shot circuit In the case of 80 the D flip-flop circuit 3a using the read data RD or the reference clock CL from the selector area 2 as the clock input and the pulse width of the output Q are set to the value of the filter output V F of the loop filter 30.
  • a pulse width transposition circuit 82 that can be varied according to the requirements.
  • the circuit elements of the pulse width adjustment circuit 82 are the same as those of the voltage controlled oscillation 3 ⁇ 470, and the voltage control circuit 84 composed of a current mirror circuit and the pulse propagation amount according to the value of the conversion current are calculated. And a delay circuit 86 that is provided with a delay circuit 86.
  • the inverting circuit 86 has an inverter circuit IN, INV,, INV 3 having the same characteristics as the inverter circuit constituting the ring oscillator of the voltage controlled oscillator 70. Is a three-stage cascade connection.
  • the selector circuit 2 PLL circuit is synchronized with the reference clock-locking in this Ki ⁇ ⁇ is selected reference clock CL. That is, since the oscillation control signal RS is at the low level, the transmission circuit 74a is set to the potential transfer mode, and the potential level setting MOSFET 74b is turned off! ! , The inverter surfaces 44 a, 4 b, and 44 c of the three-stage connection form a regular ring oscillator, and the duty is synchronized with the reference clock of the voltage controlled oscillator 70. It sends out 50% oscillation output.
  • the synchronization field detection circuit 1 detects the synchronization bit.
  • the synchronous field detection circuit 1 outputs a high-level detection signal C several bytes (1-2 bytes) after the synchronization bit.
  • An input switching signal SC is also generated, and the selector circuit 2 selects the read data RD.
  • This detection signal C When supplied to the switching circuit 50, the oscillation control signal RS rises. When the oscillation control signal RS rises, the transmission circuit 74a is cut off, and the potential fixing MOS FET 74b turns ON.
  • the first-stage impeller circuit 44 Since the input voltage of “a” becomes low level (5 V ss ), the oscillation output V out, which is the output of the third-stage inverter circuit 44 c, is maintained at high level, and the oscillation stops. Immediately before entering the oscillation stop, loop filter output V F is fixed to a constant value. This is because the PLL circuit is synchronized with the reference clock CL up to several bytes of the synchronization field (SYSC). Also this oscillation stop
  • the value of the loop filter output V F can Mirko to be unchanged. This is because the leakage current of the lube filter 30 is short enough to ignore.
  • the oscillating circuit 50 falls the oscillation control signal RS after waiting for the rise of the REIT 'data RD. Oscillation of the voltage controlled oscillator 700 resumes, but due to the delay of the ring oscillator circuit consisting of three stages of inverters 44 a, 44 b, and 44 c, a half cycle T / The time when the oscillation output V 0DT falls from the high level to the low level by two minutes is conveyed. Also
  • Circuit 82 is the filter of loop filter 30 This is because the delay amount is determined by three inverter circuits I NV, to I NV3 based on the filter output V F.
  • phase locked loop circuit can be pulled into the synchronization port at high speed without increasing the gain of the loop filter 30.
  • phase synchronization could not be achieved when the frequency of the input signals S and H and the frequency of the oscillation output V0JT were different. In this case, phase synchronization can be achieved because it is composed only of a filter and a low-gain loop filter.
  • the pulse width of the one-shot circuit and the compression Since the oscillation frequency of the control oscillator changes in conjunction with the output pressure of the loop filter means, the decrease in the beak shift margin due to the fluctuation of the disk drive can be halved.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明 細 書 位相同期回路 技術分野
この発明は、 入力信号の位相に同期追従したクロックを生成する 位相同期回路 （P L L回路） に閼し、 特に、 フロ ッピーディ スク等 の磁気ディスク装置におけるデータセパレート回路に好適な位相同 期回路に関する，
背景技術
フロッビーディスク等の磁気ディスク装 fiにおける位相同期回路 の入力データ （リードデータ） の形式は、 降接する継目フィールド (GAP) の間には頭出し部分の等間隔パルス列の同期ビッ トだけ を持つ同期フィールド （S YS C) と、 これに銃き同期ビッ トとデ ータビッ トを持つ情報フィールド （イ ンデックスフィールド （ I D ) とデータフィールド （DATA) ) とで構成されている。 従って、 情報フィールドに先行する同期フィールドで P L L面路を同期口ッ クに引き込むように動作させ、 P L L回路が一旦 oックすれば、 p L L回路は情報フィールドにおいても同一の操り返し周波数で同期 保持を続けるよう作動する， 従来、 例えばフロッピーディスク装箧 における P L L回路としては日本特許公開公報昭和 5 8年第 5 0 8 2 7号に開示されたものが知られている。 この位相同期回路におい ては、 フロッピーディスク装置より再生されるリードデータ R Dが そのセクタ内の同期フィールドにあるときには、 P L LHI路自体を 同期ロックに引き込むために同期ビッ トに鬲速に追従するような周 波数及び位相比較器と高ゲイ ンの低域フィルタ （ L P F ) が選択さ れ、 またリードデータ R Dがデータフィールドにあるときは、 P L L回路は既に同期がとれているので、 位相のみを比較する位相比較 器とデータビッ トのビークシフ トには追従しないような低ゲイ ンの 低域フィルタが選択される。 このような周波数及び位相比較器と高 ゲイ ンの低域フィルタの組と、 位相比較器と低ゲイ ンの低域フィル タとの組を同期フィールドとデータフィールドとで切り換えて制御 する方式では、 誤ロックの防止や口ックイ ンの高速化又はリ一ド動 作の安定化が図られている。
しかしながら、 上述の構成に係る P L L面路にあっては次のよう な問題点が存在する。
① 周波数及び位相比較器と位相比較器を必要とするため、 それぞ れの後段に低域フィルタを具備させなければならない。 低域フィル タは、 一般に前段のチャージポンプとの面路相閲上等価的なラグリ ートフィルタで、 抵抗素子と容量素子とからなる直列面路であるが, 複数の低域フィルタを用いると、 ディスクリート部品の点数が増え、 基板実装のスペースを大幅に消費してしまう。 また位相周期回路の 1チップ半導体集積回路を構成する場合には、 複数の低域フィルタ の作り込みを余儀無くされるので、 チップザイスを増大させてしま つ o
② 同期ビッ トの周波数と低域フィルタの出力電位で周波数制御さ れる電圧制御発振器の発振周波数とが異なるような 2— 7 R L L記 録方式を採用する場合、 単純には周波数及び位相比較器をそのまま ま使用するこができない。
そこで、 本発明は、 周波数及び位相比較器を用いず、 位相比較器 のみを用いて高速に n ックイ ンさせることにより、 第 1に、 周波数 及び位相比較器と高ゲイ ンの低域フィルタの構成要素を排除し、 基 板実装スペースや半導体チップサイズの綰小化を達成することにあ り、 第 2に、 同期ビッ トの周波数と鼋圧制櫛発振器の発振周波数が 5 異なる場合においても使用できる位相同期面路を提供することにあ る。 発明の翻示
上記課 Sを解決するために、 本発明は、 基準クロックからリード
< 0 データへの切り換え時において同期フィールドで篾圧制御発振手段 の発振を一旦停止させた後その発振を再開させる所謂ゼロフューズ スタートの手法を採用するものであるが、 リ一ドデータと発振出力 の位相の合わせ込みを高速に達成するために、 電圧制御発振手段と ワンショ ッ ト回路の構成を改良した点に特徴を有する β 即ち、 本発
1 5 明においては、 到来信号を所定のパルス幅に変換するヮンショ ッ ト 回路と、 その出力を第 1の入力信号としてこれを第 2の入力信号と 位相比較する位相比較手段と、 位相比較手段の出力を電圧変換する ループフィルタ手段と、 ルーブフィルタ手段の出力電圧により発振 周波数が制御され、 発振出力を第 2の入力信号の信号源として送出
Ζ 0 する電圧制御発振手段とを有する位相同期回路において、 外部制御 信号と第 1の入力信号とを基に第 1の入力信号に同期した発振制御 信号を作成する発振制御タィ ミ ング手段を備え、 電圧制御発振手段 は、 奇数段 Νのィ ンバータ回路をリ ング状に接続したリ ングオシレ ータと、 発振制御信号により リ ングオシレータの出力レベルを固定
* 5 させる発振停止解除手段とを有し、 上記ワンショ ツ ト回路は上記ル 一プフィルタ手段の出力電圧によりバルス輻を可変するパルス幅調 整手段を有し、 このパルス幅調整手段は上記リ ングオシレータを構 成するィ ンバータ回路と同一特性のィ ンバータ囫路を同一の奇数段
Nだけカスケ一ド接铳した遅延手段であることを特徴とするもので ある。 このような構成においては、 P L L回路が同期フィールドに 入ると、 舛部制御信号の発生によってこれに苘期した発振制御信号 が発振制御タィ ミング手段から生成される。 この発振制御信号の発 生によって発振停止解除手段が電圧制御発振手段の発振を停止させ る。 この発振停止の期間は短時間 （数パイ ト） であるので、 ループ フィルタ手段の出力電圧は発振停止直前の値と等しい値で保持され る。 発振停止から所定の時間が経過すると、 発振制御信号の論理が 切り換わり、 電圧制御発振手段の発振が再開するが、 電圧制御発振 手段は奇数段 Nのィ ンバータ回路をリ ング状に接続したリ ングオシ レータであることから、 そのリ ングオシレータ回路の遅延量のため, s 発振周期 Tの半周期 T / 2分だけ発振出力 ν 0 ϋΤ の論理が変化する 時点が遅れる。 またワンショ ッ ト回路の出力も変化するが、 ワンシ ョ ッ ト回路は上記ループフィルタ手段の出力鼋圧によりパルス幅を 可変するパルス幅調整手段を有し、 このパルス幅調整手段は上記リ ングオシレータを構成するィ ンバータ回路と同一特性のィ ンバーク 0 回路を周一の奇数段 Νだけカスケ一ド接铳した遅延手段であるので、 ワ ンショ ッ ト面路の出力パルス幅は、 発振周期 Τの半周期 Τ Ζ 2分 と相等しいパルス幅に調整される。 このため、 位相比較手段の 2入 力の位相は実質的に一致又は近似したものとなる。 このため、 ルー プフィルタ 3 0を高ゲイ ンとせずに、 位相同期回路を高速に同期口 ックに引き込むことができる。 また第 1の入力信号の周波数と第 2 の入力信号の周波数が異なるときにも位相同期をとることが可能で ある。 更に、 ワンシ 3 ッ ト回路のパルス幅及び電圧制御発振手段の 発振周波数が共にループフィルタ手段の出力電圧の値に速動して変 わるため、 ディスク装 Sの回転変動に対するビークシフ トマージン の低下を半減させることができる。
上述の発振停止解除手段の具体的な構成としては、 Kを 1 , 一 1 の自然数とすると、 第 K段目と第 K + 1段目のイ ンバータ回路 の間に介在しており、 第 K段目から第 K + 1段目に信号を伝達する トランスミ ツショ ン面路と電圧固定用スィ ツチング回路とを採用す ることができる， かかる場合の上述の運延手段としては、 発振停止 解除手段の トランスミ ツシ 3 ン回路と電圧面定用スィ ツチング回路 に対応する同一の回路要素を有し、 それらを電額に固定的に付勢し た均等な回路構成を採用することが望ましい。 両者の運延時間をよ り精度良く合わせ込むためである。
また発振停止解除手段の別の構成としては、 第 1段目のイ ンバー タ回路の前段に介在しており、 最終段から第 1段目に信号を伝達す る トランスミ ツショ ン回路と ¾圧固定用スィ ツチング回路を採用す ることができる， 図面の簡単な锐明
図 1は本発明に係る実施例 1及び実施例の概略構成を示すプロ ック 図である，
図 2は実施例 1 における位相比較器， チャージポンプ及び電圧制御 発振器の構成を示す回路図である，
図 3は実施例 1におけるワンショ ッ ト西路の構成を示す回路圑であ る
図 4は実施例 1において同期フィールド時の各種信号波形を示すタ ィ ミ ングチヤ一ト図である。
図 5は実施例 1における位相ステツプ応答と従来例における位相ス テジブ応答を示すグラフ図である。
図 6は実施例 2における電圧制御発振器の構成を示す回路図である < 図 7は実施例 2におけるヮンショ ッ ト回路の構成を示す回路図であ る。
図 8は実施例 2において同期フィ一ルド時の各種信号波形を示すタ イ ミ ングチヤ一ト図である。 発明を実施するための最良の形態
次に、 本発明の実旖例を添付図面に基づいて説明する。
〔実施例 1〕
図 1 は実施例 1及び実施例 2に係る位相同期面路の概略構成を示 すブロ ック図である。 この P L L回路は、 同期フィールド検出回路 1 , セレクタ回路 2 , ワンショ ッ ト回路 3 , 位相比較器 1 0 , チヤ ージポンプ 2 0， 低ゲイ ンのループフィルタ 3 0 , 電圧制御発振器 ( V C O ) 4 0及び発振制御タイ ミ ング回路 5 0を有している。 同期フィールド検出画路 1はリードデータ R Dが周期フィールド の同期ビッ トのみからなることを検出する。 通常、 この西路は、 等 間隔の同期ビッ トの数パイ ト （ 1〜2バイ ト） をカウン トするカウ ンタで構成されている。 この同期フィ一ルド検出回路 1が同期フィ ールドを検出すると、 検出信号 Cと入力切り換え制御信号 S Cを出 力する。 セレクタ回路 2は入力切り換え制御信号 S Cによりリード データ R Dと基準クロック C Lとを排他的に選択するセレクタ回路 である， その選択された信号はワンショ ッ ト回路 3へ供耠される * ワンショ ッ ト回路 3は入来信号毎に所定のパルス幅の方形パルスに 変換するもので、 そのパルス幅の可変調整は、 後述するように、 パ ルス幅 i¾整回路 6 0で行われる。
この P L L回路は、 入力信号 S ,Kの位相と電圧制御発振器 4 0の 発振出力 V0DT の位相を比較し、 遅れ位相差信号 及び進み位相 差信号 Q2 を出力する位相比較器 1 0 と、 遅れ位相差信号 及び 進み位相差信号 を基にループフィルタ 3 0のキヤバシタ CF に 対して充放電電流 iを供給するチャージポンプ 2 0 と、 チャージボ ンプ 2 0との回路相関上等俩的なラグリ一トフィルタを構成する低 ゲイ ンの低 ¾フィルタ （ L P F ) たるループフィルタ 3 0 と、 その フィルタ出力電圧 VF を制御入力としてその値に ίδじた発振周波数 i。，c の発振出力 V0DT に変換する電圧制御発握器 4 0 とを有して いる。 電圧制御発振器 4 0は電圧 -罨流変換回路 （以下 Vノ I面路 と言う） 4 2と罨流ー周波数変換回路 （以下 I /F回路と言う） 4 4と発振停止解除回路 4 6を有している。 発振制御タイ ミ ング回路 5 0は同期フィールド検出回路 1からの検出信号 Cをヮンショ ッ ト 回路 3の出力 S I Hと同期をとり発振制御信号 R Sを生成するもので あり、 これは Dフリ ップフロップ回路で構成されている，
位相比較器 1 0はディジタル位相比較器で、 図 2に示すように、 入力信号 S I Nをクロック入力とする Dフリ ップフロップ 1 1 と、 発 振出力 V 0IIT をクロ ック入力とする Dフリ ップフロ ップ 1 2 と、 D フリ ップフロ ップ 1 1 , 1 2の Q出力から両者のリセ ト信号 Rを 作成するナン ドゲー ト 1 3 と、 Dフリ ップフロ ップ 1 1 の Q. (パー ) 出力と Dフリ ップフ口ップ 1 2の Q岀カから遅れ位相差信号 を作成するナンドゲート 1 4と、 Dフリ ップフロップ 1 1の Q出力 と Dフリ ッブフロップ 1 2の Q (バー） 出力から進み位相差信号 Q¾ を作成するナンドゲー ト 1 5と、 入力信号 S IKをクロック入力 としナン ドゲー ト 1 3の出力をリセッ ト信号 （ R e s e t ) として Qc 出力を Dフリ ップフロップ 1 1 , 1 2のリセッ ト端子に供耠す る Dフリ ップフロップ 1 7とから構成されている 入力信号 SINが 入力されたとき、 Dフリ ツブフロップ 1 7の Qc 出力が高レベルと なるが、 これによつて Dフリ ップフロップ 1 1 , 1 2はアクティブ 找態となる。 発振出力 V0UT の立ち下がりが来ても、 入力信号 SIH が入力されて C 出力が高レベルのとき以外は無視される。 従って 位相比較回路 1 0は発振出力 V0UT 毎には位相比較を行わない。
チャージポンプ 20は、 遅れ位相差信号 Qt の低レベルでオン伏 態となる充電用スィ ツチング MO S F ET 2 2と、 進み位相差信号 Q2 の高レベルでオン状態となる放電用スィ ツチング MO S F ET 2 の直列画路である。
低域フィルタたるループフィルタ 3 0はチャージボンブ 2 0との 回路構成上等価的なラグリートフィルタを構成しており、 抵抗 RF とキヤバシタ CF との等価直列回路である。 このループフィルタ 3 0はデータビッ トのビークシフ トのような位相変動に追従しないよ うな低ゲイ ンのフィルタで搆成されている。
電圧制御発振器 4 0の V/ I回路 4 2はカレン トミラー回路で、 フィルタ出力電圧 Vr の値に応じて電流を流す電流源としての P型 MO S F ET 42 aと、 これに直列した入力側の N型 M 0 S F E T 4 2 bと、 入力側の罨流値 i , と実質的に等しい値の出力倒電流を 流す出力倒の N型 M0 S F E T 4 2 と、 これにカスケード接続し た P型 MO S F E T 4 2 dとから構成されている。 電圧制御発振器 4 0の I 回路 4 4は、 貢通電流がカレント ミラー回路の出力電 流で規定される 3段接铙のイ ンバータ回路 4 4 a , 4 4 b , 4 4 c をリ ング状に接耪してなるリ ングォシレータ回路である， 即ち、 ィ ンバータ回路 4 4 aには、 P型 MO S F E T 4 2 dに並列の P型 M O S F E T 4 4 a a と N型 MO S F E T 4 2 cに並列の N型 M O S F E T 4 4 a bがそれぞれ直列に接銃されている。 またイ ンバータ 回路 4 4 bには、 P型 MO S F ET 4 2 dに並列の P型 M 0 S F E T 4 4 b a と N型 MO S F E T 4 2 cに並列の N型 M 0 S F E T 4 4 b bがそれぞれ直列に接接されている。 更に、 ィ ンバ一タ回路 4 4 cには、 P型 MO S F E T 4 2 dに並列の P型 M 0 S F E T 4 4 c a と N型 MO S F E T 4 2 Cに並列の N型 MO S F E T 4 4 c b がそれぞれ直列に接铙されている。 第 1段目のイ ンバータ面路 4 4 a と第 2段目のイ ンバータ回路 4 4 bとの間には、 発振制御信号 R Sによって第 1段目から第 2段目への信号を伝達遮断すべき トラ ン ス ミ ッショ ン回路 4 5 a と、 第 2段目のイ ンバータ回路 4 4 bの入 力電圧を固定する電圧固定用 MO S F ET 4 6 a とを有している， また、 第 2段目のイ ンバータ回路 4 4 bと第 3段目のイ ンバータ回 路 4 4 c との間には、 発捩制御信号 R Sによって第 2段目から第 3 段目への信号を伝達逭断すべき トラ ンス ミ ッショ ン面路 4 5 bと、 第 3段目のイ ンバ一タ酉路 4 4 cの入力電圧を固定する電圧固定用 MO S F ET 4 6 bとを有している * これらの トランスミ ッショ ン 回路 4 5 a , 4 5 b及び固定する 圧固定用 MO S F E T 4 6 a , 4 6 bは発振停止解除回路 4 6を構成している。 ワンショ ッ ト面路 3は、 図 3に示すように、 セレクタ回路 2から のリードデータ R D又は基準クロック C Lをクロック入力とする D フリ ッブフ口 ップ回路 3 aとその出力 Qのパルス輻をループフィル
. —タ - 3 0のフ ル.夂 力. V- r .の-値に じ-て-可-奕-す-るバルズ 調整回路 5 6 0とから構成されている。 このパルス幅調整面路 6 0の回路要素 は電圧制御発振器 4 0のそれと同じで、 トランスミ ッショ ン回路 4 5 aを電源 Vssに， トランスミ ッショ ン回路 4 5 bを電源 VDDに接 続したものと同一である。 即ち、 パルス幅鐧整面路 6 0は、 カレン トミラー回路からなる電圧電流変換回路 62とその変換電流の値に
, ο 応じたバルス運延量を付与する遅延回路 6 4とから構成されている < この遅延面路 6 4は、 電圧制御発振器 40のィ ンバータ面路と同一 特性のイ ンバータ回路 I NV, 〜 I NV3 のカスケード接続である《 第 1段目のイ ンバータ面路 I と第 2段目のイ ンバータ回路 I
N V2 の簡に介在する トランスミ ッショ ン面路7^ は電源 Vssに接
15 铙されており、 常に信号伝達可能状態にある。 また第 2段目のィ ン バータ面路 I NV- と第 3段目のイ ンバータ回路 I NV3 の間に介 在する トランスミ ッショ ン回路 T2 は電源 VDDに接続されており、 これも常に信号伝達可能状態にある。
フロ ッピーデイクの再生時において継目フィールド （GAP) に 。 ある場合には、 同期フィールド検出回路 1が同期フィールドを検出 していないので、 セレクタ回路 2は基準クロック C Lを選択してい る。 この期間においては P L L回路はこの基準クロ ックに同期して いる。 即ち、 発振制御信号 R Sは低レベルにあるので、 トランスミ ッ ショ ン回路 45 a , 4 5 bは電位伝達モードに設定され、 また電 5 位固定用 M 0 S F E T 4 6 a , 4 6 bはオフ状態にあるので、 3段 接統のイ ンバータ回路 4 4 a , 4 , 4 4 cは正規のリ ングオシ レータを形成しており、 電圧制御発振器 4 0の基準クロックに同期 してデューティー比 5 0 %の発振出力を送出する》
次に、 同期フィールド （ S Y S C ) に入ると、 同期フィールド検 5 出回路 1が同期ビッ トを検出する， 同期フィールド検出回路 1は同 期ビッ トの数バイ ト （ 1〜2バイ ト） 後に高レベルの検出信号 Cを 出力する。 また入力切り換え信号 S Cも生成され、 セレクタ回路 2 はリードデータ R Dを選択する * この検出信号 Cは発振制御タイ ミ ング回路 5 0に供耠されるが、 図 3に示すように、 リードデータ R to D即ちワンシ 3 ッ ト画路 3のパルス S ,Mの立ち上がりを待って発振 制御信号 R Sが立ち上がる， この発振制御信号 R Sが立ち上がりる と、 トランスミ ツシ s ン面路 4 5 a , 4 5 bは遮断され、 電位固定 用 MO S F ET 4 6 a , 4 6 bはオン状態となる。 このとき、 2段 目のイ ンパータ面路 4 4 bの入力電圧は高レベル （ VDB) となり、 is 3段目のイ ンバータ H路 4 4 cの入力電圧は低レベル （ Vss) に固 定される， このた」め.、 電圧制御発振器 4 0 の発振は停止し、 出力 VOUT は高レベルに維持される。 この発振停止に入る直前において は、 ループフィルタ出力 VF は一定値に面定されている， 罔期フィ 一ルド （ S Y S C ) の数バイ トまでは P L L回路が基準クロ ック C z。 Lに同期しているからである， またこの発振停止の期間 （同期ビッ トの数バイ ト） では、 ループフィルタ出力 VF の値は不変であると みることができる， ループフィルタ 3 0のリーク電流を無視できる 程の短時闞だからである。
次に、 発振停止から同期ビッ トの数バイ トが同期フィールド検出
,5 回路 1で検出されると、 裣出信号 Cが立ち下がる， 発捱制御タィ ミ ング面路 5 0はリードデータ R Dの立ち上がりを待って発振制御信 号 R Sを立ち下げる。 電圧制御発振器 4 0の発振が再開するが、 3 段のイ ンバータ茴路 44 a , 4 4 b, 4 4 cからなるリ ングオシレ ータ回路の遅延量のため、 発振周期 Tの半周期 TZ 2分だけ発振出 力 V01JT の高レベルから低レベルに立ち下がる時点が遅れる。 また リードデータ R Dの立ち上がりに同期してヮンショ ッ ト回路 3の出 力 S1Kも立ち上がるが、 ワンショ ッ ト面路 3のパルス幅調整回路 3 bの存在により、 発振周期 Tの半周期 2分と相等しいパルス幅 に調整される。 このため、 リードデータ R Dの立ち下がり時点と発 振再開時点とが実質的に一致することになる。 これはパルス幅調整 回路 3 bが電圧制御発振器 4 0と同様にループフィルタ 3 0のフィ ルタ出力 VF に基づいて 3段のィ ンバータ回路 I N V, 〜 I N V3 で遅延量が決定されているためである。
このように、 電圧制御発振器 4 0の発振を開始したとき、 3段の イ ンバータ回路 4 4 a, 4 4 b, 4 4 cからなるリ ングオシレータ の半周期分の運延量とヮンショ ッ ト回路 3の 3段のィ ンパータ回路 I N Vlf I N V2, I N V3 の遅延量の差が僅かであるので、 ループ フィルタ 3 0を高ゲイ ンとせずに、 位相同期面路を高速に同期口ッ クに引き込むことができる。
図 4は位相ステップ応答を示すグラフ図である。 同グラフにおい て横軸は時間 tを、 縦軸は位相差 e を表す。 Aは本実施例による 位相ステツプ応答で、 Bは従来の位相同期回路による位相ステツプ ^答である。 それぞれの位相ステツプ応答は低ゲイ ンのループフィ ルタを用いた場合を示してある。 ここで、 一般に、 位相ステップ応 答の式は次式で与えられる。 r
Θ 厶 θ ί cos 1 - 2 ω n t - sin
ー 2 ^T
〕 e -^1
但し、 厶 は初期位相差、 ωη は自然角周波数、 （：はダンビング係 数である。 図 5では = 8 0 X 1 03rad/sec、 = 0. 4である, 本実施例では発振再開時点を入力信号 S INの立ち下がりに合わせて あるので、 初期位相差△ Θは理 的には 0 ' であるが、 ワース ト值 として高々 3 0 ' 程度と推測される これに対して従来の位相同期 面路では、 発振出力 V0UT と入力信号 S ,Kとの位相差が不定である ので、 初期位相差 Δ Θも不定であるが、 ワース ト値は 9 0 β である < このため、 答 Αが追従動作を終了したとみなせる時間 t , とし、 また応答 Bが追従勳作を終了したとみなせる時間 t , とすると、 本 実施例の方がより速く同期口ックに引き込むことができる。 このよ うに、 本例に係る位相同期回路においては、 低ゲイ ンのループフル タを用いるだけで高速口ツクイ ンさせることができる。 従って、 従 来に比して高ゲイ ンのループフィルタを用いなく とも済むので、 ル ープフィルタを構成する受動素子を削缄することができ、 基板実装 面積の節約ゃチップサイズの縮小化を図ることができる。
電圧制御発振器 4 0における発振停止解除回路 6 0は、 第 1段目 と第 2段目のイ ンバータ回路 4 4 a , 4 4 bの間と、 第 2段目と第 3段目のイ ンパータ回路 4 4 b , 4 4 cの閩とに構成されている， これは第 3段目のィ ンバータ回路 4 4の出力には必然的に負荷容量 が寄生するため、 その寄生容量と同等な容量を第 1段目と第 2段目 との間， 第 2段目と第 3段目との間に持たせて運延波形を整形安定 化させるためである，
なお、 本実施例における電圧制御発振器はオペアンプにより構成 しても良い。 また入力信号 s lNの立ち上がりで発振を開始するよう に構成することもできる。
〔実施例 2〕
実施例 2に係る位相同期面路の概略構成は図 1に示すものと同様 で、 実施例 1と比ぺると、 電圧制御発振西路及びワンショ ッ ト画路 の構成が異なる。
図 6は実施例 2に係る電圧制御発振器の構成を示す回路図である < なお、 同図において実施例 1に係る電圧制御発振器の構成部分と同 一部分には同一参照符号を付してある。 この電圧制御発振器 70も また VZ I回路 4 2と I /F面路 7 4とを有している。 I回路 4 2はカレント ミラー面路である。 I /F回路 7 4は実施例 1の I ノ F回路 4 0と同様にイ ンバータ回路 44 a, 4 b, 4 4 cをリ ング状に接続したリ ングオシレータ ®路で構成されている。 この第 1段目のィ ンバータ面路 4 4 aの前段には トランスミ ッショ ンン面 路 7 "と罨圧固定用 MO S F ET 7 4 bが設けられている。 トラ ンスミ ッショ ンン回路 7 4 aと電圧固定用 MO S F E T 7 4 bは発 振停止解除回路 4 6を構成している。
発振制御信号 R Sが低レベルのときは、 トランスミ ッショ ンン回 路 7 4 aが信号伝達モードに設定されると共に、 電圧固定用 M O S F ET 7 4 bはオフ状態にある。 一方、 発振制御信号 R Sが高レべ ルのときは、 トランスミ ツショ ンン回路 7 4 aが遮断されると共に, 電圧固定用 MO S F ET 7 4 bはォン状態となる。
図 7は実施例 2に係るワンショ ツ ト面路の構成を示す回路図であ る。 なお、 同図において実施例 1に係る電圧制御発振器の構成部分 と同一部分には同一参照符号を付してある。 このワンショ ッ ト回路 8 0 も、 セレクタ面路 2からのリードデータ R D又は基準クロ ック C Lをクロック入力とする Dフリ ップフロッブ回路 3 a とその出力 Qのパルス幅をループフィルタ 3 0のフィルタ出力 VF の値に応じ て可変するパルス幅翻整回路 8 2 とから構成されている。 このパル ス幅調整回路 8 2の回路要素は電圧制御発振 ¾7 0のそれと同じで, カ レン ト ミラー回路からなる踅圧電流変換回路 8 4とその変換電流 の値に応じたパルス運延量を付与する遅延回路 8 6とから構成され ている， 運延面路 8 6は、 電圧制御発振器 7 0のリ ングオシレータ を構成するィ ンバータ回路と同一特性のィ ンバータ回路 I N , I N V, , I N V3 を 3段カスケード接铳したものである，
実施例 1 と同様に、 フロッビーディクの再生時において継目フィ 一ルド （ GA P ) にある場合には、 同期フ ィールド検出回路 1が同 期ビッ トを検出していないので、 セレクタ回路 2は基準クロック C Lを選択している β この期闞においては P L L回路はこの基準ク口 ックに同期している。 即ち、 発振制御信号 R Sは低レベルにあるの で、 トラ ンスミ ッショ ン回路 7 4 aは電位伝達モードに設定され、 また電位面定用 MO S F ET 7 4 bはオフ状)！！!にあるので、 3段接 铙のイ ンバータ面路 4 4 a， 4 b , 4 4 cは正規のリ ングオシレ —タを形成しており、 電圧制御発振器 7 0の基準クロックに同期し てデューティー比 5 0 %の発振出力を送出する。
次に、 同期フィールド （ S Y S C ) に入ると、 同期フィールド検 出回路 1が同期ビッ トを検出する。 同期フィールド検出回路 1 は同 期ビッ 卜の数バイ ト （ 1〜 2バイ ト） 後に高レベルの検出信号 Cを 出力する。 また入力切り換え侰号 S Cも生成され、 セレクタ回路 2 はリードデータ R Dを選択する。 この検出信号 Cは発捩制御タイ ミ ング回路 5 0に供耠されると、 発振制御信号 R Sが立ち上がる。 こ の発振制御信号 R Sの立ち上がりると、 トランスミ ッショ ン回路 7 4 aが遮断され、 電位固定用 MO S F E T 7 4 bがォン状艟となる, このとき、 1段目のイ ンパータ回路 4 4 aの入力電圧は低レベル （ 5 Vss) となるので、 3段目のイ ンバーク回路 4 4 cの出力たる発振 出力 Vout は高レベルに維持され、 発振が停止する。 この発振停止 に入る直前においては、 ループフィルタ出力 VF は一定値に固定さ れている。 同期フィールド （ S Y S.C) の数バイ トまでは P L L回 路が基準クロック C Lに同期しているからである。 またこの発振停
,ο 止の期藺 （同期ビッ トの数パイ ト） では、 ループフィルタ出力 VF の値は不変であるとみるこができる。 ルーブフィルタ 3 0のリーク 電流を無視できる程の短時間だからである。
次に、 発振停止から同期ビッ トの数パイ トが同期フィールド検出 回路 1で検出されると、 検出信号 Cが立ち下がる。 発振制御タイ ミ
.5 ング回路 5 0はリート'データ R Dの立ち上がりを待って発振制御信 号 R Sを立ち下げる。 電圧制御発振器 700の発振が再開するが、 3 段のイ ンバータ面路 4 4 a , 4 4 b , 4 4 cからなるリ ングオシレ ータ回路の遅延量のため、 発振周期 Tの半周期 T/ 2分だけ発振出 力 V0DT が高レベルから低レペルに立ち下がる時点が運れる。 また
« 0 リードデータ R Dの立ち上がりに同期してヮンショ ツ ト回路 3の出 力 S INも立ち上がるが、 ワンショ ッ ト回路 3のパルス幅調整西路 8 2の存在により、 発振周期 Tの半周期 Tノ 2分と相等しいパルス幅 に調整される。 このため、 リードデータ RDの立ち下がり時点と発 振再開時点とが実質的に一致することになる。 これはパルス幅調整
25 回路 8 2が鼋圧制御発振器 7 0と同様にループフィルタ 3 0のフィ ルタ出力 VF に基づいて 3段のィ ンバータ回路 I NV, 〜 I NV3 で遅延量が決定されているためである。
このように、 電圧制铒発振器 7 0の発振を開始したとき、 3段の イ ンバータ回路 4 4 a , 4 4 b, 4 4 cからなるリ ングオシレー夕 の半周期分の運延量とヮンシ 3 ッ ト回路 3の 3段のィ ンバータ回路
I N V ,, I N V 8, I N V3 の運延量の差が僅かであるので、 ループ フィルタ 3 0を高ゲイ ンとせずに、 位相同期回路を高速に同期口ツ クに引き込むことができる， また、 従来は周波数及び位相比較器を 用いているので、 入力信号 S ,Hの周波数と発振出力 V0lJT の周波数 が異なる場合には位相同期をとることができなかったが、 本例のよ うに位相比較器と低ゲイ ンのループフィルタのみで構成されている ので、 そのような場合にも位相同期をとることができる， 更に、 実 施例 1と同様に、 ワンショ ッ ト回路のパルス幅及び罨圧制御発振器 の発振周波数が共にループフィルタ手段の出力 «圧の値に連動して 変わるため、 ディスク装置の面転変動に対するビークシフ トマージ ンの低下を半減させることができる，

Claims

請 求 の 範 囲
1 . 到来信号を所定のパルス幅に変換するワンショ ッ ト面路と、 そ の出力を第 1の入力信号としてこれを第 2の入力信号と位相比較す る位相比較手段と、 該位相比較手段の出力を電圧変換するループフ ィルタ手段と、 該ルーブフィルタ手段の出力電圧により発振周波数 が制御され、 発搌出力を第 2の入力信号の信号源として送出する電 圧制御発振手段とを有する位相同期面路であって、 外部制御信号と 第 1の入力信号とを基に第 1の入力信号に同期した発振制御信号を
I 0 作成する発振制御タイ ミング手段を備え、 前記電圧制御発振手段は- 奇数段 Nのィ ンバータ回路をリ ング状に接銃したリ ングオシレータ と、 前記発振制御信号により リ ングオシレークの出力レベルを面定 させる発振停止解除手段とを有し、 前記ワンショ ッ ト面路は前記ル ープフィルタ手段の出力電圧によりパルス幅を可変するパルス幅調 整手段を有し、 このパルス幅調整手段は前記リ ングオシレータを構 成するィ ンバータ画路と同一特性のィ ンバータ面路を同一の奇数段 Nだけカスケード接統した遅延手段であることを特徴とする位相同 期回路。
2 . 請求項 1 において、 前記発振停止解除手段は、 Kを 1 , 〜N—
Z 0 1の自然数とし、 第 K段目と第 K十 1段目のィ ンバータ回路の間に 介在しており、 第 K段百から第 K十 1段目に信号を伝達する トラン スミ ツショ ン面路と電圧固定用スィ ツチング回路で構成されている ことを特徴とする位相同期回路。
3 . 請求項 2において、 前記遅延手段は、 前記トランスミ ッシヨ ン
2 5 西路と電圧固定用スィ ツチング面路に対応する同一の回路要素を有 し、 それらは電源に固定的に付勢されていること特徴とする位相同 期回路。
4 . 請求項 1において、 前記発振停止解除手段は、 第 1段目のィ ン バータ回路の前段に介在しており、 最終段から第 1段目に信号を伝 達する トランスミ ツショ ン茴路と電圧固定用スィ ツチング回路で構 成されていることを特徴とする位相同期面路，
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