JP3196949B2

JP3196949B2 - データ信号位相比較回路

Info

Publication number: JP3196949B2
Application number: JP05641093A
Authority: JP
Inventors: 昇石原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1993-02-23
Filing date: 1993-02-23
Publication date: 2001-08-06
Anticipated expiration: 2016-08-06
Also published as: JPH06252654A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相比較信号として従
来の正弦波等の繰り返し信号だけでなく、繰り返しパタ
ンの信号とならないディジタル符号を入力信号として用
いてもデータの符号パタンに大きく依存せず安定な位相
差出力を得ることができるデータ信号位相比較回路を提
供するものである。

【０００２】

【従来の技術】位相比較回路は、２つの信号の位相差を
検出し、その結果を出力する回路で、位相同期回路の、
位相同期をとるための制御回路として多く用いられてい
る。特にデータ伝送システムでは、データの識別・タイ
ミング信号（クロック信号）抽出を行う位相同期回路に
用いられており、高精度な動作が要求される。また、単
に繰り返し信号に対してのみ位相比較を行うだけでな
く、マーク率の異なるランダムなデータ信号に対して
も、高精度な位相比較出力が得られる構成が要望されて
いる。

【０００３】図８は、一般に多く用いられている従来の
位相比較回路であって、１、２は差動用信号の入力端
子、３、４も差動用信号の入力端子、５、６は差動出力
信号の出力端子、７は高電位電源端子、８は低電位電源
端子、１１〜１６はトランジスタ、２１、２２は抵抗、
２３は定電流回路である。本回路は、入力端子１，２間
に加えられる信号と入力端子３，４間に加えられる信号
の位相差を検出しその結果を出力端子５，６より得るも
のである。なお、Ｒ１、Ｒ２は抵抗、Ｖｃｃ、Ｖｅｅは
電源電圧を示す。

【０００４】図９は、図８の従来回路の動作を説明する
ための回路シミュレーション結果であって、（ａ）〜
（ｃ）の３つの特性図は各々横軸に時間（ｎｓ）、縦軸
に電圧（ｖ）をとり各部の動作波形を示すものである。
まず（ａ）図は、入力信号として同じ位相の２つの信号
を入力した時の動作波形を示すもので、３１，３２は図
８の入力端子１，２での電圧波形を示し、３３ａ，３４
ａは入力端子３，４での電圧波形を示し、３５ａは出力
端子５，６間の差電圧の波形を示し、３６ａは波形３５
ａの直流レベルを示すものである。（ｂ）図は、入力信
号として９０度の位相差を持つ２つの信号を入力したと
きの動作波形を示すもので、３１，３２は入力端子１，
２での電圧波形を示し、３３ｂ，３４ｂは入力端子３，
４での電圧波形を示し、３５ｂは出力端子５，６間の差
電圧波形を示し、３６ｂは波形３５ｂの直流レベルを示
すものである。（ｃ）図は、入力信号として１８０度の
位相差を持つ２つの信号を入力したときの動作波形を示
すもので、３１，３２は入力端子１，２での電圧波形を
示し、３３ｃ，３４ｃは入力端子３，４での電圧波形を
示し、３５ｃは出力端子５，６間の差電圧波形を示し、
３６ｃは波形３５ｃの直流レベルを示すものである。

【０００５】図９を用いて図８の従来回路の動作を説明
する。図９の（ａ）図に示すように入力信号として同位
相の信号が入力された場合（３１と３３ａ，３２と３４
ａが同相）、まず、図において入力端子１，３がハイの
場合、トランジスタ１１と１２がオン状態となり抵抗２
１に電流が流れ出力端子５はローレベル、出力端子６は
ハイレベル状態となる。したがって、出力端子５から出
力端子６の電圧を引いた差電圧は波形３５ａに示すよう
にローレベルとなる。この状態から、同時に入力端子１
と３の電位がローレベルに遷移（同位相で変化）する
と、トランジスタ１３と１６がオン状態となり、出力端
子５はローレベル、出力端子６はハイレベル状態が維持
されることになる。

【０００６】これに対して（ｂ）図に示すように入力端
子１の電位がローレベルに遷移した後、入力端子３の電
位がローレベルに遷移する場合は次のようになる。ま
ず、入力端子１の電位がローレベルに遷移するとトラン
ジスタ１２がオン状態となり、出力端子５と６の状態が
反転することになる。さらにその後、入力端子３の電位
がローレベルに遷移するするとトランジスタ１３と１６
がオン状態となり、再度出力が反転することになる。２
つの入力信号として各々の位相差が９０度の場合は、
（ｂ）図のように出力として入力信号の２倍の繰り返し
信号が得られることになる。また、任意の位相差に対し
ては位相差に応じて出力波形のハイ，ローレベルを占め
る時間の割合が変化することになる。

【０００７】（ｃ）図は、入力信号として逆位相の信号
が入力された場合（３１と３３ｃ，３２と３４ｃが逆
相）、まず図８において入力端子１がハイ、入力端子３
がローの場合、トランジスタ１４と１６がオン状態とな
り抵抗２２に電流が流れ、出力端子５はハイレベル、出
力端子６はローレベル状態となる。この状態から、同時
に入力端子１と３の電位が逆転（逆位相で変化）すると
トランジスタ１２と１５がオン状態となり、出力端子５
はハイレベル、出力端子６はローレベル状態が維持され
ることになる。

【０００８】以上説明したように従来の位相比較回路で
は、入力される２つの信号の位相差に応じて異なった出
力波形を生じ、出力波形により入力信号の位相差を知る
ことができる。なお、一般に本位相比較回路の出力に低
域ろ波回路を付加すると３６ａ〜３６ｃに示す位相差に
応じた直流成分を取り出すことができ、この直流信号を
位相差信号として用いることが多い。

【０００９】しかし、図８の従来回路では、入力信号と
してディジタル符号データを用いた場合に出力波形の直
流レベルが位相差以外にデータパタンに応じて大きく変
動してしまう問題がある。

【００１０】図１０は図９の１，０の繰り返し信号に対
しゼロ連続データを加えた１，０，０，０，の繰り返し
信号を入力したときの動作波形の回路シミュレーション
結果を示すものである。”’”記号のついた各々の波形
特性は、図９の場合と対応させて記述している。
（ａ）、（ｂ）、（ｃ）の出力波形（３５ａ′〜３５
ｃ′）から分かるように同符号連続期間中（ゼロの３連
続期間中）は、出力レベルが固定されてしまうため３６
ａ′〜３６ｃ′の示す直流レベルは、図９の３６ａ〜３
６ｃに対して大きくくずれてしまっている。

【００１１】図１１は２つの入力信号の位相差と位相比
較出力の平均直流レベルの関係を示したものである。こ
の図から分かるように同符号連続数の増大に伴って直流
レベルが大きく変動してしまっていることが分かる。同
一位相差の入力信号であってもデータパタンによって出
力の直流レベルが変化してしまう。

【００１２】図１２は、データ同士の位相比較により位
相同期回路を構成しているデータ伝送システム用の従来
の識別・タイミング信号抽出構成例を示したものであ
る。５１は入力データ信号端子、５２は出力信号端子、
５３はタイミング信号（クロック信号）出力端子、５４
はデータの論理状態（１，０）を判断する識別回路、５
５は位相比較回路、５６は低域ろ波回路（ＬＰＦ：ロー
パスフィルタ）、５７は電圧制御発振回路（ＶＣＯ）で
ある。本回路は入力データから、クロック周波数信号を
抽出し、そのクロック信号を用いてデータの論理状態を
判別し、その結果を出力するものである。その動作は、
まず、識別回路５４の入出力データ間の位相差を位相比
較回路５５で測定し、ＬＰＦ５６によりＶＣＯ５７の発
振周波数の制御電圧に変換し、識別回路５４の入出力デ
ータ間の位相差が一定になるようＶＣＯ５７の発振周波
数を負帰還により自動制御するものである。これによ
り、入出力信号データから最適なクロック信号の抽出と
入力データに対する識別・再生動作を同時に得ることが
できる。

【００１３】

【発明が解決しようとする課題】しかし、図８の従来の
位相差比較回路を用いると、入力データパタンにより、
位相差が同じであっても位相比較回路５５の出力が変動
してしまうことになる。特に大きな同符号連続を発生す
る可能性のある方式、システムでは変動量が大きくな
り、場合によっては、位相同期状態がはずれてビットエ
ラーを発生してしまう。

【００１４】このため、図８の従来回路をディジタル符
号データ同士の位相比較回路として用いると大きな同符
号連続の生じる可能性のあるシステムでは安定な位相比
較出力を得られない問題を抱えている。

【００１５】そこで、本発明の目的とすることは、ディ
ジタル符号信号同士の位相比較動作を行っても符号パタ
ンにより出力波形の直流レベルが大きく変動してしまう
ことのないデータ信号位相比較回路を提供することにあ
る。

【００１６】

【課題を解決するための手段】本発明にかかるデータ信
号位相比較回路は、２つの入力端子を有し、これらの２
つの入力端子の一方に印加された入力信号を遅延させる
遅延回路と、この遅延回路により遅延された遅延信号
と、前記２つの入力端子の他方に印加された入力信号と
の位相差を出力する第１の位相比較部と、この第１の位
相比較部の出力と前記入力端子の一方に印加された入力
信号との位相差を出力する第２の位相比較部とを具備し
たものである。

【００１７】さらに回路構成として、第１、第２のトラ
ンジスタのベース端子を第１の入力信号端子対とし、各
々のエミッタ端子は共通に接続され、それぞれのコレク
タ端子は第１、第２のインピーダンスを介して高電位電
源端子に接続され、第３のトランジスタのベース端子は
前記第２のトランジスタのベース端子に接続され、コレ
クタ端子は前記第１のインピーダンスを介して高電位電
源端子に接続され、エミッタ端子は第４のトランジスタ
のエミッタ端子に接続され、この第４のトランジスタの
ベース端子は前記第１のトランジスタのベース端子に接
続され、コレクタ端子は前記第２のインピーダンスを介
して高電位電源端子に接続され、第５、第６のトランジ
スタのベース端子を第２の入力信号端子対とし、各々の
エミッタ端子は第１の定電流源回路を介して低電位電源
端子に接続され、第５のトランジスタのコレクタ端子は
前記第１のトランジスタのエミッタ端子に接続され、第
６のトランジスタのコレクタ端子は前記第３のエミッタ
端子に接続され、第７のトランジスタのベース端子は遅
延回路を介して前記第２のトランジスタのベース端子に
接続され、コレクタ端子は前記第１のトランジスタのエ
ミッタ端子に接続され、エミッタ端子は第２の定電流源
回路を介して低電位電源端子に接続され、第８のトラン
ジスタのベース端子は遅延回路を介して前記第１のトラ
ンジスタのベース端子に接続され、エミッタ端子は第２
の定電流源回路を介して低電位電源端子に接続され、コ
レクタ端子は前記第３のトランジスタのエミッタ端子に
接続され、第３、第４のトランジスタの各々のコレクタ
端子を出力信号端子対としたのものである。

【００１８】さらに、第７のトランジスタのエミッタ端
子が第２の定電流源回路を介して低電位電源端子に接続
され、第８のトランジスタのエミッタ端子が第３の定電
流源回路を介して低電位電源端子に接続され、第３のイ
ンピーダンス素子が第７、第８のトランジスタ間に接続
されているものである。

【００１９】

【作用】本発明においては、第１の位相比較部で発生し
た入力信号のパタンに依存して出力される位相差成分
は、第２の位相比較部での位相比較動作によりキャンセ
ルされ、最終出力として入力信号のデータパタンに依存
しない出力が得られる。

【００２０】また、本発明の回路構成では、第１の入力
信号端子対間に加えられる入力信号と、第２の入力信号
端子対間に加えられる入力信号の位相差が検出され、そ
の結果が出力端子に得られる。

【００２１】

【実施例】図１は本発明の実施例であって、１と３はそ
れぞれ入力端子を、５は出力端子を、４１、４２は図８
で示したような従来の位相比較回路を用いた第１、第２
の位相比較部である。この動作は、入力端子１に入力さ
れた入力信号の固定遅延信号と入力端子３に入力された
入力信号との位相比較を第１の位相比較部４１で行い、
次にその第１の位相比較部４１の出力と入力に入力され
た入力信号との位相比較を第２の位相比較部４２で行う
ことにより、入力信号のデータパタンに依存しない入力
端子１、３間の位相差を出力として得るものである。

【００２２】その原理は、入力端子１と３の信号を各々
Ｖｉａ、Ｖｉｂとし、遅延回路２５の出力をＶｉｃとす
ると、まず、第１の位相比較部４１の位相出力φ（Ｖｏ
ｌ）は、

【００２３】

【数１】となる。ここで、φ関数は、信号の位相成分を示し、φ
（Ｖｓ）は、図８の従来回路で説明した入力信号データ
パタンに依存して出力される位相差成分を示している。
次に、第２の位相比較部４２の出力をφ（Ｖｏ２）とす
ると

【００２４】

【数２】となる。ここで、入力信号のデータパタンに依存して出
力される位相差成分φ（Ｖｓ）は、２回の位相比較動作
によりキャンセルされ、位相比較の最終出力として、入
力信号のデータパタンに依存しない出力が得られる。な
お、固定位相遅延量φ（Ｖｉｃ）が、プラスとなるがデ
ータパタンに依存しないため比較出力として問題はな
い。

【００２５】図２は、より具体的な本発明の実施例であ
って、１、２は差動用信号の入力端子で第１の入力信号
端子対を構成する。３、４も差動用信号の入力端子で第
２の入力信号端子対を構成する。５、６は差動出力信号
の出力端子、７は高電位電源端子、８は低電位電源端
子、１１〜１８は第１〜第８のトランジスタ、２１、２
２は第１、第２の抵抗、２３、２４は第１、第２の定電
流回路、２５は遅延回路、２８はレベルシフト回路であ
る。なお、以下では第１、第２、…等は使用しないで説
明する。

【００２６】図２に示す回路は、入力端子１、２間に加
えられる入力信号と入力端子３、４間に加えられる入力
信号の位相差を検出し、その結果を出力端子５、６より
得るものである。図２の構成は、前述の図１の構成をよ
り具体的に、より簡略にしたものである。従来の位相比
較の機能は、図８の従来回路の他に従来の単純な差動増
幅回路でも代用できる。そこで、図１において第１の位
相比較部４１の機能を差動回路の機能で代用することと
して、図２の回路は図１をベースに構成している。

【００２７】この差動動作による位相比較機能は、図２
において、トランジスタ１５、１６よりなる差動回路出
力とトランジスタ１７、１８よりなる差動回路の出力が
減算するようにトランジスタ１１、１２の共通エミッタ
端子、およびトランジスタ１３、１４の共通エミッタ端
子に接続することにより実現している。

【００２８】また、図８の従来回路とは、トランジスタ
１７、１８と定電流回路２４およびレベルシフト回路２
８、遅延回路２５が付加されている点が具体的に異な
り、本構成はトランジスタ１１、１２、１３、１４、１
５、１６で構成される従来と同じの位相比較部Ａと、ト
ランジスタ１１、１２、１３、１４、１７、１８で構成
される位相比較部Ｂの２つの位相比較部ＡとＢを合成し
た構成としても捉えることができる。その動作は、図１
の動作と同様に説明することができるが、２つの位相比
較部Ａ、Ｂの合成動作として図８の従来構成と対比して
次のように説明することもできる。

【００２９】まず、位相比較部Ａのみの動作を考えると
この部分は図８の従来構成と同じであるので従来回路と
同じ動作を行う。即ち、２組の入力端子に位相差の異な
るディジタル符号データが入力されたとすると、その出
力としては、従来回路の動作の部分で既に説明したよう
に２組の入力信号の位相差成分と符号連続数に対応した
レベル変動成分の和が出力端子５、６間に出力されるこ
とになる。位相差成分をφ（Ｖｐ）、符号連続成分をφ
（Ｖｓ）とすると、出力φ（Ｖｏａ）は、

【００３０】

【数３】となる。

【００３１】一方、位相比較部Ｂの動作は、入力端子
１、２間の入力信号が一方の入力端子であるトランジス
タ１１、１４と１２、１３のベース端子間に接続され、
他方の入力端子対であるトランジスタ１７と１８には、
入力端子１、２間の信号がレベルシフト回路２８と遅延
回路２５を介して入力している。このため、出力として
は、遅延回路２５による位相遅延分と符号連続数に対応
したレベル変動成分の和が出力端子５、６間に検出され
ることになる。遅延回路２５により発生した位相差成分
をφ（Ｖｄ）とすると符号連続数に対応したレベル変動
成分は、位相比較部Ａの場合と同じになるので、その出
力φ（Ｖｏｂ）は、

【００３２】

【数４】となる。

【００３３】ここで、位相比較部Ｂは、逆相で重ね合わ
せ差し引くように構成しているので、全体の回路の出力
φ（Ｖｏ）は、（３）、（４）式より、

【００３４】

【数５】となる。この（５）式から分かるように図２の実施例の
出力としては遅延回路２５による位相差成分φ（Ｖｄ）
を基準とした２つの入力信号の位相差φ（Ｖｐ）−φ
（Ｖｄ）のみが出力として得られ、符号連続数に対応し
たレベル変動成分（Ｖｓ）はキャンセルされる。

【００３５】図３は、図２の実施例の回路シミュレーシ
ョン結果であって、（ａ）〜（ｃ）の３つの特性図は各
々横軸に時間、縦軸に電圧をとり各部の動作波形を示す
ものである。図９の従来回路の場合と同様に、まず、
（ａ）の図は、入力信号として同じ位相の２つの信号を
入力した時の動作波形を示すもので、３１、３２は入力
端子１、２での電圧波形を示し、３３ａ、３４ａは、入
力端子３、４での電圧波形を示し、３７ａは出力端子
５、６間の差電圧の波形を示し、３８ａは３７ａ波形の
直流レベルを示すものである。（ｂ）の図は、入力信号
として９０度の位相差を持つ２つの信号を入力した時の
動作波形を示すもので、３１、３２は入力端子１、２で
の電圧波形を示し、３３ｂ、３４ｂは、入力端子３、４
での電圧波形を示し、３７ｂは出力端子５、６間の差電
圧の波形を示し、３８ｂは３７ｂ波形の直流レベルを示
すものである。（ｃ）の図は、入力信号として１８０度
の位相差を持つ２つの信号を入力した時の動作波形を示
すもので、３１、３２は入力端子１、２での電圧波形を
示し、３３ｃ、３４ｃは、入力端子３、４での電圧波形
を示し、３７ｃは出力端子５、６間の差電圧の波形を示
し、３８ｃは３７ｃ波形の直流レベルを示すものであ
る。このシミュレーションに際しては、遅延回路２５の
入出力端子間の位相差として９０度を想定している。従
って図３の（ａ）の特性の３７ａの出力は、前述したよ
うに２組の位相比較部Ａ、Ｂの合成と考えられることか
ら、従来回路の図９のシミュレーション特性の図９の
（ａ）の３５ａ出力と図９の（ｂ）の３５ｂの出力の差
が得られている。第８図（ｂ）の３７ｂの出力特性は、
９０度の位相差同士の差となるので、一定の直流レベル
が出力されていることが分かる。図３の（ｃ）の３７ｃ
の出力特性は従来回路の図９のシミュレーション特性の
図９の（ｃ）の３５ｃ出力と図９の（ｂ）の３５ｂの出
力の差が得られていることが分かる。このように図２の
実施例は、遅延回路２５の位相遅延を基準とした位相比
較動作をする。

【００３６】さらに図４は図３の１，０の繰り返し信号
に対しゼロ連続データを加えた１、０、０、０の繰り返
し信号を入力した時の動作波形の回路シミュレーション
結果を示すものである。”’”記号のついた各々の波形
特性は、図３の場合と対応させて記述している。図４の
（ａ）、（ｂ）、（ｃ）の出力波形（３８ａ’〜ｃ’）
から分かるように同符号連続期間中（ゼロの３連続期間
中）でも、３６ａ’〜ｃ’）の示す出力の直流レベル
は、図３とほぼ同等（同位相時は、符号とは全く関係な
く同じ直流レベルを示す）で、既に説明した従来回路の
ように符号により大きく直流レベルが変動していない。

【００３７】図５は、２つの入力信号の位相差と位相比
較出力の平均直流レベルの関係を示したものである。こ
の図から明らかなように基準位相時（図３の場合は９０
度）には符号とは関係なく一定の直流レベルが出力され
ることと、基準位相に対して位相がづれた領域でも、図
１１との比較から分かるように符号による出力レベルの
変動は小さい。

【００３８】以上、図２の実施例では、位相比較部４
１、４２の入力信号としてディジタル符号信号を用いて
も、符号に依存しない安定な位相比較出力を得ることが
できる。なお、図２の実施例においてレベルシフト回路
２８は、回路の構成の仕方、例えば、ＭＯＳトランジス
タを用いて構成した場合等は省略できることもある。ま
た、遅延回路２５との接続関係が前後しても動作原理は
変わらない。なお本実施例は、図８に示した従来の位相
比較回路の組み合わせで図１の構成を実現する場合に比
べ、素子数が少なくてすみ、回路の小型化，高信頼化，
低消費電力化に適している利点を有する。

【００３９】図６は、本発明のさらに他の実施例であっ
て、１、２は差動用信号の入力端子、３、４も差動用信
号の入力端子、５、６は差動出力信号の出力端子、７は
高電位電源端子、８は低電位電源端子、１１〜１８は第
１〜第８のトランジスタ、２１、２２は第１、第２の抵
抗、２３、２４、２６は第１〜第３の定電流回路、２７
は容量、２８はレベルシフト回路である。図２の実施例
回路とは、遅延回路として９０度の遅延をトランジスタ
１７と１８のエミッタ間に容量２７を付加し実現してい
る点が異なる。本回路の動作は、図２の実施例と同様に
考えられるが、基準遅延信号はトランジスタ１７と１８
のベース端子での入力信号に対し、各々のトランジスタ
のコレクタの電流対応を容量２７により９０度遅延させ
ることにより実現している。動作特性としては、図２の
実施例と同様の原理により同等の特性を得られる。図６
の実施例は、図２の実施例に対し極めて簡単な遅延回路
を設けた構成であり、一般的な遅延回路を独立に用いる
場合に比べ、回路の小型化，高信頼化，低消費電力化に
適している利点を有する。

【００４０】図７は、図１２の従来の識別・タイミング
抽出回路に対して、図１の本発明の位相比較回路を適用
した例を示したものである。本発明の位相比較回路を用
いることにより、位相比較出力のレベルがデータパタン
に依存せず安定化されるため、データパタンが大きく変
動しても位相同期状態を安定に維持し続けることができ
る。なお、図１の構成の代わりに、図２、６の構成も適
用できることは勿論である。

【００４１】なお、本発明の実施例として、バイポーラ
トランジスタ回路を例に説明を行ったが、他のＭＯＳト
ランジスタ等の増幅素子、インピーダンス素子を適用し
ても同様の機能を実現できる。また、図１における位相
比較回路は、図８で示した構成のほか、通常多く用いら
れている排他論理和回路や差動回路等による位相比較回
路を適用することも可能である。作動回路、遅延回路に
ついても様々な構成の回路を応用し適用できる。

【００４２】

【発明の効果】本発明は以上述べたように遅延回路を設
け、第１、第２の位相比較部で比較することにより、デ
ータのパタン依存性をキャンセンするようにしたので、
ディジタル符号を２つの位相比較入力信号として用いて
も、符号の状態とは関係なく安定な位相比較出力を得る
ことができる利点がある。

【図面の簡単な説明】

【図１】本発明のデータ信号位相比較回路の一実施例を
示すブロック図である。

【図２】本発明のデータ信号位相比較回路の他の実施例
を示す回路図である

【図３】図２の実施例の波形シミュレーション結果例を
示す図である。

【図４】図２の実施例の波形シミュレーション結果例を
示す図である。

【図５】図２の実施例入力信号の位相差と出力信号の直
流レベルの関係を示した図である。

【図６】本発明のさらに他の実施例を示す回路図であ
る。

【図７】本発明の適用例としての識別・タイミング抽出
回路を示す図である。

【図８】従来の位相比較回路の一例を示す図である。

【図９】図８の従来回路の波形シミュレーション結果例
を示す図である。

【図１０】図８の従来回路の波形シミュレーション結果
例を示す図である。

【図１１】図８の従来回路の入力信号の位相差と出力信
号の直流レベルの関係を示した図である。

【図１２】従来の位相比較回路の適用例としての識別・
タイミング信号抽出回路である。

【符号の説明】

１入力端子２入力端子３入力端子４入力端子５出力端子６出力端子７高電位電源端子８低電位電源端子１１トランジスタ１２トランジスタ１３トランジスタ１４トランジスタ１５トランジスタ１６トランジスタ１７トランジスタ１８トランジスタ２１抵抗２２抵抗２３定電流回路２４定電流回路２５遅延回路２６定電流回路２７容量２８レベルシフト回路４１第１の位相比較部４２第２の位相比較部

Claims

(57)【特許請求の範囲】

【請求項１】２つの入力端子を有し、これらの２つの
入力端子の一方に印加された入力信号を遅延させる遅延
回路と、この遅延回路により遅延された遅延信号と、前
に２つの入力端子の他方に印加された入力信号との位相
差を出力する第１の位相比較部と、この第１の位相比較
部の出力と前記入力端子の一方に印加された入力信号と
の位相差を出力する第２の位相比較部とを具備したこと
を特徴とするデータ信号位相比較回路。
【請求項２】第１、第２のトランジスタのベース端子
を第１の入力信号端子対とし、各々のエミッタ端子は共
通に接続され、それぞれのコレクタ端子は第１、第２の
インピーダンスを介して高電位電源端子に接続され、第
３のトランジスタのベース端子は前記第２のトランジス
タのベース端子に接続され、コレクタ端子は前記第１の
インピーダンスを介して高電位電源端子に接続され、エ
ミッタ端子は第４のトランジスタのエミッタ端子に接続
され、この第４のトランジスタのベース端子は前記は第
１のトランジスタのベース端子に接続され、コレクタ端
子は前記第２のインピーダンスを介して高電位電源端子
に接続され、第５、第６のトランジスタのベース端子を
第２の入力信号端子対とし、各々のエミッタ端子は第１
の定電流源回路を介して低電位電源端子に接続され、第
５のトランジスタのコレクタ端子は前記第１のトランジ
スタのエミッタ端子に接続され、第６のトランジスタの
コレクタ端子は前記第３のエミッタ端子に接続され、第
７のトランジスタのベース端子は遅延回路を介して前記
第２のトランジスタのベース端子に接続され、コレクタ
端子は前記第１のトランジスタのエミッタ端子に接続さ
れ、エミッタ端子は第２の定電流源回路を介して低電位
電源端子に接続され、第８のトランジスタのベース端子
は遅延回路を介して前記第１のトランジスタのベース端
子に接続され、エミッタ端子は第２の定電流源回路を介
して低電位電源端子に接続され、コレクタ端子は前記第
３のトランジスタのエミッタ端子に接続され、第３、第
４のトランジスタの各々のコレクタ端子を出力信号端子
対としたことを特徴とするデータ信号位相比較回路。
【請求項３】第７のトランジスタのエミッタ端子が第
２の定電流源回路を介して低電位電源端子に接続され、
第８のトランジスタのエミッタ端子が第３の定電流源回
路を介して低電位電源端子に接続され、第３のインピー
ダンス素子が第７、第８のトランジスタ間に接続されて
いることを特徴とする請求項２に記載のデータ信号位相
比較回路。