JPH10163757A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH10163757A JPH10163757A JP9282301A JP28230197A JPH10163757A JP H10163757 A JPH10163757 A JP H10163757A JP 9282301 A JP9282301 A JP 9282301A JP 28230197 A JP28230197 A JP 28230197A JP H10163757 A JPH10163757 A JP H10163757A
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- vco
- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
Abstract
(57)【要約】
【課題】 出力周波数に対する環境変動の影響を減少さ
せた電圧制御発振器。 【解決手段】 本発明による電圧制御発振器（ＶＣＯ）
５は、環状に接続された複数の可変遅延セル１０と、各
可変遅延セルのデジタル入力１１０に接続され、ＶＣＯ
の動作周波数を変調するためのデジタル変調信号を出力
する複数のバング・バング変調回路１６とを備える。バ
ング・バング変調回路による変調電流が、設計により回
路内の抵抗の比のみによって決まるようにしているの
で、高精度かつ再現性の高い抵抗器を使用することによ
り、安定した周波数出力が得られる。
せた電圧制御発振器。 【解決手段】 本発明による電圧制御発振器（ＶＣＯ）
５は、環状に接続された複数の可変遅延セル１０と、各
可変遅延セルのデジタル入力１１０に接続され、ＶＣＯ
の動作周波数を変調するためのデジタル変調信号を出力
する複数のバング・バング変調回路１６とを備える。バ
ング・バング変調回路による変調電流が、設計により回
路内の抵抗の比のみによって決まるようにしているの
で、高精度かつ再現性の高い抵抗器を使用することによ
り、安定した周波数出力が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器に
関する。さらに詳細には、その可変遅延セルにバング・
バング制御を組み込んだ二入力電圧制御発振器に関す
る。
関する。さらに詳細には、その可変遅延セルにバング・
バング制御を組み込んだ二入力電圧制御発振器に関す
る。
【０００２】
【従来の技術】最新のデジタル通信システムにおいて、
受信機は、データの復号化及び暗号解読を行うためのク
ロック・アンド・データ・リカバリ（「ＣＤＲ」）シス
テムを備えていなければならない。数百ＭＢ／sec〜１
ＧＢ／secを超える範囲のビット伝送速度でデータを伝
送するための２つの規格は、ＣＤＲシステムに特定の要
求をしている。これらの規格は、１５５ＭＢ／sec及び
６２２ＭＢ／secのＳＯＮＥＴ／ＳＤＨと、５３１．２
５ＭＢ／sec及び１０６２．５ＭＢ／secのファイバ・チ
ャネル（Fibre-Channel）である。
受信機は、データの復号化及び暗号解読を行うためのク
ロック・アンド・データ・リカバリ（「ＣＤＲ」）シス
テムを備えていなければならない。数百ＭＢ／sec〜１
ＧＢ／secを超える範囲のビット伝送速度でデータを伝
送するための２つの規格は、ＣＤＲシステムに特定の要
求をしている。これらの規格は、１５５ＭＢ／sec及び
６２２ＭＢ／secのＳＯＮＥＴ／ＳＤＨと、５３１．２
５ＭＢ／sec及び１０６２．５ＭＢ／secのファイバ・チ
ャネル（Fibre-Channel）である。
【０００３】初期のＣＤＲシステムは、集積回路（「Ｉ
Ｃ」）に利用するのが困難な表面弾性波（「ＳＡＷ」）
技術を用いて実施されており、従って、それによって得
られるＣＤＲシステムは高価である。最近では、位相ロ
ック・ループ（「ＰＬＬ」）設計によって、ＣＤＲシス
テムのコストが大幅に低下した。全てのＰＬＬシステム
は、位相検出器、ある種のループ・フィルタ、及び、電
圧制御発振器（「ＶＣＯ」）を備えている。
Ｃ」）に利用するのが困難な表面弾性波（「ＳＡＷ」）
技術を用いて実施されており、従って、それによって得
られるＣＤＲシステムは高価である。最近では、位相ロ
ック・ループ（「ＰＬＬ」）設計によって、ＣＤＲシス
テムのコストが大幅に低下した。全てのＰＬＬシステム
は、位相検出器、ある種のループ・フィルタ、及び、電
圧制御発振器（「ＶＣＯ」）を備えている。
【０００４】ＳＯＮＥＴ／ＳＤＨデータ伝送環境の場
合、ＣＤＲシステムには、ジッタ性能に関して、ジッタ
伝達（jitter transfer）、ジッタ許容誤差（jitter to
lerance ）、及び、ジッタ発生（jitter generation）
の指定されたレベルを含む厳しい仕様が課せられる。こ
れらの用語は、The International Telegraph and Tele
phone Consultative Committee Recommendation G.958
の、「Digital Line Systems Based On The Synchronou
s Digital Hierarchy For Use On Optical FibreCable
s」に定義されている。ジッタ伝達及びジッタ許容誤差
に関して、ＣＤＲシステムの入力における位相変調の折
点周波数が定義されており、ＰＬＬの挙動と直接関連づ
けられている。
合、ＣＤＲシステムには、ジッタ性能に関して、ジッタ
伝達（jitter transfer）、ジッタ許容誤差（jitter to
lerance ）、及び、ジッタ発生（jitter generation）
の指定されたレベルを含む厳しい仕様が課せられる。こ
れらの用語は、The International Telegraph and Tele
phone Consultative Committee Recommendation G.958
の、「Digital Line Systems Based On The Synchronou
s Digital Hierarchy For Use On Optical FibreCable
s」に定義されている。ジッタ伝達及びジッタ許容誤差
に関して、ＣＤＲシステムの入力における位相変調の折
点周波数が定義されており、ＰＬＬの挙動と直接関連づ
けられている。
【０００５】１ＧＢ／secを超えるビット伝送速度で動
作するＣＤＲシステムにおいて好結果が得られた既知の
ＰＬＬアーキテクチャの１つでは、特殊なＶＣＯが利用
されている。このアーキテクチャでは、位相検出器の出
力をＶＣＯのバング・バング入力に直接送り込むことに
よって、ループ・フィルタ機能の一部とＶＣＯを組み合
わせる。従って、二重入力ＶＣＯが必要になる。第１の
入力は、周知のアナログ電圧入力であり、ＶＣＯ出力周
波数は、このアナログ電圧入力によって単調に決まる。
第２の入力は、デジタル信号入力である。論理ハイの信
号か、または、論理ローの信号かによって、ＶＣＯの出
力周波数は、その変化は小さいが、全く別個のバング・
バング周波数の間を交互に変化する。ただし、このアー
キテクチャによってＰＬＬ全体が安定化するのは、バン
グ・バング周波数ループに起因する位相変化が、ループ
・フィルタによって導入される位相変化より大きくなる
場合である。
作するＣＤＲシステムにおいて好結果が得られた既知の
ＰＬＬアーキテクチャの１つでは、特殊なＶＣＯが利用
されている。このアーキテクチャでは、位相検出器の出
力をＶＣＯのバング・バング入力に直接送り込むことに
よって、ループ・フィルタ機能の一部とＶＣＯを組み合
わせる。従って、二重入力ＶＣＯが必要になる。第１の
入力は、周知のアナログ電圧入力であり、ＶＣＯ出力周
波数は、このアナログ電圧入力によって単調に決まる。
第２の入力は、デジタル信号入力である。論理ハイの信
号か、または、論理ローの信号かによって、ＶＣＯの出
力周波数は、その変化は小さいが、全く別個のバング・
バング周波数の間を交互に変化する。ただし、このアー
キテクチャによってＰＬＬ全体が安定化するのは、バン
グ・バング周波数ループに起因する位相変化が、ループ
・フィルタによって導入される位相変化より大きくなる
場合である。
【０００６】既知の二重入力ＶＣＯ ＣＤＲシステムの
１つでは、ＶＣＯが、３つの可変遅延セルと、バング・
バング変調遅延セルから構成されるリング・オシレータ
として実現される。可変遅延セルはそれぞれ、遅延の異
なる２つの経路間を補間する。バング・バング遅延は、
ピークｆT電流未満でバイアスがかけられた反転利得段
のバイアス電流に変調を施すことによって実現する。
１つでは、ＶＣＯが、３つの可変遅延セルと、バング・
バング変調遅延セルから構成されるリング・オシレータ
として実現される。可変遅延セルはそれぞれ、遅延の異
なる２つの経路間を補間する。バング・バング遅延は、
ピークｆT電流未満でバイアスがかけられた反転利得段
のバイアス電流に変調を施すことによって実現する。
【０００７】この第１の既知設計は、可変遅延セル内に
バング・バング制御を組み込み、ＶＣＯの周波数範囲が
拡大されるようにすることによって改良された。
バング・バング制御を組み込み、ＶＣＯの周波数範囲が
拡大されるようにすることによって改良された。
【０００８】両方の既知設計とも、バング・バング遅延
は、インバータの固有の遅延に依存している。このた
め、バング・バング周波数は、インバータの製作及び動
作において固有の、プロセス、温度、及び、供給電圧の
変動に対して過敏になる。既知用途において、バング・
バング周波数は、単純に、ループ安定性に十分な余裕を
もたらすのに十分な高さになるように設計される。
は、インバータの固有の遅延に依存している。このた
め、バング・バング周波数は、インバータの製作及び動
作において固有の、プロセス、温度、及び、供給電圧の
変動に対して過敏になる。既知用途において、バング・
バング周波数は、単純に、ループ安定性に十分な余裕を
もたらすのに十分な高さになるように設計される。
【０００９】あいにく、これら２つのアプローチでは、
厳格なＳＯＮＥＴ／ＳＤＨジッタ要件を遵守するのに十
分な、バング・バング周波数に対する制御は得られな
い。二重ループＰＬＬ ＣＤＲシステムは、ＶＣＯのバ
ング・バング周波数を精密に設定し、温度及び供給電圧
の変動に対して一定に保たれるようにすることができれ
ば、ＳＯＮＥＴ／ＳＤＨジッタ要件を満たすように適応
させることが可能である。バング・バング周波数は、ジ
ッタ伝達及びジッタ許容誤差の折点周波数を直接決定す
るものであり、対応するＳＯＮＥＴ／ＳＤＨ要件を満た
すように設定しなければならない。
厳格なＳＯＮＥＴ／ＳＤＨジッタ要件を遵守するのに十
分な、バング・バング周波数に対する制御は得られな
い。二重ループＰＬＬ ＣＤＲシステムは、ＶＣＯのバ
ング・バング周波数を精密に設定し、温度及び供給電圧
の変動に対して一定に保たれるようにすることができれ
ば、ＳＯＮＥＴ／ＳＤＨジッタ要件を満たすように適応
させることが可能である。バング・バング周波数は、ジ
ッタ伝達及びジッタ許容誤差の折点周波数を直接決定す
るものであり、対応するＳＯＮＥＴ／ＳＤＨ要件を満た
すように設定しなければならない。
【００１０】
【発明が解決しようとする課題】従って、本発明は、Ｓ
ＯＮＥＴ／ＳＤＨ規格のジッタ要件を満足するような、
バング・バング周波数に対して十分に精密な制御を施す
ことのできるＶＣＯを実現することを目的とする。さら
に、それに組み込まれるインバータの製造及び動作にお
ける固有のプロセス、温度及び供給電圧の変動に影響さ
れないバング・バング周波数を有するＶＣＯを実現する
ことを目的とする。
ＯＮＥＴ／ＳＤＨ規格のジッタ要件を満足するような、
バング・バング周波数に対して十分に精密な制御を施す
ことのできるＶＣＯを実現することを目的とする。さら
に、それに組み込まれるインバータの製造及び動作にお
ける固有のプロセス、温度及び供給電圧の変動に影響さ
れないバング・バング周波数を有するＶＣＯを実現する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明の第１の望ましい
実施例は、ＳＯＮＥＴ／ＳＤＨジッタ要件を満たすよう
に、バング・バング周波数に対して十分に精密な制御が
施される二重入力ＶＣＯである。ＶＣＯは、複数の可変
遅延セル及びバング・バング変調回路から構成される。
ＶＣＯに対する第１の入力は、ＶＣＯ出力周波数を単調
に調整するアナログ電圧信号である。ＶＣＯの出力周波
数は、本書において動作周波数と呼ばれる。第２の入力
は、ＶＣＯの動作周波数を２つのわずかに異なる周波数
間で変調するデジタル・バング・バング信号である。２
つのバング・バング周波数の周期の差（バング・バング
時間）と、ＶＣＯ動作周波数との比は一定になる。この
ＶＣＯが、固定されたビット伝送速度のデータ・ストリ
ームにロックされるＰＬＬに用いられる場合、バング・
バング時間は、ビット伝送速度の一定の比率になり、動
作中の供給電圧や温度の変動、及び、製造プロセスにお
ける変動とは無関係である。
実施例は、ＳＯＮＥＴ／ＳＤＨジッタ要件を満たすよう
に、バング・バング周波数に対して十分に精密な制御が
施される二重入力ＶＣＯである。ＶＣＯは、複数の可変
遅延セル及びバング・バング変調回路から構成される。
ＶＣＯに対する第１の入力は、ＶＣＯ出力周波数を単調
に調整するアナログ電圧信号である。ＶＣＯの出力周波
数は、本書において動作周波数と呼ばれる。第２の入力
は、ＶＣＯの動作周波数を２つのわずかに異なる周波数
間で変調するデジタル・バング・バング信号である。２
つのバング・バング周波数の周期の差（バング・バング
時間）と、ＶＣＯ動作周波数との比は一定になる。この
ＶＣＯが、固定されたビット伝送速度のデータ・ストリ
ームにロックされるＰＬＬに用いられる場合、バング・
バング時間は、ビット伝送速度の一定の比率になり、動
作中の供給電圧や温度の変動、及び、製造プロセスにお
ける変動とは無関係である。
【００１２】
【実施例】図１には、本発明の第１の実施例のブロック
図が示されている。二重入力ＶＣＯ５は、環状構造をな
すように接続されたＮ個の同一の可変遅延セル１０から
構成される。第１の望ましい実施例の場合、４つの遅延
セル１０が利用される。可変遅延セル１０は、それぞ
れ、アナログ差動電圧Ｖｃ入力１２と、デジタル単位バ
ング・バング変調入力１１０を備えている。セル１０は
さらに、差動Ｖin入力及び差動Ｖｏｕｔ出力を備えてい
る。バング・バング変調入力１１０は、バング・バング
変調回路１６によって供給される。この可変遅延セルの
出力から信号を引き出してバッファリングを施し、位相
の異なるＶＣＯを得ることが可能である。
図が示されている。二重入力ＶＣＯ５は、環状構造をな
すように接続されたＮ個の同一の可変遅延セル１０から
構成される。第１の望ましい実施例の場合、４つの遅延
セル１０が利用される。可変遅延セル１０は、それぞ
れ、アナログ差動電圧Ｖｃ入力１２と、デジタル単位バ
ング・バング変調入力１１０を備えている。セル１０は
さらに、差動Ｖin入力及び差動Ｖｏｕｔ出力を備えてい
る。バング・バング変調入力１１０は、バング・バング
変調回路１６によって供給される。この可変遅延セルの
出力から信号を引き出してバッファリングを施し、位相
の異なるＶＣＯを得ることが可能である。
【００１３】各遅延セル１０の遅延は、その制御電圧に
よって決まる。この第１の実施例の場合、Ｔd=Ｔdo+ｋ
ＶcImであり、ここで、ＴdoはＶc=０の場合の遅延、Ｖc
は差動アナログ制御電圧、ｋはsec/VAの単位で表される
係数、Imは変調電流である。図２に示すように、Imは、
２つの成分を備えている（Im＝Ｉo+ｉbb）。ここで、Ｉ
oはＤＣ電流、ｉbbはＢＢデジタル入力１５０及び１５
１で制御されるバング・バング電流であり、ｉbb＜＜Ｉ
oである。
よって決まる。この第１の実施例の場合、Ｔd=Ｔdo+ｋ
ＶcImであり、ここで、ＴdoはＶc=０の場合の遅延、Ｖc
は差動アナログ制御電圧、ｋはsec/VAの単位で表される
係数、Imは変調電流である。図２に示すように、Imは、
２つの成分を備えている（Im＝Ｉo+ｉbb）。ここで、Ｉ
oはＤＣ電流、ｉbbはＢＢデジタル入力１５０及び１５
１で制御されるバング・バング電流であり、ｉbb＜＜Ｉ
oである。
【００１４】図１に示すように、遅延セル１０のリング
・オシレータの１周期Ｐは、リングを２まわりするトリ
ップから構成される。 Ｐ＝２ｎＴd=Ｐo+２ｎｋＶc(Ｉo+ｉbb) ここで、 Ｐo=２ｎＴdo である。ここで、 Ｐ＝Ｐo+２ｎｋＶcＩo(１±ｍ） となるように、ｉbbとＩoの関係を一定の比率ｍを使っ
て、 ｉbb=±ｍＩo で表されるようにする。従ってＰは、２つの成分、すな
わち、公称遅延である Ｔo=Ｐo+（２ｎｋＶcＩo) と、バング・バング時間である Ｔbb=（４ｎｋＶcＩo)ｍ によって、 Ｐ＝Ｔo±０．５Ｔbb と表すことができる。ｍ＜＜１の場合、 Ｔo=Ｐ、Ｔbb=ｍＰ の関係が成り立つ。
・オシレータの１周期Ｐは、リングを２まわりするトリ
ップから構成される。 Ｐ＝２ｎＴd=Ｐo+２ｎｋＶc(Ｉo+ｉbb) ここで、 Ｐo=２ｎＴdo である。ここで、 Ｐ＝Ｐo+２ｎｋＶcＩo(１±ｍ） となるように、ｉbbとＩoの関係を一定の比率ｍを使っ
て、 ｉbb=±ｍＩo で表されるようにする。従ってＰは、２つの成分、すな
わち、公称遅延である Ｔo=Ｐo+（２ｎｋＶcＩo) と、バング・バング時間である Ｔbb=（４ｎｋＶcＩo)ｍ によって、 Ｐ＝Ｔo±０．５Ｔbb と表すことができる。ｍ＜＜１の場合、 Ｔo=Ｐ、Ｔbb=ｍＰ の関係が成り立つ。
【００１５】本書に開示のＶＣＯを用いるＰＬＬが、規
定のデータ伝送速度による入力データ・ストリームにロ
ックされる場合、周期Ｐは定数になる。制御電圧Ｖｃ
は、このロックを実現し、維持するために、ＰＬＬによ
って絶えず調整される。この場合、Ｔbbは、ビット伝送
速度、及び、ある抵抗比になるように設計された係数ｍ
によってのみ決まる。バング・バング周波数は単に、２
つの周期の差に対応する周波数、Ｆbb=［１／（Ｔo+Ｔ
bb/２）］−［１／（Ｔo-Ｔbb/２）］である。こうして
Ｔbbが定義され、補償されると、Ｆbbの安定化に関する
本発明の目的が実現する。
定のデータ伝送速度による入力データ・ストリームにロ
ックされる場合、周期Ｐは定数になる。制御電圧Ｖｃ
は、このロックを実現し、維持するために、ＰＬＬによ
って絶えず調整される。この場合、Ｔbbは、ビット伝送
速度、及び、ある抵抗比になるように設計された係数ｍ
によってのみ決まる。バング・バング周波数は単に、２
つの周期の差に対応する周波数、Ｆbb=［１／（Ｔo+Ｔ
bb/２）］−［１／（Ｔo-Ｔbb/２）］である。こうして
Ｔbbが定義され、補償されると、Ｆbbの安定化に関する
本発明の目的が実現する。
【００１６】図２は、可変遅延セル１０の回路図であ
る。同一のトランジスタ５０及び５１と、同一の抵抗器
５２及び５３によって、基本的なスイッチング素子が形
成される。ともにＶinと呼ばれる入力６０及び６１がそ
れぞれトランジスタ５０及び５１のベースに送り込ま
れ、トランジスタ５０及び５１のコレクタにおける電圧
がそれぞれ、同一のトランジスタ７０及び７１によって
バッファリングを施されて、その結果、ともにＶoutと
呼ばれる出力８０及び８１が生じる。トランジスタ５０
及び５１のエミッタが、トランジスタ５５のコレクタ及
び抵抗器５８によって得られる電流源によって駆動され
る。
る。同一のトランジスタ５０及び５１と、同一の抵抗器
５２及び５３によって、基本的なスイッチング素子が形
成される。ともにＶinと呼ばれる入力６０及び６１がそ
れぞれトランジスタ５０及び５１のベースに送り込ま
れ、トランジスタ５０及び５１のコレクタにおける電圧
がそれぞれ、同一のトランジスタ７０及び７１によって
バッファリングを施されて、その結果、ともにＶoutと
呼ばれる出力８０及び８１が生じる。トランジスタ５０
及び５１のエミッタが、トランジスタ５５のコレクタ及
び抵抗器５８によって得られる電流源によって駆動され
る。
【００１７】ノード５６及び５７は、同一の容量負荷７
２及び７３を有している。従って、これらのノードは、
電圧のスィングに直接関連した時間遅延を発生する。Ｖ
cc及びＶeeは、電力遅延セル１０に供給されるＤＣ電圧
であり、Ｖcsは、各種電流源をオンにするために供給さ
れるＤＣ電圧である。これらの電流源にはそれぞれ、ト
ランジスタ８２及び抵抗器８３とトランジスタ８４及び
抵抗器８５が含まれており、トランジスタ７０及び７１
の電流源として機能する。
２及び７３を有している。従って、これらのノードは、
電圧のスィングに直接関連した時間遅延を発生する。Ｖ
cc及びＶeeは、電力遅延セル１０に供給されるＤＣ電圧
であり、Ｖcsは、各種電流源をオンにするために供給さ
れるＤＣ電圧である。これらの電流源にはそれぞれ、ト
ランジスタ８２及び抵抗器８３とトランジスタ８４及び
抵抗器８５が含まれており、トランジスタ７０及び７１
の電流源として機能する。
【００１８】遅延変調は、トランジスタ９０及び９１
と、トランジスタ９３、９４、９５、及び、９６と抵抗
器９７及び９８によって得られる可変電流源とによって
制御される。抵抗器９７及び９８は同一のものである。
トランジスタ９０及び９１は、トランジスタ５０及び５
１のスイッチング動作を遅らせるように構成されてい
る。制御電流Imがノード５６及び５７の電圧のスィング
を変調し、これによって遅延が制御される。
と、トランジスタ９３、９４、９５、及び、９６と抵抗
器９７及び９８によって得られる可変電流源とによって
制御される。抵抗器９７及び９８は同一のものである。
トランジスタ９０及び９１は、トランジスタ５０及び５
１のスイッチング動作を遅らせるように構成されてい
る。制御電流Imがノード５６及び５７の電圧のスィング
を変調し、これによって遅延が制御される。
【００１９】Ｖc入力１００及び１０１はそれぞれ、ト
ランジスタ９４及び９３のベースに送り込まれる。これ
ら２つのトランジスタは、変調電流Imを決める電流操向
回路を形成する。この操向回路に利用可能な公称電流
は、トランジスタ９５及び抵抗器１０３とトランジスタ
９６及び抵抗器１０４から構成される２つの電流源によ
って供給される。抵抗器１０３及び１０４は同一のもの
である。これらの電流源を合わせると、ＤＣ電流Ｉo及
び抵抗器１０５を通る細流電流が生じる。抵抗器１０５
を通る細流電流は、後述のようにバング・バング変調回
路１６によって駆動されるバング・バング入力１１０に
よってデジタル変調が施される。このバング・バング変
調によって、抵抗器１０５を流れる細流電流にデルタ電
流ｉbbが生じる。細流電流のＤＣ成分は、Ｉoよりはる
かに小さくなるように設計されており、無視することが
可能である。
ランジスタ９４及び９３のベースに送り込まれる。これ
ら２つのトランジスタは、変調電流Imを決める電流操向
回路を形成する。この操向回路に利用可能な公称電流
は、トランジスタ９５及び抵抗器１０３とトランジスタ
９６及び抵抗器１０４から構成される２つの電流源によ
って供給される。抵抗器１０３及び１０４は同一のもの
である。これらの電流源を合わせると、ＤＣ電流Ｉo及
び抵抗器１０５を通る細流電流が生じる。抵抗器１０５
を通る細流電流は、後述のようにバング・バング変調回
路１６によって駆動されるバング・バング入力１１０に
よってデジタル変調が施される。このバング・バング変
調によって、抵抗器１０５を流れる細流電流にデルタ電
流ｉbbが生じる。細流電流のＤＣ成分は、Ｉoよりはる
かに小さくなるように設計されており、無視することが
可能である。
【００２０】前述のように、Im=Ｉo+ｉbbが成り立つ。
この電流Imは、トランジスタ９３と９４の間に印加され
る電圧であり、ＶＣＯに対するアナログ差動制御入力を
形成するノード１００と１０１の間の電圧であるＶcに
よって操向が施される。従って、Ｔd=Ｔdo+ｋＶcImであ
り、ここで、ＴdoはＶc=０の場合の遅延、Ｖcはアナロ
グ制御電圧、Imは変調電流、ｋはsec/VA単位で表される
係数であり、負荷抵抗と、キャパシタンス、及び、プロ
セスの変動の関数である。
この電流Imは、トランジスタ９３と９４の間に印加され
る電圧であり、ＶＣＯに対するアナログ差動制御入力を
形成するノード１００と１０１の間の電圧であるＶcに
よって操向が施される。従って、Ｔd=Ｔdo+ｋＶcImであ
り、ここで、ＴdoはＶc=０の場合の遅延、Ｖcはアナロ
グ制御電圧、Imは変調電流、ｋはsec/VA単位で表される
係数であり、負荷抵抗と、キャパシタンス、及び、プロ
セスの変動の関数である。
【００２１】図３は、バング・バング変調回路１６の回
路図である。差動デジタル入力１５０及び１５１（「Ｂ
Ｂ」）はそれぞれ、トランジスタ１５２及び１５３のベ
ースに結合されている。負荷抵抗器１５４及び１５５
は、Ｖccからトランジスタ１５２のコレクタの間に結合
されている。トランジスタ１５３及び１５２のエミッタ
は、トランジスタ１５６のコレクタに結合されており、
これによって、バイアス電流によるバング・バング機能
の起動が可能になる。ディスエーブル入力（１６０／１
６１）が論理０の場合、ノード１７６における電圧は、
バング・バング入力１５０及び１５１に応じてトグルす
る。ノード１７６におけるハイのレベル及びローのレベ
ルは、Ｖcc及びＶcc-ＶLOであり、ＶLOは、Ｉs×(Ｒ１
５４＋Ｒ１５５）に等しい。ディスエーブル入力（１６
０／１６１）が信号ライン１６０及び１６１によって論
理ハイになった場合、ノード１７６は、Ｖcc-Ｉs×R１
５４のＤＣ値、すなわち、ハイのレベルとローのレベル
の和を２で割った値になる。トランジスタ１５６及び１
５７の状態は、ディスエーブル入力１６０及び１６１に
よってセットされ、該入力は、トランジスタ１６２及び
１６３によってレベル・シフトされる。トランジスタ１
５６及び１５７はともに電流スイッチの働きをする。ト
ランジスタ１５６及び１５７のエミッタは、トランジス
タ１６５及び抵抗器１６６から構成される電流源によっ
て駆動される。それぞれがトランジスタと抵抗器から構
成される３つの電流源によって、トランジスタ１６２、
１６３、及び、１７３にバイアス電流が加えられる。こ
れら３つの電流源はそれぞれ、トランジスタ１６９と抵
抗器１７０、トランジスタ１６７と抵抗器１６８、及
び、トランジスタ１７１と抵抗器１７２である。Ｖ
csは、これらの電流源のそれぞれ、並びに、トランジス
タ１６５と抵抗器１６６によって形成される電流源に加
えられる。図２にあるように、Ｖcc及びＶｅｅはバング
・バング変調回路の電源である。
路図である。差動デジタル入力１５０及び１５１（「Ｂ
Ｂ」）はそれぞれ、トランジスタ１５２及び１５３のベ
ースに結合されている。負荷抵抗器１５４及び１５５
は、Ｖccからトランジスタ１５２のコレクタの間に結合
されている。トランジスタ１５３及び１５２のエミッタ
は、トランジスタ１５６のコレクタに結合されており、
これによって、バイアス電流によるバング・バング機能
の起動が可能になる。ディスエーブル入力（１６０／１
６１）が論理０の場合、ノード１７６における電圧は、
バング・バング入力１５０及び１５１に応じてトグルす
る。ノード１７６におけるハイのレベル及びローのレベ
ルは、Ｖcc及びＶcc-ＶLOであり、ＶLOは、Ｉs×(Ｒ１
５４＋Ｒ１５５）に等しい。ディスエーブル入力（１６
０／１６１）が信号ライン１６０及び１６１によって論
理ハイになった場合、ノード１７６は、Ｖcc-Ｉs×R１
５４のＤＣ値、すなわち、ハイのレベルとローのレベル
の和を２で割った値になる。トランジスタ１５６及び１
５７の状態は、ディスエーブル入力１６０及び１６１に
よってセットされ、該入力は、トランジスタ１６２及び
１６３によってレベル・シフトされる。トランジスタ１
５６及び１５７はともに電流スイッチの働きをする。ト
ランジスタ１５６及び１５７のエミッタは、トランジス
タ１６５及び抵抗器１６６から構成される電流源によっ
て駆動される。それぞれがトランジスタと抵抗器から構
成される３つの電流源によって、トランジスタ１６２、
１６３、及び、１７３にバイアス電流が加えられる。こ
れら３つの電流源はそれぞれ、トランジスタ１６９と抵
抗器１７０、トランジスタ１６７と抵抗器１６８、及
び、トランジスタ１７１と抵抗器１７２である。Ｖ
csは、これらの電流源のそれぞれ、並びに、トランジス
タ１６５と抵抗器１６６によって形成される電流源に加
えられる。図２にあるように、Ｖcc及びＶｅｅはバング
・バング変調回路の電源である。
【００２２】デルタ電流ｉbbは、トランジスタ１７３の
エミッタ出力（ノード１１０）における電圧のスィング
の関数であり、ノード１７６における電圧のスィングに
追従する。ノード１７６がハイの状態にある場合、ｉbb
は負の極性になる。ノード１７６が低の状態にある場
合、ｉbbは正になる。ｉbbの振幅は、ノード１７６にお
ける電圧のスィングの１／２を抵抗１０５で割った値に
なる。Ｒ１０５を通るｄｃ成分はＩoに比較してわずか
であり、無視することができる。
エミッタ出力（ノード１１０）における電圧のスィング
の関数であり、ノード１７６における電圧のスィングに
追従する。ノード１７６がハイの状態にある場合、ｉbb
は負の極性になる。ノード１７６が低の状態にある場
合、ｉbbは正になる。ｉbbの振幅は、ノード１７６にお
ける電圧のスィングの１／２を抵抗１０５で割った値に
なる。Ｒ１０５を通るｄｃ成分はＩoに比較してわずか
であり、無視することができる。
【００２３】図２から、ノード１７６における電圧のス
ィングを計算すると、Ｖcs-Ｖbeを抵抗１６６で割った
値として定義されるＩsに、抵抗１５４と１５５の和を
掛けて求められる。従って、ｉbbは、 〔０．５×（Ｖcs-Ｖbe)／Ｒ１６６〕×(Ｒ１５４＋Ｒ
１５５）／Ｒ１０５ になる。
ィングを計算すると、Ｖcs-Ｖbeを抵抗１６６で割った
値として定義されるＩsに、抵抗１５４と１５５の和を
掛けて求められる。従って、ｉbbは、 〔０．５×（Ｖcs-Ｖbe)／Ｒ１６６〕×(Ｒ１５４＋Ｒ
１５５）／Ｒ１０５ になる。
【００２４】図３から、Ｄ．Ｃ．電流Ｉoは、トランジ
スタ９５及び９６の電流によって決まる。すなわち、 Ｉo=２（Ｖcs-Ｖbe)／Ｒ１０３ Ｒ１０３の値はＲ１０４の値に等しい。ｉbbとＩoを比
較し、同じダイに作製されたトランジスタ間でＶbeはほ
ぼ同じ値であるとすることができるとすると、結果は、 ｉbb/Ｉo=〔０．５（Ｖcs-Ｖbe)／（Ｒ１６６×R１０
５）〕×(Ｒ１５４＋Ｒ１５５）／〔２（Ｖcs-Ｖbe)／
Ｒ１０３〕 または、 ｉbb/Ｉo=〔０．５Ｒ１０３×(Ｒ１５４＋Ｒ１５５）〕
／〔２×(Ｒ１６６×R１０５）〕＝ｍ になる。これらの計算によって明らかなように、ｉ
bbは、高い精度と再現性で作製可能な抵抗器の値の比率
によって決まる係数ｍによってＩoと関連づけられる。
スタ９５及び９６の電流によって決まる。すなわち、 Ｉo=２（Ｖcs-Ｖbe)／Ｒ１０３ Ｒ１０３の値はＲ１０４の値に等しい。ｉbbとＩoを比
較し、同じダイに作製されたトランジスタ間でＶbeはほ
ぼ同じ値であるとすることができるとすると、結果は、 ｉbb/Ｉo=〔０．５（Ｖcs-Ｖbe)／（Ｒ１６６×R１０
５）〕×(Ｒ１５４＋Ｒ１５５）／〔２（Ｖcs-Ｖbe)／
Ｒ１０３〕 または、 ｉbb/Ｉo=〔０．５Ｒ１０３×(Ｒ１５４＋Ｒ１５５）〕
／〔２×(Ｒ１６６×R１０５）〕＝ｍ になる。これらの計算によって明らかなように、ｉ
bbは、高い精度と再現性で作製可能な抵抗器の値の比率
によって決まる係数ｍによってＩoと関連づけられる。
【００２５】第１の望ましい実施例の場合、ビット伝送
速度は、６２２．０８ＭＢ／secに設定されるが、これ
は、ＳＯＮＥＴ規格によってＯＣ−１２と定義される
か、または、ＳＤＨ規格によってＳＴＭ−４と定義され
ている。このＶＣＯは、４つの同一段によって構成され
ている。バング・バング時間は、対応するジッタ伝達及
びジッタ許容誤差の折点周波数を遵守して、０．６０ps
ec／サイクルに設定される。Ｖc=０の場合のＶＣＯ中心
動作周波数は６２２．０８ＭＨｚであり、バング・バン
グ周波数は中心周波数の０．０３７％すなわち２３２Ｋ
Ｈｚである。
速度は、６２２．０８ＭＢ／secに設定されるが、これ
は、ＳＯＮＥＴ規格によってＯＣ−１２と定義される
か、または、ＳＤＨ規格によってＳＴＭ−４と定義され
ている。このＶＣＯは、４つの同一段によって構成され
ている。バング・バング時間は、対応するジッタ伝達及
びジッタ許容誤差の折点周波数を遵守して、０．６０ps
ec／サイクルに設定される。Ｖc=０の場合のＶＣＯ中心
動作周波数は６２２．０８ＭＨｚであり、バング・バン
グ周波数は中心周波数の０．０３７％すなわち２３２Ｋ
Ｈｚである。
【００２６】本発明には、既知の技術に対していくつか
の利点がある。バング・バング周波数は、抵抗の比とビ
ット伝送速度によって決まるので、ＶＣＯのバング・バ
ング周波数は、環境の変動とは無関係である。この補償
に関して、本発明の二重ループＰＬＬアーキテクチャ
は、ＳＯＮＥＴ／ＳＤＨのジッタ許容誤差及びジッタ伝
達の折点周波数要件に従うことが可能である。
の利点がある。バング・バング周波数は、抵抗の比とビ
ット伝送速度によって決まるので、ＶＣＯのバング・バ
ング周波数は、環境の変動とは無関係である。この補償
に関して、本発明の二重ループＰＬＬアーキテクチャ
は、ＳＯＮＥＴ／ＳＤＨのジッタ許容誤差及びジッタ伝
達の折点周波数要件に従うことが可能である。
【００２７】このバング・バング周波数はうまく制御さ
れるので、二重ループＰＬＬアーキテクチャに関する安
定性のマージンは、製造プロセス及び動作環境の変動に
もかかわらず確保される。これらの利点は、ＳＯＮＥＴ
／ＳＤＨ用途に制限されるものではなく、任意のビット
伝送速度で利用可能である。
れるので、二重ループＰＬＬアーキテクチャに関する安
定性のマージンは、製造プロセス及び動作環境の変動に
もかかわらず確保される。これらの利点は、ＳＯＮＥＴ
／ＳＤＨ用途に制限されるものではなく、任意のビット
伝送速度で利用可能である。
【００２８】２経路補間に基づく先行ＣＤＲ設計と比較
すると、新たな可変遅延セルは、必要とする回路要素が
少なくて済み、消費電力も少ない。本発明によって教示
される遅延セルは、前述の２つの既知設計よりも遅延変
動幅を広くすることができるので、結果として、本発明
のＶＣＯの周波数範囲は広くなる。
すると、新たな可変遅延セルは、必要とする回路要素が
少なくて済み、消費電力も少ない。本発明によって教示
される遅延セルは、前述の２つの既知設計よりも遅延変
動幅を広くすることができるので、結果として、本発明
のＶＣＯの周波数範囲は広くなる。
【００２９】ＶＣＯのバング・バング動作を禁止するた
めに、つまり、従来の単一入力アナログ制御式ＶＣＯに
戻すために本発明に組み込まれているディスエーブル・
モードによって、ＰＬＬは、１または０のビット・スト
リームが存在し、ＶＣＯのドリフトが阻止される限りに
おいて、ＶＣＯを邪魔することなく動作させることが可
能になる。
めに、つまり、従来の単一入力アナログ制御式ＶＣＯに
戻すために本発明に組み込まれているディスエーブル・
モードによって、ＰＬＬは、１または０のビット・スト
リームが存在し、ＶＣＯのドリフトが阻止される限りに
おいて、ＶＣＯを邪魔することなく動作させることが可
能になる。
【００３０】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
を以下に示す。
【００３１】〔実施態様１〕所定の中心出力周波数に基
づいて電圧制御発振器の出力周波数に調整を加えるため
のアナログ信号を受信する第１の入力（１２）と、２つ
のバング・バング周波数の間で電圧制御発振器の中心出
力周波数を切換えるデジタル信号を入力する第２の入力
（１１０）とを備える電圧制御発振器（５）であって、
前記２つのバング・バング周波数の周期の差と、電圧制
御発振器の動作周波数によって決まる周期との比が、電
圧制御発振器の供給電圧変動やその動作温度変動及び製
造プロセス変動とは無関係に一定となることを特徴とす
る電圧制御発振器。
づいて電圧制御発振器の出力周波数に調整を加えるため
のアナログ信号を受信する第１の入力（１２）と、２つ
のバング・バング周波数の間で電圧制御発振器の中心出
力周波数を切換えるデジタル信号を入力する第２の入力
（１１０）とを備える電圧制御発振器（５）であって、
前記２つのバング・バング周波数の周期の差と、電圧制
御発振器の動作周波数によって決まる周期との比が、電
圧制御発振器の供給電圧変動やその動作温度変動及び製
造プロセス変動とは無関係に一定となることを特徴とす
る電圧制御発振器。
【００３２】〔実施態様２〕それぞれが第１の入力と第
１の出力を備える複数の可変遅延セル（１０）をさらに
含んでいることと、各可変遅延セルの第１の出力が、後
続する可変遅延セルの第１の入力に結合されており、こ
れによって、複数の可変遅延セル（１０）が環状に結合
されていることと、奇数番目の可変遅延セルは、その第
１の出力が、後続の可変遅延セルに結合される前に反転
されていることと、各可変遅延セルは、アナログ信号を
受信するためのアナログ信号入力（１２）と、バング・
バング信号を受信するためのバング・バング信号入力
（１１０）を備えていることと、それぞれが、対応する
可変遅延セルにバング・バング信号を供給し、また、デ
ィスエーブル信号を受信するためのディスエーブル信号
入力（１６０、１４）と、第１のデジタル信号を受信す
るためのデジタル信号入力（１５０、１５１）を備え
た、複数のバング・バング変調器（１６）をさらに含ん
でいることを特徴とする、実施態様１に記載の電圧制御
発振器。
１の出力を備える複数の可変遅延セル（１０）をさらに
含んでいることと、各可変遅延セルの第１の出力が、後
続する可変遅延セルの第１の入力に結合されており、こ
れによって、複数の可変遅延セル（１０）が環状に結合
されていることと、奇数番目の可変遅延セルは、その第
１の出力が、後続の可変遅延セルに結合される前に反転
されていることと、各可変遅延セルは、アナログ信号を
受信するためのアナログ信号入力（１２）と、バング・
バング信号を受信するためのバング・バング信号入力
（１１０）を備えていることと、それぞれが、対応する
可変遅延セルにバング・バング信号を供給し、また、デ
ィスエーブル信号を受信するためのディスエーブル信号
入力（１６０、１４）と、第１のデジタル信号を受信す
るためのデジタル信号入力（１５０、１５１）を備え
た、複数のバング・バング変調器（１６）をさらに含ん
でいることを特徴とする、実施態様１に記載の電圧制御
発振器。
【００３３】〔実施態様３〕環状に結合された可変遅延
セルの全遅延が、第１の所定の直流成分と、バング・バ
ング変調器からのバング・バング信号によって得られる
第２のバング・バング電流成分とを有する変調電流によ
って決まることを特徴とする、実施態様２に記載の電圧
制御発振器（５）。
セルの全遅延が、第１の所定の直流成分と、バング・バ
ング変調器からのバング・バング信号によって得られる
第２のバング・バング電流成分とを有する変調電流によ
って決まることを特徴とする、実施態様２に記載の電圧
制御発振器（５）。
【００３４】〔実施態様４〕変調電流のバング・バング
電流成分と直流成分の比が、可変遅延セルとバング・バ
ング変調器における抵抗の比によって決まることを特徴
とする、実施態様３に記載の電圧制御発振器（５）。
電流成分と直流成分の比が、可変遅延セルとバング・バ
ング変調器における抵抗の比によって決まることを特徴
とする、実施態様３に記載の電圧制御発振器（５）。
【００３５】〔実施態様５〕環状に結合された複数の可
変遅延セル（１０）を備えており、所定の中心動作周波
数と、所定のバング・バング周波数だけ前記中心動作周
波数を上下にシフトさせるためのバング・バング信号入
力とを有する電圧制御オシレータ（５）において、バン
グ・バング周波数を制御するための方法であって、変調
電流を用いて可変遅延セルによる時間遅延を制御するス
テップと、直流電流とバング・バング変調電流の組み合
わせから前記変調電流を発生するステップとを設けてお
り、前記直流電流とバング・バング変調電流の比が、抵
抗の比によって決まることを特徴とする制御方法。
変遅延セル（１０）を備えており、所定の中心動作周波
数と、所定のバング・バング周波数だけ前記中心動作周
波数を上下にシフトさせるためのバング・バング信号入
力とを有する電圧制御オシレータ（５）において、バン
グ・バング周波数を制御するための方法であって、変調
電流を用いて可変遅延セルによる時間遅延を制御するス
テップと、直流電流とバング・バング変調電流の組み合
わせから前記変調電流を発生するステップとを設けてお
り、前記直流電流とバング・バング変調電流の比が、抵
抗の比によって決まることを特徴とする制御方法。
【００３６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＶＣＯの可変遅延セルに対する変調電流が、回路
に使用する抵抗の比のみによって決まるので、高精度の
再現性のある抵抗器を使用することによって、環境変動
に左右されない安定した周波数出力を得られるようにな
る。
れば、ＶＣＯの可変遅延セルに対する変調電流が、回路
に使用する抵抗の比のみによって決まるので、高精度の
再現性のある抵抗器を使用することによって、環境変動
に左右されない安定した周波数出力を得られるようにな
る。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示す可変遅延セルの回路図である。
【図３】図１に示すバング・バング変調回路の回路図で
ある。
ある。
５ 二重入力ＶＣＯ １０ 可変遅延セル １６ バング・バング変調入力 ５０ トランジスタ ５１ トランジスタ ５２ 抵抗器 ５３ 抵抗器 ５５ トランジスタ ５６ ノード ５７ ノード ５８ 抵抗器 ７０ トランジスタ ７１ トランジスタ ８２ トランジスタ ８３ 抵抗器 ８４ トランジスタ ８５ 抵抗器 ９０ トランジスタ ９１ トランジスタ ９３ トランジスタ ９４ トランジスタ ９５ トランジスタ ９６ トランジスタ ９７ 抵抗器 ９８ 抵抗器 １００ ノード １０１ ノード １０３ 抵抗器 １０４ 抵抗器 １０５ 抵抗器 １５０ 差動デジタル入力 １５１ 差動デジタル入力 １５２ トランジスタ １５３ トランジスタ １５４ 抵抗器 １５５ 抵抗器 １５６ トランジスタ １５７ トランジスタ １６０ 信号ライン １６１ 信号ライン １６２ トランジスタ １６３ トランジスタ １６５ トランジスタ １６６ 抵抗器 １６７ トランジスタ １６８ 抵抗器 １６９ トランジスタ １７０ 抵抗器 １７１ トランジスタ １７２ 抵抗器 １７３ トランジスタ １７６ ノード
Claims (1)
- 【請求項１】所定の中心出力周波数に基づいて電圧制御
発振器の出力周波数に調整を加えるためのアナログ信号
を受信する第１の入力と、 ２つのバング・バング周波数の間で電圧制御発振器の中
心出力周波数を切換えるデジタル信号を入力する第２の
入力とを備える電圧制御発振器であって、 前記２つのバング・バング周波数の周期の差と、電圧制
御発振器の動作周波数によって決まる周期との比が、電
圧制御発振器の供給電圧変動やその動作温度変動及び製
造プロセス変動とは無関係に一定となることを特徴とす
る電圧制御発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US749,596 | 1996-11-15 | ||
| US08/749,596 US5872488A (en) | 1996-11-15 | 1996-11-15 | Dual input voltage controlled oscillator with compensated bang/bang frequency |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163757A true JPH10163757A (ja) | 1998-06-19 |
Family
ID=25014410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282301A Withdrawn JPH10163757A (ja) | 1996-11-15 | 1997-10-15 | 電圧制御発振器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5872488A (ja) |
| JP (1) | JPH10163757A (ja) |
| DE (1) | DE19731478C2 (ja) |
| GB (1) | GB2319917B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249188B1 (en) | 1999-03-19 | 2001-06-19 | Fijitsu Quantum Devices Limited | Error-suppressing phase comparator |
| JP2009055626A (ja) * | 2002-02-25 | 2009-03-12 | Sony Electronics Inc | 発振器及びそれを用いた位相同期ループ回路 |
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|---|---|---|---|---|
| US6526112B1 (en) * | 1999-06-29 | 2003-02-25 | Agilent Technologies, Inc. | System for clock and data recovery for multi-channel parallel data streams |
| US6593820B2 (en) | 2001-08-10 | 2003-07-15 | Agilent Technologies, Inc. | High frequency voltage controlled oscillator |
| US6952127B2 (en) * | 2003-11-21 | 2005-10-04 | Micron Technology, Inc. | Digital phase mixers with enhanced speed |
| US6982578B2 (en) * | 2003-11-26 | 2006-01-03 | Micron Technology, Inc. | Digital delay-locked loop circuits with hierarchical delay adjustment |
| US6982579B2 (en) * | 2003-12-11 | 2006-01-03 | Micron Technology, Inc. | Digital frequency-multiplying DLLs |
| US7009434B2 (en) * | 2003-12-12 | 2006-03-07 | Micron Technology, Inc. | Generating multi-phase clock signals using hierarchical delays |
| US7274236B2 (en) * | 2005-04-15 | 2007-09-25 | Micron Technology, Inc. | Variable delay line with multiple hierarchy |
| US7612625B2 (en) * | 2008-02-19 | 2009-11-03 | Intel Corporation | Bang-bang architecture |
| US9654310B1 (en) * | 2016-11-19 | 2017-05-16 | Nxp Usa, Inc. | Analog delay cell and tapped delay line comprising the analog delay cell |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5012494A (en) * | 1989-11-07 | 1991-04-30 | Hewlett-Packard Company | Method and apparatus for clock recovery and data retiming for random NRZ data |
| JPH04351008A (ja) * | 1991-05-28 | 1992-12-04 | Sony Corp | ディジタルｖｃｏ |
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| US5349311A (en) * | 1992-11-23 | 1994-09-20 | National Semiconductor Corporation | Current starved inverter voltage controlled oscillator |
| US5382921A (en) * | 1992-11-23 | 1995-01-17 | National Semiconductor Corporation | Automatic selection of an operating frequency in a low-gain broadband phase lock loop system |
| US5473639A (en) * | 1993-07-26 | 1995-12-05 | Hewlett-Packard Company | Clock recovery apparatus with means for sensing an out of lock condition |
| US5673008A (en) * | 1995-05-18 | 1997-09-30 | Matsushita Electric Industrial Co., Ltd. | Voltage-controlled oscillator and PLL circuit exhibiting high-frequency band operation, linear frequency characteristics, and power-source variation immunity |
-
1996
- 1996-11-15 US US08/749,596 patent/US5872488A/en not_active Expired - Lifetime
-
1997
- 1997-07-22 DE DE19731478A patent/DE19731478C2/de not_active Expired - Fee Related
- 1997-10-15 JP JP9282301A patent/JPH10163757A/ja not_active Withdrawn
- 1997-11-12 GB GB9723930A patent/GB2319917B/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6249188B1 (en) | 1999-03-19 | 2001-06-19 | Fijitsu Quantum Devices Limited | Error-suppressing phase comparator |
| JP2009055626A (ja) * | 2002-02-25 | 2009-03-12 | Sony Electronics Inc | 発振器及びそれを用いた位相同期ループ回路 |
Also Published As
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