JP2002084189A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 引込回路を付加した位相同期回路について
も、ロックレンジを拡大することができ、ロック状態を
安定に保つことができる位相同期回路を提供することを
目的とするものである。 【解決手段】 位相比較器と、ループフィルタと、電圧
制御発振器とが縦列接続されている信号経路を有し、上
記位相比較器は、入力信号と上記電圧制御発振器の出力
信号との位相を比較し、この比較結果を出力する比較器
であり、上記ループフィルタは、上記位相比較器の出力
信号を入力して直流電圧を出力するフィルタであり、上
記電圧制御発振器は、上記ループフィルタの直流出力電
圧に応じて、出力発振周波数を制御する発振器である位
相同期回路において、上記位相比較器の出力電圧の平均
電圧が、所定の基準電圧に一致させる信号を、上記信号
経路の電圧に加算する回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光通信装置、無線
通信装置に用いられる位相同期回路に係り、特にロック
レンジが狭くロックはずれが問題となりやすいクロック
データ再生（ＣＤＲ）回路、位相周波数比較器が使用で
きない超高周波帯（概ね５ＧＨｚ以上）の位相同期回路
において各部品の経年変化、温度変化、電源電圧変動等
が発生してもロックが確実に継続される位相同期回路に
関する。

【０００２】

【従来の技術】図１４は、従来の位相同期回路ＰＳ１１
１の構成を示す図である。

【０００３】従来の位相同期回路ＰＳ１１１は、位相比
較器１ｉと、ループフィルタ２ｉと、電圧制御発振器３
ｉと、信号入力端子７ｉと、信号出力端子９ｉとを有す
る。位相比較器１ｉは、ＥＸＯＲ回路で構成されてい
る。

【０００４】図１５は、従来の位相同期回路ＰＳ１１１
の動作を示すタイムチャートである。

【０００５】図１５（１）は、入力信号７ｉ（Ｖ_IN）の
波形であり、図１５（２）は、電圧制御発振器３ｉ出力
の波形であり、図１５（３）は、位相比較器１ｉ出力の
波形であり、図１５（４）は、ループフィルタ２ｉ出力
の波形である。

【０００６】また、図１５（１）に示す入力信号７ｉ
（Ｖ_IN）のパルスと、図１５（２）に示す電圧制御発振
器３ｉ出力のパルスは、デューティ比が５０％である場
合である。

【０００７】さらに、図１５（１）に示す入力信号７ｉ
（Ｖ_IN）のパルスの前縁のタイミングと、図１５（２）
に示す電圧制御発振器３ｉの出力パルスの前縁のタイミ
ングとによって、図１５（３）に示すように、位相比較
器１ｉのデューティ比が決定される。

【０００８】また、図１５（３）に示す位相比較器１ｉ
のデューティ比に応じて、図１５（４）に示すループフ
ィルタ２ｉの出力レベルが決定され、ループフィルタ２
ｉの出力レベルに応じて、電圧制御発振器３ｉの発振周
波数が決定される。

【０００９】すなわち、図１４に示す従来の位相同期回
路ＰＳ１１１では、図１５（１）に示す入力信号７ｉ
（Ｖ_IN）のパルスと、図１５（２）に示す電圧制御発振
器３ｉの出力パルスとの位相差が、電圧制御発振器３ｉ
の発振周波数を決定している。

【００１０】位相同期回路ＰＳ１１１がロック状態であ
る場合、図5（1）に示す入力信号７ｉ（Ｖ_IN）の周波数
（またはビットレート）と、電圧制御発振器３ｉの出力
周波数とが一致するように、上記位相差が決定される。

【００１１】図１５（１）には、この位相差が１２５°
である場合が記載され、また、図１５（２）には、上記
位相差が９０°である場合が記載されている。

【００１２】電圧制御発振器３ｉの制御係数（制御電圧
と出力周波数との比）が正である場合、図１５（ＩＩ）
に示す場合を基準にすると、同図（Ｉ）に示す場合は、
入力信号７ｉ（Ｖ_IN）の周波数（またはビットレート）
が高い場合に属する。

【００１３】図１６は、入力信号７ｉ（Ｖ_IN）の周波数
（またはビットレート）を変化させた場合におけるルー
プフィルタ２ｉの出力電圧の変化を示す図である。

【００１４】ロックレンジの中程の領域（ロックレンジ
の下端とロックレンジの上端との間）では、位相同期回
路ＰＳ１１１は、ロック状態にある。

【００１５】入力信号７ｉ（Ｖ_IN）の周波数（またはビ
ットレート）が変化すると、上記位相差が変化し、位相
比較器１ｉの出力信号のデューティ比が変化し、ループ
フィルタ２ｉの出力電圧が変化する。

【００１６】しかし、デューティ比には下限（０％）と
上限（１００％）とが存在する。すなわち、位相比較器
１ｉ出力のデューティ比の限界が、ロックレンジの上
端、下端である。

【００１７】

【発明が解決しようとする課題】位相同期回路を通信シ
ステムに適用しようとする場合、周波数シンセサイザで
は位相雑音特性等の仕様、ＣＤＲではジッタ耐力特性等
の仕様を満足させるように位相同期回路のパラメータ
（ループフィルタの帯域、利得等）を決定する必要があ
り、その結果ロックレンジを十分に広く得ることができ
ないという問題がある。

【００１８】ロックレンジが十分に広くないと、電圧制
御発振器（ＶＣＯ）の経年変化、温度変化、電源電圧変
動等環境変化による発振周波数のドリフトが発生した場
合に、ロックを維持することができないという問題が発
生することに加え、出荷時に電圧制御発振器の発振周波
数を正確に調整しておく必要が生じるという問題が生じ
る。

【００１９】また、位相同期回路に引込回路（参考文
献；特願平８−１３０４６８号等）を付加した場合に
は、ロックレンジが極端に減少する場合が発生するとい
う問題がある。

【００２０】引込回路は、位相同期回路のプルインレン
ジを拡大する目的で位相同期回路に付加され、位相同期
回路がアンロック状態のときに掃引信号を電圧制御発振
器に入力し、その発振周波数を大きく変化させ、発振周
波数が入力信号の周波数に近づいた時点で引き込ませ
る。引き込んだ後は、ロック状態の検出によってその時
点での掃引信号の電圧を保持させる制御を行い、ロック
状態を保つ。

【００２１】しかし、引込回路にはロックレンジ拡大の
効果はなく、ロックレンジの端で引き込んだ場合に、実
質的なロックレンジ（引き込んだ周波数からロックレン
ジ端までの最短距離）が極端に減少し、ロック状態を安
定に保つことができないという問題がある。

【００２２】本発明は、ジッタ耐力等を満足するために
位相同期回路のパラメータを調整しロックレンジが減少
した場合でも、また、引込回路を付加することによって
ロックレンジが実質的に減少した場合でも、ロックレン
ジが大幅に広い位相同期回路を提供することを目的とす
るものである。

【００２３】図１７は、従来の引込回路を付加した従来
の位相同期回路ＰＳ１１２を示すブロック図である。

【００２４】従来の位相同期回路ＰＳ１１２は、位相比
較器１ｎと、ループフィルタ２ｎと、電圧制御発振器３
ｎと、信号入力端子７ｎと、信号出力端子９ｎと、ロッ
ク検出器２１ｎと、付加的なループである引込回路ＦＳ
１と、加算器６ｎとを有する。位相比較器１ｎと、ルー
プフィルタ２ｎと、電圧制御発振器３ｎとは、位相同期
回路の本体を構成し、引込回路ＦＳ１は、特願平８−１
３０４６８号公報に開示され、パルス発生器２３ｎと、
計数回路２４ｎと、Ｄ／Ａ変換器２５ｎとによって構成
されている。

【００２５】引込回路ＦＳ１は、位相同期回路のプルイ
ンレンジを拡大する目的で位相同期回路に付加され、位
相同期回路がアンロック状態のときに、掃引信号を電圧
制御発振器３ｎに入力し、その発振周波数を大きく変化
させ、発振周波数が入力信号の周波数に近づいた時点で
引き込ませる。引き込んだ後は、ロック状態の検出によ
って、その時点での掃引信号の電圧を保持させる制御を
行い、ロック状態を保つ。

【００２６】図１８は、引込回路を付加した従来の位相
同期回路ＰＳ１１２における要部の波形を示す図であ
る。

【００２７】図１８（１）は、ループフィルタ２ｎの出
力信号の波形を示し、図１８（２）は、ロック検出器２
１ｎの出力信号の波形を示し、図１８（３）は、パルス
発生器２３ｎの出力信号の波形を示し、図１８（４）
は、Ｄ／Ａ変換器２５ｎの出力信号の波形を示してい
る。

【００２８】タイムチャートの初期（点線よりも左側）
の段階では、位相同期回路ＰＳ１１２がアンロック状態
である場合を示し、ロック検出器２１ｎがアンロックを
判別し、パルス発生器２３ｎがパルスを発生している。
これに伴い、計数回路２４ｎはその値を変化させ、Ｄ／
Ａ変換器２５ｎは、その出力電圧を階段状に変化させ
る。Ｄ／Ａ変換器２５ｎの出力電圧は、電圧制御発振器
３ｎの発振周波数を変化させ、これが入力信号の周波数
に近づいた時点で、位相同期回路の引き込み動作が実現
する。位相同期回路を引き込んだ後は、ロック検出器２
１ｎがロックを判別し、パルス発生器２３ｎが停止し、
計数回路２４ｎがその値を一定に保ち、Ｄ／Ａ変換器２
５ｎがその出力電圧を一定に保ち、ロック状態を保つ。
この結果、電圧制御発振器３ｎの発振周波数を変化でき
る範囲で、プルインレンジを拡大することができる。

【００２９】一方、ロック状態が維持されるＤ／Ａ変換
器２５ｎの出力電圧の電圧範囲（図１８（４））が存在
するが、引込回路の働きによる引き込み動作では、Ｄ／
Ａ変換器２５ｎの出力信号が必ずしも、この電圧範囲の
中央付近になるとは限らない。図１８（４）に示す例の
ように、ロック範囲の下限（または上限）近くで、ロッ
ク状態が維持される場合、実質的なロックレンジ（引き
込んだ周波数からロックレンジ端までの最短距離）が極
端に減少し、その後の環境変化（電源電圧変動、温度変
化、ジッタ入力）等があると、ロック状態を安定に保つ
ことができないという問題が生ずる。

【００３０】なお、ロック外れが起こっても、引込回路
の働きで、再度引き込み動作が行われるが、ロック外れ
から再引き込み完了までの期間に、スプリアス放射を起
こし（本位相同期回路を周波数シンセサイザに適用した
場合）たり、データが失われ（本位相同期回路をＣＤＲ
に適用した場合）たりする等の問題が発生する。

【００３１】本発明は、上記のように引込回路を付加し
た位相同期回路についても、ロックレンジを拡大するこ
とができ、ロック状態を安定に保つことができる位相同
期回路を提供することを目的とするものである。

【００３２】

【課題を解決するための手段】本発明は、位相比較器
と、ループフィルタと、電圧制御発振器とが縦列接続さ
れている信号経路を有し、上記位相比較器は、入力信号
と上記電圧制御発振器の出力信号との位相を比較し、こ
の比較結果を出力する比較器であり、上記ループフィル
タは、上記位相比較器の出力信号を入力して直流電圧を
出力するフィルタであり、上記電圧制御発振器は、上記
ループフィルタの直流出力電圧に応じて、出力発振周波
数を制御する発振器である位相同期回路において、上記
位相比較器の出力電圧の平均電圧が、所定の基準電圧に
一致させる信号を、上記信号経路の電圧に加算する電圧
追尾手段を有し、上記電圧追尾手段によって、上記位相
同期回路のロックレンジを拡大する位相同期回路であ
る。

【００３３】

【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である位相同期回路ＰＳ１を示すブロック図
である。

【００３４】位相同期回路ＰＳ１は、位相比較器１ａ
と、ループフィルタ２ａと、電圧制御発振器３ａと、信
号入力端子７ａと、信号出力端子９ａと、付加的なルー
プである電圧追尾回路ＶＴ１とを有する。位相比較器１
ａと、ループフィルタ２ａと、電圧制御発振器３ａと
は、位相同期回路の本体を構成し、電圧追尾回路ＶＴ１
は、基準電圧発生器８ａと、差動増幅器４ａと、フィル
タ５ａと、加算器６ａとによって構成されている。な
お、今後、特に断らない限り、位相比較器１ａが、ＥＸ
ＯＲであるとして説明する。

【００３５】差動増幅器４ａは、位相比較器１ａの出力
電圧と、基準電圧発生器８ａの出力電圧Ｖ_Rとの差に比
例する電圧を出力するものである。フィルタ５ａは、差
動増幅器４ａの出力電圧を積分することによって直流電
圧に変換し、この積分結果は、加算器６ａを介して、位
相比較器１ａの出力電圧に加算される。

【００３６】電圧追尾回路ＶＴ１は、位相比較器１ａの
出力電圧の平均値を、基準電圧発生器８ａの出力電圧Ｖ
_Rに一致させるように制御する。すなわち、位相比較器
１ａの出力電圧の平均値が、基準電圧Ｖ_Rを上回るか下
回るかに応じて、差動増幅器４ａの出力信号の極性が反
転し、これによって、フィルタ５ａの出力電圧の変化方
向が反転する（増加・減少）。つまり、位相比較器１ａ
の出力電圧の平均値が、基準電圧Ｖ_Rを上回れば、差動
増幅器４ａの出力信号が負になり、位相比較器１ａの出
力電圧の平均値が、基準電圧Ｖ_Rを下回れば、差動増幅
器４ａの出力信号が正になり、この差動増幅器４ａの出
力電圧がフィルタ５ａで積分されることによって、直流
電圧に変換され、フィルタ５ａの出力電圧が、電圧制御
発振器３ａに入力されるので、位相比較器１ａ出力の平
均電圧は、基準電圧Ｖ_Rに引き寄せられ、安定する。

【００３７】なお、位相比較器１ａの出力信号の平均電
圧が基準電圧Ｖ_Rに固定されたということは、位相比較
器１ａに入力される入力信号７ａ（Ｖ_IN）と、電圧制御
発振器３ａの出力信号との位相差が固定されることを意
味する。

【００３８】図２は、第１の実施例である位相同期回路
ＰＳ１がロック状態（位相同期回路ＰＳ１の出力信号の
周波数が安定している状態）にある場合に、入力信号７
ａ（Ｖ_IN）の周波数（またはビットレート）に対する位
相比較器１ａの出力信号の平均電圧の依存性を示す図で
ある。

【００３９】基準電圧発生器８ａが発生する基準電圧Ｖ
_Rは、図２では、ロックレンジの中程に相当する一定電
圧であるとしてある。

【００４０】なお、位相比較器１ａの出力電圧がとりう
る範囲内に、基準電圧Ｖ_Rの平均電圧が存在していれば
よい。また、基準電圧Ｖ_Rを、必ずしも一定電圧にする
必要はない。

【００４１】図２中、（ｉ）、（ｉｉ）で示してある２
つの直線は、電圧追尾回路ＶＴ１の出力電圧（フィルタ
５ａ出力電圧）が異なる値である場合の特性を示す図で
ある。

【００４２】図３は、図２に示す特性（ｉ）、（ｉｉ）
の信号が入力された場合に、位相同期回路ＰＳ１の要部
における信号波形を示す図である。

【００４３】ここで、位相同期回路がアンロック状態か
らロック状態に移行した直後は、図２（ｉ）に示す状態
であったとする。現時点での入力信号７ａ（Ｖ_IN）の周
波数における位相比較器１ａの出力信号の平均電圧Ｖ_R1
は、基準電圧Ｖ_Rを上回っているので、差動増幅器４ａ
の出力信号の時間平均はゼロからずれ、フィルタ５ａの
出力にはこれを積分した電圧が発生する。

【００４４】つまり、入力信号Ｖ_IN７ｉの周波数と位相
比較器１ａが出力する平均電圧とが、図２の点線（ｉ）
で示される関係である場合、入力信号の周波数は、「現
時点での入力信号Ｖ_IN７ｉの周波数」（縦の点線）であ
るので、２種類の点線が交わった点に対応する平均電圧
Ｖ_R1が、位相比較器１ａ出力の平均電圧になる。図２に
示す例では、上記平均電圧Ｖ_R1が基準電圧Ｖ_Rよりも上
にある。

【００４５】そして、上記平均電圧Ｖ_R1と基準電圧Ｖ_R
とは、それぞれ別々に決定されるので、ロック状態に移
行した直後は、値が互いに異なる。差動増幅器４ａが両
者の電圧差を増幅するので、差動増幅器４ａはゼロでな
い値を出力する。

【００４６】なお、基準電圧Ｖ_Rを任意に決定すること
ができ、また、上記例では、位相比較器１ａ出力の平均
電圧が基準電圧Ｖ_Rを上回っている場合であるが、この
平均電圧は、位相比較器１ａに入力される２信号の位相
差で決定されるので、位相比較器１ａが出力する平均電
圧が基準電圧Ｖ_Rを実際に上回るか下回るかは、電圧制
御発振器３ａのフリーラン周波数等、様々な要因に応じ
て決まる。

【００４７】一方、フィルタ５ａの出力電圧は、加算器
６ａを通して、電圧制御発振器３ａにオフセット電圧と
して印加され、このオフセット電圧がフィードバック制
御として働くので、図２に示す特性（ｉｉ）に近づいて
ゆく。特性（ｉｉ）に達すると、位相比較器１ａの出力
電圧の平均値が基準電圧Ｖ_Rと一致するので、差動増幅
器４ａの出力信号の時間平均はゼロになり、フィルタ５
ａの出力電圧は一定になり、この状態が安定に保たれ
る。

【００４８】図２、図３では、ロックレンジの中程に、
基準電圧Ｖ_Rを選んだので、位相比較器１ａの出力電圧
のデューティ比が５０％に近い値で保たれる。基準電圧
Ｖ_Rを、ロックレンジの中程よりも低い電圧に選ぶと、
位相比較器１ａの出力電圧のデューティ比が、上記より
も小さい値に保たれ、逆に、基準電圧Ｖ_Rを、ロックレ
ンジの中程よりも高い電圧に選ぶと、位相比較器１ａの
出力電圧のデューティ比が、上記よりも大きい値に保た
れる。

【００４９】位相同期回路ＰＳ１においては、電圧追尾
回路ＶＴ１は、位相比較器１ａの出力電圧のデューティ
比を保つようにフィードバック制御するので、電圧追尾
回路ＶＴ１が存在しない場合の位相同期回路と比較する
と、位相同期回路ＰＳ１では、ロックレンジが大幅に拡
大されている。位相比較器１ａ出力のデューティ比を一
定に保つことによって、ロックレンジが拡大されるの
で、このデューティ比の値自体は、ロックレンジの拡大
の効果とは無関係である。すなわち、基準電圧Ｖ _Rの平
均電圧は、位相比較器１ａの出力電圧がとりうる範囲内
である必要があるが、その範囲内であれば、基準電圧Ｖ
_Rの値自体とは無関係に、ロックレンジが拡大される。

【００５０】上記説明では、位相比較器がＥＸＯＲであ
るとして説明したが、位相比較器はアナログ動作のミキ
サ、またはセットリセットフリップフロップであって
も、上記と同様にロックレンジ拡大の効果を得ることが
できる。また、ＣＤＲへの応用において、位相比較器
は、識別器を含んだタイプ（参考文献；C. R. Hogge, J
R., “A Self Correcting Clock Recovery Circuit”,
Journal of Lightwave Tech., vol. LT-3, No.6, 1985,
p1323、別の参考文献：特開2000-68991）であってもよ
い。さらに、位相比較器は、ディレイフリップフロップ
（Ｄ−ＦＦ）を使用するいわゆるＢａｎｇ−ｂａｎｇ型
の位相比較器（ＢＢ−ＰＤ）であってもよい。ＢＢ−Ｐ
Ｄを使用した場合で、電圧制御発振器の発振周波数のド
リフトが発生した場合、電圧追尾回路を用いなくても、
入力信号と電圧制御発振器出力との位相関係は、所定の
位置に固定されているものの、ロックを維持するため
に、ＢＢ−ＰＤ出力のデューティ比が変化する。このと
きに、ＢＢ−ＰＤ出力のデューティ比が変化できる周波
数範囲が、ロックレンジとなる。電圧追尾回路を付加す
ることによって、ＢＢ−ＰＤ出力のデューティ比を固定
する（たとえば５０％に固定する）ことができるので、
ロックレンジを大幅に拡大することができる。さらに
は、位相比較器が、位相周波数比較器（ＰＦＤ）であっ
ても、上記と同様に、ロックレンジ拡大の効果を得るこ
とができる。

【００５１】なお、引込回路が付加された位相同期回路
に、電圧追尾回路ＶＴ１を適用すると、ロックレンジを
拡大することができる。引込回路の働きによってアンロ
ック状態からロック状態に移行した場合に、その時点で
の位相比較器１ａの出力電圧のデューティ比が０％近
く、または１００％近くであっても（すなわち、ロック
レンジの端で引き込みが起こったとしても）、電圧追尾
回路ＶＴ１の働きによって、所定のデューティ比に引き
寄せられ、保たれる。

【００５２】なお、電圧追尾回路を付加する代わりに、
ループフィルタと比較して時定数の長いローパスフィル
タまたは積分器を、ループフィルタに並列に付加するよ
うにしてもよく、このようにすることによって、若干の
ロックレンジ拡大の効果を得ることができる。しかし、
この方法では、位相比較器出力のデューティ比を任意に
選択することができないことに加え、ロックレンジ拡大
の効果を十分には得られない。

【００５３】上記実施例である位相同期回路では、位相
比較器出力の平均電圧を任意の基準電圧に一致させる制
御を行うことによって、位相比較器出力の平均電圧を任
意の電圧に保ったまま、電圧制御発振器の発振周波数の
ドリフトを補償するので、広いロックレンジと、任意の
位相（またはジッタ耐力などに対して最適の位相）でロ
ックを維持することができる。

【００５４】上記実施例である位相同期回路では、位相
比較器のデューティ比を任意に選択することができるの
で、たとえば入力データパタンの変動や入力信号のレベ
ル変動に応じて基準電圧を変更する制御を行うことも可
能であり、それぞれの条件でジッタ耐力に対して最適な
動作を実現することができる。

【００５５】なお、上記実施例において、ループフィル
タ２ａとして、受動素子によるパッシブのラグリード・
フィルタ、能動素子を利用したアクティブのラグリード
・フィルタのどちらでも使用することができる。一般
に、受動素子によるパッシブのラグリード・フィルタを
使用した位相同期回路は、アクティブのラグリード・フ
ィルタを使用した位相同期回路よりも、ロックレンジが
狭い。したがって、受動素子によるパッシブのラグリー
ド・フィルタを使用している位相同期回路において、上
記実施例中の電圧追尾回路ＶＴ１を適用すれば、特に顕
著なロックレンジ拡大の効果を得ることができる。言い
換えれば、アクティブのラグリード・フィルタを使用し
ていた従来の位相同期回路に、上記電圧追尾回路ＶＴ１
を適用すれば、アクティブのラグリード・フィルタの代
わりに、より回路規模が小さく、より設計が簡単なパッ
シブのラグリード・フィルタを使用することができる。

【００５６】図４は、本発明の第２の実施例である位相
同期回路ＰＳ２を示すブロック図である。

【００５７】位相同期回路ＰＳ２は、位相比較器１ｂ
と、ループフィルタ２ｂと、電圧制御発振器３ｂと、信
号入力端子７ｂと、信号出力端子９ｂと、電圧追尾回路
ＶＴ２とを有する。電圧追尾回路ＶＴ２は、基準電圧発
生器８ｂと、差動増幅器４ｂと、フィルタ５ｂと、加算
器６ｂとによって構成されている。

【００５８】位相同期回路ＰＳ２は、基本的には、位相
同期回路ＰＳ１と同じであり、位相同期回路ＰＳ１にお
いて、フィルタ５ａの出力電圧が位相比較器１ａの出力
電圧と加算される代わりに、フィルタ５ｂの出力電圧が
ループフィルタ２ｂの出力電圧と加算されている点のみ
が、位相同期回路ＰＳ１と異なる点である。

【００５９】位相同期回路ＰＳ２における動作、効果
は、位相同期回路ＰＳ１におけるそれらとほぼ同じであ
る。

【００６０】図５は、本発明の第３の実施例である位相
同期回路ＰＳ３を示すブロック図である。

【００６１】位相同期回路ＰＳ３は、位相比較器１ｃ
と、ループフィルタ２ｃと、電圧制御発振器３ｃと、信
号入力端子７ｃと、信号出力端子９ｃと、電圧追尾回路
ＶＴ３とを有する。電圧追尾回路ＶＴ３は、基準電圧発
生器８ｃと、差動増幅器４ｃと、第１のフィルタ１０ｃ
と、第２のフィルタ５ｃと、加算器６ｃとによって構成
されている。

【００６２】図６は、位相同期回路ＰＳ３の要部におけ
る信号波形を示す図である。

【００６３】図６（ｉ）は、アンロック状態からロック
状態に移行した直後の動作を示す図であり、図６（ｉ
ｉ）は、電圧追尾回路ＶＴ３の働きによって、位相比較
器１ｃ出力のデューティ比が一定（図では約５０％）に
保たれている状態を示している。

【００６４】位相同期回路ＰＳ３の動作原理、効果は、
位相同期回路ＰＳ１、ＰＳ２とほぼ同じである。ただ
し、位相同期回路ＰＳ３において、フィルタ１０ｃが挿
入されている点と、このために、差動増幅器４ｃに入力
される２信号ともに直流である点とが、位相同期回路Ｐ
Ｓ１、ＰＳ２とは異なり、これによって、差動増幅器４
ｃの演算速度を落とすことができるので、位相同期回路
ＰＳ１、ＰＳ２よりも、低消費電力化が可能である。

【００６５】図７は、本発明の第４の実施例である位相
同期回路ＰＳ４を示すブロック図である。

【００６６】位相同期回路ＰＳ４は、位相比較器１ｄ
と、ループフィルタ２ｄと、電圧制御発振器３ｄと、信
号入力端子７ｄと、信号出力端子９ｄと、電圧追尾回路
ＶＴ４とを有する。電圧追尾回路ＶＴ４は、基準電圧発
生器８ｄと、差動増幅器４ｄと、第１のフィルタ１０ｄ
と、第２のフィルタ５ｄと、加算器６ｄとによって構成
されている。

【００６７】位相同期回路ＰＳ４は、基本的には、位相
同期回路ＰＳ３と同じであり、位相同期回路ＰＳ３にお
いて、フィルタ５ｃの出力電圧が位相比較器１ｃの出力
電圧と加算される代わりに、フィルタ５ｄの出力電圧が
ループフィルタ２ｄの出力電圧と加算されている点のみ
が、位相同期回路ＰＳ３と異なる点である。

【００６８】位相同期回路ＰＳ４における動作、効果
は、位相同期回路ＰＳ３におけるそれらとほぼ同じであ
る。

【００６９】図８は、本発明の第５の実施例である位相
同期回路ＰＳ５を示すブロック図である。

【００７０】位相同期回路ＰＳ５は、位相比較器１ｅ
と、ループフィルタ２ｅと、電圧制御発振器３ｅと、信
号入力端子７ｅと、信号出力端子９ｅと、電圧追尾回路
ＶＴ５とを有する。電圧追尾回路ＶＴ５は、基準電圧発
生器８ｅと差動増幅器４ｅと、フィルタ５ｅと、加算器
６ｅとによって構成されている。

【００７１】位相同期回路ＰＳ５は、位相同期回路ＰＳ
４における第１のフィルタ１０ｄとループフィルタ２ｄ
との機能を、１つのフィルタ（フィルタ２ｅ）で実現し
ている。したがって、位相同期回路ＰＳ５は、位相同期
回路ＰＳ４よりも、回路規模が縮小される。

【００７２】図９は、本発明の第６の実施例である位相
同期回路ＰＳ６を示すブロック図である。

【００７３】位相同期回路ＰＳ６は、位相比較器１ｈ
と、ループフィルタ２ｈと、電圧制御発振器３ｈと、信
号入力端子７ｈと、信号出力端子９ｈと、電圧追尾回路
ＶＴ６とを有する。電圧追尾回路ＶＴ６は、基準電圧発
生器８ｈと、差動積分器２０と、加算器６ｈとによって
構成されている。

【００７４】位相同期回路ＰＳ６は、位相同期回路ＰＳ
１において、差動増幅器４ａとフィルタ５ａの代わり
に、１つの回路である差動積分器２０によって実現する
ものである。したがって、位相同期回路ＰＳ６は、位相
同期回路ＰＳ１〜ＰＳ５よりも、回路規模が小さくな
る。

【００７５】位相同期回路ＰＳ２〜ＰＳ５のそれぞれに
おいて、差動増幅器とフィルタとを、上記と同様に、差
動積分器に置き換えるようにしてもよい。

【００７６】図１０は、差動積分器２０の構成例を示す
回路図である。

【００７７】差動積分器２０は、演算増幅器１３と、抵
抗器１４、１５と、容量１６と、入力端子１７、１８
と、出力端子１９とを有する。そして、入力端子１７、
１８に入力される２電圧の差を積分し、この結果を、電
圧として出力端子１９に出力する仕組みである。

【００７８】図１１は、本発明の第７の実施例である位
相同期回路ＰＳ７を示すブロック図である。

【００７９】位相同期回路ＰＳ７は、位相比較器１ｆ
と、ループフィルタ２ｆと、電圧制御発振器３ｆと、電
圧追尾回路ＶＴ７と、加算器６ｆと、信号入力端子７ｆ
と、信号出力端子９ｆとを有する。

【００８０】電圧追尾回路ＶＴ７は、位相比較器１１ｆ
と、遅延発生器１２ｆと、差動増幅器４ｆと、フィルタ
５ｆと、加算器６ｆとによって構成されている。また、
位相比較器１１ｆと遅延発生器１２ｆとは、基準電圧発
生器を構成している。

【００８１】図１２は、位相同期回路ＰＳ７における要
部の波形を示す図である。図１２（ｉ）は、アンロック
状態からロック状態に移行した直後の状態を示す図であ
り、図１２（ｉｉ）は、電圧追尾回路ＶＴ７の働きによ
って、位相比較器１ｆ出力のデューティ比が位相比較器
１１ｆのそれ（図では約５０％）に一致し保たれている
状態を示ず図である。

【００８２】図１２において、遅延発生器１２ｆは、９
０°位相に相当する遅延を発生するものとして記載さ
れ、また、位相比較器１１ｆとして、ＥＸＯＲが使用さ
れている場合の波形を記載してあり、入力信号７ｆ（Ｖ
_IN）と、これが９０°遅延された信号とを、位相比較器
１１ｆが入力するので、位相比較器１１ｆは、図１２
（１）に示すように、デューティ比５０％の矩形波を出
力する。位相比較器１１ｆの出力信号の平均電圧は、位
相比較器１ｆの出力信号がデューティ比５０％となる場
合の平均電圧と一致するので、位相同期回路ＰＳ７にお
いて、位相比較器１１ｆの出力信号を、基準電圧Ｖ_Rと
して使用している。

【００８３】なお、図１２では、位相比較器１１ｆの出
力信号、位相比較器１ｆの出力信号がともに、パルスで
あるとして記載してあるが、差動増幅器４ｆの入力にそ
れぞれフィルタを挿入することによって、直流に変換
し、この変換された直流信号を差動増幅器４ｆに入力さ
せるようにしてもよい。

【００８４】位相同期回路ＰＳ７は、位相同期回路ＰＳ
１〜ＰＳ６における各基準電圧発生器の具体例を明示す
るものであり、位相比較器１１ｆと遅延発生器１２ｆと
によって、基準電圧Ｖ_Rを発生することによって、基準
電圧Ｖ_Rの無調整化を図ることができる。

【００８５】図１３は、本発明の第８の実施例である位
相同期回路ＰＳ８を示すブロック図である。

【００８６】位相同期回路ＰＳ８は、位相比較器１ｇ
と、ループフィルタ２ｇと、電圧制御発振器３ｇと、電
圧追尾回路ＶＴ８と、加算器６ｇと、信号入力端子７ｇ
と、信号出力端子９ｇとを有する。

【００８７】電圧追尾回路ＶＴ８は、位相比較器１１ｇ
と、遅延発生器１２ｇと、差動増幅器４ｇと、フィルタ
５ｇと、加算器６ｇとによって構成されている。また、
位相比較器１１ｇと遅延発生器１２ｇとは、基準電圧発
生器を構成している。

【００８８】位相同期回路ＰＳ８と、位相同期回路ＰＳ
７とでは、基準電圧の発生方法が異なる。位相同期回路
ＰＳ７では、位相比較器１１ｆ、遅延発生器１２ｆの入
力信号として、入力信号７ｆ（Ｖ_IN）を使用している
が、位相同期回路ＰＳ８では、電圧制御発振器３ｇの出
力信号を、位相比較器１１ｇ、遅延発生器１２ｇの入力
信号として使用している。

【００８９】位相同期回路ＰＳ８では、電圧制御発振器
３ｇの出力信号を、位相比較器１１ｇ、遅延発生器１２
ｇの入力信号として使用するので、入力信号７ｇ
（Ｖ_IN）の振幅に影響されることなく安定した基準電圧
ＶＲを発生することができる。

【００９０】上記実施例の最も主要な特徴は、位相同期
回路に電圧追尾回路を付加することである。電圧追尾回
路は、入力信号と電圧制御発振器の出力信号との位相差
を常に一定に保つように（すなわち、位相比較器出力の
デューティ比を一定に保つように）、電圧制御発振器に
オフセット電圧を与える制御を行う。

【００９１】ところで、以下の実施例は、位相比較器
と、ループフィルタと、電圧制御発振器と、ロック検出
器と、引込回路が縦列接続されている信号経路とを有す
る位相同期回路において、位相比較器出力の平均電圧
が、所定の基準電圧に一致させる信号を、上記信号経路
の電圧に加算する電圧追尾手段を有する位相同期回路で
ある。そして、上記電圧追尾手段で付加される信号によ
って、位相同期回路のロックレンジが拡大される。

【００９２】図１９は、本発明の第９の実施例である位
相同期回路ＰＳ９を示すブロック図である。

【００９３】位相同期回路ＰＳ９は、位相比較器１ｊ
と、ループフィルタ２ｊと、電圧制御発振器３ｊと、信
号入力端子７ｊと、信号出力端子９ｊと、ロック検出器
２１ｊと、付加的なループである引込回路ＦＳ２と、付
加的なループである電圧追尾回路ＶＴ９とを有する。

【００９４】位相比較器１ｊと、ループフィルタ２ｊ
と、電圧制御発振器３ｊとは、位相同期回路の本体を構
成し、引込回路ＦＳ２は、パルス発生器２３ｊと、計数
回路２４ｊと、Ｄ／Ａ変換器２５ｊとによって構成さ
れ、電圧追尾回路ＶＴ９は、基準電圧発生器８ｊと、差
動積分器２０ｊと、加算器６ｊとによって構成されてい
る。

【００９５】図２０は、位相同期回路ＰＳ９の要部の波
形を示す図である。

【００９６】図２０（１）は、ループフィルタ２ｊの出
力信号波形を示し、図２０（２）は、ロック検出器２１
ｊの出力信号波形を示し、図２０（３）は、位相比較器
１ｊの出力信号の平均電圧を示し、図２０（４）は、パ
ルス発生器２３ｊの出力信号波形を示し、図２０（５）
は、加算器２２ｊの出力信号Ｖ_FBを示している。図２０
（３）には、基準電圧発生器８ｊ出力電圧Ｖ_Rのレベル
も並記されている。

【００９７】タイムチャートの初期（点線よりも左側）
の段階では、位相同期回路がアンロック状態（電圧制御
発振器の出力信号が入力信号Ｖ_INに非同期である状態）
の場合を示しており、ロック検出器２１ｊがアンロック
を判別し、パルス発生器２３ｊがパルスを発生してい
る。これに伴い、計数回路２４ｊが、その値を変化さ
せ、Ｄ／Ａ変換器２５ｊが、その出力電圧を階段状に変
化させる。Ｄ／Ａ変換器２５ｊの出力電圧は、電圧制御
発振器３ｊの発振周波数を変化させ、これが入力信号の
周波数に近づいた時点で、位相同期回路の引き込み動作
が実現する。位相同期回路を引き込んだ後は、ロック検
出器２１ｊが、ロックを判別し、パルス発生器２３ｊが
停止し、計数回路２４ｊがその値を一定に保ち、Ｄ／Ａ
変換器２５ｊがその出力電圧を一定に保ち、ロック状態
（電圧制御発振器の出力信号が入力信号Ｖ_INに同期して
いる状態）を保つ。この結果、電圧制御発振器３ｊが発
振周波数を変化できる範囲にまで、プルインレンジが拡
大される。これまでの過程は、上記従来例と同じであ
る。

【００９８】そして、アンロック状態からロック状態に
移行した時点では、加算器２２ｊの出力電圧Ｖ_FBは、ロ
ック範囲の中央付近にあるとは限らず、図２０（５）に
示すように、下限付近（または上限付近）をとる場合が
ある。電圧追尾回路ＶＴ９は、ロック後の加算器２２ｊ
の出力電圧を、所望の電圧（たとえばロック範囲の中央
付近）にシフトさせる動作を行う。

【００９９】次に、電圧追尾回路ＶＴ９の動作について
詳細に説明する。

【０１００】図２１は、位相同期回路ＰＳ９において、
入力信号Ｖ_IN７ｊの周波数と位相比較器１ｊの平均電圧
との関係を示す図である。図２１中、（ｉ）は、アンロ
ック状態からロック状態に移行した時点でにおける特性
を示している。現時点における入力信号Ｖ_IN７ｊの周波
数での位相比較器１ｊの出力信号の平均電圧はＶ_R1であ
り、位相比較器１ｊの出力信号の平均電圧が取り得る電
圧範囲の下限付近となっている。この状態では、環境変
化（電源電圧変動、温度変化、ジッタ入力）等に対し
て、ロック状態を安定に保つことができない。

【０１０１】電圧追尾回路ＶＴ９は、Ｖ_RとＶ_R1とを入
力し、Ｖ_RとＶ_R1との差に比例した電圧を積分し、加算
器２２ｊに送出する。この結果、電圧制御発振器３ｊの
出力周波数が僅かに変化することによって、入力信号Ｖ
_IN７ｊと電圧制御発振器３ｊの出力信号との位相関係が
変化し、位相比較器１ｊの出力信号の平均電圧は、Ｖ_R
に近づいてゆき、一致したところで安定する（図２０
（３））。

【０１０２】安定した後の入力信号Ｖ_IN７ｊの周波数と
位相比較器１ｊの平均電圧との関係を、図２１における
（ｉｉ）に示してある。現時点における入力信号Ｖ_IN７
ｊの周波数での位相比較器１ｊ出力の平均電圧は、Ｖ_R
になっている。

【０１０３】基準電圧発生器８ｊの出力電圧Ｖ_Rを、位
相比較器１ｊ出力の平均電圧が取り得る電圧範囲の中央
付近に、設定しておくことによって（図２１）、加算器
２２ｊの出力電圧Ｖ_FBは、ロック範囲の中央付近に移動
し、そこで保たれる。このようにしておけば、アンロッ
ク状態からロック状態に移行した時点における加算器２
２ｊの出力電圧とは無関係に、環境変化（電源電圧変
動、温度変化、ジッタ入力）等に対して、ロック状態を
安定に保つことができる。

【０１０４】また、位相同期回路ＰＳ９では、引込回路
ＦＳ２によってプルインレンジが拡大され、電圧追尾回
路ＶＴ９によって、環境変化等に対してロック状態を安
定に保つことができるだけでなく、電圧追尾回路ＶＴ９
によって、ロックレンジが拡大される効果が得られる。

【０１０５】図２２は、電圧追尾回路ＶＴ９が安定した
後の入力信号Ｖ_IN７ｊの周波数と位相比較器１ｊの平均
電圧との関係を示す図である。

【０１０６】引込回路ＦＳ２の働きによってアンロック
からロック状態に移行できる入力周波数Ｖ_IN７ｊの範囲
が拡大され、引き込んだ後には、電圧追尾回路ＶＴ９の
働きによって、位相比較器１ｊの出力信号の平均電圧
が、基準電圧発生器８ｊの出力電圧Ｖ_Rと一致し、入力
信号Ｖ_IN７ｊの周波数（またはビットレート）が変動し
ても、この一致は保たれ、ロック状態が保たれるので、
ロックレンジが拡大されていることになる。

【０１０７】位相同期回路ＰＳ９を従来の位相同期回路
ＰＳ１１２と比較すると、図２２の中央部分、すなわ
ち、位相比較器１ｊの出力信号の平均電圧が、基準電圧
発生器８ｊの出力電圧Ｖ_Rと一致している入力信号Ｖ_IN
７ｊの周波数範囲が、電圧追尾回路ＶＴ９を付加してい
ることによるロックレンジの増加分となる。このロック
レンジの増加分は、引込回路ＦＳ２出力電圧範囲と電圧
追尾回路ＶＴ９の出力電圧範囲とを変更することによっ
て、自由に選ぶことができ、ループフィルタ２ｊの特性
とは無関係に選ぶことができる。すなわち、位相同期回
路出力の位相雑音、ジッタ耐性を悪化させることなく、
ロックレンジを拡大することができる。

【０１０８】なお、単にロックレンジを拡大することが
目的である場合には、基準電圧発生器８ｊの出力電圧Ｖ
_Rを位相比較器１ｊ出力の平均電圧が取り得る電圧範囲
内に設定すれば、その設定値に無関係にロックレンジが
拡大される効果が得られる。さらに、基準電圧発生器８
ｊの出力電圧Ｖ_Rを、位相比較器１ｊの出力信号の平均
電圧が取り得る電圧範囲の中央付近に設定すると、環境
変化（電源電圧変動、温度変化、ジッタ入力）等に対し
て、ロック状態をより安定に保つことができる効果が得
られる。

【０１０９】図２３は、本発明の第１０の実施例である
位相同期回路ＰＳ１０を示すブロック図である。

【０１１０】位相同期回路ＰＳ１０は、位相比較器１ｋ
と、ループフィルタ２ｋと、電圧制御発振器３ｋと、信
号入力端子７ｋと、信号出力端子９ｋと、ロック検出器
２１ｋと、付加的なループである引込回路ＦＳ３と、付
加的なループである電圧追尾回路ＶＴ１０とを有する。

【０１１１】位相比較器１ｋと、ループフィルタ２ｋ
と、電圧制御発振器３ｋとは、位相同期回路の本体を構
成し、引込回路ＦＳ３は、シュミット・トリガ回路２６
ｋと、積分器２７と、電圧保持回路２８とによって構成
され、電圧追尾回路ＶＴ１０は、基準電圧発生器８ｋ
と、差動積分器２０ｋと、加算器６ｋとによって構成さ
れている。

【０１１２】引込回路を付加した従来の位相同期回路Ｐ
Ｓ１１２における引込回路は、一般的に、デジタル回路
で構成される。これは、ロック時に、引込回路ＦＳ１出
力電圧の変動を抑え、ロック状態を安定に保つ効果を期
待するためである。しかし、電圧追尾回路を引込回路と
一緒に適用すれば、ロック時に、引込回路出力に何らか
の変動が発生したとしても、電圧追尾回路がこれをキャ
ンセルするように働くので、引込回路への性能要求を大
幅に軽減できる。そこで、回路規模が小さく低消費電力
であるアナログ回路で構成することが可能となるので、
本発明の第１０の実施例に示す引込回路ＦＳ３で構成で
きる。

【０１１３】図２４は、シュミット・トリガ回路の例を
示す回路図である。

【０１１４】シュミット・トリガ回路２６ｋは、入力と
出力とにヒステリシス特性を持つ回路（履歴回路）であ
ればよく、図２４（１）に示すシュミット・トリガイン
バータ、図２４（２）、（３）に示すヒステリシスコン
パレータ等を使用することができる。なお、シュミット
・トリガタイプのデジタルゲートとアナログ用途のヒス
テリシスコンパレータとは、用途によって使用電圧と呼
び方とが異なるだけであり、電気的な機能は同一である
ので、上記実施例の場合、どちらの回路をも使用するこ
とができる。ここでは、入出力にヒステリシス特性を持
つ回路の総称としてシュミット・トリガ回路と呼ぶこと
にする。

【０１１５】シュミット・トリガ回路２６ｋと積分器２
７とは、アナログ発振器を構成している。電圧保持回路
２８は、ロック検出器２１ｋがアンロックと判別した場
合にアナログ発振器が信号を出力し、ロック検出器２１
ｋがロックと判別した場合に、一定電圧を保持・出力す
る。

【０１１６】図２５は、位相同期回路ＰＳ１０の要部の
波形を示す図である。

【０１１７】図２５（１）は、ループフィルタ２ｋの出
力信号を示し、図２５（図２）は、ロック検出器２１ｋ
の出力信号を示し、図２５（３）は、電圧保持回路２８
の出力信号を示し、図２５（４）は、加算器２２ｋの出
力電圧Ｖ_FBを示す図である。

【０１１８】タイムチャートの初期（点線よりも左側）
の段階では、位相同期回路が、アンロック状態である場
合を示し、ロック検出器２１ｋがアンロックを判別し、
シュミット・トリガ回路２６ｋと積分器２７とによって
構成されるアナログ発振器が、三角波を発生する。三角
波は、電圧制御発振器３ｋの出力周波数を掃引し、これ
が入力信号の周波数に近づいた時点で、位相同期回路の
引き込み動作が実現する。位相同期回路を引き込んだ後
は、ロック検出器２１ｎがロックを判別し、電圧保持回
路２８がその出力電圧を一定に保ち、ロック状態を保
つ。この結果、電圧制御発振器３ｋが発振周波数を変化
できる範囲にまで、プルインレンジが拡大される。

【０１１９】一方、アンロック状態からロック状態に移
行してからは、電圧追尾回路ＶＴ１０の働きによって、
加算器２２ｋの出力電圧Ｖ_FBの値が所望の電圧（たとえ
ばロック範囲の中央付近）に引き寄せられ、その状態が
安定に保たれる、すなわち、電圧追尾回路ＶＴ１０の働
きによってロックレンジも拡大される。

【０１２０】位相同期回路ＰＳ１０は、位相同期回路Ｐ
Ｓ９と比較して、同様のプルインレンジ拡大の効果とロ
ックレンジ拡大の効果と環境変動（電源電圧変動、温度
変動、ジッタ入力）への耐性とが得られることに加え、
回路規模が小さく、低消費電力であるという特徴を持
つ。

【０１２１】図２６は、本発明の第１１の実施例である
位相同期回路ＰＳ１１を示すブロック図である。

【０１２２】位相同期回路ＰＳ１１は、位相比較器１ｍ
と、ループフィルタ２ｍと、電圧制御発振器３ｍと、信
号入力端子７ｍと、信号出力端子９ｍと、ロック検出器
２１ｍと、付加的なループである引込回路ＦＳ４と、付
加的なループである電圧追尾回路ＶＴ１１とを有する。

【０１２３】位相比較器１ｍと、ループフィルタ２ｍ
と、電圧制御発振器３ｍとは、位相同期回路の本体を構
成し、引込回路ＦＳ４は、シュミット・トリガ回路２６
ｍと、差動積分器２０ｍと、スイッチ２９とによって構
成され、電圧追尾回路ＶＴ１１は、基準電圧発生器８ｍ
と、差動積分器２０ｍと、加算器６ｍとによって構成さ
れている。また、引込回路ＦＳ４と電圧追尾回路ＶＴ１
１との回路の一部（差動積分器２０ｍ）を共通化し、共
通化回路ＣＭ１としている。

【０１２４】図２７は、本発明第１１の実施例である位
相同期回路ＰＳ１１の要部の波形を示す図である。

【０１２５】図２７（１）は、ループブイルタ２ｍの出
力信号を示し、図２７（２）は、ロック検出器２１ｍの
出力信号を示し、図２７（３）は、位相比較器１ｍの出
力信号の平均電圧を示し、図２７（４）は、差動積分器
２０ｍの出力電圧Ｖ_FBを示している。なお、図２７
（３）には、基準電圧発生器８ｍ出力電圧Ｖ_Rも並記さ
れている。

【０１２６】タイムチャートの初期（点線よりも左側）
の段階では、位相同期回路がアンロック状態である場合
を示し、ロック検出器２１ｍがアンロックを判別し、ス
イッチ２９は、シュミット・トリガ回路２６ｍの出力信
号を選択し、シュミット・トリガ回路２６ｍと差動積分
器２０ｍとによって構成されるアナログ発振器は、三角
波を発生する。三角波は、電圧制御発振器３ｍの出力周
波数を掃引し、これが入力信号の周波数に近づいた時点
で、位相同期回路の引き込み動作が実現する。位相同期
回路を引き込んだ後は、ロック検出器２１ｍは、ロック
を判別し、スイッチ２９は、位相比較器１ｍの出力信号
を選択し、電圧追尾回路ＶＴ１１の働きによって、位相
比較器１ｍ出力の平均電圧（図２７（３））は、基準電
圧発生器の出力電圧Ｖ_Rに一致するように制御され、ロ
ック状態が安定に保たれる。この結果、電圧制御発振器
３ｋが発振周波数を変化できる範囲にまで、プルインレ
ンジとロックレンジとが拡大される。なお、スイッチ２
９が切り替わる時点で、差動積分器２０ｍに入力される
電圧に飛びが生じても、差動積分器２０ｍの出力には、
飛びが現れないので、アンロック状態からロック状態へ
の移行がスムーズに行われる。

【０１２７】なお、シュミット・トリガ回路２６ｍは、
入出力にヒステリシス特性を持つものであれば何でもよ
く、シュミット・トリガタイプのデジタルゲート、ヒス
テリシスコンパレータが使用可能である。また、スイッ
チ２９は、アナログスイッチを使用できるが、位相比較
器１ｍとシュミット回路２６ｍとには、デジタル出力タ
イプのものが使用できるので、その場合、スイッチ２９
を、デジタルゲートによるセレクタで実現してもよい。

【０１２８】また、アナログ発振器の出力波形は、三角
波に限定されるものではなく、電圧上昇過程の時定数と
電圧降下過程の時定数とを異なる値にし、鋸波としても
よい。

【０１２９】また、図２６では、スイッチ２９がどちら
を選択している場合でも、差動積分器２０ｍの入力の一
方には、基準電圧発生器８ｍ出力電圧Ｖ_Rが入力される
構成になっているが、スイッチ２９がシュミット・トリ
ガ２６ｍを選択している期間は、この限りではない。す
なわち、スイッチ２９が、シュミット・トリガ２６ｍを
選択している期間は、差動積分器２０ｍの入力の一方
（図２６において基準電圧発生器８ｍ出力電圧Ｖ_Rが入
力されている方）が、基準電圧発生器８ｍの出力電圧Ｖ
_Rではなく、シュミットトリガ２６ｍ出力の最高電圧と
最低電圧との範囲内の任意の電圧を与えるようにしても
よい。

【０１３０】位相同期回路ＰＳ１１は、位相同期回路Ｐ
Ｓ９、ＰＳ１０と同様に、プルインレンジ拡大とロック
レンジ拡大との効果と、環境変動（電源電圧変動、温度
変動、ジッタ入力）への耐性とが得られることに加え、
引込回路ＦＳ４と電圧追尾回路ＶＴ１１の回路との一部
を共通化し、共通化回路ＣＭ１とすることによって、回
規模の縮小と低消費電力化とにさらに有利な構成になっ
ている。

【０１３１】また、共通化回路ＣＭ１では、アンロック
状態には、引込回路ＦＳ４が動作し、ロック状態には、
電圧追尾回路ＶＴ１１が動作し、両回路が同時に動作す
ることがないので、逆方向制御による動作速度の低下、
有効制御可能範囲の縮小等が発生しない利点がある。

【０１３２】また、位相同期回路本体ヘフィードバック
される差動積分器２０ｍの出力電圧に飛びが発生するこ
とがないので、アンロック状態からロック状態への移行
がスムーズに実現でき、移行の衝撃によるロック外れが
起きにくいという利点がある。

【０１３３】図２８は、本発明の第１２の実施例である
位相同期回路ＰＳ１２を示すブロック図である。

【０１３４】位相同期回路ＰＳ１２は、位相比較器１ｐ
と、ループフィルタ２ｐと、電圧制御発振器３ｐと、信
号入力端子７ｐと、信号出力端子９ｐと、付加的なルー
プである電圧追尾回路ＶＴ１２とを有する。

【０１３５】位相比較器１ｐと、ループフィルタ２ｐ
と、電圧制御発振器３ｐとは、位相同期回路の本体を構
成し、電圧追尾回路ＶＴ１２は、基準電圧発生器８ｐ
と、電圧差検出器４０ｐと、コンパレータ４１ｐと、パ
ルス発生器２３ｐと、計数回路２４ｐと、Ｄ／Ａ変換器
２５ｐとによって構成されている。

【０１３６】位相同期回路ＰＳ１２は、位相同期回路Ｐ
Ｓ１の電圧追尾回路ＶＴ１を、ディジタル構成で実現し
たものであり、その動作原理は、位相同期回路ＰＳ１と
ほぼ同じである。電圧差検出器４０ｐは、位相比較器１
ｐ出力と基準電圧発生器８ｐ出力電圧Ｖ_Rとを入力し、
両電圧の電圧差（または両電圧の平均値の電圧差）が、
所定の電圧を超過する場合に、イネーブル信号ＥＮをパ
ルス発生器２３ｐに送出し、パルス発生器２３ｐは、こ
れに従って発振状態となる。

【０１３７】一方、コンパレータ４１ｐは、位相比較器
１ｐ出力と基準電圧発生器８ｐの出力電圧Ｖ_Rとを入力
し、両電圧を電圧比較（または両電圧の平均値を電圧比
較）した出力Ｕ／Ｄ信号を計数回路２４ｐに送出する。
パルス発生器２３ｐの出力信号は、計数回路２４ｐに入
力され、計数される。このときに、計数の方向（アップ
／ダウン）は、コンパレータ４１ｐの出力Ｕ／Ｄ信号に
よって決定される。計数回路２４ｐ出力は、Ｄ／Ａ変換
器２５ｐによって電圧に変換され、位相同期回路本体の
電圧経路に加算される。以上の仕組みによって、電圧追
尾回路ＶＴ１２は、位相比較器１ｐ出力の平均電圧が、
基準電圧発生器８ｐの出力電圧Ｖ_Rと一致するように制
御を行う。

【０１３８】図２９は、本発明第１２の実施例である位
相同期回路ＰＳ１２の要部のロック時の波形を示す図で
ある。

【０１３９】図２９（１）は、電圧差検出器４０ｐの出
力信号ＥＮを示し、図２９（２）は、パルス発生器２３
ｐの出力信号を示し、図２９（３）は、Ｄ／Ａ変換器２
５ｐの出力電圧Ｖ_FBを示し、図２９（４）は、位相比較
器１ｐの出力信号の平均電圧を示している。また、図２
９（４）には、基準電圧発生器８Ｐの出力電圧Ｖ_Rも並
記されている。

【０１４０】環境変化（電源電圧変動、温度変化等）や
経時変化によって、位相比較器１ｐ出力の平均電圧がシ
フトし、電圧差検出器４０ｐの検出閾値（図２９
（４））を超えると、電圧差検出器４０ｐは、イネーブ
ル信号ＥＮを出力し、パルス発生器２３ｐを発振させ
る。

【０１４１】計数回路２４ｐは、コンパレータ４１ｐが
指定する方向（アップ・ダウン）に数値を変化させ、こ
れに従い、Ｄ／Ａ変換器２５ｐは、その出力電圧Ｖ_FBを
変化させる。これに伴い、電圧制御発振器３ｐの出力信
号と入力信号７ｐＶ_INとの位相関係が変化し、位相比較
器１ｐ出力の平均電圧が、基準電圧発生器８ｑ出力電圧
Ｖ_Rに近づいてゆく。位相比較器１ｐ出力の平均電圧と
基準電圧発生器８ｑ出力電圧Ｖ_Rとが、上記閾値以下に
なると、電圧差検出器４０ｐは、イネーブル出力ＥＮを
反転させ、パルス発生器２３ｐを停止させる。この結
果、位相比較器１ｐ出力の平均電圧は、基準電圧発生器
８ｑの出力電圧Ｖ_R近くに保たれるので、ロック状態が
安定に保たれる。

【０１４２】入力信号７ｐＶ_INの周波数（あるいはビッ
トレート）が変化した場合も、電圧追尾回路ＶＴ１２の
働きによって、位相比較器１ｐの出力信号の平均電圧
が、基準電圧発生器８ｑの出力電圧Ｖ_R近くに保たれ
る。すなわち、電圧追尾回路ＶＴ１２は、ロックレンジ
を拡大する効果がある。

【０１４３】電圧差検出器４０ｐは、電圧追尾回路ＶＴ
１２の動作に不感帯を設けるために挿入されている。す
なわち、位相比較器１ｐの出力電圧（またはその平均電
圧）と基準電圧発生器８ｐの出力電圧Ｖ_Rとが、所定の
電圧差内であれば、パルス発生器２３ｐをオフ状態と
し、電圧追尾回路ＶＴ１２をオフ状態とすることによっ
て、電圧追尾回路ＶＴ１２が位相同期回路本体の動作に
与える影響を最小限に留めるように工夫している。電圧
追尾回路ＶＴ１２が位相同期回路本体に与える影響が問
題とならない場合は、電圧差検出器４０ｐを取り除き、
パルス発生器２３ｐを常に発振状態とさせておいてもよ
い。

【０１４４】なお、位相同期回路ＰＳ１２では、位相比
較器１ｐの出力信号を電圧追尾回路ＶＴ１２に入力し、
電圧追尾回路ＶＴ１２出力を位相比較器１ｐ出力に加算
する構成を例に挙げて説明したが、電圧追尾回路ＶＴ１
２の出力信号を、ループフィルタ２ｐの出力信号に加算
するようにしてもよい。

【０１４５】また、ループフィルタ２ｐの出力信号を電
圧追尾回路ＶＴ１２に入力し、電圧追尾回路ＶＴ１２の
出力信号を、ループフィルタ２ｐの出力信号に加算する
ようにしてもよい。また、電圧差検出器４０ｐは、ヒス
テリシスコンパレータ、ウィンドウコンパレータ等でも
よい。

【０１４６】位相同期回路ＰＳ１２は、電圧追尾回路Ｖ
Ｔ１２を付加することによって、ロックレンジが拡大さ
れる。電圧追尾回路ＶＴ１２をデジタルで構成したこと
によって、集積化が容易であり、環境変化（電源電圧変
動、温度変化等）に対して影響を受けにくいという利点
がある。また、電圧差検出器４０ｐを設けることによっ
て、電圧追尾回路ＶＴ１２の動作に不感帯を設けるの
で、電圧追尾回路ＶＴ１２が位相同期回路本体の動作に
与える影響を、最小限に留めることができるという利点
がある。

【０１４７】図３０は、本発明の第１３の実施例である
位相同期回路ＰＳ１３を示すブロック図である。

【０１４８】位相同期回路ＰＳ１３は、位相比較器１ｑ
と、ループフィルタ２ｑと、電圧制御発振器３ｑと、信
号入力端子７ｑと、信号出力端子９ｑと、ロック検出器
２１ｑと、付加的なループである引込回路ＦＳ５と、付
加的なループである電圧追尾回路ＶＴ１３とを有する。

【０１４９】位相比較器１ｑと、ループフィルタ２ｑ
と、電圧制御発振器３ｑとは、位相同期回路の本体を構
成し、引込回路ＦＳ５は、パルス発生器２３ｑと、計数
回路２４ｑと、Ｄ／Ａ変換器２５ｑとによって構成さ
れ、電圧追尾回路ＶＴ１３は、基準電圧発生器８ｑと、
電圧差検出器４０ｑと、コンパレータ４１ｑと、パルス
発生器２３ｑと、計数回路２４ｑと、Ｄ／Ａ変換器２５
ｑとによって構成されている。また、引込回路ＦＳ５と
電圧追尾回路ＶＴ１３の回路との一部（パルス発生器２
３ｑと、計数回路２４ｑと、Ｄ／Ａ変換器２５ｑ）を、
共通化し、共通化回路ＣＭ２としている。

【０１５０】位相同期回路ＰＳ１３は、引込回路を付加
した従来の位相同期回路ＰＳ１１２（図１７）に、位相
同期回路ＰＳ１２の電圧追尾回路ＶＴ１２を適用し、引
込回路に含まれるパルス発生器、計数回路、Ｄ／Ａ変換
器と、電圧追尾回路に合まれるパルス発生器、計数回
路、Ｄ／Ａ変換器とを共通化し、共通化回路ＣＭ２とし
たものである。

【０１５１】引込回路ＦＳ５の動作は、位相同期回路Ｐ
Ｓ９における動作と同じであり、電圧追尾回路ＶＴ１３
の動作は、位相同期回路ＰＳ１２と同じである。

【０１５２】図３１は、位相同期回路ＰＳ１３の要部の
波形を示す図である。

【０１５３】図３１（１）は、ループフィルタ２ｑの出
力信号を示し、図３１（２）は、ロック検出器２１ｑの
出力信号を示し、図３１（３）は、電圧差検出器４０ｑ
の出力信号ＥＮを示し、図３１（４）は、パルス発生器
２３ｑの出力信号を示し、図３１（５）は、Ｄ／Ａ変換
器２５ｑの出力信号を示し、図３１（６）は、位相比較
器１ｐの出力信号の平均電圧を示している。また、図３
１（６）には、電圧差検出器４０ｑの検出閾値も並記さ
れている。

【０１５４】タイムチャートの初期（点線よりも左側）
の段階では、位相同期回路がアンロック状態の場合を示
し、ロック検出器２１ｑがアンロックを判別し、パルス
発生器２３ｑは、パルスを発生するので、Ｄ／Ａ変換器
２５ｑは、電圧を階段状に変化させる。

【０１５５】位相同期回路ＰＳ１３がロック状態になる
と、ロック検出器２１ｑは、ロックを判別するが、この
時点では、位相比較器１ｑ出力の平均電圧と基準電圧発
生器８ｑ出力電圧Ｖ_Rとは一致しておらず、電圧差検出
器４０ｑは、イネーブル信号ＥＮを出力するために、パ
ルス発生器２３ｑが発振を継続する。Ｄ／Ａ変換器２５
ｑの出力電圧Ｖ_FBが変化することによって、電圧制御発
振器３ｑの出力信号と入力信号７ｑＶ_INとの位相関係が
変化するので、位相比較器１ｑの出力信号の平均電圧も
変化する。

【０１５６】位相比較器１ｑ出力の平均電圧が、基準電
圧発生器８ｑ出力電圧Ｖ_Rに一致する（厳密には、図３
１（６）に記載の閾値内に入る）と、電圧差検出器４０
ｑがこれを検知し、パルス発生器２３ｑを停止させる制
御を行い、ロック状態が保たれる。以降、環境変化（電
源電圧変動、温度変化等）が発生し、位相比較器１ｑの
出力信号の平均電圧がシフトしたとしても、これを電圧
差検出器４０ｑが検知し、パルス発生器２３ｑを発振さ
せ、計数回路２４ｑが上記電圧シフトを打ち消す方向に
その値を変化させ、ロックはずれを起こすことなく、元
の状態に戻すので、ロックが安定に保たれる。

【０１５７】位相同期回路ＰＳ１３は、位相同期回路Ｐ
Ｓ１１と同様に、プルインレンジ拡大とロックレンジ拡
大との効果と、環境変動（電源電圧変動、温度変動、ジ
ッタ入力）への耐性とが得られることに加え、引込回路
ＦＳ５と電圧追尾回路ＶＴ１３の回路との一部を共通化
し、共通化回路ＣＭ２とすることによって、回路規模の
縮小と、低消費電力化とに有利な構成になっている。

【０１５８】また、位相同期回路ＰＳ１３は、位相同期
回路本体ヘフィードバックされるＤ／Ａ変換器２５ｑの
出力電圧に飛びが発生することがないので、アンロック
状態からロック状態への移行がスムーズに実現でき、移
行の衝撃によるロック外れが起きにくいという利点があ
る。また、位相同期回路ＰＳ１３は、位相同期回路ＰＳ
１１と比較して、同じ機能がデジタル回路で構成されて
いるので、集積化が容易で、環境変動（電源電圧変動、
温度変動等）の影響を受けにくいという利点がある。

【０１５９】つまり、上記各実施例は、位相比較器と、
ループフィルタと、電圧制御発振器とが縦列接続されて
いる信号経路を有し、上記位相比較器は、入力信号Ｖ_IN
と上記電圧制御発振器の出力信号との位相を比較し、こ
の比較結果を出力する比較器であり、上記ループフィル
タは、上記位相比較器の出力信号を入力して直流電圧を
出力するフィルタであり、上記電圧制御発振器は、上記
ループフィルタの直流出力電圧に応じて、出力発振周波
数を制御する発振器である位相同期回路において、上記
位相比較器の出力電圧を、所定の基準電圧に一致させる
信号を、上記信号経路の電圧に加算する電圧追尾手段を
有し、上記電圧追尾手段によって、上記位相同期回路の
ロックレンジを拡大する位相同期回路の例である。

【０１６０】したがって、上記実施例によれば、位相比
較器出力のデューティ比の限界が直接ロックレンジを制
限するという従来例における問題点を克服することがで
き、電圧追尾回路が位相比較器出力のデューティ比を一
定に保つことができる入力周波数範囲まで、ロックレン
ジを大幅に拡大することができる。

【０１６１】また、上記実施例は、従来の位相同期回路
に別のループ（電圧追尾回路）を付加することによっ
て、入力周波数（またはビットレート）の変化や電圧制
御発振器の経年変化、温度変化があった場合でも、位相
比較器出力のデューティ比を変化させることなく、同期
状態を保つことが可能であり、従来の位相同期回路と比
較して著しくロックレンジを拡大することができる。

【０１６２】また、上記実施例は、電圧迫屋回路の基準
電圧Ｖ_Rを調整することによって、入力信号Ｖ_INと電圧
制御発振器出力との位相関係を任意に制御することがで
きるという利点がある。さらに、ＣＤＲの用途では、最
も位相関係余裕がある位相位置を常に使用することがで
きるので、ジッタに対する耐力を常に高く保つことがで
きるとい利点がある。

【０１６３】この効果は、引込回路を付加したことによ
って実質的なロックレンジが減少した位相同期回路に対
しても、同様に得られる。すなわち、引込回路を付加し
た位相同期回路において。ロックレンジの端で引き込み
が起こった場合でも、電圧追尾回路の働きによって、所
定のデューティ比に引き寄せられ保たれるので、ロック
レンジが大幅に拡大される。つまり、上記実施例によれ
ば、経年変動、温度変動を補償する付加回路を不要と
し、また、調整作業を大幅に短縮できるので、低コスト
化を図ることができる。

【０１６４】図３２は、本発明の第１４の実施例である
位相同期回路ＰＳ１４を示すブロック図である。

【０１６５】位相同期回路ＰＳ１４は、位相比較器１ｒ
と、ループフィルタ２ｒと、電圧制御発振器３ｒと、電
圧追尾回路ＶＴ１４と、信号入力端子７ｒと、信号出力
端子９ｒとを有する。

【０１６６】電圧追尾回路ＶＴ１４は、位相比較器１１
ｒと、可変遅延発生器１２ｒと、差動増幅器４ｒと、フ
ィルタ５ｒと、加算器６ｒと、発振器４１とによって構
成されている。また、位相比較器１１ｒと可変遅延発生
器１２ｒと発振器４１とは、基準電圧発生器を構成して
いる。

【０１６７】位相同期回路ＰＳ１４は、位相同期回路Ｐ
Ｓ７と比較して、基準電圧の発生方法が異なる。つま
り、位相同期回路ＰＳ７では、遅延発生器１２ｆが、固
定遅延（たとえば９０度位相に相当する遅延）を発生す
るのに対して、位相同期回路ＰＳ１４では、可変遅延発
生器１２ｒ（たとえば０°〜３６０度位相に相当する遅
延を発生する無限移相器）を使用する点が異なる。さら
に、可変遅延発生器１２ｒにおける遅延量は、発振器４
１によって周期的に制御される。

【０１６８】位相同期回路ＰＳ７において、位相比較器
１１ｆと遅延発生器１２ｆとによって構成される基準電
圧発生器は、図１２（１）（２）に示すように、デュー
ティ比５０％の矩形波を出力するのに対して、位相同期
回路ＰＳ１４において、位相比較器１１ｒと可変遅延発
生器１２ｒと発振器４１とによって構成される基準電圧
発生器は、デューティ比が０％から１００％までのラン
ダムな値を移り変わる矩形波を出力する。ここで、デュ
ーティ比が一定にならないのは、発振器４１の発振周波
数が、信号入力７ｒの周波数（またはビットレート）と
は無関係に決定され、位相関係が常に変化するためであ
る。

【０１６９】このようにして、位相同期回路ＰＳ１４に
おける基準電圧発生器の出力は、デューティ比がランダ
ムに変化する矩形波となるので、ハイ、ローの出現確率
はほぼ等しくなり、デューティ比を５０％に固定する場
合（移相同期回路ＰＳ７）とほぼ等しい直流成分を含む
ことになる。したがって、位相同期回路ＰＳ１４におけ
る基準電圧発生器は、電圧追尾回路ＶＴ１４の基準電圧
Ｖ_Rを発生することができる。

【０１７０】なお、図３２に示す位相同期回路ＰＳ１４
の構成では、位相比較器１１ｒの出力信号、位相比較器
１ｒの出力信号は、ともにパルス信号となるが、差動増
幅器４ｒの入力にそれぞれフィルタを挿入することによ
って直流成分のみを取出し、この直流信号を、差動増幅
器４ｒに入力するようにしてもよい。この場合、電圧追
尾回路ＶＴ１４において、フィルタ５ｒによって、最終
的に高周波成分が除去されるので、上記のように、高周
波成分を予め除去しておいた場合でも、同等の動作を実
現することができる。

【０１７１】位相同期回路ＰＳ１４における基準電圧発
生器は、遅延発生器の遅延量を調整する（たとえば９０
度位相に相当する固定遅延に調整する）必要がなく、経
年変化や環境変化（温度変化、電源電圧変動等）に対し
て耐性が強いという利点がある。

【０１７２】すなわち、位相同期回路ＰＳ１４におい
て、位相比較器１１ｒと可変遅延発生器１２ｒと発振器
４１とによって構成されている基準電圧発生器のうち
で、可変遅延発生器１２ｒは、入力信号Ｖ_INを任意時間
遅延させる可変遅延手段の例であり、発振器４１は、上
記可変遅延手段の遅延量を周期的に制御するために所定
の周波数の信号を発振する発振手段の例であり、位相比
較器１１ｒは、入力信号Ｖ _INの位相と上記可変遅延手段
の出力の位相とを比較する第２の位相比較器の例であ
る。

【０１７３】図３３は、本発明の第１５の実施例である
位相同期回路ＰＳ１５を示すブロック図である。

【０１７４】位相同期回路ＰＳ１５は、位相比較器１ｓ
と、ループフィルタ２ｓと、電圧制御発振器３ｓと、電
圧追尾回路ＶＴ１５と、信号入力端子７ｓと、信号出力
端子９ｓとを有する。

【０１７５】電圧追尾回路ＶＴ１５は、位相比較器１１
ｓと、差動増幅器４ｓと、フィルタ５ｓと、加算器６ｓ
と、発振器４２とによって構成されている。また、位相
比較器１１ｓと発振器４２とは、基準電圧発生器を構成
している。

【０１７６】位相同期回路ＰＳ１５は、位相同期回路Ｐ
Ｓ１４と比較して、基準電圧の発生方法が異なる。位相
同期回路ＰＳ１４では、可変遅延発生器１２ｒを使用し
ているのに対して、位相同期回路ＰＳ１５では、遅延発
生器を用いず、発振器４２出力を位相比較器１１ｓに直
接に入力する構成になっている、発振器４２の発振周波
数が信号入力７ｓの周波数（またはビットレート）と無
関係に決定されるので、位相比較器１１ｓは、デューテ
ィ比が０％から１００％までのランダムな値を移り変わ
る矩形波を出力する。このようにして、位相同期回路Ｐ
Ｓ１５における基準電圧発生器の出力は、デューティ比
がランダムに変化する矩形波となるので、ハイ、ローの
出現確率はほぼ等しくなり、デューティ比を５０％に固
定する場合（位相同期回路ＰＳ７）とほぼ等しい直流成
分を含むことになる。したがって、位相同期回路ＰＳ１
５における基準電圧発生器は、電圧追尾回路ＶＴ１５の
基準電圧を発生することができる。

【０１７７】なお、図３３に示す位相同期回路ＰＳ１５
の構成では、位相比較器１１ｓの出力信号、位相比較器
１ｓの出力信号は、ともにパルス信号となるが、差動増
幅器４ｓの入力にそれぞれフィルタを挿入することによ
って直流成分のみを取出し、この直流信号を差動増幅器
４ｓに入力するようにしてもよい。

【０１７８】位相同期回路ＰＳ１５における基準電圧発
生器は、位相同期回路ＰＳ１４における基準電圧発生器
と比較して、回路構成が簡単であり小型化に優れていこ
とに加え、位相比較器１１ｓ出力のデューティ比が０％
から１００％まで理想的に網羅されるので、ハイとロー
の出現確立をより精度良く５０％に近付けることが可能
となり、電圧追尾回路ＶＴ１５の基準電圧を、より安定
して発生することができる。

【０１７９】位相同期回路ＰＳ１５において、位相比較
器１１ｓと発振器４２とによって構成されている基準電
圧発生器のうちで、発振器４２は、所定の周波数の信号
を発振する発振手段の例であり、位相比較器１１ｓは、
上記入力信号Ｖ_INの位相と上記発振手段の出力信号の位
相とを比較する第２の位相比較器の例である。

【０１８０】

【発明の効果】本発明によれば、従来の位相同期回路よ
りも、ロックレンジが大幅に広くなるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例である位相同期回路ＰＳ
１を示すブロック図である。

【図２】第１の実施例である位相同期回路ＰＳ１がロッ
ク状態にある場合に、入力信号７ａ（Ｖ_IN）の周波数に
対する位相比較器１ａの出力信号の平均電圧の依存性を
示す図である。

【図３】図２に示す特性（ｉ）、（ｉｉ）の信号が入力
された場合に、位相同期回路ＰＳ１の要部における信号
波形を示す図である。

【図４】本発明の第２の実施例である位相同期回路ＰＳ
２を示すブロック図である。

【図５】本発明の第３の実施例である位相同期回路ＰＳ
３を示すブロック図である。

【図６】位相同期回路ＰＳ３の要部における信号波形を
示す図である。

【図７】本発明の第４の実施例である位相同期回路ＰＳ
４を示すブロック図である。

【図８】本発明の第５の実施例である位相同期回路ＰＳ
５を示すブロック図である。

【図９】本発明の第６の実施例である位相同期回路ＰＳ
６を示すブロック図である。

【図１０】差動積分器２０の構成例を示す回路図であ
る。

【図１１】本発明の第７の実施例である位相同期回路Ｐ
Ｓ７を示すブロック図である。

【図１２】位相同期回路ＰＳ７における要部の波形を示
す図である。

【図１３】本発明の第８の実施例である位相同期回路Ｐ
Ｓ８を示すブロック図である。

【図１４】従来の位相同期回路ＰＳ１１１の構成を示す
図である。

【図１５】従来の位相同期回路ＰＳ１１１の動作を示す
タイムチャートである。

【図１６】入力信号７ｉ（Ｖ_IN）の周波数（またはビッ
トレート）を変化させた場合におけるループフィルタ２
ｉの出力電圧の変化を示す図である。

【図１７】従来の引込回路を付加した従来の位相同期回
路ＰＳ１１２を示すブロック図である。

【図１８】引込回路を付加した従来の位相同期回路ＰＳ
１１２における要部の波形を示す図である。

【図１９】本発明の第９の実施例である位相同期回路Ｐ
Ｓ９を示すブロック図である。

【図２０】位相同期回路ＰＳ９の要部の波形を示す図で
ある。

【図２１】位相同期回路ＰＳ９において、入力信号Ｖ_IN
７ｊの周波数と位相比較器１ｊの平均電圧との関係を示
す図である。

【図２２】電圧追尾回路ＶＴ９が安定した後の入力信号
Ｖ_IN７ｊの周波数と位相比較器１ｊの平均電圧との関係
を示す図である。

【図２３】本発明の第１０の実施例である位相同期回路
ＰＳ１０を示すブロック図である。

【図２４】シュミット・トリガ回路の例を示す回路図で
ある。

【図２５】位相同期回路ＰＳ１０の要部の波形を示す図
である。

【図２６】本発明の第１１の実施例である位相同期回路
ＰＳ１１を示すブロック図である。

【図２７】本発明第１１の実施例である位相同期回路Ｐ
Ｓ１１の要部の波形を示す図である。

【図２８】本発明の第１２の実施例である位相同期回路
ＰＳ１２を示すブロック図である。

【図２９】本発明第１２の実施例である位相同期回路Ｐ
Ｓ１２の要部のロック時の波形を示す図である。

【図３０】本発明の第１３の実施例である位相同期回路
ＰＳ１３を示すブロック図である。

【図３１】位相同期回路ＰＳ１３の要部の波形を示す図
である。

【図３２】本発明の第１４の実施例である位相同期回路
ＰＳ１４を示すブロック図である。

【図３３】本発明の第１５の実施例である位相同期回路
ＰＳ１５を示すブロック図である。

【符号の説明】

１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ、１
ｉ、１ｊ、１ｋ、１ｍ、１ｎ、１ｐ、１ｑ…位相比較
器、 ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈ、２
ｉ、２ｊ、２ｋ、２ｍ、２ｎ、２ｐ、２ｑ…ループフィ
ルタ、 ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３
ｉ、３ｊ、３ｋ、３ｍ、３ｎ、３ｐ、３ｑ…電圧制御発
振器、 ４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ…差動増幅
器、 ５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ…フィル
タ、 ６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６
ｊ、６ｋ、６ｍ、６ｎ、６ｐ、６ｑ、２２ｊ、２２ｋ…
加算器、 ７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７
ｉ、７ｊ、７ｋ、７ｍ、７ｎ、７ｐ、７ｑ…信号入力端
子、 ８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ、８ｊ、８ｋ、８
ｍ、８ｎ、８ｐ、８ｑ…基準電圧発生器、 ９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ、９ｇ、９ｈ、９
ｉ、９ｊ、９ｋ、９ｍ、９ｎ、９ｐ、９ｑ…信号出力端
子、 １０ｃ、１０ｄ…フィルタ、 １１ｆ、１１ｇ…位相比較器、 １２ｆ、１２ｇ…遅延発生器、 １３…オペアンプ、 １４、１５、３３、３４…抵抗器、 １６…容量、 １７、１８…入力端子、 １９…出力端子、 ２０、２０ｊ、２０ｋ、２０ｍ…差動積分器、 ２１ｊ、２１ｋ、２１ｍ、２１ｎ…ロック検出器、 ２３ｊ、２３ｎ、２３ｐ、２３ｑ…パルス発生器、 ２４ｊ、２４ｎ、２４ｐ、２４ｑ…計数回路、 ２４ｊ、２５ｎ、２５ｐ、２５ｑ…Ｄ／Ａ変換器、 ２６ｋ、２６ｍ…シュミット・トリガ回路、 ２７ｋ…積分器、 ２８…電圧保持回路、 ２９…スイッチ、 ３０…インバータ、 ３２、３７、３８、４１ｐ、４１ｑ…コンパレータ、 ３５…上限値設定器、 ３６…下限値設定器、 ３９…セットリセットフリップフロップ（ＳＲ−Ｆ
Ｆ）、 ４０ｐ、４０ｑ…電圧差検出器、 ４１…発振器、 ４２…発振器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 米山 幹夫 東京都渋谷区道玄坂一丁目12番１号 エ ヌ・ティ・ティ エレクトロニクス株式会 社内 (72)発明者 佐々木 広明 東京都渋谷区道玄坂一丁目12番１号 エ ヌ・ティ・ティ エレクトロニクス株式会 社内 (72)発明者 野坂 秀之 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 福山 裕之 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 上綱 秀樹 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5J106 CC01 CC24 CC38 CC41 DD06 DD13 EE03 EE10 EE18 HH03 KK08

Claims (24)

【特許請求の範囲】
1. 【請求項１】 位相比較器と、ループフィルタと、電圧
   制御発振器とが縦列接続されている信号経路を有し、 上記位相比較器は、入力信号Ｖ_INと上記電圧制御発振器
   の出力信号との位相を比較し、この比較結果を出力する
   比較器であり、上記ループフィルタは、上記位相比較器
   の出力信号を入力して直流電圧を出力するフィルタであ
   り、上記電圧制御発振器は、上記ループフィルタの直流
   出力電圧に応じて、出力発振周波数を制御する発振器で
   ある位相同期回路において、 上記位相比較器出力の平均電圧が、所定の基準電圧に一
   致させる信号を、上記信号経路の電圧に加算する電圧追
   尾手段を有し、上記電圧追尾手段によって、上記位相同
   期回路のロックレンジを拡大することを特徴とする位相
   同期回路。
2. 【請求項２】 位相比較器と、ループフィルタと、電圧
   制御発振器と、ロック検出器と、引込回路とが接続され
   ている信号経路を有し、 上記位相比較器は、入力信号Ｖ_INと上記電圧制御発振器
   の出力信号との位相を比較し、この比較結果を出力する
   比較器であり、上記ループフィルタは、上記位相比較器
   の出力信号を入力して直流電圧を出力するフィルタであ
   り、上記電圧制御発振器は、上記ループフィルタの直流
   出力電圧に応じて、出力発振周波数を制御する発振器で
   あり、上記ロック検出器は、上記電圧制御発振器の出力
   信号が上記入力信号Ｖ_INにロックしているか、アンロッ
   クしているかを判別し、この判別結果を出力する検出器
   であり、上記引込回路は、上記ロック検出器がアンロッ
   クであると判別した場合に、掃引信号を発生し、上記信
   号経路の電圧に加算する信号発生器である位相同期回路
   において、 上記位相比較器出力の平均電圧が、所定の基準電圧に一
   致させる信号を、上記信号経路の電圧に加算する電圧追
   尾手段を有し、上記電圧追尾手段によって、上記位相同
   期回路のロックレンジを拡大することを特徴とする位相
   同期回路。
3. 【請求項３】 請求項１において、 上記電圧追尾手段は、 上記位相比較器の出力電圧範囲内の電圧を発生する基準
   電圧発生手段と；上記位相比較器の出力電圧と上記基準
   電圧発生手段の出力電圧との差に比例する電圧を出力す
   る差動増幅器と；上記差動増幅器の出力を直流電圧に変
   換するフィルタと；上記位相比較器の出力電圧に、上記
   フィルタの出力を加算し、上記ループフィルタに送出す
   る加算手段と；を有する手段であることを特徴とする位
   相同期回路。
4. 【請求項４】 請求項２において、 上記電圧追尾手段は、 上記位相比較器の出力電圧範囲内の電圧を発生する基準
   電圧発生手段と；上記位相比較器の出力電圧と上記基準
   電圧発生手段の出力電圧との差に比例する電圧を出力す
   る差動増幅器と；上記差動増幅器の出力を直流電圧に変
   換するフィルタと；上記位相比較器の出力電圧に、上記
   フィルタの出力を加算し、上記ループフィルタに送出す
   る加算手段と；を有する手段であることを特徴とする位
   相同期回路。
5. 【請求項５】 請求項１において、 上記電圧追尾手段は、 上記位相比較器の出力電圧範囲内の電圧を発生する基準
   電圧発生手段と；上記位相比較器の出力電圧と上記基準
   電圧発生手段の出力電圧との差に比例する電圧を積分し
   た電圧を出力する差動積分器と；上記位相比較器の出力
   電圧に、上記差動積分器の出力を加算し、上記ループフ
   ィルタに送出する加算手段と；を有する手段であること
   を特徴とする位相同期回路。
6. 【請求項６】 請求項２において、 上記電圧追尾手段は、 上記位相比較器の出力電圧範囲内の電圧を発生する基準
   電圧発生手段と；上記位相比較器の出力電圧と上記基準
   電圧発生手段の出力電圧との差に比例する電圧を積分し
   た電圧を出力する差動積分器と；上記位相比較器の出力
   電圧に、上記差動積分器の出力を加算し、上記ループフ
   ィルタに送出する加算手段と；を有する手段であること
   を特徴とする位相同期回路。
7. 【請求項７】 請求項３または請求項５において、 上記位相比較器の出力電圧がフィルタによって変換され
   た直流電圧を、上記電圧追尾手段に入力することを特徴
   とする位相同期回路。
8. 【請求項８】 請求項４または請求項６において、 上記位相比較器の出力電圧がフィルタによって変換され
   た直流電圧を、上記電圧追尾手段に入力することを特徴
   とする位相同期回路。
9. 【請求項９】 請求項３、５、７のいずれか１項におい
   て、 上記基準電圧発生手段は、 上記入力信号Ｖ_INを所定の時間遅延させる遅延手段と；
   上記入力信号Ｖ_INと上記遅延手段の出力とを入力する第
   ２の位相比較器と；を有する手段であることを特徴とす
   る位相同期回路。
10. 【請求項１０】 請求項４、６、８のいずれか１項にお
    いて、 上記基準電圧発生手段は、 上記入力信号Ｖ_INを所定の時間遅延させる遅延手段と；
    上記入力信号Ｖ_INと上記遅延手段の出力とを入力する第
    ２の位相比較器と；を有する手段であることを特徴とす
    る位相同期回路。
11. 【請求項１１】 請求項３、５、７のいずれか１項にお
    いて、 上記基準電圧発生手段は、 上記電圧制御発振器の出力信号を所定の時間遅延させる
    遅延手段と；上記電圧制御発振器の出力信号と上記遅延
    手段の出力信号とを入力する第２の位相比較器と；を有
    する手段であることを特徴とする位相同期回路。
12. 【請求項１２】 請求項４、６、８のいずれか１項にお
    いて、 上記基準電圧発生手段は、 上記電圧制御発振器の出力信号を所定の時間遅延させる
    遅延手段と；上記電圧制御発振器の出力信号と上記遅延
    手段の出力信号とを入力する第２の位相比較器と；を有
    する手段であることを特徴とする位相同期回路。
13. 【請求項１３】 請求項３、５、７、９、１１のいずれ
    か１項において、 上記加算は、上記信号経路中における上記ループフィル
    タの直流出力電圧に対して行う加算であることを特徴と
    する位相同期回路。
14. 【請求項１４】 請求項４、６、８、１０、１２のいず
    れか１項において、 上記加算は、上記信号経路中における上記ループフィル
    タの直流出力電圧に対して行う加算であることを特徴と
    する位相同期回路。
15. 【請求項１５】 請求項１において、 上記電圧追尾手段は、 上記位相比較器の出力電圧範囲内の電圧を発生する基準
    電圧発生手段と；上記位相比較器の出力電圧と上記基準
    電圧発生手段の出力電圧との電位差が所定の値を超過す
    ることを検出する電圧差検出手段と；上記位相比較器の
    出力電圧と上記基準電圧発生手段の出力電圧の電圧の高
    低を検出する電圧比較手段と；電圧差検出手段が上記所
    定の電圧差を超過したと検出した場合に発振動作を行う
    パルス発生手段と；上記パルス発生手段の出力を計数
    し、その計数方向は上記電圧比較手段の出力によって制
    御される計数手段と；上記計数手段の計数結果を電圧に
    変換するＤ／Ａ変換手段と；を有する手段であることを
    特徴とする位相同期回路。
16. 【請求項１６】 請求項２において、 上記電圧追尾手段は、 上記位相比較器の出力電圧範囲内の電圧を発生する基準
    電圧発生手段と；上記位相比較器の出力電圧と上記基準
    電圧発生手段の出力電圧との電位差が所定の値を超過す
    ることを検出する電圧差検出手段と；上記位相比較器の
    出力電圧と上記基準電圧発生手段の出力電圧の電圧の高
    低を検出する電圧比較手段と；電圧差検出手段が上記所
    定の電圧差を超過したと検出した場合に発振動作を行う
    パルス発生手段と；上記パルス発生手段の出力を計数
    し、その計数方向は上記電圧比較手段の出力によって制
    御される計数手段と；上記計数手段の計数結果を電圧に
    変換するＤ／Ａ変換手段と；を有する手段であることを
    特徴とする位相同期回路。
17. 【請求項１７】 請求項２、４、６、８、１０、１２、
    １４、１６のいずれか１項において、 上記引込手段は、 上記ロック検出手段がアンロックを検出する場合に、継
    続して所定の周期のパルスを発生するパルス発生手段
    と；上記パルス発生手段が発生するパルス数を計数する
    計数手段と；上記計数手段の計数結果を電圧に変換する
    Ｄ／Ａ変換手段と；を有する手段であることを特徴とす
    る位相同期回路。
18. 【請求項１８】 請求項２、４、６、８、１０、１２、
    １４、１６のいずれか１項において、 上記引込手段は、 シュミット・トリガ手段と；上記シュミット・トリガ手
    段の出力電圧を積分し、積分結果を上記シュミット・ト
    リガ手段の入力にフィードバックする積分手段と；上記
    ロック検出手段がアンロックと判別した場合に、上記積
    分器出力電圧を出力し、一方、上記ロック検出手段がロ
    ックと判別した場合に、一定電圧を出力する電圧保持手
    段と；を有する手段であることを特徴とする位相同期回
    路。
19. 【請求項１９】 請求項２、４、６、８、１０、１２、
    １４、１６のいずれか１項において、 上記引込手段は、 上記電圧追尾手段の出力電圧を入力するシュミット・ト
    リガ手段と；上記ロック検出手段がアンロックを検出し
    た場合に、上記シュミット・トリガ手段の出力を上記電
    圧追尾手段の入力に送出し、一方、上記ロック検出手段
    がロックを検出した場合に、上記位相比較器の出力を上
    記電圧追尾手段の入力に送出する回路切替手段と；を有
    する手段であることを特徴とする位相同期回路。
20. 【請求項２０】 請求項２、４、６、８、１０、１２、
    １４、１６、１７のいずれか１項において、 上記引込手段に含まれるパルス発生手段と、計数回路
    と、Ｄ／Ａ変換手段と、上記電圧追尾回路に含まれるパ
    ルス発生手段と、計数回路と、Ｄ／Ａ変換手段とのうち
    の少なくとも１つを、上記引込手段と上記電圧追尾回路
    との間で共用することを特徴とする位相同期回路。
21. 【請求項２１】 請求項３、５、７のいずれか１項にお
    いて、 上記基準電圧発生手段は、 上記入力信号Ｖ_INを任意時間遅延させる可変遅延手段
    と；上記可変遅延手段の遅延量を周期的に制御するため
    に所定の周波数の信号を発振する発振手段と；上記入力
    信号Ｖ_INの位相と上記可変遅延手段の出力信号の位相と
    を比較する第２の位相比較器と；を有する手段であるこ
    とを特徴とする位相同期回路。
22. 【請求項２２】 請求項４、６、８のいずれか１項にお
    いて、 上記基準電圧発生手段は、 上記入力信号Ｖ_INを任意時間遅延させる可変遅延手段
    と；上記可変遅延手段の遅延量を周期的に制御するため
    に所定の周波数の信号を発振する発振手段と；上記入力
    信号Ｖ_INの位相と上記可変遅延手段の出力信号の位相と
    を比較する第２の位相比較器と；を有する手段であるこ
    とを特徴とする位相同期回路。
23. 【請求項２３】 請求項３、５、７のいずれか１項にお
    いて、 上記基準電圧発生手段は、 所定の周波数の信号を発振する発振手段と；上記入力信
    号Ｖ_INの位相と上記発振手段の出力信号の位相とを比較
    する第２の位相比較器と；を有する手段であることを特
    徴とする位相同期回路。
24. 【請求項２４】 請求項４、６、８のいずれか１項にお
    いて、 上記基準電圧発生手段は、 所定の周波数の信号を発振する発振手段と；上記入力信
    号Ｖ_INの位相と上記発振手段の出力信号の位相とを比較
    する第２の位相比較器と；を有する手段であることを特
    徴とする位相同期回路。