WO2007114054A1 - 周波数シンセサイザ - Google Patents

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Tsukasa Kobata
Tsuyoshi Shiobara
Kazuo Akaike
Nobuo Tsukamoto
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Nihon Dempa Kogyo Co., Ltd.
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Definitions

  • the present invention relates to a frequency synthesizer that can obtain an oscillation output of a desired frequency.
  • One of the standard signal generators is a frequency synthesizer that applies PLL (Phase Locked Loop).
  • the frequency synthesizer divides the voltage controlled oscillator 2 0 1 into 1 / N by the frequency divider 2 0 2 and outputs the divided output to one input of the phase comparator 2 ⁇ 3.
  • the oscillation output of a reference signal generator for example, a crystal oscillator 20 4
  • the divided output is divided into the other of the phase comparator 2 0 3.
  • the comparison signal is fed back to the voltage controlled oscillator 2 0 1 through the loop filter 2 0 5, thus configuring the PLL (for example, Patent Document 1).
  • the frequency divider 20 02 is composed of a programmable force counter, and the frequency division ratio N can be set by digital data from the outside, so the frequency of f vco can be set freely.
  • a frequency synthesizer for example, it is used as a local oscillation unit in a mobile station.
  • the base station assigns a predetermined frequency band to the mobile station, the mobile station side must generate an oscillation output of the assigned frequency band. It is required to have it. It is also used for testing signal sources for radio communication equipment and broadcasting equipment.
  • the frequency when applying a frequency synthesizer in the communication field, it is required that there is little noise in order to avoid interference with other channels. It is desirable that the frequency can be set as finely as possible. In order to finely set the frequency, the above-mentioned frequency division ratio N should be increased. However, if the frequency is increased too much, the delay generated in the loop becomes longer and the noise becomes larger. In fact, N is about 1 00 0 0 Is the upper limit.
  • the frequency of the reference signal is set to 1 kHz.
  • a frequency synthesizer from 1 Hz to 1 kHz that can be set in 1 Hz increments will be produced.
  • a frequency synthesizer that can be set up to 100 MHz in 1 Hz increments can be obtained.
  • the present inventor has developed a new type of frequency synthesizer capable of finely setting the frequency over a wide band by adopting a new configuration whose principle is completely different from that of the conventional frequency synthesizer.
  • This frequency synthesizer is composed of an analog circuit and a digital circuit.
  • noise based on simultaneous switching of a large number of switching elements in the digital / analog converter must be suppressed.
  • Patent Document 1 Japanese Laid-Open Patent Publication No. 2 0 0 4-2 7 4 6 7 3
  • the present invention is a frequency synthesizer that can set a fine frequency over a wide band and obtain a low noise frequency signal by adopting a novel configuration that is completely different in principle from a conventional frequency synthesizer.
  • the purpose is to provide a technology that can widen the frequency pull-in range, and a technology that can suppress noise based on simultaneous switching of a large number of switching elements in the digital Z analog converter.
  • the frequency synthesizer of the present invention includes a voltage controlled oscillator that oscillates a frequency signal having a frequency corresponding to a supplied voltage,
  • Frequency dividing means for dividing the frequency signal into 1 / N (N is an integer) according to the set frequency of the voltage controlled oscillation unit;
  • An analog Z digital converter that samples a sine wave signal with a frequency equivalent to 1 / N of the output frequency of the voltage-controlled oscillator based on the reference clock signal and outputs the sampled value as a digital signal.
  • the frequency signal corresponding to the output signal from the analog / digital converter is subjected to quadrature detection using a digital signal of a sine wave signal having a frequency of ⁇ ⁇ / 2 ⁇ , and the frequency of the frequency signal and c OZ S ⁇
  • a vector extracting means for extracting a real part and an imaginary part when a vector rotating at a frequency corresponding to the frequency difference with
  • a frequency difference extracting means for extracting a difference between the frequency of the vector and the frequency calculated by the parameter output unit; Means for integrating a voltage signal corresponding to the frequency difference extracted by the frequency difference extracting means and feeding it back to the voltage controlled oscillator as a control voltage via a digital / analog converter;
  • the control voltage of the voltage controlled oscillator is an added value of the control voltage from the feedback means and the control voltage from the frequency pulling means,
  • the PLL is formed by the voltage controlled oscillator, the beta extraction means, and the means for feeding back the voltage signal to the voltage controlled oscillator, and when the PLL is plugged, the output frequency of the voltage controlled oscillator is adjusted to the set frequency. It is characterized by that.
  • the first range is, for example, located in the second range and narrower than the second range.
  • the frequency pull-in means after the first constant is integrated at the start of operation of the apparatus, the output frequency from the voltage-controlled oscillator rises and a voltage signal is obtained from the frequency difference extracting means.
  • the frequency difference extracted by the frequency difference extracting means may be integrated to output the control voltage of the voltage controlled oscillator. .
  • the frequency pull-in means integrates the first constant by the integration circuit unit and outputs the control voltage of the voltage controlled oscillation unit, and then the frequency difference between the set frequency and the output frequency from the voltage controlled oscillation unit is small.
  • the voltage signal is integrated by the integrating circuit unit and converted to an analog signal at a frequency step larger than that of the feedback means. You may be comprised so that it may output as a control voltage of a pressure control oscillation part.
  • the frequency synthesizer of another invention has a frequency signal of a frequency corresponding to the supplied voltage.
  • Frequency dividing means for dividing the frequency signal into 1 ZN (N is an integer) according to the set frequency of the voltage controlled oscillation unit;
  • An analog-to-digital converter that samples a sine wave signal having a frequency corresponding to 1 / N of the output frequency of the voltage-controlled oscillator based on a reference clock signal and outputs the sampled value as a digital signal;
  • the frequency signal corresponding to the output signal from the analog / digital converter is subjected to quadrature detection using a digital signal of a sine wave signal having a frequency of ⁇ ⁇ / ”2 ⁇ , and the frequency signal ⁇ ⁇ ⁇ A vector extracting means for extracting a real part and an imaginary part when complexly displaying a vector rotating at a frequency corresponding to a frequency difference from 2 ⁇ ;
  • a frequency difference extracting means for extracting a difference between the frequency of the vector and the frequency calculated by the parameter output unit
  • a frequency pulling means and
  • the frequency pulling means is
  • the voltage signal is obtained from the frequency difference extraction means because the output frequency from the voltage controlled oscillator is too small and the frequency difference between the set frequency and the output frequency is too large. While the first constant is integrated by the integration circuit unit to output the control voltage of the voltage controlled oscillation unit,
  • the fixed value is a control voltage that can be set by the digital / analog converter in the frequency pull-in means.
  • the output frequency is set to a value that deviates from the control voltage closest to the set frequency by an amount corresponding to an integral multiple of the adjustable frequency increment.
  • a PLL is formed by the voltage control oscillation unit, the vector extracting unit, and a feedback unit that feeds back the voltage signal to the voltage control oscillation unit.
  • the output frequency of the voltage control oscillation unit is set to the set frequency. Adjusted to
  • the control voltage of the voltage controlled oscillating unit is a sum of a control voltage from the feedback means and a control voltage from the frequency bow I insertion means.
  • the frequency divider is not used in an actual device, and the frequency control oscillation unit and the input terminal of the analog Z digital conversion unit are not used.
  • the conductive path corresponds to the frequency dividing means in the present invention.
  • control voltage of the voltage controlled oscillation unit In order to set the control voltage of the voltage controlled oscillation unit to the control voltage from the feedback means; and the control voltage from the frequency pulling means, the control voltage from the feedback means and the frequency pulling means It is possible to have a configuration including a coupler for adding the control voltage from the sum and supplying the sum to the voltage controlled oscillator.
  • the voltage-controlled oscillation unit may include a port to which a control voltage from the feedback unit and a control voltage from the frequency pulling unit are input.
  • An example of a more specific aspect of the present invention includes a voltage output unit that outputs a voltage for driving the voltage controlled oscillation unit,
  • a voltage output unit that outputs a voltage for driving the voltage controlled oscillation unit;
  • the means for feeding back the voltage signal to the voltage controlled oscillating unit includes a loop filter having an integration function provided at a subsequent stage of the frequency difference extracting unit, and an output voltage of the loop filter from an output voltage from the voltage output unit.
  • Means for subtracting and supplying to the voltage controlled oscillator are provided at a subsequent stage of the frequency difference extracting unit, and an output voltage of the loop filter from an output voltage from the voltage output unit.
  • the parameter output unit compares the frequency of the reference frequency signal used in the analog Z digital conversion unit when the set value of the output frequency of the voltage control oscillation unit is divided by N. Calculate the value of ⁇ ⁇ that gives the frequency closest to the difference from ⁇ ⁇ / 2 ⁇ used in the shuttle extraction means.
  • the frequency divider uses this value to divide the frequency signal from the voltage controlled oscillator. An example can be given.
  • the parameter output unit is configured to output the vector when the output frequency of the voltage controlled oscillation unit reaches a set value out of frequencies that are integer multiples of the frequency increment fa for coarse adjustment.
  • the output frequency of the voltage controlled oscillator is the set value of the frequency n ⁇ fa (n is an integer) that is closest to the frequency of the torque and an integer multiple of the frequency increment fb that is smaller than the frequency increment fa.
  • the frequency m ⁇ fb (m is an integer) that is closest to the difference between the frequency of the vector and the frequency n ⁇ fa, and
  • the frequency difference extraction means multiplies the vector obtained by the vector extraction means by a reverse vector that rotates in reverse at a frequency n ⁇ fa, and calculates the reverse vector from the frequency of the vector.
  • Means for taking out a fine vector of the frequency obtained by subtracting the frequency means for detecting the slow speed of the fine speed vector, which obtains the frequency of the slow vector from the values of the real part and the imaginary part at the time of each sampling of the fine speed vector, And means for outputting a signal corresponding to the difference between the frequency of the slow vector detected by the slow speed detecting means and the frequency m ⁇ fb.
  • the frequency of the slow vector is preferably low enough that the phase ⁇ on the complex plane representing the vector can be regarded as si ⁇ ⁇ , and the frequency can be obtained by approximate calculation.
  • the slow detection means of the slow vector is based on the position on the complex plane determined by the real part and imaginary part of the slow vector at the time of sampling, and the real part and imaginary part of the slow vector at the time of the next sampling. It can be configured to include a means for calculating the position on the determined complex plane and the distance, and regarding the calculated value as the phase difference of the slow-speed vector at the time of both samplings.
  • the means for feeding back the voltage signal corresponding to the frequency difference to the voltage controlled oscillator includes, for example, means for accumulating a signal corresponding to the difference between the frequency of the slow vector and the frequency m ⁇ f b.
  • the inverse vector also includes a data table in which pairs of real and imaginary parts that define the position of the inverse vector on the complex surface are arranged in order along the rotation direction, and the rotation direction and frequency of the inverse vector. It can be generated by means for generating an address of the data table by the corresponding increment number or decrement number.
  • the frequency synthesizer of the present invention is a completely different method from the conventional method in which the frequency adjustment unit (how many frequencies can be adjusted) is left to the frequency division ratio of the frequency divider. That is,
  • a quadrature detection of the sine wave signal of the output frequency of the voltage controlled oscillator generates a vector that rotates at a frequency (speed) that is the difference from the frequency of the frequency signal used for detection. Pre-calculate the vector frequency when the output frequency reaches the set value.
  • the output frequency of the voltage controlled oscillator is adjusted to the set frequency, but the vector frequency when the output frequency of the voltage controlled oscillator reaches the set value is calculated in advance.
  • the output frequency can be set even though it is a single-stage PLL.
  • the frequency can be set finely. For example, a voltage-controlled oscillator of several hundred MHz can be set in units of 1 Hz or less, for example, and a very innovative frequency synthesizer can be obtained.
  • the first constant is integrated by the integration circuit unit to obtain the control voltage of the voltage controlled oscillation unit.
  • the output frequency is increased by output, and after the difference between the two becomes almost zero, the integration is stopped, and after that, the difference between the two becomes large.
  • the frequency pull-in range is wide, the frequency of the voltage-controlled oscillator section varies, and the frequency pull-in can be performed even if the frequency changes due to temperature characteristics etc. As a result, stable operation can be obtained.
  • FIG. 1 is a block diagram showing the basic configuration of a frequency synthesizer according to the present invention.
  • FIG. 2 is a block diagram showing an embodiment of a frequency synthesizer according to the present invention.
  • FIG. 3 is a block diagram showing a carrier remover used in the above embodiment.
  • FIG. 4 is an explanatory diagram showing a vector obtained by carrier removal.
  • FIG. 5 is a configuration diagram showing the configuration of the inverse vector multiplication unit.
  • FIG. 6 is an explanatory diagram showing a data table for generating a reverse vector in the parameter generator.
  • FIG. 7 is an explanatory diagram showing a state in which the vector obtained by the carrier remove and the inverse vector are multiplied by the frequency difference extracting means.
  • FIG. 8 is an explanatory diagram showing the phase difference of the vectors sampled at the timing before and after the phase.
  • FIG. 9 is a block diagram showing the phase difference accumulating unit in the block diagram of FIG.
  • FIG. 10 is a block diagram showing the loop filter in the block diagram of FIG.
  • FIG. 11 is a flowchart showing the operation of the above embodiment.
  • FIG. 12 is a time chart showing the operation in the above embodiment.
  • FIG. 13 is a circuit diagram showing another example of the voltage controlled oscillator.
  • Fig. 14 is a circuit diagram showing a configuration example of a D / A converter.
  • FIG. 15 is an explanatory diagram showing how the center value of the output of the DZA converter in the conventional feedback means is shifted by applying an offset to the output of the frequency pull-in means.
  • FIG. 16 is a block diagram showing the configuration of a conventional frequency synthesizer. BEST MODE FOR CARRYING OUT THE INVENTION
  • reference numeral 1 denotes a voltage controlled oscillator which is a voltage controlled oscillator, and outputs a frequency signal which is a rectangular wave having a frequency corresponding to the supply voltage from the voltage output unit 1 1 through the first addition unit 1 2.
  • the frequency signal from the voltage controlled oscillator 1 is divided by the frequency dividing means 2 into 1 N (N is an integer), further converted into a sine wave, and converted into a digital signal.
  • N is an integer
  • the frequency difference extraction means 30 after the vector extraction means 20 is composed of the vector frequency, the frequency fr of the vector ⁇ / when the output frequency of the voltage controlled oscillator 1 becomes the set frequency, and Take out the difference.
  • the vector extracting means 20 rotates at a frequency fr in the opposite direction to the rotation direction of the vector extracted by 0. Create a reverse vector and multiply the vector by the reverse vector to calculate the frequency difference. The method of taking out is mentioned.
  • the vector frequency may be reduced to some extent by the inverse vector, and the remaining frequency difference may be detected by, for example, an approximate expression for the vector speed.
  • the adjustment to adjust the frequency of the vector to f r (adjustment step of extracting the frequency difference by the frequency difference extraction means 30) is divided into rough adjustment and fine adjustment.
  • the frequency m ⁇ fb (m is an integer) closest to the difference between fr and the frequency n ⁇ fa is calculated. Then, the difference between the frequency of the slow vector and the frequency m ⁇ fb is extracted, and the difference between the frequency of the vector obtained by the vector extracting means and fr is obtained.
  • the voltage corresponding to the frequency difference extracted by the frequency difference extracting means 30 is integrated by the integrating means 40 forming a part of the feedback means and supplied to the input side of the voltage controlled oscillator 1. Therefore, the loop of FIG. 1 forms P L L, and when the frequency difference becomes zero, P L L is locked, and the output frequency of the voltage controlled oscillator 1 is locked to the set frequency.
  • the digital 'processing is generally performed Since a voltage sufficient to operate the vector extraction means 20 and the frequency difference extraction means 30 cannot be obtained, in other words, the output frequency of the voltage controlled oscillator 1 is small. Voltage cannot be obtained. For this reason, at the beginning of operation, a control voltage is generated from the integration circuit section in the frequency pulling means 100 to raise the output frequency of the voltage control oscillator 1. Then, after entering the PLL control range, the integration operation of the integration circuit section of the frequency pull-in means 100 0 is stopped.
  • a control voltage is supplied from the frequency pulling means 100 to the voltage controlled oscillator 1 through, for example, the coupler 11, and the control voltage is gradually increased. Go.
  • the frequency of the vector extracted by the vector extraction means 20 is increased. Will continue to rise.
  • the vector frequency fr when the output frequency of the voltage controlled oscillator 1 reaches the set frequency and the vector extraction means 20 are used. The difference (frequency difference) between the frequency of the selected vector and becomes smaller.
  • the control voltage from the frequency pulling means 100 is stopped from increasing to a fixed value, and the voltage corresponding to the frequency difference is integrated and applied to the voltage controlled oscillator 1 as a control voltage.
  • the rate of increase of the output frequency of the voltage controlled oscillator 1 also decreases, and the rate of increase of the integrated value of the frequency difference also gradually decreases.
  • the way of increasing the output frequency of the voltage controlled oscillator 1 becomes more gradual, and accordingly, the way of raising the integrated value of the voltage corresponding to the frequency difference becomes more gradual.
  • the output frequency settles to the set frequency, and the P L L loop is locked.
  • this frequency synthesizer does not necessarily require the frequency pulling means 1 0 0 in principle.
  • the operation is as follows. That is, at the start of operation, the voltage corresponding to the frequency difference extracted by the frequency difference extracting means 30 is large, and this voltage is integrated to control the voltage. Since it is given as the control voltage of control oscillator 1, the output frequency rises. Thereafter, the PLL loop is locked as described above.
  • this single-stage PLL can be used over a wide frequency band. Thus, fine frequency setting can be performed.
  • the means provided in the subsequent stage of the voltage controlled oscillator 1 will be described in order.
  • 2 is a frequency divider composed of a programmable counter, for example, and the frequency dividing ratio N (N is an integer) of the frequency divider 2 is a parameter described later. Determined by the output unit.
  • a low-pass filter 21 is provided at the subsequent stage of the frequency divider 2 as means for converting a rectangular wave signal that is a frequency signal from the frequency divider 2 into a sine wave signal.
  • Reference numeral 3 denotes an A / D (analog / digital) converter, which samples a sine wave signal having a low-pass filter 2 1 power and a frequency signal of the signal by the clock signal from the reference clock generator 3 1 Is output as a digital signal.
  • the reference clock generator 31 outputs a clock signal that is a frequency signal with extremely high frequency stability in order to sample the frequency signal.
  • the high-frequency signal specified by the digital signal obtained by the A / D converter 3 includes harmonics in addition to the fundamental wave.
  • the harmonic component is affected by aliasing, and in some cases, the fundamental frequency and the harmonic frequency overlap on the frequency axis in the frequency spectrum. Is assumed. Therefore, it is necessary to avoid the overlap and to later extract a vector that accurately corresponds to the output frequency of the voltage controlled oscillator 1.
  • the frequency of the nth harmonic with respect to the fundamental frequency is expressed as n X (fundamental frequency). If this is set as f 2 and substituted into the above equation (1), It is possible to calculate the frequency at which harmonics are captured.
  • the frequency fc of the high-frequency signal from the frequency divider 2 and the sampling frequency (frequency of the clock signal) fs must be set so that the fundamental frequency and the harmonic frequency do not overlap.
  • the division ratio N so that fc is 36 MHz when the vector stops, and set fs to 4 OMH z.
  • the fundamental wave of the frequency signal specified by the output signal which is a digital signal from the AZD converter 3 is a 4 MHz sine wave. If f c / f s is set to 9/10, the fundamental frequency and the harmonic frequency do not overlap, but f c / f s is not limited to this value.
  • a carrier remove 4 is provided after the A / D converter 3.
  • This carrier move 4 performs quadrature detection with a sine wave signal with a frequency of c 0t / 2 ⁇ (angular velocity is coOt) for the sine wave signal specified by the digital signal from the AZ D converter 3, and A / D Means for extracting a vector that rotates at a frequency that is the difference between the frequency of the frequency signal specified by the digital signal of converter 3 and the frequency of the sine wave signal used for detection. More specifically, this vector is complex. This corresponds to the means for extracting the real part and the imaginary part when displayed.
  • the carrier remove 4 will be described in detail.
  • the carrier remove 4 includes a multiplication unit 4 1 a for multiplying the sine wave signal by cos (coOt) and one sin (coOt) for the sine wave signal as shown in FIG. ) And a low-pass filter 4 2 a and 42 b provided in the subsequent stage of the multipliers 4 la and 4 1 b, respectively. Therefore, when the sine wave signal obtained by the AZD converter 3 is Acos (coOt + ⁇ ), the output of the multiplier 4 1 a and the output of the multiplier 4 1 b are Eqs. (2) and (3), respectively. Is represented by [0 0 3 6]
  • the frequency signal of 2 coO t is removed by passing the output of the multiplication unit 4 1 a and the output of the multiplication unit 4 1 b through the low-pass filters 4 2 a and 4 2 b, respectively.
  • 1/2 ⁇ Acos ⁇ and 1Z2 ⁇ Asin0 are extracted from a and 42 b, respectively.
  • the actual digital processing in the low-pass filter 4 2 a, 4 2 b is the calculation of the moving average of a plurality of continuous data, such as 6 data, for the time-series data output from the multiplication units 4 1 a, 4 1 b. is doing.
  • the output obtained from the low-pass filters 4 2 a and 4 2 b is a signal corresponding to the frequency change (tol t) of the sine wave signal [A cos ( ⁇ ⁇ + ⁇ )], that is, ⁇ , / D
  • frequency and angular velocity there is no significance in using frequency and angular velocity separately, so both may be used together.
  • the rotation speed of the vector is zero, but it may deviate from 4 MHz. For example, it rotates at a frequency (rotational speed) corresponding to the shifted frequency difference.
  • An inverse vector multiplier 5 is provided after the carrier remove 4.
  • the inverse vector multiplication unit 5 multiplies the vector V obtained by the carrier remove 4 by the inverse vector V created by the parameter output unit 6. Intuitionally, this multiplication reduces the speed of vector V by the speed of reverse vector V, in other words, the frequency of vector V and the frequency of reverse vector V '.
  • a rotating vector is obtained by the difference from the wave number.
  • the carrier remove 4 and the inverse vector multiplication unit 5 are executed by computer computation, and sampling at a certain timing in the sampling of the computation, for example, the nth time
  • the sampling value of vector V is I (n) + j Q (n)
  • the sampling value of the nth inverse vector V ' is I, (n) + j Q' (n).
  • the vector I + j Q obtained by multiplying both vectors becomes ⁇ I (n) + j Q (n) ⁇ X ⁇ I, (n) + j Q (ii) ⁇ . If this formula is rearranged, formula (4) is obtained.
  • I + j Q ⁇ I (n) ⁇ I, (n) — Q (n).
  • Q '(n) ⁇ + j ⁇ I (n)' Q, (n) + I, (n) ⁇ Q ( n) ⁇ . > (4)
  • FIG. 5 shows the configuration of the inverse vector multiplication unit 5, which performs the calculation of equation (4).
  • inverse vector V is actually the value of the real part and imaginary part of the vector, that is, the phase of inverse vector V ′, so that the vector rotates in the complex plane in reverse. , And generate values of cos, and ⁇ ,.
  • Fig. 6 shows an I / Q table 60 in which pairs of vector cos ⁇ 'and sin (i) are arranged in order along the rotation direction of the vector.
  • the I / Q table 60 is provided, and the set frequency of the indicated voltage controlled oscillator 1 is indicated.
  • the address of the I / Q table 60 is read with the increment or decrement number determined according to the number and output to the inverse vector multiplier 5.
  • V is rotated at a certain speed, and when every other address is read with the increment number set to 2.
  • the vector speed is doubled. Whether the data is incremented or decremented can be determined by the rotation direction of the Beta V extracted by the carrier remove 4. In this way, a reverse vector V ′ that rotates backward with respect to the vector V can be generated.
  • the output frequency of the voltage controlled oscillator 1 is f vco
  • the frequency divided by the frequency divider 2 is f vco / N.
  • the AZD converter 3 is sampled by the clock signal with the frequency fs
  • the frequency of the frequency signal specified by the digital signal obtained by the A / D converter 3 is fs- (f vco / N) It becomes.
  • f s is 4 OMH z, so it becomes 4 0 MHz z— (f vco N).
  • the frequency of the sine wave signal used for detection in the carrier remove 4 ( ⁇ ( ⁇ ⁇ 2 ⁇ ) is 4 ⁇ ⁇
  • the frequency of the vector V extracted from the carrier remove 4 is 40 MHz z— (f vco / N) — 4MHz.
  • the present invention is controlled so that the frequency difference between the frequency of the vector V and the frequency fr becomes zero when the output frequency f vco of the voltage controlled oscillator 1 reaches the set frequency. If (f vcoZN) is 36 MHz, the vector V stops (because the frequency is zero). In this case, the frequency of the inverse vector V is set to the closing value, so that the PLL Is locked and the output frequency f vc o of the voltage controlled oscillator 1 becomes the set frequency. However, since there is only one such case, the vector V taken out from the carrier remove 4 is actually rotating at a certain speed. Therefore, it is necessary to generate reverse vector V to stop vector V. However, since a series of calculations are performed by software, in order to generate reverse vector V ' I want to keep the memory capacity to store as much data as possible This is a design requirement.
  • f'set ZN is preferably as close to 36 MHz as possible.
  • a desired value set by the user is set.
  • an integer whose f set / N is closest to 36 MHz is calculated, and that integer is set as the frequency division ratio N of the frequency divider 2.
  • the frequency of the reverse vector V which stops the vector V taken out from the carrier remove 4 becomes a value smaller than 4 MHz, and the amount of data for generating the reverse vector V ' Is less.
  • the frequency after frequency division is 36 MHz
  • Such calculation is performed by the parameter output unit 6 before the voltage controlled oscillator 1 is operated by inputting a set frequency to the frequency synthesizer. Further, the parameter output unit 6 refers to a memory (not shown) and selects a voltage value at which a frequency close to the set frequency can be obtained, so that the output voltage of the voltage output unit 11 rises toward the voltage value. become. And if the frequency division ratio N is set to 14 and the frequency of the reverse vector V is set to 1. 1428642857143 MHz The output frequency f vco of the voltage controlled oscillator 1 rises until the frequency of the frequency signal obtained by the AZD converter 3 reaches 1. 14286428571 43MHz, and eventually the frequency of the vector V and the frequency of the inverse vector V ' -When it hits, PL L is ⁇ -capped and f vco converges to f set.
  • FIG. 7 is a diagram conceptually showing a state in which the vector V is stopped after being reversely rotated by the reverse vector V ′.
  • the above-mentioned operation is an operation in the case of the method of stopping the vector V by relying only on the inverse vector V, and in this case, it corresponds to the frequency of the vector obtained by the inverse vector multiplication unit 5.
  • the signal may be input to the loop filter 8.
  • the amount of data for generating the reverse vector V ′ increases considerably.
  • the frequency of vector V is decelerated to some extent by inverse vector V ′, and the remaining deceleration is reduced to time difference detector 71, adder 72, and phase difference of the subsequent stage.
  • the operation of the cumulative adder 73 is left to the operation.
  • the inverse vector multiplication unit 5 performs the coarse adjustment of the frequency of the vector V, and finely adjusts the vector V at the subsequent stage, thereby stopping the vector V.
  • the frequency of reverse vector V which performs coarse adjustment of the frequency of vector V, can be set in increments of 152.587890625H z, for example.
  • the reason is 4
  • the minimum adjustment frequency (frequency step f a) is 152. 587890625 Hz, which is the frequency of the above vector V 1 142864. 2857143 Hz (1. 1428642857
  • the frequency increment for fine adjustment smaller than the frequency increment fa for coarse adjustment ⁇ b when the output frequency of the voltage controlled oscillator 1 becomes a set value out of an integer multiple of the frequency increment 1 Hz.
  • f b is 1 Hz
  • m is 19, and adjustment for 19 Hz is performed by the latter part of the inverse vector multiplier 5.
  • the terms coarse adjustment and fine adjustment here are different from coarse adjustment and fine adjustment in feedback means, which is an improved part of the new frequency synthesizer.
  • 7 is a reduction processing unit
  • 71 is a mouth-pass filter
  • 71 is a phase time difference detection unit
  • 72 is a second addition unit
  • 73 is a cumulative addition unit of phase difference
  • 8 is a loop filter
  • 80 is D / A (digital / analog) converter.
  • the frequency (speed) of the vector V can be obtained by a simple approximate expression.
  • I (n) and Q (n) be the values corresponding to the nth sampling for the I value (real part of vector V) and Q value (imaginary part of vector V), respectively.
  • ⁇ V and conj ⁇ V (n) ⁇ are expressed by Eqs. (6) and (7), respectively, in complex representation.
  • the phase time difference detection unit 71 has a function of obtaining ⁇ using an approximate expression as described above. Since this ⁇ is a value corresponding to the frequency of the vector V decelerated by the inverse vector multiplying unit 5, the phase time difference detecting unit 71 outputs a frequency of the decelerated vector V ( It can be said that this is a very slow vector detecting means.
  • the approximate equation (5) can be expressed as Just listed.
  • the formula is ⁇ V (n) + V (11 ⁇ 1) ⁇ / 2, which is a vector V0 connecting the midpoint of the line connecting the end points of V ( ⁇ ) and V ( ⁇ -1) and the origin.
  • this vector V0 may be substituted for V ( ⁇ ).
  • the reason why Eq. (5) can be approximated is that V0 and ⁇ can be considered to be orthogonal. Therefore, the length of ⁇ is ⁇ when V0 is regarded as the real axis. This is because it can be handled if it corresponds to the imaginary id of.
  • the parameter output unit 6 calculates the value of 19 Hz, which is the fine adjustment of the frequency of the vector V, so the frequency difference of the vector V detected by the phase time difference detection unit 7 1 is finely adjusted. 1/9 Hz is abutted by the adder 7 2, and the difference between the frequency of vector V and the finely adjusted 1 9 Hz is extracted and input to the cumulative adder 7 3 of the phase difference.
  • the output value from the phase difference accumulator 73 is input to the loop filter 8.
  • the present invention performs the process of stopping the vector 'V as shown in Fig. 1.
  • the rough stop process by reverse rotation and the vector V that has become slow are accurately performed.
  • the processing of the latter half is assigned to the phase time difference detection unit 7 1 and the addition unit 7 2.
  • the inverse vector multiplication unit 5, the phase time difference detection unit 71, and the second addition unit 72 correspond to frequency difference extraction means.
  • the output frequency of the voltage controlled oscillator 1 is lower than the set frequency, that is, when the frequency of the rotation vector is lower than the set frequency
  • the output of the phase time difference detector 71 is a negative value. Therefore, a multiplication unit 7 1 1 for multiplying this output by 1 is provided.
  • the cumulative addition unit for phase difference '73 holds the input value at a certain sampling in the register 73a, outputs the value held so far at the next sampling, and also adds It is configured to return to 7 3 b and add to the input value, and input the added value to register 7 3 a.
  • the loop filter 8 corresponds to the integrating means of FIG. 1, and as shown in FIG. 10, the input value is cumulatively added by the cumulative adder 8a, and the input value is added to the cumulative added value by the adder 8b. Are configured to add.
  • the output voltage of the loop filter 8 is converted to an analog voltage by the D / A converter 80, and the output voltage from the D / A converter of the frequency pull-in means described later is added to the coupler 11 to obtain a voltage controlled oscillator. Input to 1 as control voltage.
  • the loop filter has the role of suppressing signal fluctuations and stabilizing the loop.
  • phase difference accumulator 7 3 loop filter 8 and D / A converter 8 0 corresponds to the feedback means.
  • a loop returning from the voltage controlled oscillator 1 to the voltage controlled oscillator 1 through the frequency difference extracting means and the loop filter 8 forms P L L.
  • Each part from the A / D converter 3 to the loop filter 8 is constituted by a digital processor such as FPGA.
  • the present inventor examined the relationship between the detection value of the phase time difference detector 71 and the output level of the low-pass filter 21, and found that the output frequency of the voltage controlled oscillator 1 becomes the set frequency). It is understood that the gain of the low-pass filter 21 falls when it falls outside the specified frequency range. In this case, if the frequency of the voltage controlled oscillator 1 changes beyond this range due to temperature characteristics, etc., the control system does not follow and the frequency cannot be pulled to the set frequency. In addition, since no control voltage is input to the voltage-controlled oscillator 1 at the start of operation of the device, it is necessary to raise the control voltage to the frequency pull-in range.
  • a switch unit 1 0 1 As frequency pull-in means 1 0 0, a switch unit 1 0 1, an integration circuit unit 1 0 2, an adder 1 0 3 and a D / A converter 1 0 4 are provided.
  • the switch unit 1 0 1 is switched to one of the contacts a, b, and c.
  • the output of the phase time difference detection unit 7 1 When switched to a, the output of the phase time difference detection unit 7 1 is switched to the second when the output is switched to b.
  • the first constant When the constant is switched from c to b, the first constant is taken into the integrating circuit section 102.
  • the first constant and the second constant are output from the parameter output unit 6.
  • the second constant (the set value of the contact b) is greater than the first constant (the set value of the contact c). It is set small.
  • the integrating circuit unit 10 2 is configured to latch the value obtained in the previous sampling in the latch unit 1 0 2 a and sequentially add this value and the value obtained in the current sampling. . Further, the D / A converter 104 has a smaller number of bits on the digital side than the D / A converter 80, and is configured to output the input signal at a large frequency step. [0 0 6 0]
  • the switching operation of the switch unit 101 and the integration Z stop of the integration circuit unit 102 are performed by the operation control unit 105.
  • the operation control unit 10 5 determines the frequency that becomes the threshold value for operation control according to the set frequency, and the carrier level input to the output frequency and phase time difference detection unit 71 of the voltage controlled oscillator 1 And the operation of the switch section 1001 and the integration circuit section 102 are controlled according to the detection result and the threshold value.
  • the effective voltage signal can be obtained from the phase time difference detection unit 71, and the set frequency and the output frequency from the voltage controlled oscillator 1
  • the second constant is integrated by the integrating circuit unit 102 after the frequency difference from the value falls outside the preset range, and after the frequency difference falls within the preset range, the integrating circuit Stop the integration operation of part 1 0 2.
  • the set frequency f set of the voltage controlled oscillator 1 is input from an input unit (not shown) as, for example, 520.0001 MHz (step S1 in FIG. 11).
  • the parameter output unit 6 has a table in which the relationship between the set frequency of the voltage controlled oscillator 1 and the supply voltage is written, and selects the set frequency closest to 520.0001 MHz in this table. .
  • the initial voltage added to the adder 103 which is a frequency pull-in means, is calculated as a value commensurate with the set frequency, and the integral value of the integrating circuit 1 2 is cleared (steps S2, S3).
  • the initial voltage is added to the adder unit 103 and the voltage controlled oscillator 1 is started up.At this point, the output frequency is low and the frequency difference from the set frequency is large, so the PLL Since the loop does not operate, that is, the voltage signal is not output from the adding unit 72, the process proceeds to step S5 through the determination step S4, the switch unit 101 is set to the contact c, and the first constant is set to the integration circuit unit. It is integrated at 102.
  • the output frequency of the voltage controlled oscillator 1 increases as shown in FIG. 12, and a voltage signal starts to be output from the adder 72 at time t 1. For this reason, the process proceeds to step S6 via decision step S4.At this stage, although the voltage signal is output from the phase time difference detector 71, it is not an effective value corresponding to the output frequency. 5774
  • the switch unit 101 changes to a in step S7. For this reason, the voltage signal from the phase time difference detector 7 1 is integrated into the integrating circuit unit 10 2, and this integrated value is converted into a DZA converter.
  • the voltage is supplied to the coupler 11 via 1 0 4, added to the voltage from the D “A converter 80, and supplied to the voltage controlled oscillator 1 as a control voltage.
  • the first set range is, for example, a region where the pull-in frequency region is divided into several equal parts with the set frequency as the center, and the divided value is added to or subtracted from the set frequency region.
  • the output frequency of voltage controlled oscillator 1 may change due to temperature characteristics, etc., so operation controller 1 0 5 has a threshold value with the digital value set for DZA converter 80 at step S 9. , And whether it is within the range (for example, the second setting range which is the range of 1 Z 6 to 5 Z 6 of the full range).
  • the second constant is integrated by the integrating circuit unit 102, but the second constant is a negative value when the output frequency is higher than the set frequency, and when the output frequency is lower than the set frequency.
  • a positive value is supplied to the integrating circuit unit 102.
  • the second constant is given as a negative value to the integration circuit section 102 and the control supplied to the voltage controlled oscillator 1 is performed. Since the voltage is lowered by the voltage corresponding to the integral value of the second constant, the output frequency is lowered and after falling within the first range at time t4, the integration circuit section 1 0 2 stops, and thereafter The voltage from the D / A converter 80 is supplied to the voltage controlled oscillator 1 as a control voltage.
  • the rotation direction of vector V is positive when the value of 4 O MHz — (output frequency / N) is smaller than 4 MHz, that is, when the output frequency ZN is larger than 36 MHz. If we call it the direction, the frequency of the vector V rotating in the negative direction has become lower. At this time, the frequency of the vector V multiplied by the reverse rotation, which is the output of the inverse vector multiplier 5, also decreases. Therefore, the output of the phase time difference detector 7 1 becomes a large value when the calculation is enabled because the difference between the set frequency and the output frequency is still large, but gradually decreases (negative The speed is reduced), and the added value of the second adder 72 that adds the output (phase difference) and the fine adjustment amount of the frequency is also reduced.
  • the output frequency of the voltage-controlled oscillator 1 rises, the frequency after frequency division becomes 36 MHz, and the speed of the vector V taken out from the carrier remove 4 is stopped.
  • the adjustment frequency is (n nfa) and the fine adjustment frequency is ⁇ f (m ffb)
  • the frequency of the vector V extracted from the carrier remove 4 is calculated from the frequency adjustment ⁇ F + ⁇ f. Since the frequency difference (output of the second adder 72) is a negative value, the frequency of the vector V rises. Eventually, the frequency of vector V becomes the same as the frequency adjustment + ⁇ f.
  • the output of the phase time difference detector 71 converges to ⁇ f (19 Hz in the above example), and the output of the second adder 72, that is, the frequency extracted by the frequency difference extracting means.
  • the number difference becomes zero.
  • the PLL is locked, and the output frequency of the voltage controlled oscillator 1 is locked to the set frequency 5 2 0 ⁇ 0 0 0 1 MHz.
  • Loop loop Since the filter 8 has a complete integration function in this example, it converges to a positive DC voltage. In the simulation, the time from the start of operation of the voltage controlled oscillator 1 until the PLL is locked was approximately 15 O msec.
  • the first constant is integrated by the integrating circuit unit 102 and voltage control is performed.
  • the output frequency is raised by outputting as the control voltage of oscillator 1
  • the integration is stopped after there is almost no difference between the two, and then the second constant is integrated after the difference between the two becomes large. Since it is integrated by the unit 102, the frequency pull-in range is wide, the frequency of the voltage controlled oscillator 1 varies, and even if the frequency changes due to temperature characteristics etc., the frequency can be pulled in, so Stable operation can be obtained.
  • the control system of the main body of the frequency synthesizer adopted by the present invention takes out the vector rotating at a speed (frequency) according to the output frequency of the voltage controlled oscillator 1, and take out the difference between the vector frequency and the vector frequency when the output frequency reaches the set frequency. Since the PLL is formed by feeding back to the controlled oscillator 1, fine frequency setting can be performed with low noise over a wide frequency band. Then, when extracting the frequency difference, the speed of the vector is reduced using a reverse vector that rotates in reverse with a rough frequency setting, the speed of the slow vector is detected, and the detected value is calculated in advance. The fine adjustments are added together to extract the difference. Therefore, as described above, it is possible to detect the frequency of the vector with a small amount of data and simple calculation, and thus it is possible to provide a frequency synthesizer with a small memory capacity and a small calculation load.
  • the frequency division ratio N is determined when the set value of the output frequency of the voltage controlled oscillator 1 is divided by N and used by the frequency extraction means and the frequency of the reference clock signal used in the A / D converter 3. Determine the frequency closest to the difference with ⁇ ⁇ 2 ⁇ JP2007 / 055774
  • an output obtained by adding the outputs of the two D / A converters 80 and 104 becomes the control voltage of the voltage controlled oscillator 1.
  • the configuration is the same as in the previous embodiment.
  • a 2-port type voltage controlled oscillator 1 2 as shown in Fig. 1 3 is used, and the output of the D / A converter 80 and the output of the D / A converter 1 0 4 1 0 4 may be input to the ports 1 2 a and 1 2 b, respectively.
  • the DZ A converter 80 included in the feedback means is a ladder resistor type as shown in Fig. 14, the glitch noise is generated by switching the internal switch, and the noise increases as the number of switches switched at the same time increases. The amount increases. Therefore, when the input value of the DZA converter 80 crosses the center value of the full range, the number of simultaneous switching is maximized and the amount of noise generation is also maximized. Crossing the center value of the full range is when switching from “0 1 1 1 1 1 1” to “1 0 0 0 0 0 0 0 0” in the case of 8-bit shown in FIG.
  • Figure 15 is a characteristic diagram showing the relationship between the control voltage of the voltage controlled oscillator 1 and the output frequency.
  • the black circle is the D / A converter when the PLL is locked so that the output frequency matches the set frequency fs. 0 output voltage. That is, in this case, the D / A converter 80 is set so that this voltage Vs can be obtained when the duty ratio of the internal PWM signal is 50%. Therefore, the center of the full range AD 1 of the D / A converter 80 is the black circle.
  • the output frequency is higher than the control voltage that is closest to the set frequency.
  • Set the value so that it deviates by an amount corresponding to an integral multiple of the adjustable frequency step (apply an offset).
  • the frequency variable amount corresponding to the full range of the D / A converter 80 is 4.5 MHz, for example, and the frequency change amount per bit of the D.ZA converter 10 4 of the frequency pull-in means is Assuming that it is about 7500 kHz, it is possible to offset the DZA converter 1 0 4 by a maximum of ⁇ 3 bits in a simple calculation.
  • the full range of the D / A converter 80 changes from AD 1 to AD 2 as shown in Fig. 15. Therefore, when the output frequency matches the set frequency fs, the DZ A converter 80 The output value is displaced from the center of the full range. As a result, the probability of the D / A converter 80 switching at high speed near the center value of the full range is reduced, and glitch noise can be reduced.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本発明の目的は、新規な原理により、広帯域に亘って細かく周波数を設定でき、周波数の引き込み範囲が広い周波数シンセサイザを提供することにある。具体的な解決手段としては、電圧制御発振部の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルを作成し、電圧制御発振部の出力周波数が設定値になったときのベクトルの周波数を予め計算しておいて、電圧制御発振部を駆動したときにベクトルの周波数と前記計算された周波数との差分に相当する電圧信号を電圧制御発振部にフィードバックして、その差分がゼロになるようにＰＬＬを形成する。従ってＰＬＬがロックされたときに電圧制御発振部の出力周波数が設定周波数に調整される。またＰＬＬのロック後に両者の開きが大きくなった後は設定値を積分回路部により積分して制御電圧に加える。

Description

明細書
周波数シンセサイザ
技術分野
【0 0 0 1】
本発明は、 所望の周波数の発振出力が得られる周波数シンセサイザに関する。 背景技術
【0 0 0 2】
標準信号発生器の一つとして P L L (Phase Locked Loop) を応用した周波 数シンセサイザがある。 周波数シンセサイザは図 1 2に示すように、 電圧制御発 振器 2 0 1を分周器 2 0 2により 1 /Nに分周してその分周出力を位相比較器 2 ◦ 3の一方の入力端に入力すると共に、 基準信号発生器である例えば水晶発振器 2 0 4の発振出力を分周器 2 0 0にて 1 ZMに分周してその分周出力を位相比較 器 2 0 3の他方の入力端に入力し、 その比較信号をループフィルタ 2 0 5を介し て電圧制御発振器 2 0 1にフィードバックし、 こうして P L Lを構成している （ 例えば特許文献 1 ) 。 P L Lがロックすると電圧制御発振器 2 0 1の発振出力の 周波数 f vcoと水晶発振器 2 0 4の発振出力の周波数 f Oとは、. f vco/N = f 0/ Mの関係にあるので、 f vco= (N/M) f 0となる。 分周器 2 0 2はプログラマ ブル力ゥンタにより構成されていて外部よりディジタルデータで分周比 Nを設定 できることから、 f vcoの周波数を自由に設定できることになる。
【0 0 0 3】
周波数シンセサイザの応用としては、 例えば移動局における局発振部として用 いられる。 即ち、 基地局では所定の周波数帯域を移動局に割り当てるため、 移動 局側では、 割り当てられた周波数帯域の発振出力を生成する必要があり、 そのた め局発振部に対し周波数を調整できる機能を持たせることが要請される。 また無 線通信機器の試験用信号源や放送機器などにも使用されている。
【0 0 0 4】
このように例えば通信分野において周波数シンセサイザを適用する場合には、 他のチャネルとの混信を避けるためにノィズが少ないことが要求され、 また電波 が過密化していることから、 周波数をできるだけ細かく設定できることが望まし い。 周波数を細かく設定するためには、 上記の分周比 Nを大きくすればよいが、 あまり大きくすると、 ループに生じる遅延が長くなつてノイズが大きくなり、 実 際には Nは 1 0 0 0程度が上限である。
【0 0 0 5】
このため説明の便宜上例えば 1 0 0 O MH z程度の周波数を 1 H z単位で調整 できる周波数シンセサイザを設計しょうとすると、 図 1 2の装置を多段化する必 要がある。 即ち、 Nの上限が 1 0 0 0であるとすると、 位相比較器に入る基準信 号の周波数 （M/ f 0) を 1 MH zとすることで、 1 MH zきざみで設定できる 1 ΜΗ ζ〜1 0 0 O MH zの周波数シンセサイザを制作できる。 同様にして基準 信号の周波数を 1 k H zとすることにより、 1 k H zきざみで設定できる 1 k H z〜 1 MH zの周波数シンセサイザを制作し、 同様にして基準信号の周波数を 1 H zとすることにより、 1 H zきざみで設定できる 1 H z〜 1 k H zの周波数シ ンセサイザを制作する。 そして各周波数シンセサイザを段階的に合成することに より、 1 H zきざみで 1 0 0 0 Mヘルツまで設定できる周波数シンセサイザが得 られることになる。
【0 0 0 6】
しかしながらこのようにすると、 周波数を合成する各合成回路について P L L を組まなければならないこともあって、 回路構成が複雑で部品点数が多くなり、 ノイズが多くなるという課題がある。
【0 0 0 7】
そこで本発明者は、 従来の周波数シンセサイザとは原理が全く異なる新規な構 成を採用することにより、 広い帯域に亘つて細かく周波数を設定することができ る新規な方式の周波数シンセサイザを開発しているが、 周波数の引き込み範囲が 狭く、 電圧制御発振部の製品のばらつきや温度特性などを考慮するとその引き込 みを確実に行えないという問題を抱えており、 実用化するためにはこの点を克服 する必要がある。 またこの周波数シンセサイザは、 アナログ回路とディジタル回 路とからなるが、 ディジタル/ "アナログ変換部内の多数のスィツチング素子の同 時スィツチングに基づくノイズを抑えなければならないという問題もある。 【0 0 0 8】
特許文献 1
特開平 2 0 0 4 - 2 7 4 6 7 3号公報 発明の開示
【0 0 0 9】
本発明は、 従来の周波数シンセサイザとは原理が全く異なる新規な構成を採用 することにより、 広い帯域に亘つて細かく周波数を設定することができ、 しかも 低ノィズな周波数信号が得られる周波数シンセサイザであって、 周波数の引き込 み範囲を広くすることが出きる技術の提供、 及びディジタル Zアナログ変換部内 の多数のスィツチング素子の同時スィツチングに基づくノイズを抑えることので きる技術の提供を目的とする。
【0 0 1 0】
本発明の周波数シンセサイザは、 供給された電圧に応じた周波数の周波数信号 を発振する電圧制御発振部と、
前記周波数信号を電圧制御発振部の設定周波数に応じて 1 /N (Nは整数） に 分周する分周手段と、
前記電圧制御発振部の出力周波数の 1 /Nに相当する周波数の正弦波信号を基 準ク口ック信号に基づいてサンプリングしてそのサンプリング値をディジタル信 号として出力するアナログ. Zディジタル変換部と、
このアナログ/ディジタル変換部からの出力信号に対応する周波数信号に対し て、 周波数が ω θ/ 2 πの正弦波信号のディジタル'信号による直交検波を行い、 当該周波数信号の周波数と c OZ S πとの周波数差に相当する周波数で回転する べク トルを複素表示したときの実数部分及ぴ虚数部分を取り出すベタ トル取り出 し手段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記べク トルの周波 数を計算するパラメータ出力部と、
前記べクトルの周波数と前記パラメータ出力部にて計算された周波数との差分 を取り出す周波数差取り出し手段と、 この周波数差取り出し手段により取り出された周波数差に対応する電圧信号を 積分してディジタル/アナログ変換部を介して制御電圧として前記電圧制御発振 部に帰還する手段と、
装置の運転開始時に、 電圧制御発振部からの出力周波数が小さすぎることに起 因して周波数差取り出し手段から電圧信号が得られない間は、 第 1の定数を積分 回路部により積分して電圧制御発振部の制御電圧を出力すると共に、 P L Lが口 ックされた後、 設定周波数と電圧制御発振部からの出力周波数との周波数差が予 め設定された第 2の範囲から外れたときには、 第 2の定数を積分回路部により積 分し、 当該周波数差が予め設定された第 1の範囲に収まった後には、 前記積分回 路部の積分動作を停止する周波数引き込み手段と、 を備え、
前記電圧制御発振部の制御電圧は、 前記帰還手段からの制御電圧と、 前記周波 数引き込み手段からの制御電圧との加算値であり、
電圧制御発振部、 ベタトル取り出し手段、 及び前記電圧信号を電圧制御発振部 に帰還する手段により P L Lが形成され、 P L Lが口ックされたときに電圧制御 発振部の出力周波数が設定周波数に調整されることを特徴とする。
前記第 1の範囲は、 例えば前記第 2の範囲の中に位置しかつ第 2の範囲よりも狭 い。 また前記周波数引き込み手段は、 装置の運転開始時に、 第 1の定数を積分し たことで電圧制御発振部からの出力周波数が上昇して周波数差取り出し手段から 電圧信号が得られた後は、 当該第 1の定数に代えて前記周波数差取り出し手段に より取り出された周波数差を積分して電圧制御発振部の制御電圧を出力するよう にしてもよい。 .
更にまた前記周波数引き込み手段は、 第 1の定数を積分回路部により積分して電 圧制御発振部の制御電圧を出力した後、 設定周波数と電圧制御発振部からの出力 周波数との周波数差が小さくなつたことにより周波数差取り出し手段から電圧信 号が出力された後において、 当該電圧信号を前記積分回路部により積分して前記 帰還手段より大きい周波数刻みでアナログ信号に変換し、 このアナログ信号を電 圧制御発振部の制御電圧として出力するように構成されていてもよい。
【0 0 1 1】
他の発明の周波数シンセサイザは、 供給された電圧に応じた周波数の周波数信 号を発振する電圧制御発振部と、
前記周波数信号を電圧制御発振部の設定周波数に応じて 1 ZN (Nは整数） に 分周する分周手段と、
前記電圧制御発振部の出力周波数の 1 /Nに相当する周波数の正弦波信号を基 準ク口ック信号に基づいてサンプリングしてそのサンプリング値をディジタル信 号として出力するアナログ ディジタル変換部と、
このアナ口グ/ディジタル変換部からの出力信号に対応する周波数信号に対し て、 周波数が ω θ/" 2 πの正弦波信号のディジタル信号による直交検波を行い、 当該周波数信号の周波数と ω θΖ 2 πとの周波数差に相当する周波数で回転する ベタトルを複素表示したときの実数部分及び虚数部分を取り出すべクトル取り出 し手段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記べクトルの周波 数を計算するパラメータ出力部と、
前記べクトルの周波数と前記パラメータ出力部にて計算された周波数との差分 を取り出す周波数差取り出し手段と、
この周波数差取り出し手段により取り出された周波数差に対応する電圧信号を 積分してディジタル Ζアナログ変換部を介して制御電圧として前記電圧制御発振 部に帰還する手段と、
周波数引き込み手段と、 を備え、
前記周波数引き込み手段は、
Α) 装置の運転開始時に、 電圧制御発振部からの出力周波数が小さすぎて設定周 波数と当該出力周波数との周波数差が大きすぎることに起因して周波数差取り出 し手段から電圧信号が得られない間は、 第 1の定数を積分回路部により積分して 電圧制御発振部の制御電圧を出力し、
Β ) 周波数差取り出し手段から電圧信号が出力された後において、 当該電圧信号 を前記積分回路部により積分して前記帰還手段より大きい周波数刻みでアナログ 信号に変換し、 このアナログ信号を電圧制御発振部の制御電圧として出力し、 C ) 設定周波数と電圧制御発振部からの出力周波数との周波数差が予め設定され た範囲に収まった後には、 前記積分回路部の積分動作を停止して、 前記周波数引 き込み手段からの制御電圧を固定値とし、
D) 帰還手段におけるディジタル/アナログ変換部の同時スィツチングを減らし てグリッチノイズを低減するために、 前記固定値は、 前記周波数引き込み手段に おけるディジタル/ /アナログ変換部が設定可能な制御電圧の中で、 出力周波数が 設定周波数に最も近くなる制御電圧よりも、 調整可能な周波数刻みの整数倍に対 応する分だけずれた値に設定され、
前記電圧制御発振部、 ベクトル取り出し手段、 及び前記電圧信号を電圧制御発 振部に帰還する帰還手段により P L Lが形成され、 P L Lが口ックされたときに 電圧制御発振部の出力周波数が設定周波数に調整され、
前記電圧制御発振部の制御電圧は、 前記帰還手段からの制御電圧と、 前記周波 数弓 Iき込み手段からの制御電圧の加算値であることを特徴とする。
【0 0 1 2】
前記分周手段は、 N = lの場合も含まれ、 この場合実際の装置では分周器が使 用されず、 電圧制御発振部の出力端とアナログ Zディジタル変換部の入力端との 間の導電路が本発明でいう分周手段に相当する。 このように本発明では、 特許請 求の範囲の記載を分かりやすくするために、 N = 1の場合であっても分周手段と いう構成を記載している。
電圧制御発振部の制御電圧を、 前記帰還手段からの制御電圧と、；前記周波数引き 込み手段からの制御電圧の加算値とするためには、 前記帰還手段からの制御電圧 と、 前記周波数引き込み手段からの制御電圧とを加算して電圧制御発振部に供給 するための結合器を備えた構成とすることができる。
【0 0 1 3】
あるいは、 前記電圧制御発振部は、 前記帰還手段からの制御電圧と、 前記周波 数引き込み手段からの制御電圧とが夫々入力されるポートを備えた構成としても よい。
【0 0 1 4】
この発明のより具体的な態様の一例を挙げると、 電圧制御発振部を駆動するた めの電圧を出力する電圧出力部を備え、
電圧制御発振部を駆動するための電圧を出力する電圧出力部を備え、 前記電圧信号を電圧制御発振部に帰還する手段は、 周波数差取り出し手段の後 段に設けられた積分機能を備えたループフィルタと、 このループフィルタの出力 電圧を前記電圧出力部からの出力電圧から差し引いて電圧制御発振部に供給する 手段と、 を含む。
【0 0 1 5】
本発明の好ましい態様としては、 例えば前記パラメータ出力部は、 電圧制御発 振部の出力周波数の設定値を Nで割ったときに、 アナログ Zディジタル変換部で 用いる基準ク口ック信号の周波数とべクトル取り出し手段で用いられる ω θ/ 2 πとの差に最も近い周波数となる Νの値を計算し.、 分周手段は、 この値を用いて 電圧制御発振部からの周波数信号を分周する例をあげることができる。
【0 0 1 6】
更に本発明の好ましい態様を示すと、 前記パラメータ出力部は、 粗調整のため の周波数刻み f aの整数倍の周波数のうち、 電圧制御発振部の出力周波数が設定 値になったときの前記べク トルの周波数に最も近い周波数 n · f a ( nは整数） と、 前記周波数刻み f aよりも小さい微調整のための周波数刻み f bの整数倍の うち、 電圧制御発振部の出力周波数が設定値になったときの前記べク トルの周波 数と前記周波数 n · f aとの差に最も近い周波数 m · f b (mは整数） と、 を計 算し、
前記周波数差取り出し手段は、 前記べクトル取り出し手段により得られた前記 べクトルに、 周波数 n · f aで逆回転する逆べク トルを乗算して、 前記べク トル の周波数から逆べク トルの周波数を差し引いた周波数の微速べクトルを取り出す 手段と、 前記微速ベク トルの周波数を、 当該微速ベク トルの各サンプリング時の 実数部分及び虚数部分の値から求める微速ベタ トルの微速検出手段と、 この微速 検出手段で検出された微速べク トルの周波数と周波数 m · f bとの差に相当する 信号を出力する手段と、 を備えている。
【0 0 1 7】
この場合、 微速べク トルの周波数は、 べクトルを表す複素平面上の位相 Θを s i η Θとみなすことができて、 その周波数を近似計算により求めることができる 程度に低いことが好ましい。 また微速べク トルの微速検出手段は、 あるサンプリング時における微速べク ト ルの実数部分及び虚数部分で決まる複素平面上の位置と、 次のサンプリング時に おける微速べクトルの実数部分及び虚数部分で決まる複素平面上の位置と、 め距 離を演算して、 その演算値を両サンプリング時における微速ベタ トルの位相差と みなす手段を含む構成とすることができる。
【0 0 1 8】
周波数差に相当する電圧信号を前記電圧制御発振部に帰還する手段は、 例えば 微速べクトルの周波数と周波数 m · f bとの差に相当する信号を累積する手段を 含む。
また逆べクトルは、 複素表面上における逆べク トルの位置を規定する実数部分 及び虚数部分の組を回転方向に沿って順番に配列したデータテーブルと、 逆べク トルの回転方向及び周波数に対応するインクリメント数またはデクリメント数に より前記データテーブルのァドレスを発生させる手段とにより生成することがで きる。
【0 0 1 9】
本発明の周波数シンセサイザは、 従来のように周波数の調整単位 （いくつ刻み で周波数を調整できるかということ） を分周器の分周比に任せる手法とは全く異 なる手法である。 即ち、
ィ. 電圧制御発振部の出力周波数の正弦波信号を直交検波して、 検波に用いた 周波数信号の周波数との差分の周波数 （速度） で回転するベク トルを作成し、 口. 電圧制御発振部の出力周波数が設定値になったときのべク トルの周波数を 予め計算しておいて、
ハ. 電圧制御発振部を駆動したときにべク トルの周波数と前記計算された周波 数との差分に相当する電圧信号を電圧制御発振部にフィードバックして、 その差 分がゼ口になるよう.に P L Lを形成している。
従って P L Lがロックされたときに電圧制御発振部の出力周波数が設定周波数 に調整されることになるが、 電圧制御発振部の出力周波数が設定値になつたとき のべク トルの周波数を予め計算しておくだけで、 そしていわば 1段の P L Lであ りながら、 出力周波数を設定できるので、 ノイズが小さくしかも広い帯域に亘っ て細かく周波数を設定することができる。 例えば数百 MH zの電圧制御発振器を 例えば 1 H z単位あるいはそれ以下の単位で設定することができ、 極めて画期的 な周波数シンセサイザが得られる。
【0 0 2 0】
そして、 本発明では、 電圧制御発振部からの出力周波数が小さくて設定周波数 に対して大きな開きがある間は、 第 1の定数を積分回路部により積分して電圧制 御発振部の制御電圧として出力することで前記出力周波数を高め、 両者に差がほ とんどなくなつた後は、 積分を停止し、 その後両者の開きが大きくなつた後は第
2の定数を積分回路部により積分しているので、 周波数の引き込み範囲が広く、 電圧制御発振部の周波数にばらつきがあったり、 温度特性などにより周波数が変 化しても周波数の引き込みを行うことができるので、 安定した動作が得られる。
【0 0 2 1】
また第 2の発明では、 いわば微調整用の帰還手段のディジタル アナログ変換 部において中心値付近でスィツチングする確率が低くなるので、 同時スィッチン グするスイツチ数が少なくなり、 グリッチノィズの低減化を図ることができる。 図面の簡単な説明
図 1は、 本発明に係る周波数シンセサイザの基本構成を示すプロック図である。 図 2は、 本発明に係る周波数シンセサイザの実施の形態を示すプロック図である 図 3は、 上記の実施の形態に用いられるキャリアリムープを示す構成図である。 図 4は、 キャリアリムーブにて得られるべクトルを示す説明図である。
図 5は、 逆べクトル乗算部の構成を示す構成図である。
図 6は、 パラメータ発生部において逆べクトルを発生させるためのデータテープ ルを示す説明図である。
図 7は、 キャリアリムーブで得られたべクトルと逆べクトルとを周波数差取り出 し手段により互いに乗算する様子を示す説明図である。
図 8は、 相前後するタイミングでサンプリングしたべクトルの位相差を示す説明 図である。 図 9は、 図 1のプロック図における位相差の累積加算部を示す構成図である。 図 1 0は、 図 1のブロック図におけるループフィルタを示す構成図である。
図 1 1は、 上記の実施の形態の作用を示すフローチャートである。
図 1 2は、 上記の実施の形態における作用を示すタイムチャートである。
図 1 3は、 電圧制御発振部の他の例を示す回路図である。
図 1 4は、 D/A変換器の構成例を示す回路図である
図 1 5は、 周波数引き込み手段の出力にオフセットをかけておくことにより、 本 来の帰還手段における DZA変換器の出力の中心値をずらす様子を示す説明図で ある。
図 1 6は、 従来の周波数シンセサイザの構成を示すブロック図である。 発明を実施するための最良の形態
【0 0 2 2】
本発明の周波数シンセサイザは、 新規な原理に基づいて動作するものであるこ とから、 先ず図 1を参照しながら本発明の動作原理について簡単に概略的な説明 をしておく。 図 1中 1は、 電圧制御発振部である電圧制御発振器であり、 電圧出 力部 1 1から第 1の加算部 1 2を経て供給電圧に応じた周波数の矩形波である周 波数信号を出力する。 電圧制御発振器 1からの周波数信号は分周手段 2にて 1 N (Nは整数） に分周され、 更に正弦波に変換され、 ディジタル信号に変換され るのであるが、 ここではベク トル取り出し手段 2 0により、 前記周波数信号の周 波数に応じた周波数 （速度） で回転するベクトルが取り出されるという説明にと どめる。
【0 0 2 3】
べクトル取り出し手段 2 0の後段の周波数差取り出し手段 3 0は、 前記べクト ルの周波数と、 電圧制御発振器 1の出力周波数が設定周波数になったときのべク ト^/の周波数 f rと、 の差を取り出す。 周波数差を取り出す手法としては、 例え ば電圧制御発振器 1の出力周波数が設定周波数になったときにべクトル取り出し 手段 2 0にて取り出されるベタトルの回転方向とは逆方向に周波数 f rで回転す る逆べクトルを作成し、 前記べクトルと逆べクトルとを乗算してその周波数差を 取り出す手法が挙げられる。
【0 0 2 4】
また逆べク トルでべク トルの周波数をある程度落としておいて、 残りの周波数 差分を例えばべクトルの速度を近似式で検出するようにしてもよい。 このような 例をより具体化した例を挙げると、 ベタ トルの周波数を f rに一致させる調整 （ 周波数差取り出し手段 3 0により周波数差を取り出す調整工程） を、 粗調整と微 調整とに分ける。 そして粗調整のための周波数刻み f aの整数倍の周波数のうち 、 電圧制御発振器 1の出力周波数が設定値になったときの前記べク トルの周波数 に最も近い周波数 n · f a ( nは整数） を予め計算して、 周波数 n · f aで逆回 転する逆べク トルを前記べク トルに乗算して、 前記べク トルの周波数から逆べク トルの周波数を差し引いた周波数の微速べク トルを取り出す。 そして前記周波数 刻み f aよりも小さい微調整のための周波数刻み f bの整数倍のうち、 f rと前 記周波数 n · f aとの差に最も近い周波数 m · f b (mは整数） と、 を計算し、 前記微速ベク トルの周波数と周波数 m · f bとの差を取り出し、 こうしてベタ ト ル取り出し手段により得られたべク トルの周波数と f rとの差が求められる。
【0 0 2 5】
以上の一連の計算は、 図示しないパラメータ出力部にて計算される。 なおこの ように周波数差を取り出す調整工程を粗調整と微調整とに分ける場合には、 ベタ トルの周波数が f rに近付いてきたときに正確な周波数差を得ることができる利 点や、 周波数の検出の演算が簡単になるという利点などがある。 この点は後述の 図 2の具体例により明ら力にさ； る。
【0 0 2 6】
そして周波数差取り出し手段 3 0により取り出された周波数差に対応する電圧 は帰還手段の一部をなす積分手段 4 0により積分され、 電圧制御発振器 1の入力 側に供給される。 従って図 1のループは P L Lを形成しており、 前記周波数差が ゼロになったときに P L Lがロックされ、 電圧制御発振器 1の出力周波数が設定 周波数にロックされることになる。
【0 0 2 7】
ところで前記周波数差が大きいときには、 一般的には、 ディジタル '処理を行う べクトル取り出し手段 2 0や周波数差取り出し手段 3 0などを動作させるのに十 分な電圧が得られないので、 言い換えれば電圧制御発振器 1の出力周波数が小さ いので、 電圧制御発振器 1への制御電圧が得られない。 このため運転開始初期に は、 周波数引き込み手段 1 0 0内の積分回路部から制御電圧を発生させて電圧制 御発振器 1の出力周波数を引き上げている。 そして P L Lの制御範囲に入った後 は、 周波数引き込み手段 1 0 0內の積分回路部の積分動作を停止するようにして いる。
より具体的には、 先ず電圧制御発振器 1のスタート時には周波数引き込み手段 1 0 0から制御電圧が例えば結合器 1 1を介して電圧制御発振器 1に供給され、 そ の制御電圧を徐々に大きくしていく。 それに伴って電圧制御発振器 1の出力周波 数が上昇し、 べクトル取り出し手段 2 0や周波数差取り出し手段 3 0が機能し始 めると、 べクトル取り出し手段 2 0にて取り出されたべクトルの周波数が高くな つていく。 そしてこの周波数が P L Lの制御範囲に入ってくると、 予め計算され た、 電圧制御発振器 1の出力周波数が設定周波数になったときのべクトルの周波 数 f rと、 ベクトル取り出し手段 2 0にて取り出されたベク トルの周波数と、 の 差 （周波数差） が小さくなつてくる。
そこで、 周波数引き込み手段 1 0 0からの制御電圧の上昇を止めて固定値とする と共に、 前記周波数差に対応する電圧を積分して電圧制御発振器 1に制御電圧と して加える。 その結果電圧制御発振器 1の出力周波数の上昇率も小さくなり、 前 記周波数差の積分値の上昇率も徐々に小さくなる。 このため電圧制御発振器 1の 出力周波数の上昇の仕方が更に緩やかになり、 それにつれて前記周波数差に対応 する電圧の積分値の上昇の仕方もより緩やかになる。 やがて前記出力周波数が設 定周波数に落ち着き、 P L Lループがロックされることになる。
【0 0 2 8】
しかしながらこの周波数シンセサイザは、 原理においては必ずしも周波数引 き込み手段 1 0 0を必要とするものではなく、 もしディジタル処理部分において
、 前記周波数差が大きいときであってもそれに対応する電圧が出力されるとした ら次のように動作する。 即ち、 運転開始時には、 周波数差取り出し手段 3 0によ り取り出された周波数差に対応する電圧が大きく、 この電圧が積分されて電圧制 御発振器 1の制御電圧として与えられるので、 出力周波数が上昇する。 その後ば 、 上述のようにして P L Lループがロックされることになる。
【0 0 2 9】
実際には、 設定周波数の大きさに応じて分周比を選択すればよいことから、 ベ クトルという発想を取り入れることにより、 このように 1段の P L Lでありなが ら、 広い周波数帯域に亘つて細かな周波数設定を行うことができるのである。
【0 0 3 0】
以下に本発明の周波数シンセサイザを具体化した例を図 2以降にて説明する。 電圧制御発振器 1の後段に設けられた手段について順番に説明すると、 2は例 えばプログラマブルカウンタからなる分周器であり、 この分周器 2の分周比 N ( Nは整数） は後述のパラメータ出力部により決定される。 分周器 2の後段には、 分周器 2からの周波数信号である矩形波信号を正弦波信号に変換するための手段 としてローパスフィルタ 2 1が設けられている。
3は A/D (アナログ/ディジタル） 変換器であり、 ローパスフィルタ 2 1力、 らの周が数信号である正弦波信号を基準クロック発生部 3 1からのクロック信号 によりサンプリングしてそのサンプリング値をディジタル'信号として出力する。 基準クロック発生部 3 1は、 前記周波数信号をサンプリングするために周波数の 安定性が極めて高い周波数信号であるクロック信号を出力する。
【0 0 3 1】
A/D変換器 3で得られるディジタル信号で特定される高周波信号は基本波の 他に高調波も含まれている。 即ち高調波ひずみを有する正弦波をサンプリングす る場合、 その高調波成分が折り返しの影響を受けて、 場合によっては周波数スぺ クトルにおける周波数軸上で基本波周波数と高調波の周波数とが重なる場合が想 定される。 そこでこのような重なりを避けて、 電圧制御発振器 1の出力周波数に 正確に対応するべク トルを後で取り出す必要がある。
【0 0 3 2】
一般に周波数 f 1の正弦波信号を周波数 f sのクロック信号でサンプリングし た場合、 その取り込み結果の周波数 f 2は （1 ) 式で表される。 ただし mod (， ) は modulo関数を表している。 【003 3】
f 2 = I mod ( f 1 + f s / 2 , f s ) - f s/2 I ··■··■ (1)
この取り込み結果において、 基本波周波数に対して n次の高調波の周波数は n X (基本波周波数） として表されるので、 これを f 2と置いて上記の （1) 式に 代入すれば、 高調波がどのような周波数として取り込まれるかを計算することが できる。 この計算を用いることにより基本波の周波数と高調波の周波数とが重な らないように、 分周器 2からの高周波信号の周波数 f cとサンプリング周波数 （ クロック信号の周波数） f sとを設定することができ、 例えばべク トルが停止す るときの f cが 3 6MHzとなるように分周比 Nを設定し、 f sを 4 OMH zに 設定する。 この場合、 AZD変換器 3からのディジタル信号である出力信号で特 定される周波数信号の基本波は 4 MH zの正弦波となる。 なお f c/f sを 9/ 1 0にすれば、 基本波の周波数と高調波の周波数とが重ならないが、 f c/ f s はこの値に限られるものではない。
【0034】
A/D変換器 3の後段には、 キャリアリムープ 4が設けられている。 このキヤ リアリムーブ 4は、 AZ D変換器 3からのディジタル信号により特定される正弦 波信号に対して周波数が c 0t/2 π (角速度が coOt) の正弦波信号により直交 検波を行い、 A/D変換器 3のディジタル'信号により特定される周波数信号の周 波数と検波に用いる正弦波信号の周波数との差の周波数で回転するべクトルを取 り出す手段、 より詳しくはこのべクトル'を複素表示したときの実数部分及び虚数 部分を取り出す手段に相当する。
【0035】
キャリアリムーブ 4に関して詳述すると、 キャリアリムーブ 4は、 図 3に示す ように前記正弦波信号に対して cos (coOt) を掛け算する掛け算部 4 1 aと前記 正弦波信号に対して一 sin (coOt) を掛け算する掛け算部 4 1 bと、 掛け算部 4 l a、 4 1 bの後段に夫々設けられたローパスフィルタ 4 2 a及び 42 bと、 を 備えている。 従って AZD変換器 3で得られた正弦波信号を Acos (coOt + θ) としたとき、 掛け算部 4 1 aの出力及び掛け算部 4 1 bの出力は夫々 （2) 式及 び （3) 式により表される。 【0 0 3 6】
Acos (ωθ t + θ ) • cos ( ω 0 t )
= 1/2 · Acos 0 + 1/2 {cos ( 2 ωθ ΐ ) - cos Θ +sin ( 2 ωθ t ) - sin 0 } …… （2)
Acos (ωθ t + Θ ) · — sin ( ω 0 t )
= 1 /2 - Asin Θ - 1/2 {sin ( 2 ωθ ΐ ) - cos Θ +cos ( 2 ωθ t ) - sin 0 } …… （3)
そこで掛け算部 4 1 aの出力及び掛け算部 4 1 bの出力を夫々ローパスフィル タ 4 2 a及ぴ 4 2 bを通すことにより、 2 coO tの周波数信号は除去されるので 、 結局ローパスフィルタ 42 a、 42 bからは夫々 1/2 · Acos Θと 1Z2 · Asin0とが取り出される。 ローパスフィルタ 4 2 a、 4 2 bにおける実際のデ イジタル処理は、 掛け算部 4 1 a、 4 1 bから出力される時系列データについて 連続する複数個のデータ例えば 6個のデータの移動平均を演算している。
【0 0 3 7】
以上のことは、 AZD変換器 3で得られた正弦波信号の周波数と直交検波に用 いる正弦波信号の周波数が等しいときには、 出力に時間関数が含まれないので、 キャリアリムーブ 4にて得られるベタトルは停止していることになる。 一方 Aco s (ωθ ΐ + Θ ) で表される正弦波信号の周波数が変化すると、 Acos (ωθ ί + θ ) は Acos (coO t + θ + ω1 t ) となる。 従って 1 2 · Acos Θは 1/2 · Aco s ( θ +ω1 t ) となり、 1Z2 · Asin 0は 1 2 · Asin ( θ +ω1 t ) となる 。 即ち、 ローパスフィルタ 4 2 a、 4 2 bから得られた出力は、 正弦波信号 [A cos (ωθ ΐ + Θ ) ] の周波数の変化分 （tol t ) に対応する信号、 つまり Α,/D 変換器 3で得られた正弦波信号の周波数と直交検波に用いた正弦波信号の周波数 との差分 （ω11:/2 π) の速度で回転するベク トルを複素表示したときの実数 部分 （I ) 及び虚数部分 （Q) である。 なお、 この明細書では周波数と角速度と を使い分ける意義はないことから、 両者を混在して用いることがある。
【0 0 3 8】
図 4はこのべク ドル Vを表した図であり、 このべク トル Vは長さが Aであり、 回転速度が col t (= φ) である （周波数が ω1 ΐ/2 π) 。 この例では直交検波 に用いた周波数は 4 MH zであり、 A/D変換器 3で得られた正弦波信号の周波 数が 4 MHzであればベタ トルの回転速度はゼロであるが、 4 MHzからずれて いれば、 そのずれた周波数差に応じた周波数 （回転速度） で回転することになる
【0039】
キャリアリムーブ 4の後段には、 逆ベク トル乗算部 5が設けられている。 この 逆べクトル乗算部 5は、 キヤリアリムーブ 4にて得られたべク トル Vに対して、 パラメータ出力部 6にて作成された逆べク トル V、を乗算するものである。 この 乗算は、 直感的な表現を使えばべク トル Vの速度を逆べクトル V の速度分だけ 減速することになり、 言い換えれば、 べク トル Vの周波数と逆べク トル V 'の周 波数との差で回転するべク トルを得ることになる。
【0040】
逆べクトル乗算部 5における演算について説明すると、 キャリアリムーブ 4及 び逆ベク トル乗算部 5は、 コンピュータの演算により実行されるものであり、 そ の演算のサンプリングにおいてあるタイミングのサンプリング例えば n回目のベ ク トル Vのサンプリング値が I (n) + j Q (n) であったとすると、 n回目の 逆ベク トル V 'のサンプリング値は I、 (n) + j Q' (n) である。 両ベク トル を乗算したベク トル I + j Qは、 { I (n) + j Q (n) } X { I、 （n) + j Q (ii) } となる。 この式を整理すると、 （4) 式となる。
I + j Q= { I (n) · I、（n)— Q(n) . Q' (n)} + j { I (n) ' Q、（n)+ I、 (n) · Q(n)} . …… （4)
図 5は、 逆ベク トル乗算部 5の構成を示しており、 （4) 式の演算を行ってい る。
逆べクトル V、を発生するとは、 実際には複素平面上におけるべク トルが逆回 転するように当該べク トルの実数部分及び虚数部分の値つまり逆べク トル V 'の 位相を φ 、 とすると、 cos 、 と βίηφ 、 との値を発生させることである。 図 6は 、 ベタトルの cos φ ' と sin(i) との組がべクトルの回転方向に沿って順番には配 列された I/Qテーブル 60を示しており、 パラメータ出力部 6は、 この例では 前記 I /Qテーブル 60を備えていて、 指示された電圧制御発振器 1の設定周波 数に応じて決定されるィンクリメント数またはデクリメント数で I /Qテーブル 6 0のアドレスを読み出し、 逆ベク トル乗算部 5に出力している。 例えばァドレ スを 0番地から k番地までク口ックの読み出しのタイミングにより 1個づっ読み 出すことによりベタ トル Vがある速度で回転し、 インクリメント数を 2にして 1 個おきにアドレスを読み出すと、 ベク トルの速度が倍速になる。 インクリメント して読み出すかデクリメントして読み出すかは、 キャリアリムーブ 4にて取り出 されたベタトル Vの回転方向により決めることができる。 こうしてべク トル Vに 対して逆回転する逆べク トル V 'を生成することができる。
【0 04 1】
図 2におけるここまでのプロックについて、 具体的な一連の演算に関して述べ ておく。 電圧制御発振器 1の出力周波数を f vcoとすると、 分周器 2にて分周さ れた周波数は f vco/Nとなる。 AZD変換部 3では、 周波数が f sのクロック 信号によりサンプリングされるため、 A/D変換部 3にて得られたディジタル信 号により特定される周波数信号の周波数は、 f s— ( f vco/N) となる。 この 例では f sは 4 OMH zであるから、 4 0MH z— ( f vco N) となる。 そし てキヤリアリムープ 4における検波に用いられる正弦波信号の周波数 （ω(Η Ζ 2 π) は 4ΜΗ ζとしているので、 キャリアリムーブ 4から取り出されるべク ト ル Vの周波数は、 4 0MH z— ( f vco/N) — 4MH zとなる。
【004 2】
ところでこの発明は、 電圧制御発振器 1の出力周波数 f vcoが設定周波数にな つたときにべクトル Vの周波数と前記周波数 f rとの周波数差がゼロになるよう に制御される。 もし （f vcoZN) が 3 6MH zであれば、 ベクトル Vは停止い るので （周波数がゼロであるので） 、 この場合は、 逆ベク トル V、の周波数をゼ 口に設定することで、 P L Lがロックされ、 電圧制御発振器 1の出力周波数 f vc oが設定周波数になる。 しかしこのようなケースは 1点しかないので、 実際には キャリアリムーブ 4から取り出されるべクトル Vはある速度で回転している。 こ のため、 べクトル Vを止めるための逆べクトル V 、を発生させることが必要にな るのであるが、 一連の計算はソフトウエアで行われることから、 逆べクトル V ' を発生させるためのデータを格納するメモリ容量はできるだけ小さくしたいとい うのが、 設計上の要請である。
【0043】
この観点からすると、 電圧制御発振器 1の設定周波数を f setとすると、 f'set ZNができる限り 36MH zに近い方が好ましく、 この例では、 パラメータ出力 部 6において、 ユーザにより設定された所望の設定周波数 f setに対し、 f set/ Nが 36 MH zに最も近くなる整数を演算し、 その整数を分周器 2の分周比 Nと している。 こうすることによってキヤリアリムーブ 4から取り出されたベタ トル Vを止めるための逆べク トル V、の周波数は、 4MH zよりも小さい値になり、 逆べク トル V 'を発生させるためのデータ量が少なくて済む。
【0044】
ここで周波数の具体例を挙げると、 電圧制御発振器 1の設定周波数 f setを例 えば 520. 0001MHzとすると、 分周比 Nは、 例えば f setZ 36 MH z に最も近い整数であるとした場合、 N=14となる。 この場合、 電圧制御発振器 の出力周波数が設定周波数 f setであるときの分周後の周波数は、 f setZl 4 = 37. 1428642857143MH zである。 既述のように分周後の周波数 が 36MH zのときに、 AZD変換部 3にて得られるディジタル'値により特定さ れる周波数信号の周波数は、 40MHz—36MHz=4MHzでぁり、 4MH zの正弦波信号で直交検波を行うキャリアリムーブ 4を通して得られるべク トル Vの周波数は 4MH z— 4MH z = 0、 つまりべク トル Vは停止することになる 。 従って f set/14 = 37. 1428642857143 MHzの周波数信号 が A ZD変換部 3にてディジタル化され、 その周波数信号がキヤリアリムーブ 4 に入力されて得られるべク トル Vの周波数は、 37. 142864285714 3MH z— 36MH z = 1. 1428642857143MH zとなる。
このような演算は、 周波数シンセサイザに対して設定周波数を入力することに より、 電圧制御発振器 1を動作させる以前にパラメータ出力部 6にて行われる。 またパラメータ出力部 6は、 図示しないメモリを参照して、 設定周波数に近い周 波数が得られる電圧値を選択し、 これにより電圧出力部 11の出力電圧がその電 圧値に向かって上昇することになる。 そして分周比 Nを 14に設定し、 また逆べ ク トル V、の周波数を 1. 1428642857143MH zに設定すれば AZD変換部 3にて得られる周波数信号の周波数が 1. 14286428571 43MHzとなるまで、 電圧制御発振器 1の出力周波数 f vcoが上昇し、 やがて ベタ トル Vの周波数と逆べクトル V ' の周波数とがー致したときに PL Lが πッ クされ、 f vcoが f setに収束する。
図 7は、 べク トル Vが逆べク トル V 'により逆回し処理が行われて停止した状 態をイメージ的に示す図である。
【0045】
ところで上述の動作は、 逆べクトル V、だけに頼ってべクトル Vを止める方式 の場合の動作であり、 この場合には、 逆ベク トル乗算部 5で得られたベク トルの 周波数に対応する信号をループフィルタ 8に入力すればよい。 し力 しながら、 こ のような構成では逆べクトル V 'を発生させるためのデータ量がかなり多くなつ てしまう。 このため図 2に示す実施の形態では、 逆べクトル V 'によりべク トル Vの周波数をある程度まで減速し、.残りの減速を後段の位相の時間差検出部 71 、 加算部 72及び位相差の累積加算部 73の動作に任せている。 言い換えれば、 逆べク トル乗算部 5ではべクトル Vの周波数の粗調整を行い、 後段部位において ベタ トル Vの微調整を行うことで、 べクトル Vを停止させている。
【0046】
べク トル Vの周波数の粗調整を行う逆べク トル V、の周波数は、 例えば 1 52 . 587890625H z刻みで設定できるようになつている。 その理由は、 4
OMH zにてデータをサンプリングする場合、 逆べクトル V、の位相のポィント 数を 2の 18乗に設定すると、 4 OMH zZ2の 18乗 = 152. 58789062
5Hzとなるからである。 ，つまりパラメータ出力部 6では、 最小租調周波数 （周 波数刻み f a) が 152. 587890625Hzであり、 上記のべク トル Vの 周波数である 1 142864. 2857143Hz (1. 1428642857
143MH z) に対して周波数刻み f aを何倍したら最も近くなるかを計算する
1 142864. 285 7 1 43H Z/1 52. 587890625Hzに最 も近い整数は 7490であり、 パラメータ出力部 6はこの整数を求めることによ り、 電圧制御発振部 1の出力周波数が設定値になったときの前記べク トル Vの周 波数に最も近い周波数 n · f a (nは整数） = 7490 · 152. 587890 625H z = 1 142883. 300781 25 H zを求める。
【0047】
そしてパラメータ出力部 6は、 次の計算を行う。 先ずべクドル Vの周波数から 、 逆ベク トル V、により調整される周波数を差し引き、 142864. 2857 143Hz-l 142883. 30078125 H z = 1 9. 01 506696 64145Hzを求める。
更に粗調整用の前記周波数刻み f aよりも小さい微調整のための周波数刻み ί bこの例では周波数刻み 1 H zの整数倍のうち、 電圧制御発振部 1の出力周波数 が設定値になったときの前記べク トル Vの周波数と前記周波数 n · f aとの差で ある 19. 01 50669664145Hzに最も近い周波数 m · f b (mは整 数） を計算する。 この場合、 f bは 1Hzであるから、 mは 19となり、 19H z分の調整が逆べクトル乗算部 5の後段の部分により行われることになる。 なお ここでいう粗調整と微調整との用語は、 この新方式の周波数シンセサイザの改良 部分である帰還手段における粗調整と微調整とは異なるものである。
【0048】
図 2に戻って 7は減数処理部、 71は口一パスフィルタ、 71は位相の時間差 検出部、 72は第 2の加算部、 73は位相差の累積加算部、 8はループフィルタ 、 80は D/A (ディジタル/アナログ） 変換部である。
ベタ トル Vの回転は逆べク トル V -により減速されているので、 ベタ ドル Vの 周波数 （速度） を簡単な近似式で求めることができる。 図 8に示すように複素平 面上において、 （n— 1) 番目のサンプリングにより求めたベクトル V (n- 1 ) と n番目のサンプリングにより求めたベク トル V (n) =V (n— 1) + AV とのなす角度 Δ φ、 即ち両サンプリング時のベタ トル Vの位相差 Δ φは、 ベタ ト ル Vの周波数がサンプリング周波数よりも十分に小さくかつ Θ = 8 ί η θとみな せる程度であれば、 Δνの長さとみなすことができる。
【0049】
厶 Vを求める近似式について説明すると、 先ず位相差 Δ φは （5) 式で表され る。 なお iraagは虚数部分、 conj {V (n) } は V (n) の共役べクトル、 Kは常 数である。
【0050】
△ φ=Κ · imag [Δ V · conj {V (n) } ] …… （5)
ここで I値 （べク トル Vの実数部分） 及び Q値 （べク トル Vの虚数部分） につ いて n番目のサンプリングに対応する値を夫々 I (n) 及び Q (n) とすれば、 厶 V及び conj {V (n) } は複素表示すると夫々 （6) 式及び （7) 式で表され る。
【0051】
Δ V= Δ I + ]' AQ …… (6)
conj {V (n) } = I (n) - j Q (n) …"- (7)
ただし Δ Iは I (n) — I (n- 1) であり、 厶 Qは Q (n) -Q (n— 1) である。 （6) 式及び （7) 式を （5) 式に代入して整理すると、 A φは (8) 式で表されることになる。
【0052】
厶 φ二 Δ(3 · I (η) —厶 I ' Q (n) …… (8)
前記位相の時間差検出部 71は、 このように近似式を用いて Δ φを求める機能 を備えている。 この Δ φは、 逆ベクトル乗算部 5にて減速されたベク トル Vの周 波数に対応する値であるから、 位相の時間差検出部 71は、 減速されたべク トル Vの周波数を出力する手段 （微速ベクトル検出手段） であるといえる。
【0053】
なおベク トル V (η— 1) と V (η) とが求まればこの間の角度 Δ φを求める 手法は種々の数学的手法を使うことができ、 その一例として （5) 式の近似式を 挙げたに過ぎない。 その数式としては V (η) と V (η - 1) の各終点を結ぶ線 の中点と原点とを結ぶベクトル V0である {V (n) +V (11— 1) } /2を用 レ、、 (5) 式において V (η) に代えてこのべク トル V0を代入してもよい。 こ のような （5) 式が近似できる理由は、 V0と Δνとが直交しているとみなすこ とができ、 このため Δνの長さは、 V0を実軸と見たてたときの Δνの虚 id直に 相当すると取り扱えることができるからである。
【0054】 一方パラメータ出力部 6は、 べクトル Vの周波数微調整分である 1 9 H zの値 を計算により求めているため、 位相の時間差検出部 7 1にて検出されたべクトル Vの周波数と微調整分の 1 9 H zとが加算部 7 2にて突合されて、 べクトル Vの 周波数と微調整分の 1 9 H zとの差分が取り出され、 位相差の累積加算部 7 3に 入力される。 そして位相差の累積加算部 7 3からの出力値はループフィルタ 8に 入力される。
【0 0 5 5】
本発明は、 図 1に示したようにベクトル 'Vを止める処理を行うが、 この処理は 図 2の例ではいわば逆回しすることによるラフな停止処理と微速になったべクト ル Vを正確に止める処理とに分けており、 後半の処理を位相の時間差検出部 7 1 と加算部 7 2とに受け持たせていることになる。 そして逆べクトル乗算部 5、 位 相の時間差検出部 7 1及び第 2の加算部 7 2は、 周波数差取り出し手段に相当す る。 なおこの例では、 電圧制御発振器 1の出力周波数が設定周波数よりも低いと きには、 つまり回転べクトルの周波数が設定周波数よりも低いときには、 位相の 時間差検出部 7 1の出力は負の値で出力されるので、 この出力に一 1を掛け算す る掛け算部 7 1 1を設けている。
【0 0 5 6】
位相差の累積加算部' 7 3は、 図 9に示すようにあるサンプリング時における入 力値をレジスタ 7 3 aに保持し、 次のサンプリング時にそれまで保持されていた 値を出力すると共に加算部 7 3 bに戻して入力値と加算し、 その加算値をレジス タ 7 3 aに入力するように構成されている。
またループフィルタ 8は、 図 1の積分手段に相当し、 図 1 0に示すように入力 値を累積加算部 8 aにて累積加算すると共に、 加算部 8 bにてその累積加算値に 入力値を加算するように構成されている。 このループフィルタ 8の出力電圧は、 D/A変換部 8 0にてアナログ電圧とされて、 後述の周波数引き込み手段の D/ A変換部からの出力電圧と結合器 1 1加算されて電圧制御発振器 1に制御電圧と して入力される。 ループフィルタは信号の変動を抑え、 ループの安定化を図る役 割も持っている。
この例では、 位相差の累積加算部 7 3、 ループフィルタ 8及び D/A変換部 8 0は帰還手段に相当する。
電圧制御発振部 1から周波数差取り出し手段及びループフィルタ 8を経て電圧 制御発振部 1に戻るループは P L Lを形成している。 また A/D変換器 3からル ープフィル ·タ 8に至るまでの各部位は、 F P G Aなどのディジタル処理装置によ り構成される。
【0 0 5 7】
ここで本発明者は、 位相の時間差検出部 7 1の検出値とローパスフィルタ 2 1 の出力レベルとの関係を調べたところ、 電圧制御発振器 1の出力周波数が設定周 波数になるポイント） を中心とした所定の周波数領域から外れるとローパスフィ ルタ 2 1のゲインが落ちてきてしまうことを把握している。 これでは、 電圧制御 発振器 1の周波数が温度特性などによりこの範囲以上に変化した場合には、 制御 系が追従しないので周波数を設定周波数に引き込めなくなってしまう。 また装置 の運転開始時には電圧制御発振部 1には制御電圧が入力されていないので、 周波 数の引き込み範囲まで制御電圧を立ち上げる必要がある。
【0 0 5 8】
そこで周波数引き込み手段 1 0 0として、 スィッチ部 1 0 1、 積分回路部 1 0 2、 加算部 1 0 3及ぴ D/A変換器 1 0 4が設けられている。 スィツチ部 1 0 1 は、 接点 a、 b、 cのいずれかに切り替えられ、 aに切り替えられているときに は位相の時間差検出部 7 1の出力が、 bに切り替えられているときには第 2の定 数が、 cに bに切り替えられているときには第 1の定数が夫々積分回路部 1 0 2 に取り込まれるようになつている。 これら第 1の定数及び第 2の定数は、 パラメ ータ出力部 6から出力され、 例えば第 1の定数 （接点 cの設定値） よりも第 2の 定数 （接点 bの設定値） の方が小さく設定されている。
【0 0 5 9】
積分回路部 1 0 2は、 一つ前のサンプリングで得た値をラツチ部 1 0 2 aでラ ツチし、 この値と今のサンプリングで得た値とを順次加算するように構成されて いる。 また D/A変換器 1 0 4は、 D/A変換器 8 0よりもディジタル側のビッ ト数が少なくなつており、 入力信号に対して大きい周波数刻みで出力するように 構成されている。 【0 0 6 0】
スィッチ部 1 0 1の切り替え動作及び積分回路部 1 0 2の積分 Z停止は、 動作 制御部 1 0 5により行われる。 動作制御部 1 0 5は、 設定周波数に応じて動作制 御するためのしきい値となる周波数を決定し、 電圧制御発振器 1の出力周波数と 位相の時間差検出部 7 1に入力されるキャリアレベルとを検出して、 検出結果と しきい値とに応じてスィッチ部 1 0 1及び積分回路部 1 0 2の動作を制御する機 能を有する。
【0 0 6 1】
動作制御部 1 0 5の動作は、 後述の作用説明で図 1 1、 図 1 2に示すとおり明 らかにするが、 ここでその機能をまとめておくと次のとおりである。
A) 電圧制御発振器 1からの出力周波数が小さすぎて設定周波数と当該出力周波 数との周波数差が大きすぎることに起因して加算部 7 2から電圧信号が得られな い間は、 スィッチ部 1 0 1を cに設定しかつ積分回路部 1 0 2をオンにして第 1 の定数を積分回路部 1 0 2により積分するようにし、
B ) 第 1の定数を積分回路部 1 0 2により積分して電圧制御発振器 1の制御電圧 を出力した後、 設定周波数と電圧制御発振器 1からの出力周波数との周波数差が 小さくなつたことにより位相の時間差検出部 7 1から電圧信号 （この電圧信号は まだ有効ではない） が出力された後において、 スィツチ部 1 0 1を aに設定しか つ加算部 7 2からの電圧信号を積分するため前記積分回路部 1 0 2をオンにし、
C ) 設定周波数と電圧制御発振器 1からの出力周波数との周波数差が更に小さく なって当該周波数差に対して位相の時間差検出部 7 1から有効な電圧信号が得ら れる範囲内であり、 かつ当該周波数差が予め設定された範囲に収まった後、 前記 積分回路部 1 0 2の積分動作を停止し、
D) 前記積分回路部 1 0 2の積分動作を停止した後に、 位相の時間差検出部 7 1 から有効な電圧信号が得られる範囲內であり力、つ設定周波数と電圧制御発振器 1 からの出力周波数との周波数差が予め設定された範囲から外れた後には、 第 2の 定数を積分回路部 1 0 2により積分し、 当該周波数差が予め設定された範囲に収 まった後には、 前記積分回路部 1 0 2の積分動作を停止する。
【0 0 6 2】 07055774
25 次に図 2に示す実施の形態の全体の動作について図 1 1及び図 1 2参照しなが ら説明する。 今、 上述の具体例で挙げたように、 電圧制御発振器 1の設定周波数 f setを例えば 520. 0001 MH zとして図示しない入力部から入力したと する （図 1 1のステップ S 1) 。 パラメータ出力部 6は、 電圧制御発振器 1の設 定周波数と供給電圧との関係を書き込んだテーブルを備えていて、 このテ一ブル における 520. 0001 MHzに最も近い設定周波数を選択する。 .
【0063】
また既述のようにして f set/36MH zに最も近い整数である分周比 N= 1 4と、 設定周波数が得られるときのべクトル Vの周波数を祖調整量と微調整量と に分けたときの夫々の量と、 を計算する。 この場合、 周波数の租調整量つまり逆 ベタトルの周波数である 1 142883. 30078125H zと第 2の加算器 72に入力する微調整量である逆回し処理後のべクトルの周波数 19Hzとを計 算する。
【0064】
そして周波数引き込み手段である加算部 103に加算される初期電圧が設定周 波数に見合った値として計算され、 更に積分回路部 1◦ 2の積分値がクリアされ る （ステップ S 2、 S 3) 。 入力部からスタートの指示を入力すると、 前記初期 電圧が加算部 103に加算されて電圧制御発振器 1が立ち上げられるが、 この時 点では出力周波数が低くて設定周波数との周波数差が大きいので P L Lループは 動作しないので即ち加算部 72からは電圧信号が出力されず、 判断ステップ S 4 を介してステップ S 5に移り、 スィッチ部 101が接点 cに設定されて第 1の定 数が積分回路部 102にて積分される。
なおキャリアリムーブ 4から加算部 72に至る演算に関しては既に詳述してあ る通りであるが、 まとめた説明を後で行うことにする。
【0065】
上述の積分の結果、 図 1 2に示すように電圧制御発振器 1の出力周波数が上昇 し、 時刻 t 1にて加算部 72から電圧信号が出力され始める。 このため判断ステ ップ S 4を介してステップ S 6に移るが、 この段階では位相の時間差検出部 71 から電圧信号が出力されるとはいっても、 出力周波数に対応した有効な値ではな 5774
26 い。 位相の時間差検出部 7 1の入力キャリアが検出できるようになると、 ステツ プ S 7にてスィッチ部 1 0 1が aに切り替わる。 このため積分回路部 1 0 2には 位相の時間差検出部 7 1からの電圧信号が積分され、 この積分値が DZA変換器
1 0 4を介して結合器 1 1に与えられ、 D "A変換器 8 0からの電圧と加算され て制御電圧として電圧制御発振部 1に与えられる。
こうして電圧制御発振器 1の出力周波数が上昇し、 位相の時間差検出部 7 1の 出力値が設定されたしきい値の範囲 （第 1の設定範囲） 内に入ると （時刻 t. 2 ) 、 P L Lが概ねロックされたものとして、 ステップ S 8に移ってスィッチ部 1 0
1が bに切り替わり、 積分回路部 1 0 2の積分動作を停止する。 第 1の設定範囲 内とは、 例えば設定周波数を中心として引き込み周波数領域を数等分割し、 設定 周波数領域に対してその分割値をプラス、 マイナスした領域である。
【0 0 6 6】
P L Lがロックした後、 電圧制御発振器 1の出力周波数が温度特性などにより 変化するおそれがあるので、 動作制御部 1 0 5はステップ S 9にて DZA変換器 8 0の設定デイジタル値があるしきレ、値の範囲 （例えばフル.レンジの 1 Z 6〜 5 Z 6の範囲である第 2の設定範囲） であるか否かを監視して、 その範囲から外れ るとステップ S 1 0により積分回路部 1 0 2の積分動作を開始する。 これにより 第 2の定数が積分回路部 1 0 2により積分されるが、 第 2の定数は、 出力周波数 が設定周波数よりも高いときには負の値として、 また出力周波数が設定周波数よ りも低いときには正の値として積分回路部 1 0 2に供給される。 従って例えば時 刻 t 3にて出力周波数が第 2の範囲よりも高くなると、 第 2の定数が負の値とし て積分回路部 1 0 2に与えられ、 電圧制御発振器 1に供給されている制御電圧が 第 2の定数の積分値に相当する電圧だけ低くなるので、 出力周波数が下げられ、 時刻 t 4にて第 1の範囲内に収まった後、 積分回路部 1 0 2が停止し、 以後は、 D/A変換器 8 0からの電圧が制御電圧として電圧制御発振器 1に供給される。
【0 0 6 7】
次ぎにキャリアリムーブ 4から加算部 7 2に至る演算を含む作用に関して述べ ておく。 装置のスタート時に電圧制御発振器 1に電圧が供給されると、 周波数信 号を出力しその周波数が上昇していく。 初めのうちは電圧制御発振器 1の出力周 5774
27 波数が低いので、 A/D変換部 3にて取り出される周波数 [ 4 O MH z — （出力 周波数/ N) ]が大きく、 このためキャリアリムーブ 4にて取り出されるべク ト ル Vの周波数が負の大きな値になっており、 ローパスフィルタ 7 1にてキャリア が減衰するため、 位相の時間差検出部 7 1からは電圧信号が出力されない。 電圧 制御発振器 1の出力周波数がある値まで上昇すると、 キヤリアリムーブ 4からの ベクトル Vの取り出し演算が有効になってベク トル Vの周波数 （速度） が落ち始 める。
【0 0 6 8】
この説明では、 4 O MH z — （出力周波数/ N) の値が 4 MH zよりも小さい とき、 つまり出力周波数 ZNが 3 6 MH zよりも大きいときのべク トル Vの回転 方向を正の方向と呼ぶとすると、 負の方向に回転しているべク トル Vの周波数が 低くなってきたということである。 このとき逆ベク トル乗算部 5の出力である、 逆回転分が乗算されたべク トル Vの周波数も低くなつてくる。 従って位相の時間 差検出部 7 1の出力は、 演算が有効になったときは、 設定周波数と出力周波数と の差がまだ大きいので、 大きな値になっているが、 徐々に小さくなり （負の速度 が小さくなり） 、 前記出力 （位相差） と周波数の微調整量とを加算した第 2の加 算部 7 2の加算値も小さくなつていく。
【0 0 6 9】
更に電圧制御発振器 1の出力周波数が上昇して、 分周後の周波数が 3 6 MH z になり、 キャリアリムーブ 4から取り出されるべクトル Vの速度が停止するタイ ミングとなる。 ここで租調整周波数を ( n · f a ) とし、 微調整周波数を Δ f (m · f b ) とすると、 キャリアリムーブ 4から取り出されるベク トル Vの周 波数が周波数の調整分 Δ F + Δ f よりも未だ小さく、 その周波数差 （第 2の加算 部 7 2の出力） が負の値であることから、 ベク トル Vの周波数は上昇する。 やが てべク トル Vの周波数は前記周波数の調整分 + Δ f と同じになる。 こうして やがて位相の時間差検出部 7 1の出力が Δ f (上述の具体例では 1 9 H z ) に収 束し、 第 2の加算部 7 2の出力、 即ち周波数差取り出し手段で取り出された周波 数差がゼロになる。 これにより P L Lがロックされ、 電圧制御発振器 1の出力周 波数が設定周波数である 5 2 0 · 0 0 0 1 MH zにロックされる。 なおループフ ィルタ 8はこの例では完全積分機能を持たせているため、 正の直流電圧に収束す ることになる。 またシミュレーションでは、 電圧制御発振器 1の動作をスタート させてから、 P L Lがロックされるに至るまでの時間はおよそ 1 5 O m s e cで あった
【0 0 7 0】
上述の実施の形態によれば、 電圧制御発振器 1からの出力周波数が小さくて設 定周波数に対して大きな開きがある間は、 第 1の定数を積分回路部 1 0 2により 積分して電圧制御発振器 1の制御電圧として出力することで前記出力周波数を高 め、 両者に差がほとんどなくなった後は、 積分を停止し、 その後両者の開きが大 きくなつた後は第 2の定数を積分回路部 1 0 2により積分しているので、 周波数 の引き込み範囲が広く、 電圧制御発振器 1の周波数にばらつきがあったり、 温度 特性などにより周波数が変化しても周波数の引き込みを行うことができるので、 安定した動作が得られる。
【0 0 7 1】
また本発明が採用している周波数シンセサイザの本体の制御方式によれば次の ような効果がある。 電圧制御発振器 1の出力周波数に応じた速度 （周波数） で回 転するべクトルを取り出し、 このべクトルの周波数と出力周波数が設定周波数に なったときのべクトルの周波数との差分を取り出して電圧制御発振器 1にフィー ドバックして P L Lを形成しているので、 広い周波数帯域に亘つて細かな周波数 設定を低ノイズで行うことができる。 そして周波数差を取り出すにあたって、 粗 い周波数設定で逆回転する逆べク トルを用いてべク トルの速度を落とし込み、 そ の微速べクトルの速度を検出してその検出値と予め計算しておいて微調整分とを 付き合わせてその差分を取り出すようにしている。 従って既述のようにデータ量 を抑えかつ簡単な演算によりべク トルの周波数を検出することができ、 従ってメ モリ容量が小さくかつ演算の負荷が小さい周波数シンセサイザを提供できる。
【0 0 7 2】
なお分周比 Nの決め方は、 電圧制御発振器 1の出力周波数の設定値を Nで割つ たときに、 A/D変換部 3で用いる基準クロック信号の周波数とベタトル取り出 し手段で用いられる ω θΖ 2 πとの差に最も近い周波数となるように決めること JP2007/055774
29 に限定されるものではない。
【0 0 7 3】
また本発明では、 2つの D/A変換部 8 0及び 1 0 4の各出力を加算した出力 が電圧制御発振器 1の制御電圧となるが、 その構成としては、 先の実施の形態の ように結合器 1 1を設ける代わりに、 図 1 3に示すような 2ポートタイプの電圧 制御発振器 1 2を用い、 D/ A変換部 8 0の出力及び D/ A変換部 1 0 4の出力 1 0 4のを夫々ポート 1 2 a及び 1 2 bに入力するようにしてもよい。
【0 0 7 4】
他の発明の実施の形態について説明する。 この実施の形態は、 先の実施の形態 において、 スィッチ部 1 0 1を aに切り替えた後、 P L Lロックするときの周波 数引き込み手段における DZ A変換器 1 0 4について数ビット分だけオフセット をかけるようにしている。 この点について詳述する。
【0 0 7 5】
帰還手段に含まれる DZ A変換器 8 0が図 1 4に示すようにラダー抵抗形の場 合、 内部のスィッチの切り替えによりグリッチノイズが発生し、 同時に切り替わ るスィッチ数が多くなる程、 ノイズ量が増加する。 従って DZA変換器 8 0の入 力値がフルレンジの中心値を横切る場合において、 同時スィツチングするスィッ チ数が最大になり、 ノイズ発生量も最大になる。 フルレンジの中心値を横切ると は、 図 1 4に示す 8ビット用の場合例えば 「0 1 1 1 1 1 1 1」 から 「1 0 0 0 0 0 0 0」 に切り替わるときである。 特に上述の実施の形態のように、 大まかな 周波数の決定を周波数引き込み手段 （スィッチ 1 0 1から DZA変換器 1 0 4の 部分） により行い、 DZA変換器 8 0内に例えば PWM制御を組み込んで細かな 諧調表現を行う場合には、 周波数引き込み手段の D/A変換器 1 0 4の設定値を 中心付近に設定すると、 D/A変換器 8 0がフルレンジの中心値付近で高速にス ィツチングする確率が高くなるおそれがある。 なお PWM制御を組み込むとは 、 入力値であるディジタル値に対応するデューティ比のパルス列がサンプリング のタイミング毎に出力され、 これを平滑して制御電圧として出力するという意味 である。 そして 13/ 変«により細かな諧調表現を行うと、 出力変化が小さい のでグリッチノィズが相対的に目立つ結果となる。 【0 0 7 6】
図 1 5は、 電圧制御発振部 1の制御電圧と出力周波数との関係を示す特性図で あり、 黒丸は出力周波数が設定周波数 f sに一致するように P L Lロックすると きの D/A変換器 8 0の出力電圧である。 つまりこの場合、 D/A変換器 8 0は 内部の PWM信号のデューティ比が 5 0 %のときにこの電圧 V sが得られるよう に設定される。 従って D/A変換器 8 0のフルレンジ AD 1の中心が黒丸の位置 になってしまう。
【0 0 7 7】
そこで、 この実施の形態では、 P L Lロックするときの周波数引き込み手段の D/A変換器 1 0 4について、 設定可能な制御電圧の中で、 出力周波数が設定周 波数に最も近くなる制御電圧よりも、 調整可能な周波数刻みの整数倍に対応する 分だけずれた値に設定する （オフセットをかける） ようにする。 例えば D/A変 換器 8 0のフルレンジに対応する周波数可変量が例えば 4 . 5 MH zであり、 ま た周波数引き込み手段の D.ZA変換器 1 0 4の 1ビットあたりの周波数変化量が 約 7 5 0 k H zであるとすると、 単純計算では、 DZA変換器 1 0 4を最大 ± 3 ビット分オフセッ卜することができる。
【0 0 7 8】
このようにすれば、 図 1 5に示すように D/A変換器 8 0のフルレンジが AD 1から AD 2に変わるので、 出力周波数が設定周波数 f sに一致するときの DZ A変換器 8 0の出力値がフルレンジの中心から変位する。 この結果、 D/A変換 器 8 0がフルレンジの中心値付近で高速にスイッチングする確率が低くなり、 グ リッチノイズを低減できる。

Claims

請求の範囲
1 . 供給された電圧に応じた周波数の周波数信号を発振する電圧制御発振部と 前記周波数信号を電圧制御発振部の設定周波数に応じて 1 ZN (Nは整数） に 分周する分周手段と、
前記電圧制御発振部の出力周波数の 1 /Nに相当する周波数の正弦波信号を基 準ク口ック信号に基づいてサンプリングしてそのサンプリング値をディジタル信 号として出力するアナログ Zデ'イジタル変換部と、
このアナログ,/ディジタル変換部からの出力信号に対応する周波数信号に対し て、 周波数が ωθ/ 2 πの正弦波信号のディジタル信号による直交検波を行い、 当 該周波数信号の周波数と ωθ/ 2 πとの周波数差に相当する周波数で回転するべク トルを複素表示したときの実数部分及び虚数部分を取り出すベタ トル取り出し手 段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記べク トルの周波 数を計算するパラメータ出力部と、
前記べク トルの周波数と前記パラメータ出力部にて計算された周波数との差分 を取り出す周波数差取り出し手段と、
この周波数差取り出し手段により取り出された周波数差に対応する電圧信号を 積分してディジタル ζアナ口グ変換部を介して制御電圧として前記電圧制御発振 部に帰還する手段と、
装置の運転開始時に、 電圧制御発振部からの出力周波数が小さすぎることに起 因して周波数差取り出し手段から電圧信号が得られない間は、 第 1の定数を積分 して電圧制御発振部の制御電圧を出力すると共に、 P L Lが口ックされた後、 設 定周波数と電圧制御発振部からの出力周波数との周波数差が予め設定された第 2 の範囲から外れたときには、 第 2の定数を積分し、 当該周波数差が予め設定され た第 1の範囲に収まった後には、 積分動作を停止する周波数引き込み手段と、 を 備え、
前記電圧制御発振部の制御電圧は、 前記帰還手段からの制御電圧と、 前記周波 数引き込み手段からの制御電圧との加算値であり、 電圧制御発振部、 べクトル取り出し手段、 及び前記電圧信号を電圧制御発振部 に帰還する帰還手段により P L Lが形成され、 P L Lがロックされたときに電圧 制御発振部の出力周波数が設定周波数に調整されることを特徴とする周波数シン セサイザ。
2 . 前記第 1の範囲は、 俞記第 2の範囲の中に位置しかつ第 2の範囲よりも狭 いことを特徴とする請求項 1記載の周波数シ'ンセサイザ。
3 . 前記周波数引き込み手段は、 装置の運転開始時に、 第 1の定数を積分した ことで電圧制御発振部からの出力周波数が上昇して周波数差取り出し手段から電 圧信号が得られた後は、 '当該第 1の定数に代えて前記周波数差取り出し手段によ り取り出された周波数差を積分して電圧制御発振部の制御電圧を出力することを 特徴とする請求項 1記載の周波数シンセサイザ。
4 . 前記周波数引き込み手段は、 第 1の定数を積分回路部により積分して電圧 制御発振部の制御電圧を出力した後、 設定周波数と電圧制御発振部からの出力周 波数との周波数差が小さくなつたことにより周波数差取り出し手段から電圧信号 が出力された後において、 当該電圧信号を前記積分回路部により積分して前記帰 還手段より大きい周波数刻みでアナログ信号に変換し、 このアナログ信号を電圧 制御発振部の制御電圧として出力するように構成されていることを特徴とする請 求項 1に記載の周波数シンセサイザ。
5 . 供給された電圧に応じた周波数の周波数信号を発振する電圧制御発振部と 前記周波数信号を電圧制御発振部の設定周波数に応じて 1 N (Nは整数） に 分周する分周手段と、
前記電圧制御発振部の出力周波数の 1 ./Nに相当する周波数の正弦波信号を基 準ク口ック信号に基づいてサンプリングしてそのサンプリング ί直をディジタル信 号として出力するアナログ Ζディジタル変換部と、
このアナログ/ディジタル変換部からの出力信号に対応する周波数信号に対し て、 周波数が ωθ/ 2 πの正弦波信号のディジタル'信号による直交検波を行い、 当 該周波数信号の周波数と ω0Ζ 2 πとの周波数差に相当する周波数で回転するべク トルを複素表示したときの実数部分及び虚数部分を取り出すべクトル取り出し手 段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記べクトルの周波 数を計算するパラメータ出力部と、
前記べクトルの周波数と前記パラメータ出力部にて計算された周波数との差分 を取り出す周波数差取り出し手段と、
この周波数差取り出し手段により取り出された周波数差に対応する.電圧信号を 積分してディジタル/アナログ変換部を介して制御電圧として前記電圧制御発振 部に帰還する手段と、
周波数引き込み手段ど、 を備え、
前記周波数引き込み手段は、
A) 装置の運転開始時に、 電圧制御発振部からの出力周波数が小さすぎることに 起因して周波数差取り出し手段から電圧信号が得られない間は、 第 1の定数を積 分回路部により積分して電圧制御発振部の制御電圧を出力し、
B ) 周波数差取り出し手段から電圧信号が出力された後において、 当該電圧信号 を前記積分回路部により積分して前記帰還手段より大きレ、周波数刻みでアナ口グ 信号に変換し、 このアナログ信号を電圧制御発振部の制御電圧として出力し、
C ) 設定周波数と電圧制御発振部からの出力周波数との周波数差が予め設定され た範囲に収まった後には、 前記積分回路部の積分動作を停止して、 前記周波数引 き込み手段からの制御電圧を固定値とし、
D) 帰還手段におけるディジタル/アナログ変換部の同時スィツチングを減らし てグリッチノイズを低減するために、 前記固定値は、 前記周波数引き込み手段に おけるディジタル,ノアナログ変換部が設定可能な制御電圧の中で、 出力周波数が 設定周波数に最も近くなる制御電圧よりも、 調整可能な周波数刻みの整数倍に対 応する分だけずれた値に設定され、
前記電圧制御発振部、 べクトル取り出し手段、 及び前記電圧信号を電圧制御発 振部に帰還する帰還手段により P L Lが形成され、 P L Lがロックされたときに 電圧制御発振部の出力周波数が設定周波数に調整され、
前記電圧制御発振部の制御電圧は、 前記帰還手段からの制御電圧と、 前記周波 数引き込み手段からの制御電圧の加算値であることを特徴とする周波数シンセサ ィザ。
6 . 前記帰還手段からの制御電圧と、 前記周波数引き込み手段からの制御電圧 とを加算して電圧制御発振部に供給するための結合器を備えたことを特徴とする 請求項 1または 2に記載の周波数シンセサイザ。
7 . 前記電圧制御発振部は、 前記帰還手段からの制御電圧と、 前記周波数引き 込み手段からの制御電圧とが夫々入力されるポートを備えたことを特徴とする請 求項 1または 2に記載の周波数シンセサイザ。
8 . 前記パラメータ出力部は、 電圧制御発振部の出力周波数の設定値を Nで割 つたときに、 アナログノディジタル変換部で用いる基準クロック信号の周波数と べクトル取り出し手段で用いられる ωθノ 2 πとの差に最も近い周波数となる Nの 値を計算し、 分周手段は、 この値を用いて電圧制御発振部からの周波数信号を分 周することを特徴とする請求項 1または 2に記載の周波数シンセサイザ。
9 . 前記パラメータ出力部は、 粗調整のための周波数刻み f aの整数倍の周波 数のうち、 電圧制御発振部の出力周波数が設定値になったときの前記べクトルの 周波数に最も近い周波数 n · f a ( nは整数） と、 前記周波数刻み f aよりも小 さい微調整のための周波数刻み f bの整数倍のうち、 電圧制御発振部の出力周波 数が設定値になったときの前記べク トルの周波数と前記周波数 n · f aとの差に 最も近い周波数 m * f b (mは整数） と、 を計算し、
前記周波数差取り出し手段は、 前記べクトル取り出し手段により得られた前記 べクトルに、 周波数 n · f aで逆回転する逆べク トルを乗算して、 前記べク トル の周波数から逆べク トルの周波数を差し引いた周波数の微速べク トルを取り出す 手段と、 前記微速ベク トルの周波数を、 当該微速ベク トルの各サンプリング時の 実数部分及び虚数部分の値から求める微速べク トルの微速検出手段と、 この微速 検出手段で検出された微速べク トルの周波数と周波数 m · f bとの差に相当する 信号を出力する手段と、 を備えていることを特徴とする請求項 1または 2に記載 の周波数シンセサイザ。
1 0 . 微速べク トルの周波数は、 べクトルを表す複素平面上の位相 Θを s i n Θとみなすことができて、 その周波数を近似計算により求めることができる程度 に低いことを特徴とする請求項 9記載の周波数シンセサイザ。
1 1 . 微速ベク トルの微速検出手段は、 あるサンプリング時における微速べク トルの実数部分及び虚数部分で決まる複素平面上の位置と、 次のサンプリング時 における微速べク トルの実数部分及び虚数部分で決まる複素平面上の位置と、 の 距離を演算して、 その演算値を両サンプリング時における微速ベタ トルの位相差 とみなす手段を含むことを特徴とする請求項 9記載の周波数シンセサイザ。
1 2 . 周波数差に相当する電圧信号を前記電圧制御発振部に帰還する手段は、 微速べク トルの周波数と周波数 m · f bとの差に相当する信号を累積する手段を 含むことを特徴とする請求項 9記載の周波数シンセサイザ。
1 3 . 逆べク トルは、 複素表面上における逆べク トルの位置を規定する実数部 分及び虚数部分の組を回転方向に沿って順番に配列したデータテーブルと、 逆べ クトルの回転方向及び周波数に対応するィンクリメント数またはデクリメント数 により前記データテーブルのァドレスを発生させる手段とにより生成されること を特徴とする請求項 9記載の周波数シンセサイザ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2330743A4 (en) * 2008-10-02 2016-12-21 Nihon Dempa Kogyo Co FREQUENCY SYNTHESIZER

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602007008439D1 (de) * 2007-11-13 2010-09-23 Fujitsu Semiconductor Ltd Phasenfehlerreduktions-Schaltung für 90o versetzte Taktsignale
JP2010212929A (ja) * 2009-03-10 2010-09-24 Sony Corp 測定装置、再生装置、測定方法
JP2011103603A (ja) * 2009-11-11 2011-05-26 Sony Corp 無線送信装置、無線受信装置、無線通信システム及び無線通信方法
JP5006417B2 (ja) * 2010-01-28 2012-08-22 日本電波工業株式会社 Ｐｌｌ発振回路
US8653860B2 (en) * 2011-05-20 2014-02-18 Nihon Dempa Kogyo Co., Ltd. Frequency synthesizer
RU2458461C1 (ru) * 2011-06-14 2012-08-10 ОАО "НПО "Лианозовский электромеханический завод" Синтезатор частот
RU2477920C1 (ru) * 2011-10-12 2013-03-20 Открытое акционерное общество "Концерн "Созвездие" Синтезатор частот
CN106559071A (zh) * 2016-11-15 2017-04-05 中国电子科技集团公司第四十研究所 一种锁相环自动校准方法
CN107357197B (zh) * 2017-06-20 2020-05-08 上海交通大学 一种基于fpga实现伺服转角简谐运动的系统以及方法
CN107483051B (zh) * 2017-08-09 2020-05-26 西安电子科技大学 基于直接数字化测量和处理的精密频率改正器
JP7261077B2 (ja) * 2019-04-23 2023-04-19 日本電波工業株式会社 Ｐｌｌ装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04101515A (ja) * 1990-08-21 1992-04-03 Fujitsu Ltd 電圧制御発振器の制御回路
EP0574273A1 (en) 1992-06-12 1993-12-15 Kabushiki Kaisha Toshiba A receiver compriser a combined AM-FM demodulator
JPH0786925A (ja) * 1993-06-30 1995-03-31 Nec Corp 周波数制御装置
JPH0818446A (ja) * 1994-06-29 1996-01-19 Nec Corp クロック従属同期装置の高速引込み制御回路
US6191649B1 (en) 1998-07-03 2001-02-20 Kabushiki Kaisha Toshiba Quadrature demodulator and method for quadrature demodulation
JP2002084189A (ja) * 2000-03-21 2002-03-22 Ntt Electornics Corp 位相同期回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4105946A (en) * 1977-07-06 1978-08-08 Sansui Electric Co., Ltd. Frequency synthesizer with phase locked loop and counter
US6023491A (en) * 1994-06-21 2000-02-08 Matsushita Electric Industrail Co., Ltd. Demodulation apparatus performing different frequency control functions using separately provided oscillators
US5909148A (en) * 1996-04-26 1999-06-01 Nec Corporation Carrier phase synchronizing circuit
US6188288B1 (en) * 1999-01-12 2001-02-13 Radiocom Corporation Fully integrated digital frequency synthesizer
WO2001071921A1 (fr) * 2000-03-21 2001-09-27 Nippon Telegraph And Telephone Corporation Boucle a phase asservie
CN1355610A (zh) * 2001-12-13 2002-06-26 浙江大学 一种数字电路锁相方法
CN1235377C (zh) * 2002-06-06 2006-01-04 华为技术有限公司 数字载波恢复装置
JP2004274673A (ja) 2003-03-12 2004-09-30 Matsushita Electric Ind Co Ltd Ｐｌｌ周波数シンセサイザ
EP1988634B1 (en) * 2006-02-24 2013-11-27 Nihon Dempa Kogyo Co., Ltd. Pll circuit
US7764207B2 (en) * 2006-03-31 2010-07-27 Nihon Dempa Kogyo Co., Ltd. Digital processor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04101515A (ja) * 1990-08-21 1992-04-03 Fujitsu Ltd 電圧制御発振器の制御回路
EP0574273A1 (en) 1992-06-12 1993-12-15 Kabushiki Kaisha Toshiba A receiver compriser a combined AM-FM demodulator
JPH0786925A (ja) * 1993-06-30 1995-03-31 Nec Corp 周波数制御装置
JPH0818446A (ja) * 1994-06-29 1996-01-19 Nec Corp クロック従属同期装置の高速引込み制御回路
US6191649B1 (en) 1998-07-03 2001-02-20 Kabushiki Kaisha Toshiba Quadrature demodulator and method for quadrature demodulation
JP2002084189A (ja) * 2000-03-21 2002-03-22 Ntt Electornics Corp 位相同期回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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Cited By (1)

* Cited by examiner, † Cited by third party
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EP2330743A4 (en) * 2008-10-02 2016-12-21 Nihon Dempa Kogyo Co FREQUENCY SYNTHESIZER

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