JP2019153962A - Pll回路およびcdr装置 - Google Patents
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- 239000000872 buffer Substances 0.000 claims abstract description 50
- 230000010355 oscillation Effects 0.000 claims description 60
- 239000003990 capacitor Substances 0.000 claims description 26
- 238000001514 detection method Methods 0.000 claims description 13
- 238000005513 bias potential Methods 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000007599 discharging Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 238000011084 recovery Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 52
- 230000000052 comparative effect Effects 0.000 description 18
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
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- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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Abstract
Description
Claims (15)
- 制御電圧値を入力し、この制御電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、
前記位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
前記チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される前記制御電圧値を前記電圧制御発振器へ出力するループフィルタと、
前記チャージポンプに対して並列に設けられ、オープンループ伝達関数に微分項を付与する位相補償部と、
を備えるPLL回路。 - 前記ループフィルタは、前記チャージポンプから出力される充放電電流を第1端に入力する抵抗器と、前記抵抗器の第2端に接続された第1容量素子と、前記抵抗器の前記第1端に接続された第2容量素子とを含み、
前記位相補償部は、前記位相比較器から出力される位相差信号を入力するバッファと、前記バッファの出力端と前記抵抗器の前記第1端との間に設けられた第3容量素子とを含む、
請求項1に記載のPLL回路。 - 前記チャージポンプのコンダクタンスgm、前記抵抗器の抵抗値R、前記第2容量素子の容量値C2、前記第3容量素子の容量値CSおよび前記バッファのゲインAの間に、
ACS/gm=(C2+ACS)Rなる関係を有する、
請求項2に記載のPLL回路。 - 前記第2容量素子と前記第3容量素子とは同一構成の素子である、
請求項2または3に記載のPLL回路。 - 前記位相補償部は、前記バッファおよび前記第3容量素子を各々含むM個の組が互いに並列に接続されてなる、
請求項2〜4の何れか1項に記載のPLL回路。 - 前記位相補償部は、前記M個の組のうちの何れかの1または複数の組において、前記バッファと前記第3容量素子との間または前記第3容量素子と前記ループフィルタとの間に設けられたスイッチを含む、
請求項5に記載のPLL回路。 - 前記位相補償部は、前記M個の組のうちの何れかの1または複数の組において、前記バッファと前記第3容量素子との間または前記第3容量素子と前記ループフィルタとの間に設けられた第1スイッチと、前記第3容量素子と前記第1スイッチとの接続点とバイアス電位端との間に設けられた第2スイッチと、を含む、
請求項5に記載のPLL回路。 - 前記バッファは、MOSトランジスタおよび負荷を含み、前記MOSトランジスタのゲートが前記位相差信号を入力し、前記MOSトランジスタのドレインが第1基準電位端に接続され、前記MOSトランジスタのソースが前記第3容量素子に接続され、前記MOSトランジスタのソースと第2基準電位端との間に前記負荷が設けられている、
請求項2〜7の何れか1項に記載のPLL回路。 - 前記バッファは、偶数個のインバータ回路が縦続接続されてなる、
請求項2〜7の何れか1項に記載のPLL回路。 - 前記偶数個のインバータ回路のうちの何れかの1または複数のインバータ回路は、PMOSトランジスタおよびNMOSトランジスタを含み、前記PMOSトランジスタおよび前記NMOSトランジスタそれぞれのドレインが互いに接続されてなる出力端を有し、前記PMOSトランジスタおよび前記NMOSトランジスタそれぞれのゲートに共通に入力される信号の論理反転信号を前記出力端から出力する、
請求項9に記載のPLL回路。 - 前記偶数個のインバータ回路のうちの何れかの1または複数のインバータ回路は、MOSトランジスタおよび負荷を含み、前記MOSトランジスタのドレインと第1基準電位端との間に前記負荷が設けられ、前記MOSトランジスタのソースが第2基準電位端に接続され、前記MOSトランジスタのゲートに入力される信号の論理反転信号を前記MOSトランジスタのドレインから出力する、
請求項9に記載のPLL回路。 - 前記偶数個のインバータ回路のうちの何れかの1または複数のインバータ回路は、MOSトランジスタ、負荷および電流源を含み、前記MOSトランジスタのドレインと第1基準電位端との間に前記負荷が設けられ、前記MOSトランジスタのソースと第2基準電位端との間に前記電流源が設けられ、前記MOSトランジスタのゲートに入力される信号の論理反転信号を前記MOSトランジスタのドレインから出力する、
請求項9に記載のPLL回路。 - クロックが埋め込まれたデジタル信号を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するCDR装置であって、
前記復元クロックが指示するタイミングで前記デジタル信号のデータをサンプリングして、そのサンプリングしたデータを前記復元データとして前記復元クロックに同期して出力するサンプラと、
前記入力信号として前記復元データを前記位相比較器に入力し、前記電圧制御発振器から前記発振信号として前記復元クロックを出力するともに、前記復元クロックを前記サンプラに与える請求項1〜12の何れか1項に記載のPLL回路と、
を備えるCDR装置。 - クロックが埋め込まれたデジタル信号を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するCDR装置であって、
前記復元クロックが指示するタイミングで前記デジタル信号のデータをサンプリングして、そのサンプリングしたデータを前記復元データとして前記復元クロックに同期して出力するサンプラと、
前記位相比較器として第1位相比較器および第2位相比較器を備え、前記電圧制御発振器から前記発振信号として前記復元クロックを出力するともに、前記復元クロックを前記サンプラに与える請求項1〜12の何れか1項に記載のPLL回路と、
前記第1位相比較器に入力される前記帰還発振信号と基準クロックとの間で周波数が同期しているか否かを検出する周波数同期検出部と、
前記周波数同期検出部により周波数同期が検出されない第1期間では、前記入力信号として基準発振信号を入力する前記第1位相比較器から出力される位相差信号を選択して前記チャージポンプへ出力し、前記周波数同期検出部により周波数同期が検出されている第2期間では、前記入力信号として前記復元データを入力する前記第2位相比較器から出力される位相差信号を選択して前記チャージポンプへ出力する選択部と、
を備えるCDR装置。 - 前記チャージポンプ、前記ループフィルタ、前記電圧制御発振器および前記位相補償部のうちの何れかは、前記第1期間と前記第2期間とで互いに異なるパラメータ値を有する、
請求項14に記載のCDR装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018038726A JP7037174B2 (ja) | 2018-03-05 | 2018-03-05 | Pll回路およびcdr装置 |
US16/291,604 US10623005B2 (en) | 2018-03-05 | 2019-03-04 | PLL circuit and CDR apparatus |
CN201910159317.2A CN110233621A (zh) | 2018-03-05 | 2019-03-04 | Pll电路及cdr装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018038726A JP7037174B2 (ja) | 2018-03-05 | 2018-03-05 | Pll回路およびcdr装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019153962A true JP2019153962A (ja) | 2019-09-12 |
JP7037174B2 JP7037174B2 (ja) | 2022-03-16 |
Family
ID=67768228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018038726A Active JP7037174B2 (ja) | 2018-03-05 | 2018-03-05 | Pll回路およびcdr装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10623005B2 (ja) |
JP (1) | JP7037174B2 (ja) |
CN (1) | CN110233621A (ja) |
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- 2019-03-04 US US16/291,604 patent/US10623005B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US20190273501A1 (en) | 2019-09-05 |
JP7037174B2 (ja) | 2022-03-16 |
US10623005B2 (en) | 2020-04-14 |
CN110233621A (zh) | 2019-09-13 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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